CN111176551A - 包括随机i/o引擎的存储器设备和包括其的储存设备 - Google Patents

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李鹤龙
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Abstract

一种储存设备，包括：存储器控制器，该存储器控制被配置为在写入操作模式下输出从储存设备的外部接收的用户数据，并且在读取操作模式下接收读取数据；以及存储器设备，该存储器设备包括存储器单元阵列和随机输入和输出(I/O)引擎，随机I/O引擎被配置为在写入操作模式下使用随机I/O码对从存储器控制器提供的用户数据进行编码，并且在读取操作模式下通过使用随机I/O码对由数据I/O电路从存储器单元阵列读取的内部读取数据进行解码来生成读取数据。

Description

包括随机I/O引擎的存储器设备和包括其的储存设备
相关申请的交叉引用
本申请要求于2018年11月13日向韩国知识产权局提交的韩国专利申请号10-2018-0139395的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及存储器设备和储存设备，并且更具体地，涉及包括随机输入和输出(input and output，I/O)引擎的非易失性存储器设备，以及包括该非易失性存储器设备的储存设备。
背景技术
半导体存储器设备可以是在没电的情况下丢失所储存的数据的易失性存储器设备，或者是当断电时未丢失所储存数据的非易失性存储器设备。易失性存储器设备读取和写入数据快，但当电力供应中断时会丢失所储存的内容。与易失性存储器设备相比，非易失性存储器设备读取和写入数据较慢，但是当它们的电力供应中断时会保留所储存的内容。
闪存设备是非易失性存储器设备的示例。在闪存设备中，随着储存在一个存储器单元中的数据的位数增加，从存储器设备读取数据所花费的时间段也增加。数据读出时间段的增加可以降低存储器设备的速度。
发明内容
根据本发明构思的示例性实施例，提供了一种包括存储器控制器的储存设备，该存储器控制器被配置为在写入操作模式下输出从储存设备的外部所接收的用户数据，并且在读取操作模式下接收读取数据；以及包括存储器单元阵列和随机输入和输出引擎的存储器设备，该随机I/O引擎被配置为在写入操作模式下，使用随机I/O码对从存储器控制器提供的用户数据进行编码，并且在读取操作模式下通过使用随机I/O码对由数据I/O电路从存储器单元阵列读取的内部读取数据进行解码生成读取数据。
根据本发明构思的另一示例性实施例，提供了一种包括多个层的存储器设备，该存储器设备包括：包括多个存储器单元的第一层；以及包括控制逻辑单元和随机I/O引擎的第二层，其中随机I/O引擎包括：随机I/O编码器，该随机I/O编码器被配置为使用随机I/O码对从存储器设备外部接收的用户数据进行编码；以及随机I/O解码器，该随机I/O解码器被配置为使用随机I/O码对从存储器设备获得的内部读取数据进行解码。
根据本发明构思的另一示例性实施例，提供了一种包括存储器设备的储存设备，该存储器设备包括：包括多个存储器单元的存储器单元阵列，以及与存储器单元阵列在空间上分离的外围电路区域；以及存储器控制器，该存储器控制器被配置为控制存储器设备的操作，其中存储器设备包括随机I/O引擎，该随机I/O引擎形成在外围电路区域上，并且被配置为对从存储器控制器接收的数据进行编码，并对将要被发送到存储器控制器的数据进行解码。
根据本发明构思的示例性实施例，一种操作储存设备的方法包括：在存储器控制器处，从第一源接收第一数据；在存储器设备处，通过对第一数据执行随机I/O编码生成编码数据；以及在存储器设备处，将编码数据写入到存储器单元阵列。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其他特征，其中：
图1是根据本发明构思的示例性实施例的数据处理系统的框图；
图2是根据本发明构思的示例性实施例的存储器设备的框图；
图3A和图3B示出了根据本发明构思的示例性实施例的存储器块的结构；
图4是示出根据本发明构思的示例性实施例的存储器单元的阈值电压分布的曲线图；
图5是根据本发明构思的示例性实施例的存储器控制器和存储器设备的框图；
图6A和图6B分别示出了根据本发明构思的示例性实施例的数据和编码数据；
图7示出了根据本发明构思的示例性实施例的存储器设备的晶片粘合耦合结构；
图8示出了根据本发明构思的示例性实施例的存储器设备的晶片粘合耦合结构；
图9是示出根据本发明构思的示例性实施例的存储器设备的外围电路上的单元(Cell-on-Peri，COP)结构的透视图；
图10是示出根据本发明构思的示例性实施例的存储器设备的COP结构的剖视图；
图11A、11B和图11C是根据本发明构思的示例性实施例的存储器设备的第一层的剖视图；
图12是根据本发明构思的示例性实施例的存储设备的数据写入操作的流程图；
图13是根据本发明构思的示例性实施例的存储设备的数据读取操作的流程图；
图14是根据本发明构思的示例性实施例的数据处理系统的框图；以及
图15是根据本发明构思的示例性实施例的固态驱动器/磁盘(Solid StateDrive/Disk，SSD)的框图。
具体实施方式
在下文中，将参照附图更全面地描述本发明构思的示例性实施例。
图1是根据本发明构思的示例性实施例的数据处理系统10的框图。数据处理系统10可以包括主机100和存储器系统400。存储器系统400可以包括存储器控制器200和存储器设备300。数据处理系统10可应用于各种计算系统中的一个，诸如超移动个人计算机(ultramobile personal computers，UMPC)、工作站、网络书籍、个人数字助理(personal digitalassistants，PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(portable multimedia players，PMP)、便携式游戏机、导航设备、黑匣子和数码相机。
主机100、存储器控制器200和存储器设备300中的每一个可以作为单个芯片、单个封装件或单个模块来提供。然而，本发明构思不限于此。例如，存储器控制器200可以与存储器设备300一起作为存储器系统400或储存设备来提供。主机100可以提供在与存储器控制器200和存储器设备300分离的芯片上。
存储器系统400可以构成PC卡(例如，个人计算机内存卡国际协会(personalcomputer memory card international association，PCMCIA))、紧凑式闪存(compactflash，CF)卡、智能媒体卡(smart media card，SM/SMC)、记忆棒、多媒体卡(multi-mediacard，MMC)(例如，尺寸减小的MMC(RS-MMC)或MMCmicro)、安全数字(secure digital，SD)卡(例如，mini-SD卡或micro-SD卡)或通用闪存(universal flash storage，UFS)。作为另一示例，存储器系统400可以构成固态驱动器/磁盘(Solid State Drive/Disk，SSD)。
主机100可以向存储器控制器200发送数据操作请求REQ和地址ADDR，并且可以向和/或从存储器控制器200发送和/或接收数据DATA。例如，主机100可以基于各种接口协议(诸如通用串行总线(Universal Serial Bus，USB)协议、多媒体卡(Multi Media Card，MMC)协议、外围组件互连(Peripheral Component Interconnection，PCI)协议、PCI快速(PCI-E)协议、高级技术附件(Advanced Technology Attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(Small Computer Small Interface，SCSI)协议、增强型小型磁盘接口(Enhanced Small Disk Interface，ESDI)协议、集成驱动电子设备(Integrated Drive Electronics，IDE)协议、移动工业处理器接口(Mobile IndustryProcessor Interface，MIPI)协议和UFS协议等)中的至少一个，与存储器控制器200交换数据DATA。
存储器控制器200可以控制存储器设备300。例如，响应于从主机100接收的数据操作请求REQ，存储器控制器200可以控制存储器设备300，以使得数据DATA被从存储器设备300读出或者被写入存储器设备300。例如，存储器控制器200可以向存储器设备300提供地址ADDR、命令CMD和控制信号，以控制存储器设备300上的写入操作、读取操作和擦除操作。用于写入、读取和擦除操作的数据DATA可以在存储器控制器200和存储器设备300之间发送和/或接收。
存储器设备300可以包括至少一个存储器单元阵列310。存储器单元阵列310可以包括设置在多条位线和多条字线的交叉处的多个存储器单元，并且该多个存储器单元可以是非易失性存储器单元。每个存储器单元可以是储存两位或更多位数据的多级单元。例如，每个存储器单元可以是储存两位数据的2位多级单元、储存三位数据的三级单元(triple-level cell，TLC)、储存四位数据的四级单元(quad-level cell，QLC)或储存四位以上数据的多级单元。然而，本发明构思不限于此。例如，一些存储器单元可以是各自储存一位数据的单级单元(SLC)，而其他存储器单元可以是多级单元。存储器设备300可以包括NAND闪存、垂直NAND(vertical NAND，VNAND)闪存、NOR闪存、电阻式随机存储器(Resistive RandomAccess Memory，RRAM)、相变随机存储器(Phase-Change Random Access Memory，PRAM)、磁阻式随机存储器(Magnetoresistive Random Access Memory，MRAM)、铁电随机存储器(Ferroelectric Random Access Memory，FRAM)、自旋转移矩随机存储器(Spin TransferTorque Random Access Memory，STT-RAM)或它们的组合。响应于从存储器控制器200接收的信号，存储器设备300可以对数据DATA执行操作，诸如写入操作、读取操作和擦除操作。
在本说明书中，为了便于解释，存储器系统400的写入操作模式可以对应于当存储器控制器200基于主机100的数据操作请求REQ控制存储器设备300的写入操作，并且存储器设备300在存储器控制器200的控制下执行写入操作。附加地，存储器系统400的读取操作模式可以对应于当存储器控制器200基于主机100的数据操作请求REQ控制存储器设备300的读取操作时，并且存储器设备300在存储器控制器200的控制下执行读取操作。
存储器设备300可以包括随机输入和输出(I/O)引擎370。随机I/O引擎370可以通过使用随机I/O码对输入到存储器设备300的数据进行编码，或者可以通过使用随机I/O码对存储器设备300输出的数据进行解码。由于存储器设备300储存使用随机I/O码获得的编码数据，即使当存储器单元阵列310中包括的存储器单元是储存两位或更多位数据的多级单元时，存储器设备300也可以仅经由一个感测操作或少量感测操作读取所储存的数据。根据本发明构思的示例性实施例，随机I/O码可以是用于纠正错误的纠错码(errorcorrection code，ECC)。根据本发明构思的示例性实施例，随机I/O引擎370可以包括通过使用随机I/O码执行编码的随机I/O编码器，以及通过使用随机I/O码执行解码的随机I/O解码器。随机I/O解码器可以对储存在存储器单元中的数据进行解码，并且还可以通过使用ECC执行纠错。为了便于解释，由随机I/O引擎370通过使用随机I/O码进行的编码可以被称为随机I/O编码，并且由随机I/O引擎370通过使用随机I/O码进行的解码可以被称为随机I/O解码。将参照以下附图更详细地描述随机I/O引擎370的操作。
存储器设备300可以包括与存储器单元阵列310在空间上分离的外围电路区域，并且包括外围电路。随机I/O引擎370可以形成在外围电路区域中。根据本发明构思的示例性实施例，存储器设备300可以具有这样的结构，其中包括存储器单元阵列310的第一晶片和包括外围电路的第二晶片经由晶片粘合彼此粘合。随机I/O引擎370可以形成在第二晶片上。根据本发明构思的示例性实施例，存储器设备300可以具有外围电路上的单元或外围电路之上的单元(Cell-on-Peri或Cell-over-Peri，COP)结构，该结构中包括存储器单元阵列310的第二晶片堆叠在包括外围电路的第一晶片上，并且随机I/O引擎370可以形成在第一晶片上。将参照图7和图8更详细地描述存储器设备300的晶片粘合结构。此外，将参照图9和图10更详细地描述存储器设备300的COP结构。
在通用数据处理系统中，存储器系统可以不包括随机I/O引擎。进一步地，即使当存储器系统包括随机I/O引擎时，随机I/O引擎也在存储器控制器中实现。这样是因为随机I/O引擎占据了较大的空间。因此，在通用数据处理系统中，当编码数据或尚未解码的数据在存储器控制器和存储器设备之间发送和/或接收时，编码数据比尚未编码的数据具有更大的容量。由于在数据读模式下发送和/或接收大量数据，从存储器设备向存储器控制器发送数据所用的时间段tDMA增加。
在根据本发明构思的示例性实施例的数据处理系统10中，随机I/O引擎370可以在存储器设备300中实施。具体地，存储器设备300具有这样的结构，其中其上包括存储器单元阵列310的层(或晶片或芯片)和其上包括外围电路的层(或晶片或芯片)彼此堆叠。因此，包括外围电路的层具有能够形成随机I/O引擎370的自由区域，并且因此，随机I/O引擎370可以在存储器设备300中实现。本文描述的代表性示例是其中存储器设备300具有晶片粘合结构或COP结构的示例。
在根据本发明构思的示例性实施例的数据处理系统10中，因为存储器设备300包括随机I/O引擎370，所以在存储器控制器200和存储器设备300之间发送和/或接收的数据可以是未编码数据。因此，与通用数据处理系统相比，在存储器控制器200和存储器设备300之间发送和/或接收的数据可以具有减小的容量。
因此，数据从存储器设备300发送到存储器控制器200的时间段也可以减少，并且因此，存储器系统400执行数据读取所花费的时间段可以减少。而且，随着在存储器控制器200和存储器设备300之间发送和/或接收的数据的容量减小，存储器系统400和/或数据处理系统10的电源效率可以增加。
图2是根据本发明构思的示例性实施例的存储器设备300的框图。图2的存储器设备300的描述与以上参照图1给出的那些相同，在下文中将不再重复。
存储器设备300可以包括存储器单元阵列310、页面缓冲电路320、行解码器330、电压生成器340、控制逻辑单元350、数据I/O电路360和随机I/O引擎370。
存储器单元阵列310可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。存储器单元阵列310可以经由字线WL、串选择线SSL和接地选择线GSL连接到行解码器330，并且可以经由位线BL连接到页面缓冲电路320。存储器单元阵列310可以包括分别连接到位线BL的串。串中的每一个可以包括串联在每个位线BL和公共源极线之间的至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管。
页面缓冲电路320可以通过位线BL连接到存储器单元阵列310，并且可以响应于从控制逻辑单元350接收的页面缓冲控制信号CTRL_PB执行数据写入操作或数据读取操作。页面缓冲电路320可以通过使用解码的列地址选择位线BL来连接到数据线。
行解码器330可以基于行地址X-ADDR选择一些字线WL。行解码器330可以将字线施加电压发送到字线WL。例如，在数据写入操作期间，行解码器330可以向选定的字线WL施加编程电压(program voltage)和验证电压，并且向未选定的字线WL施加编程禁止电压。在数据读取操作期间，行解码器330可以向选定的字线WL施加读取电压，并且向未选定的字线WL施加读取禁止电压。在数据擦除操作期间，行解码器330可以向字线WL施加字线擦除电压。行解码器330还可以响应于行地址X-ADDR选择一些串选择线SSL或一些接地选择线GSL。
电压生成器340可以基于从控制逻辑单元350接收的电压控制信号CTRL_vol，生成用于对于存储器单元阵列310执行写入操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器340可以生成用于驱动字线WL的字线驱动电压VWL。字线驱动电压VWL可以包括写入电压、读取电压、字线擦除电压和写入验证电压。电压生成器340可以进一步生成用于驱动串选择线SSL的串选择线驱动电压，以及用于驱动接地选择线GSL的接地选择线驱动电压。
控制逻辑单元350可以从存储器控制器接收命令CMD、地址ADDR和控制信号CTRL，并且基于接收到的命令CMD、接收到的地址ADDR和接收到的控制信号CTRL，生成用于向存储器单元阵列310写入数据或从存储器单元阵列310读取数据的各种内部控制信号。换句话说，控制逻辑单元350可以控制在存储器设备300中执行的各种操作。由控制逻辑单元350生成的各种内部控制信号可以被提供给页面缓冲电路320、行解码器330和电压生成器340。例如，控制逻辑单元350可以向页面缓冲电路320提供页面缓冲控制信号CTRL_PB，向行解码器330提供行地址X_ADDR，并且向电压生成器340提供电压控制信号CTRL_vol。然而，控制信号的类型不限于此，控制逻辑单元350可以生成并输出各种其他内部控制信号。例如，控制逻辑单元350可以向列解码器提供列地址。
数据I/O电路360可以经由数据线连接到页面缓冲电路320，并且可以将从随机I/O引擎370接收的数据提供给页面缓冲电路320，或者将从页面缓冲电路320接收的数据提供给随机I/O引擎370。
随机I/O引擎370可以通过使用随机I/O码对输入到存储器设备300的数据DATA进行编码，或者可以通过使用随机I/O码对存储器设备300输出的数据DATA进行解码。现在将描述随机I/O引擎370在写入操作模式和读取操作模式中的每一模式下的操作。
在写入操作模式中，随机I/O引擎370可以通过使用随机I/O码对从存储器设备300外部提供的数据DATA进行编码生成编码数据DATA_EN，并且可以将编码数据DATA_EN提供给数据I/O电路360。编码数据DATA_EN的容量可以大于数据DATA的容量。根据本发明构思的示例性实施例，编码数据DATA_EN可以包括数据DATA和随机I/O奇偶校验。编码数据DATA_EN可以进一步包括ECC奇偶校验。
在读取操作模式下，数据I/O电路360可以从页面缓冲电路320接收从存储器单元阵列310获得的数据。为了便于解释，由数据I/O电路360获得的数据被称为内部读取数据。内部读取数据可以是编码数据DATA_EN。然而，与在写入内部读取数据时的编码数据DATA_EN相比，内部读取数据可以包括由于电荷损失和/或读取干扰而生成的比特错误。随机I/O引擎370可以通过使用随机I/O码对由数据I/O电路360提供的内部读取数据进行解码生成读取数据。换句话说，随机I/O引擎370可以通过执行纠错来恢复数据DATA，同时通过使用随机I/O码对作为内部读取数据而提供的编码数据DATA_EN进行解码，并且可以输出恢复的数据DATA作为读取数据。
随机I/O引擎370可以在存储器设备中以各种形式实施。随机I/O引擎370可以实施为硬件或软件。例如，当随机I/O引擎370被实施为硬件时，随机I/O引擎370可以包括用于通过使用随机I/O码执行编码和解码的电路。例如，当随机I/O引擎370被实施为软件时，储存在存储器设备300中的程序(或指令)和/或随机I/O码可以由包括在控制逻辑单元350或存储器设备300中的至少一个处理器执行，并且因此，随机I/O引擎370可以执行编码和解码。然而，本发明构思不限于上述实施例，并且随机I/O引擎370可以实施为硬件和软件的组合，如固件。
在根据本发明构思的示例性实施例的存储器设备300中，由于存储器单元阵列310储存由随机I/O引擎370获得的编码数据，存储器设备300可以仅经由一个感测操作或少量感测操作读取所储存的数据。此外，由于由存储器设备300接收或输出的数据DATA不是编码的数据，因此由存储器设备300发送和/或接收到外部存储器控制器的数据的容量可以减小。因此，从存储器设备300读取数据所用的时间段可以减少，并且存储器系统的电源效率可以增加。
图3A和图3B示出了根据本发明构思的示例性实施例的存储器块BLKa的结构。包括在图2的存储器单元阵列310中的多个存储器块BLK1至BLKz中的每一个可以具有图3A和/或图3B的存储器块BLKa的结构。
参见图3A，存储器块BLKa可以包括多个NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33，多个接地选择线GSL1、GSL2和GSL3，多个串选择线SSL1、SSL2和SSL3以及公共源极线CSL。根据本发明构思的实施例，NAND串的数量、字线WL的数量、位线BL的数量、接地选择线GSL的数量以及串选择线SSL的数量可以变化。
NAND串NS11、NS21和NS31可以设置在第一位线BL1和公共源极线CSL之间。NAND串NS12、NS22和NS32可以设置在第二位线BL2和公共源极线CSL之间。NAND串NS13、NS23和NS33可以设置在第三位线BL3和公共源极线CSL之间。NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每一个(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及接地选择晶体管GST。
串选择晶体管SST可以连接到相应的串选择线SSL1至SSL3。存储器单元MC1至MC8可以分别连接到字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。接地选择晶体管GST可以连接到相应的接地选择线GSL1至GSL3。串选择晶体管SST可以连接到相应的位线BL1至BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
尽管在图3A中每个串包括单个串选择晶体管SST，但是本发明构思不限于此。每个串可以包括彼此串联连接的上串选择晶体管(upper string select transistor)和下串选择晶体管(lower string select transistor)。尽管在图3A中每个串包括单个接地选择晶体管GST，但是本发明构思不限于此。每个串可以包括彼此串联连接的上接地选择晶体管(upper ground select transistor)和下接地选择晶体管(lower ground selecttransistor)。在这种情况下，上接地选择晶体管可以连接到相应的接地选择线GSL1至GSL3，下接地选择晶体管可以共同连接到公共接地选择线。
参见图3B，存储器块BLKa可以相对于衬底SUB(或上衬底)在垂直方向(例如，第三方向)上形成。尽管在图3B中存储器块BLKa包括两条选择线GSL和SSL，八条字线WL1至WL8以及三条位线BL1、BL2和BL3，但是选择线SL、字线WL和位线BL的数量可以变化。作为另一示例，存储器块BLKa可以包括在第一字线WL1和接地选择线GSL之间和/或在第八字线WL8和串选择线SSL之间的一个或多个虚拟字线。
衬底SUB可以是掺杂有第一导电率类型(例如，p型)杂质的多晶硅层。衬底SUB可以是体硅衬底、绝缘体上硅(silicon on insulator，SOI)衬底、锗衬底、绝缘体上锗(germanium on insulator，GOI)衬底、硅锗衬底或经由选择性外延生长(selectiveepitaxial growth，SEG)获得的外延薄膜衬底。衬底SUB可以由半导体材料形成，并且可以包括例如硅(Si)、锗(Ge)、锗化硅(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或它们的混合物。
各自在第二方向上延伸并且掺杂有第二导电率类型(例如，n型)杂质的公共源极线CSL可以设置在衬底SUB上。在两个相邻的公共源极线CSL之间的衬底SUB的区域上，各自在第一方向上延伸的多个绝缘层IL在第三方向上依次设置。多个绝缘层IL在第三方向上彼此间隔开一定距离。例如，多个绝缘层IL可以包括绝缘材料，诸如氧化硅。
在每两个相邻的公共源极线CSL之间的衬底SUB的区域上，各自在第三方向上穿透多个绝缘层IL的多个柱P在第一方向上依次排列。例如，多个柱P可以穿透多个绝缘层IL，从而接触衬底SUB。例如，每个柱P的表面层S可以包括掺杂有第一导电率类型杂质的硅材料，并且可以用作沟道区。每个柱P可以被称为垂直沟道结构。每个柱P的内层I可以包括诸如氧化硅的绝缘材料，或者气隙。例如，在每个柱P中的沟道孔的尺寸可以在朝向衬底SUB的方向上减小。例如，沟道孔可以是锥形的。
在两个相邻公共源极线CSL之间的衬底SUB的区域上，电荷存储层CS可以沿着绝缘层IL、柱P和衬底SUB的暴露表面设置。电荷存储层CS可以包括栅极绝缘层(或隧道绝缘层)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。在两个相邻公共源极线CSL之间的衬底SUB的区域上，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE可以设置在电荷存储层CS的暴露表面上。
漏极或漏极触点(Drains or drain contacts)DR设置在多个柱P上。例如，漏极或漏极触点DR可以包括掺杂有第二导电率类型杂质的硅材料。各自在第一方向上延伸并且在第二方向上彼此间隔开一定距离的位线BL1、BL2和BL3可以设置在漏极触点DR上。位线BL1、BL2和BL3可以经由接触塞(contact plug)电连接到漏极触点DR。
在第二方向上延伸的字线切割区域可以设置在每个公共源极线CSL上。栅电极GE可以通过字线切割区域彼此分开。例如，字线切割区域可以包括绝缘材料或者可以是气隙。
图4是示出根据本发明构思的示例性实施例的存储器单元的阈值电压分布图。具体地，图4示出了当存储器单元是各自储存3位数据的TLC时的阈值电压分布。
参见图4，横轴表示存储器单元的阈值电压Vth，纵轴表示存储器单元的数量。每个存储器单元可以具有擦除状态E和第一至第七编程状态P1、P2、P3、P4、P5、P6和P7。在从擦除状态E到第七编程状态P7的方向上，更多的电子可以注入到每个存储器单元的浮动栅中。
第一读取电压Vr1可以具有在擦除状态E中的存储器单元的分布和第一编程状态P1中的存储器单元的分布之间的电压电平。第i读取电压Vri(其中i是范围在2和7之间的自然数)可以具有在第i-1编程状态Pi-1中的存储器单元的分布和第i编程状态Pi中的存储器单元的分布之间的电压电平。
第一读取电压Vr1、第二读取电压Vr2、第三读取电压Vr3、第四读取电压Vr4、第五读取电压Vr5、第六读取电压Vr6和第七读取电压Vr7是用于将处于不同编程状态的存储器单元彼此区分的读取电压。
这样，当存储器单元是储存两位或更多位数据的多级单元时，通常需要两个或更多个感测操作从存储器单元读取数据。特别地，当存储器单元是储存3位数据的TLC时，平均应执行2.333次感测以读取数据，并且当存储器单元是储存4位数据的QLC时，平均应执行3.75次感测以读取数据。
然而，因为根据本发明构思的示例性实施例的存储器设备包括随机I/O引擎，所以即使当每个存储器单元是储存两位或更多位数据的多级单元时，也可以仅经由一个感测操作从存储器单元读取数据。
图5是根据本发明构思的示例性实施例的存储器控制器200和存储器设备300的框图。图5的存储器控制器200和存储器设备300的描述与以上参照图1和2给出的那些相同，在下文中将不再重复。
随机I/O引擎370可以包括随机I/O编码器372和随机I/O解码器374。
在写入操作模式下，随机I/O编码器372可以通过使用随机I/O码对从存储器控制器200接收的数据DATA进行编码生成编码数据DATA_EN。随机I/O编码器372可以向数据I/O电路360提供编码数据DATA_EN，并且数据I/O电路360可以允许存储器设备300将编码数据DATA_EN写入其存储器单元阵列，例如存储器单元阵列310。根据本发明构思的示例性实施例，由随机I/O编码器372进行的随机I/O编码可以代表生成编码数据DATA_EN的操作，其中将ECC奇偶校验和随机I/O奇偶校验添加到数据DATA。换句话说，由随机I/O编码器372进行的随机I/O编码可以包括ECC操作。ECC奇偶校验可以是在纠错操作中使用的奇偶校验信息。随机I/O奇偶校验可以是添加到数据DATA的奇偶校验信息，以使得存储器设备300可以通过执行一次感测从储存两位或更多位数据的多级单元读取数据。
在读取操作模式中，随机I/O解码器374可以通过使用随机I/O码对从数据I/O电路360接收的内部读取数据DATA_IR进行解码生成解码数据DATA_DE。在这种情况下，随机I/O解码器374也可以执行纠错操作。随机I/O解码器374可以将解码数据DATA_DE作为读取数据DATA_R提供给存储器控制器200。换句话说，随机I/O解码器374可以通过对作为编码数据的内部读取数据DATA_IR进行解码来恢复数据。
随机I/O码可以使得包括每个均储存两位或更多位数据的存储器单元的存储器设备300能够经由一个感测操作从存储器单元读取数据，同时纠正(或恢复)储存在存储器设备300中的数据的比特错误。为了完成这一点，根据本发明构思的示例性实施例，随机I/O码可以包括ECC，并且可以使用极化码实施。极化码是一种基于由埃尔达尔·阿里坎(ErdalArikan)描述的信道偏转现象的码，并且是一种能够实现由香农(Shannon)提出的信息理论极限的信道码。在信道偏转现象中，通过将能够使信道偏转现象发生在n个独立同分布(independent identically distributed，i.i.d)信道前面的矩阵相乘而获得的新矢量信道被分成能够完全恢复信号的信道和不能恢复信号的信道。作为非限制性示例，ECC可以包括低密度奇偶校验(Low Density Parity Check，LDPC)码、博斯－乔杜里－霍克海姆(BoseChaudhuri Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(Recursive Systemic Code，RSC)以及编码调制，诸如网格编码调制(Trellis-Coded Modulation，TCM)和块编码调制(Block Coded Modulation，BCM)。
根据本发明构思的示例性实施例，随机I/O码可以经由广播信道建模来建模。根据本发明构思的示例性实施例，随机I/O码的建模可以包括作为确定性广播信道的无噪声部分，以及具有噪声的二进制信道部分。基于随机I/O码的编码可以经由数据区分和数据映射的方法执行，并且基于随机I/O码的编码和解码可以包括关于多个后验概率的计算操作。
在根据本发明构思的示例性实施例的存储器控制器200和存储器设备300中，在存储器控制器200和存储器设备300之间发送和/或接收的数据DATA和读取数据DATA_R都是数据的未编码段。换句话说，数据DATA和读取数据DATA_R各自的容量可以分别小于编码数据DATA_EN和内部读取数据DATA_IR的容量。因此，当在存储器控制器200和存储器设备300之间发送和/或接收小容量数据(例如，少量位的数据)时，数据读出时间段可以减少，并且存储器系统的电源效率会提高。
图6A和图6B分别示出了根据本发明构思的示例性实施例的数据DATA和编码数据DATA_EN。现在将参照图5描述图6A和图6B。
参见图6A，数据DATA可以包括用户数据。参见图1和图6A，用户数据可以代表由主机100提供给存储器控制器200的数据。换句话说，由存储器控制器200提供给存储器设备300的数据DATA可以是未编码的用户数据。
参见图6B，编码数据DATA_EN或内部读取数据DATA_IR可以包括用户数据、ECC奇偶校验和随机I/O奇偶校验。ECC奇偶校验可以是由随机I/O解码器374用来对内部读取数据DATA_IR执行纠错的奇偶校验信息。随机I/O奇偶校验可以是奇偶校验信息，存储器设备300使用该奇偶校验信息仅经由一次感测操作从存储器单元读取数据，即使存储器单元是储存两位或更多位数据的多级单元。
在编码数据DATA_EN上的用户数据、ECC奇偶校验和随机I/O奇偶校验的位置不限于在图6B中所示的那些。根据本发明构思的示例性实施例，在编码数据DATA_EN上的用户数据、ECC奇偶校验和随机I/O奇偶校验的位置可以经由条件熵来确定。根据本发明构思的另一示例性实施例，在编码数据DATA_EN上的用户数据、ECC奇偶校验和随机I/O奇偶校验的位置可以根据巴氏(Bhattacharyya)参数来确定。
图7示出了根据本发明构思的示例性实施例的存储器设备的晶片粘合结构。存储器设备可以具有这样的结构，其中多个晶片经由晶片粘合彼此粘合。为了便于解释，图7示出了具有两个晶片彼此粘合的结构的存储器设备。然而，本发明构思不限于此。例如，存储器设备可以具有三个或更多晶片彼此粘合的结构。
例如，如图7所示，存储器设备可以具有这样的结构，其中第一晶片301和第二晶片302经由晶片粘合彼此粘合。
晶片粘合可以是制造包括多个半导体芯片的多个晶片，然后在晶片级上将多个晶片彼此粘合的方法。晶片之间的粘合可以以各种方式进行。
根据本发明构思的示例性实施例，第一晶片301可以包括各种外围电路，该外围电路包括控制逻辑单元，例如控制逻辑单元350，并且第二晶片302可以包括至少一个存储器单元阵列。
然而，本发明构思不限于此，并且第一晶片301可以包括至少一个存储器单元阵列，第二晶片302可以包括各种外围电路，这些外围电路包括控制逻辑单元。
为了便于解释，图7的存储器设备可以具有第二晶片302堆叠在第一晶片301上的结构。在一些情况下，第一晶片301可以被称为第一层，第二晶片302可以被称为第二层。
图8示出了根据本发明构思的示例性实施例的存储器设备的晶片粘合结构。现在将参照图7描述图8。
图8的第一晶片301和第二晶片302是图7的第一晶片301和第二晶片302的图示。换句话说，根据本发明构思的示例性实施例，第一晶片301可以包括外围电路，并且第二晶片302可以包括至少一个存储器单元阵列。
随机I/O引擎370可以形成在包括外围电路的第一晶片301上。根据本发明构思的示例性实施例，随机I/O引擎370可以经由NAND线端(end-of-line)工艺或逻辑工艺形成在第一晶片301上。
因为具有晶片粘合耦合结构的存储器设备包括在空间上与第二晶片302分离的第一晶片301上的随机I/O引擎370，所以存储器设备和存储器控制器之间发送和/或接收的数据的容量可以减小。
图9是示出根据本发明构思的示例性实施例的存储器设备300的外围电路上的单元(COP)结构的透视图。存储器设备300可以具有这样的结构，其中第二半导体层L2堆叠在第一半导体层L1上。
参见图9，存储器设备300可以包括第一半导体层L1和第二半导体层L2。第二半导体层L2可以在第三方向上堆叠在第一半导体层L1上。换句话说，第二半导体层L2可以布置在第一半导体层L1的顶部(或重叠)。可替换地，第一半导体层L1可以布置在第二半导体层L2的顶部。第一半导体层L1可以被称为下半导体层(lower semiconductor layer)，以及第二半导体层L2可以被称为上半导体层(upper semiconductor layer)。
根据本发明构思的示例性实施例，控制逻辑单元、行解码器或页面缓冲器可以形成在第一半导体层L1上，并且存储器单元阵列可以形成在第二半导体层L2上。例如，第一半导体层L1可以包括下衬底，并且通过在下衬底上形成诸如晶体管的半导体器件和用于布线半导体器件的图案，可以在第一半导体层L1上形成各种类型的电路。
在第一半导体层L1上形成电路之后，可以形成包括存储器单元阵列的第二半导体层L2。例如，第二半导体层L2可以包括上衬底。通过形成堆叠在上衬底上的多个栅极导电层和穿透多个栅极导电层的多个柱，可以在第二半导体层L2上形成存储器单元阵列，每个柱相对于上衬底的上表面沿垂直方向(例如，第三方向)延伸。用于将存储器单元阵列(例如，字线WL和位线BL)和形成在第一半导体层L1上的电路彼此电连接的图案可以形成在第二半导体层L2上。例如，位线BL可以各自沿第一方向延伸，并且可以沿第二方向排列。字线WL可以各自在第二方向上延伸，并且可以在第一方向上排列。
因此，存储器设备300可以具有这样的结构，其中控制逻辑单元、行解码器、页面缓冲器或各种其他外围电路以及存储器单元阵列在堆叠方向(例如，第三方向)上排列，形成COP(外围电路上的单元或外围电路之上的单元)结构。通过在第一半导体层L1上排列除了存储器单元阵列以外的电路，COP结构可以有效地减小垂直于堆叠方向的表面所占据的面积，并且因此可以增加集成到存储器设备300中的存储器单元的数量。
应当理解的是，多个焊盘可以排列在存储器设备300中，用于电连接到存储器设备300的外部。例如，可以提供用于从存储器设备300的外部接收的命令、地址和控制信号的多个焊盘，并且可以提供用于输入/输出数据的多个焊盘。焊盘可以在垂直方向(例如，第三方向)或水平方向(例如，第一方向或第二方向)上与外围电路相邻排列，该外围电路处理从存储器设备300外部接收或发送到存储器设备300外部的信号。
图10是示出根据本发明构思示例性实施例的存储器设备的COP结构的剖视图。具体地，图10示意性地示出了存储器设备的剖面。
存储器设备可以包括：包括外围电路的第一半导体层L1和包括存储器单元阵列的第二半导体层L2。存储器设备可以具有这样的结构，其中第二半导体层L2堆叠在第一半导体层L1上。
第二半导体层L2可以包括上衬底U_SUB和排列在上衬底U_SUB上的存储器单元阵列。第二半导体层L2可以进一步包括电连接到存储器单元阵列的上部线(upper line)，以及覆盖存储器单元阵列和上衬底U_SUB的上绝缘层。
上衬底U_SUB可以位于第一半导体层L1和存储器单元阵列之间。上衬底U_SUB可以是支撑存储器单元阵列的支撑层。上衬底U_SUB可以被称为基础衬底。
存储器单元阵列可以包括沿第三方向堆叠在上衬底U_SUB上的栅极导电层GS。栅极导电层GS可以包括接地选择线GSL、字线WL1、WL2、WL3和WL4以及串选择线SSL。栅极导电层GS可以包括例如钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。作为另一示例，栅极导电层GS可以包括多晶硅。
接地选择线GSL、字线WL1、WL2、WL3和WL4以及串选择线SSL可以依次形成在上衬底U_SUB上，绝缘层304和305可以分别排列在栅极导电层GS中的每一个的底部或顶部。例如，绝缘层304可以布置在接地选择线GSL上，并且绝缘层305可以布置在串选择线SSL上。栅极导电层GS的面积可以在远离上衬底U_SUB的方向上减小。
尽管在本实施例中示出了四条字线，但是可以形成这样的结构，其中在垂直于上衬底U_SUB的方向上，多于或少于四条字线WL堆叠在接地选择线GSL和串选择线SSL之间。可替换地，两条或多条接地选择线GSL和两条或多条串选择线SSL可以在垂直方向上堆叠。
存储器单元阵列可以包括在第三方向上穿透栅极导电层GS和绝缘层304和305的多个柱P。例如，多个柱P可以穿透栅极导电层GS和绝缘层304和305，以接触上衬底U_SUB。多个柱P可以以规律的间隔彼此分开排列。
例如，每个柱P的表面层S可以包括掺杂有杂质的硅材料，或者可以包括未掺杂有杂质的硅材料。表面层S可以起到例如沟道区的作用。表面层S可以具有在第三方向上延伸的杯形形状(或具有底部的圆柱形)。每个柱P的内部I可以包括诸如氧化硅的绝缘材料，或者气隙。
例如，接地选择线GSL和邻近接地选择线GSL的表面层S的一部分可以构成接地选择晶体管。字线WL1、WL2、WL3和WL4以及与邻近字线WL1、WL2、WL3和WL4的表面层S的一部分可以构成存储器单元晶体管。串选择线SSL和邻近串选择线SSL的表面层S的一部分可以构成串选择晶体管。
漏极区域DR可以形成在多个柱P上。例如，漏极区域DR可以包括掺杂有杂质的硅材料。漏极区域DR可以是沟道焊盘。漏极区域DR可以经由一个或多个触点电连接到位线BL。
蚀刻停止层306可以形成在漏极区域DR的侧壁(lateral wall)上。蚀刻停止层306的上表面可以与每个漏极区域DR的上表面处于相同的水平。蚀刻停止层306可以包括绝缘材料，诸如氮化硅或氧化硅。
第一半导体层L1可以包括下衬底L_SUB、排列在下衬底L_SUB上的一个或多个外围晶体管、覆盖一个或多个外围晶体管的下绝缘层303以及穿透下绝缘层303的接触塞。例如，外围晶体管可以是构成外围电路的晶体管，诸如控制逻辑单元、行解码器、页面缓冲器或公共源极线驱动器。
例如，下衬底L_SUB可以是包括诸如单晶硅或单晶锗的半导体材料的半导体衬底，或者可以由硅晶片制造。
随机I/O引擎370可以形成在第一半导体层L1上。例如，随机I/O引擎370可以形成在第一半导体层L1上的各种位置，如图11A至11C所示。根据本发明构思的示例性实施例，随机I/O引擎370可以经由NAND线端工艺或逻辑工艺形成在第一半导体层L1上。
因为具有晶片粘合耦合结构的存储器设备包括在包括外围电路并且在空间上与包括存储器单元阵列的第二半导体层L2分离的第一半导体层L1上的随机I/O引擎370，所以在存储器设备和存储器控制器之间发送和/或接收的数据的容量可以减小。
图11A至11C是根据本发明构思的示例性实施例的存储器设备的第一半导体层L1的俯视图。具体地，图11A至图11C示出了图9和图10的第一半导体层L1的俯视图。图11A至图11C示出了在其上形成随机I/O引擎370的第一半导体层L1的第一区域307a、307b和307c。
参见图11A，在第一半导体层L1上，随机I/O引擎370可以形成在第一方向上占据一部分并沿第二方向延伸的第一区域307a中。例如，随机I/O引擎370可以形成在第一半导体层L1的边缘附近。
参见图11B，在第一半导体层L1上，随机I/O引擎370可以形成在在第二方向上占据一部分并沿第一方向延伸的第一区域307b中。例如，随机I/O引擎370可以形成在第一半导体层L1的顶部附近。
参见图11C，随机I/O引擎370可以形成在第一半导体层L1上的任意位置。例如，随机I/O引擎370可以形成在第一半导体层L1的中间附近。
图12是根据本发明构思的示例性实施例的储存器设备的数据写入操作的流程图。现在将参照图5描述图12。图12的存储器控制器200和存储器设备300的描述与以上参照图1、2和图5给出的那些相同，在下文中将不再重复。
在操作S110中，存储器控制器200可以从外部源接收数据DATA。例如，存储器控制器200可以从外部主机接收数据DATA。数据DATA可以是用户数据。此外，存储器控制器200可以从外部主机接收数据写入请求和要写入数据的地址。尽管在本实施例中描述了存储器控制器200从外部源(例如，主机)接收数据的情况，但是存储器控制器200可以自己生成数据。应当理解的是，下面将要描述的发明构思适用于由存储器控制器200生成的数据。
在操作S120中，存储器控制器200可以将数据DATA发送到存储器设备300。例如，存储器控制器200可以向随机I/O引擎370提供数据DATA。在这种情况下，由存储器控制器200提供给随机I/O引擎370的数据DATA可以是未编码数据。
在操作S130中，随机I/O引擎370可以通过对数据DATA执行随机I/O编码生成编码数据DATA_EN。例如，随机I/O引擎370的随机I/O编码器372可以通过使用随机I/O码对数据DATA进行编码生成编码数据DATA_EN。
在操作S140中，随机I/O引擎370可以将编码数据DATA_EN发送到数据I/O电路360。例如，随机I/O编码器372可以向数据I/O电路360提供编码数据DATA_EN。
在操作S150中，数据I/O电路360可以将接收到的编码数据DATA_EN写入存储器单元阵列。
图13是根据本发明构思的示例性实施例的储存器设备的数据读取操作的流程图。现在将参照图5描述图13。图13的存储器控制器200和存储器设备300的描述与以上参照图1、2和图5给出的那些相同，在下文中将不再重复。
在操作S210中，存储器控制器200可以响应于外部请求向存储器设备300发送命令和地址。例如，存储器控制器200可以响应于来自外部主机的数据读取请求向存储器设备300发送命令和地址。
存储器设备300可以基于由存储器控制器200提供的命令和地址，将连接到所选字线的存储器单元的数据加载到页面缓冲电路。来自加载到页面缓冲电路的数据当中对应于列地址的数据可以是内部读取数据DATA_IR。
在操作S220中，数据I/O电路360可以从页面缓冲电路获得内部读取数据DATA_IR。
在操作S230中，数据I/O电路360可以将内部读取数据DATA_IR发送到随机I/O引擎370。例如，数据I/O电路360可以向随机I/O引擎370的随机I/O解码器374提供内部读取数据DATA_IR。
在操作S240中，随机I/O引擎370可以通过对内部读取数据DATA_IR执行随机I/O解码生成解码数据DATA_DE。例如，随机I/O引擎370的随机I/O解码器374可以通过执行纠错生成解码数据DATA_DE，同时通过使用随机I/O码对内部读取数据DATA_IR进行解码。
在操作S250中，随机I/O引擎370可以将解码数据DATA_DE发送到存储器控制器200。例如，随机I/O解码器374可以将解码数据DATA_DE作为读取数据DATA_R发送到存储器控制器200。
图14是根据本发明构思的示例性实施例的数据处理系统20的框图。图14示出了一个实施例，其中存储器控制器200包括ECC编码器382和ECC解码器384，并执行ECC操作。换句话说，尽管在上面参考图1至13给出的描述中，随机I/O引擎370执行纠错和ECC奇偶校验生成用于纠错，但是本发明构思的示例性实施例不限于此。
存储器控制器200可以包括ECC编码器382和ECC解码器384。存储器设备300可以包括随机I/O引擎370，用于执行随机I/O编码和随机I/O解码。如上参考图1至图13所述，随机I/O引擎370可以形成在存储器设备300内与存储器单元阵列在空间上分离的外围电路区域上。
在写入操作模式下，ECC编码器382可以通过对用户数据状态下的数据DATA执行ECC编码生成ECC编码的数据DATA_E。例如，ECC编码器382可以通过使用ECC对数据DATA进行编码生成ECC编码的数据DATA_E。ECC编码器382可以向存储器设备300提供ECC编码的数据DATA_E。
随机I/O编码器372可以通过使用随机I/O码对ECC编码的数据DATA_E进行编码生成编码数据DATA_EN。
在读取操作模式下，随机I/O解码器374可以通过使用随机I/O码对从数据I/O电路360接收的内部读取数据DATA_IR进行解码生成随机I/O解码数据DATA_RD。随机I/O解码器374可以向存储器控制器200提供随机I/O解码数据DATA_RD。
ECC解码器384可以通过对随机I/O解码数据DATA_RD执行ECC解码生成解码数据DATA_DE。例如，ECC解码器384可以通过使用ECC对随机I/O解码数据DATA_RD进行解码生成解码数据DATA_DE。
此外，在图14的实施例中，由于随机I/O引擎370形成在存储器设备300中而不是存储器控制器200中，在存储器控制器200和存储器设备300之间发送和/或接收的数据的容量可以减小，并且因此可以减少数据读出时间段并可以提高存储器系统的电源效率。
图15是根据本发明构思的示例性实施例的SSD系统1000的框图。参见图15，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器向主机1100发送信号SGL或者从主机1100接收信号SGL，并且可以通过电源连接器从主机1100接收电力PWR。SSD1200可以包括SSD控制器1210、辅助电源1220以及多个闪存设备1230、1240和1250。闪存设备1230、1240和1250可以经由沟道Ch1、Ch2…、Chn连接到SSD控制器1210。SSD 1200可以使用图1至图14所示的实施例来实施。
例如，根据图1至图14所示的实施例，多个闪存设备1230、1240和1250中的每一个可以包括随机I/O引擎。因此，与没有实现随机I/O引擎的情况相比，在数据读取操作中执行感测的次数可以减少，并且因此减少了读出时间段。此外，并且，与SSD控制器1210包括随机I/O引擎的情况相比，在SSD控制器1210与闪存设备1230、1240和1250之间发送和/或接收的数据的容量可以减小，并且因此可以减少数据读出时间段并可以提高SSD 1200的电源效率。
虽然已经参照本发明的示例性实施例具体示出和描述了本发明构思，但是应当理解，在不脱离如以下权利要求中描述的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种存储设备，包括：
存储器控制器，所述存储器控制器被配置为在写入操作模式下输出从储存设备的外部接收的用户数据，并且在读取操作模式下接收读取数据；以及
存储器设备，所述存储器设备包括存储器单元阵列和随机输入和输出(I/O)引擎，所述随机I/O引擎被配置为在写入操作模式下使用随机I/O码对从所述存储器控制器提供的用户数据进行编码，并且在读取操作模式下通过使用所述随机I/O码对由数据I/O电路从所述存储器单元阵列读取的内部读取数据进行解码生成所述读取数据。
2.根据权利要求1所述的储存设备，其中，
所述存储器设备具有彼此粘合的包括所述存储器单元阵列的第一晶片和包括外围电路的第二晶片，并且
所述随机I/O引擎形成在所述第二晶片上。
3.根据权利要求1所述的储存设备，其中
所述存储器设备具有外围电路上的单元(COP)结构，其中包括所述存储器单元阵列的第二层堆叠在包括外围电路的第一层上，并且
所述随机I/O引擎形成在所述第一层上。
4.根据权利要求1所述的储存设备，其中所述随机I/O引擎包括：
随机I/O编码器，所述随机I/O编码器被配置为在所述写入操作模式下使用所述随机I/O码对所述用户数据进行编码；以及
随机I/O解码器，所述随机I/O解码器被配置为在所述读取操作模式下使用所述随机I/O码在对所述内部读取数据进行解码的同时纠正错误。
5.根据权利要求1所述的储存设备，其中所述随机I/O引擎被配置为在所述读取操作模式下使用纠错码(ECC)对所述内部读取数据执行纠错。
6.根据权利要求1所述的储存设备，其中所述存储器设备包括所述存储器单元阵列，所述存储器单元阵列包括多级单元，每个多级单元储存两位或更多位数据，并且其中所述存储器设备被配置为在所述读取操作模式下经由一个感测操作从所选存储器单元读取数据。
7.根据权利要求1所述的储存设备，其中由所述存储器控制器提供至所述存储器设备的所述用户数据未被编码。
8.根据权利要求1所述的储存设备，其中
所述随机I/O码包括极化码，并且
由所述随机I/O引擎获得的编码数据包括所述用户数据、纠错码(ECC)奇偶校验和随机I/O奇偶校验。
9.根据权利要求1所述的储存设备，其中所述随机I/O引擎经由NAND线端工艺或逻辑工艺形成在所述存储设备上。
10.一种包括多个层的存储器设备，所述存储器设备包括：
包括多个存储器单元的第一层；以及
包括控制逻辑单元和随机输入和输出(I/O)引擎的第二层，
其中所述随机I/O引擎包括：
随机I/O编码器，所述随机I/O编码器被配置为使用随机I/O码对从所述存储器设备的外部接收的用户数据进行编码；以及
随机I/O解码器，所述随机I/O解码器被配置为使用所述随机I/O码对从所述存储器设备获得的内部读取数据进行解码。
11.根据权利要求10所述的存储器设备，其中
所述第一层是包括所述多个存储器单元的第一晶片，
所述第二层是包括所述控制逻辑单元和所述随机输I/O引擎的第二晶片，并且
所述第一晶片和所述第二晶片彼此粘合。
12.根据权利要求10所述的存储器设备，其中所述存储器设备具有外围电路上的单元(COP)结构，其中所述第二层堆叠在所述第一层上。
13.如权利要求10所述的存储器设备，其中，
所述存储器设备进一步包括数据I/O电路，所述数据I/O电路被配置为在所述存储器设备的写入操作模式下向页面缓冲电路提供数据，并且
所述随机I/O编码器被配置为通过使用所述随机I/O码对所述用户数据进行编码生成具有比所述用户数据更大容量的编码数据，并且在写入操作模式下将所述编码数据提供给所述数据I/O电路。
14.根据权利要求13所述的存储器设备，其中所述编码数据包括所述用户数据、纠错码(ECC)奇偶校验和随机I/O奇偶校验。
15.根据权利要求10所述的存储器设备，其中
所述存储器设备进一步包括数据I/O电路，所述数据I/O电路被配置为在所述存储器设备的读取操作模式下向页面缓冲电路提供内部读取数据，以及
所述随机I/O解码器，被配置为在读取操作模式下，通过使用所述I/O码对所述内部读数据进行解码，来生成具有比所述内部读数据更小容量的解码数据，并将所述解码数据输出到存储器设备的外部。
16.一种储存设备，包括：
存储器设备，所述存储器设备包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元，以及外围电路区域，所述外围电路区域与所述存储器单元阵列在空间上分离；以及
存储器控制器，所述存储器控制器被配置为控制所述存储器设备的操作，
其中所述存储器设备包括随机输入和输出(I/O)引擎，所述随机输入和输出I/O引擎形成在所述外围电路区域上，并且被配置为对从所述存储器控制器接收的数据进行编码，并对将要被发送到所述存储器控制器的数据进行解码。
17.根据权利要求16所述的储存设备，其中所述存储器设备具有彼此粘合的包括存储器单元阵列的第一晶片和包括外围电路区域的第二晶片。
18.根据权利要求16所述的储存设备，其中所述存储器设备具有外围电路上的单元(COP)结构，其中包括所述存储器单元阵列的第二层堆叠在包括所述外围电路区域的第一层上。
19.根据权利要求16所述的储存设备，其中所述随机输入输出I/O引擎包括：
随机I/O编码器，被配置为在写入操作模式下，使用随机I/O码对从所述存储器控制器接收的用户数据进行编码；以及
随机I/O解码器，所述随机I/O解码器被配置为在读取操作模式下，在使用所述随机I/O码对由存储器设备的数据I/O电路提供的内部读取数据进行解码的同时纠正错误。
20.根据权利要求16所述的储存设备，其中所述存储器设备包括存储器单元阵列，所述存储器单元阵列包括多级单元，每个多级单元储存两位或更多位数据，并且其中所述存储器设备被配置为在读取操作模式下经由一个感测操作从所选存储器单元读取数据。
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