KR20220097725A - 반도체 패키지 - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는, 반도체 패키지는, 패키지 기판 상에, 제 1 방향으로 서로 오프셋되어 적층되는 제 1 반도체 구조체들; 및 상기 제 1 반도체 구조체들 사이에 각각 개재되는 제 1 접착막들을 포함하되, 상기 제 1 반도체 구조체들은 각각 제 1 서브 칩과 이의 상부면의 일부와 접하는 제 2 서브 칩을 포함하고, 상기 제 1 접착막들은 상기 제 1 서브 칩들 사이에 개재되며 상기 제 1 서브 칩들과 접하되, 상기 제 2 서브 칩들과는 이격되고, 상기 제 1 접착막들 각각의 두께는 상기 제 2 서브 칩들 각각의 두께보다 작다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 패키지 기판 상에, 제 1 방향으로 서로 오프셋되어 적층되는 제 1 반도체 구조체들; 및 상기 제 1 반도체 구조체들 사이에 각각 개재되는 제 1 접착막들을 포함하되, 상기 제 1 반도체 구조체들은 각각 제 1 서브 칩과 이의 상부면의 일부와 접하는 제 2 서브 칩을 포함하고, 상기 제 1 접착막들은 상기 제 1 서브 칩들 사이에 개재되며 상기 제 1 서브 칩들과 접하되, 상기 제 2 서브 칩들과는 이격되고, 상기 제 1 접착막들 각각의 두께는 상기 제 2 서브 칩들 각각의 두께보다 작으며, 상기 제 2 서브 칩은 13㎛~20㎛의 두께를 가진다.
본 발명의 일 양태에 따른 반도체 패키지는, 패키지 기판 상에, 제 1 방향으로 서로 오프셋되어 적층되는 제 1 반도체 구조체들; 및 상기 제 1 반도체 구조체들 사이에 각각 개재되는 제 1 접착막들을 포함하되, 상기 제 1 반도체 구조체들은 각각 제 1 메모리 칩과 이의 상부면의 일부와 접하는 제 1 주변회로 칩을 포함하고, 상기 제 1 접착막들은 상기 제 1 메모리 칩들 사이에 개재되며 상기 메모리 칩들과 접하되, 상기 제 1 주변회로 칩들과는 이격되고, 상기 제 1 메모리 칩은: 셀 어레이 영역과 연결 영역을 포함하는 제 1 반도체 기판; 상기 제 1 반도체 기판 상에 교대로 적층되며 상기 연결 영역에서 계단 형태를 이루는 전극층들 및 전극 층간절연막들; 상기 셀 어레이 영역에서 상기 전극층들과 상기 전극 층간절연막들을 관통하는 수직 패턴들; 상기 연결 영역에서 상기 전극층들 및 상기 전극 층간절연막들의 단부들을 덮는 평탄 절연막; 및 상기 연결 영역에서 상기 평탄 절연막 및 상기 전극 층간절연막들을 관통하여 상기 전극층들과 각각 접하는 셀 콘택들을 포함하되, 상기 제 1 주변회로 칩은 상기 셀 콘택들과 중첩되되, 상기 수직 패턴들 중 적어도 일부와는 중첩되지 않는다.
본 발명의 다른 양태에 따른 반도체 패키지는, 패키지 기판 상에 차례로 적층되는 제 1 반도체 구조체와 제 2 반도체 구조체를 포함하되, 상기 제 2 반도체 구조체는 상기 제 1 반도체 구조체의 일부를 노출시키도록 적층되고, 상기 제 1 반도체 구조체는 제 1 메모리 칩과 이의 상부면의 일부와 접하며 서로 전기적으로 연결되는 제 1 주변회로 칩을 포함하고, 상기 제 2 반도체 구조체는 제 2 메모리 칩과 이의 상부면의 일부와 접하며 서로 전기적으로 연결되는 제 2 주변회로 칩을 포함하고, 상기 제 2 메모리 칩은 상기 제 1 메모리 칩과 중첩되되 상기 제 1 주변회로 칩과는 중첩되지 않는다.
본 발명에서는 하나의 반도체 칩을 기능 별로 분리하여 크기가 다른 제 1 서브 칩과 제 2 서브 칩을 만들고, 이들이 적층된 구조의 제 1 반도체 구조체를 형성함으로써 반도체 칩의 수평 크기를 줄일 수 있다.
또한, 상대적으로 크기가 작은 제 2 서브 칩을 상대적으로 큰 제 1 서브 칩 상에 적층하여 단차진 구조의 반도체 구조체를 만들고, 반도체 구조체들을 서로 오프셋 되도록 적층함으로써 반도체 패키지의 전체 크기를 줄일 수 있다. 이로써 고집적화된 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따른 제 1 반도체 구조체의 사시도이다.
도 4는 도 3을 B-B’ 선으로 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 구조체의 전자 시스템을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 구조체의 단면도를 나타낸다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 제조 과정을 나타내는 평면도이다.
도 8a 내지 도 8e는 도 2의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 11a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 11b는 도 11a의 반도체 패키지의 사시도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 반도체 패키지(200)에서는 패키지 기판(100) 상에, 제 1 반도체 구조체들(SCT1)이 적층된다. 상기 패키지 기판(100)은 예를 들면 양면의 또는 다층의 인쇄회로 기판일 수 있다. 상기 패키지 기판(100)은 이의 상면에 배치되는 상부 도전 패드들(102)과 이의 하면에 배치되는 볼랜드들(104)을 포함할 수 있다. 상기 볼랜드들(104)에는 외부 연결 단자들(106)이 본딩될 수 있다. 상기 외부 연결 단자들(106)은 도전 범프, 도전 기둥 및 솔더볼 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 상기 패키지 기판(100) 내부에 상기 상부 도전 패드들(102)과 상기 볼랜드들(104)을 연결시키는 내부 배선들이 배치될 수 있다. 상기 패키지 기판(100) 대신에 반도체 칩이 배치될 수도 있다.
상기 제 1 반도체 구조체들(SCT1)은 제 1 방향(D1)을 서로 오프셋되어 계단 형태를 이룰 수 있다. 상기 제 1 반도체 구조체들(SCT1) 사이에 제 1 접착막들(ADL1)이 각각 개재될 수 있다. 상기 제 1 접착막들(ADL1) 중 하나는 상기 제 1 반도체 구조체들(SCT1) 중 가장 최하층에 위치하는 제 1 반도체 구조체(CH1(1))과 패키지 기판(100) 사이에 개재될 수 있다.
상기 제 1 반도체 구조체들(SCT1)은 각각 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)을 포함할 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 1 서브 칩(CH1)의 상부면(CH1-U)의 일부와 접하되, 상기 제 1 서브 칩(CH1)의 상부면(CH1-U)의 나머지를 노출시킬 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 1 서브 칩(CH1)의 일측벽을 따라. 상기 제 1 방향(X)과 수평하게 교차하는 제 2 방향(Y)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제 2 서브 칩(CH2)은 평면적으로 'I'자 형태를 가질 수 있다.
상기 제 1 서브 칩(CH1)은 상기 제 2 서브 칩(CH2)과 전기적으로 연결될 수 있다. 상기 제 1 서브 칩(CH1)은 상기 제 2 서브 칩(CH2)과 접하는 제 1 연결 패드(CP1)를 가질 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 1 연결 패드(CP1)과 접하는 제 2 연결 패드(CP2)를 포함할 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 2 연결 패드(CP2)와 연결되는 관통 비아(TSV), 및 상기 관통 비아(TSV)와 접하는 본딩 패드(BP)를 더 포함할 수 있다. 제 1 와이어(WR1)은 상기 제 1 반도체 구조체들(SCT1)의 본딩 패드들(BP)을 일 열로 연결시키며, 상기 상부 도전 패드(102)와 접할 수 있다.
상기 제 1 접착막(ADL1)은 이웃하는 제 1 서브 칩들(CH1) 사이에 개재되며 상기 이웃하는 제 1 서브 칩들(CH1)과 각각 접할 수 있다. 상기 제 1 접착막(ADL1)은 상기 제 2 서브 칩들(CH2)과는 이격될 수 있다.
상기 제 2 서브 칩(CH2)은 제 1 두께(T1)를 가질 수 있다. 상기 제 1 접착막(ADL1)은 제 2 두께(T2)를 가질 수 있다. 상기 제 2 두께(T2)는 상기 제 1 두께(T1) 보다 작을 수 있다. 상기 제 1 반도체 구조체들(SCT1) 중에 하나의 제 1 반도체 구조체(SCT1)의 제 2 서브 칩(CH2)의 상부면(CH2_U)은 상기 하나의 제 1 반도체 구조체(SCT1) 바로 위에 위치하는 제 1 반도체 구조체(SCT1)의 제 1 서브 칩(CH1)의 상부면(CH1_U) 보다 낮을 수 있다. 예를 들면 상기 제 1 반도체 구조체들(SCT1) 중에 가장 낮은 위치의 제 1 반도체 구조체(SCT1)의 제 2 서브 칩(CH2(1))의 상부면(CH2_U)은 상기 제 1 반도체 구조체들(SCT1) 중에 아래에서 두번째 위치하는 제 1 반도체 구조체(SCT1)의 제 1 서브 칩(CH1(2))의 상부면(CH1_U) 보다 낮을 수 있다.
상기 제 1 서브 칩(CH1)과 상기 제 2 서브 칩(CH2)은 전기적으로 연결되며 서로 다른 기능을 할 수 있다. 예를 들면 상기 제 1 서브 칩(CH1)은 메모리 기능을 할 수 있고, 상기 제 2 서브 칩(CH2)은 상기 제 1 서브 칩(CH1)을 구동시키는 기능을 할 수 있다. 일 예로, 상기 제 1 반도체 구조체(SCT1)은 하나의 메모리 칩일 수 있고, 상기 반도체 패키지(200)는 복수개의 메모리 칩들을 포함할 수 있다.
상기 제 1 서브 칩(CH1)은 상대적으로 넓은 면적을 차지하는 메모리 셀 어레이를 포함할 수 있고, 상기 제 2 서브 칩(CH2)은 상대적으로 작은 면적을 차지하는 코어 영역, 주변회로 영역 및/또는 로직 영역을 포함할 수 있다. 상기 제 1 서브 칩(CH1)은 VNAND, NAND, DRAM, SRAM, PRAM, MRAM, EEPROM 및 ReRAM 중 적어도 하나의 메모리 셀 어레이를 포함할 수 있고, 상기 제 2 서브 칩(CH2)은 상기 메모리 셀 어레이에 데이터를 프로그램/읽기/삭제 하기 위한 동작을 수행하기 위한 디코더 회로, 페이지 버퍼 회로, 워드라인 드라이버 회로, 감지 증폭 회로, 및/또는 로직 회로를 포함할 수 있다.
본 발명에서는 하나의 반도체 칩을 기능 별로 분리하여 서로 크기가 다른 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)을 만들고, 이들이 적층된 구조의 제 1 반도체 구조체(SCT1)를 형성함으로써 반도체 칩의 수평 크기를 줄일 수 있다.
상대적으로 크기가 작은 제 2 서브 칩(CH2)을 상대적으로 큰 제 1 서브 칩(CH1) 상에 적층하여 단차진 구조의 제 1 반도체 구조체(SCT1)를 만든다. 즉, 제 1 반도체 구조체(SCT1)의 상부면은 단차진 구조를 가지게 된다. 도 2에서 이러한 단차진 구조의 제 1 반도체 구조체들(SCT1)을 서로 오프셋 되도록 적층함으로써 반도체 패키지(200)의 전체 크기를 줄일 수 있다.
상기 제 1 반도체 구조체들(SCT1), 상기 제 1 와이어들(WR1) 및 상기 패키지 기판(100)은 몰드막(MD)으로 덮일 수 있다. 상기 몰드막(MD)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 몰드막(MD)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다. 상기 제 1 반도체 구조체들(SCT1) 중에 하나의 제 1 반도체 구조체(SCT1)의 제 2 서브 칩(CH2)은 상기 하나의 제 1 반도체 구조체(SCT1) 바로 위에 위치하는 제 1 반도체 구조체(SCT1)의 제 1 서브 칩(CH1)과 이격되어 공간(CAP)이 형성될 수 있다. 상기 몰드막(MD)은 상기 공간(GAP)을 채울 수 있다. 예를 들면 가장 아래의 제 2 서브 칩(CH2(1))과 아래에서 두번째의 제 1 서브 칩(CH1(2) 사이에 개재될 수 있다.
도 3은 본 발명의 실시예들에 따른 제 1 반도체 구조체의 사시도이다. 도 4는 도 3을 B-B' 선으로 자른 단면도이다.
도 3 및 도 4를 참조하면, 본 예에 따른 제 1 반도체 구조체(SCT1)는 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)을 포함할 수 있다. 상기 제 1 서브 칩(CH1)은 제 1 반도체 기판(SB1)과 이 위에 차례로 적층된 제 1 층간절연막(IL1)과 제 1 접착 절연막(CB1)을 포함할 수 있다. 상기 제 1 반도체 기판(SB1)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 제 1 층간절연막(IL1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 1 접착 절연막(CB1)은 실리콘산화막, 실리콘 질화막, 실리콘산화질화막, 실리콘탄화막, 실리콘 탄화질화막, 금속산화막 및 금속질화막 중 적어도 하나의 막으로 형성될 수 있다.
상기 제 1 서브 칩(CH1)은 상기 제 1 연결 패드(CP1)를 더 포함할 수 있다. 상기 제 1 연결 패드(CP1)는 구리를 포함할 수 있다. 상기 제 1 연결 패드(CP1)는 상기 제 1 접착 절연막(CB1)를 관통하여 상기 제 1 층간절연막(IL1) 속으로 일부 연장될 수 있다. 상기 제 1 연결 패드(CP1)의 하부면(CP1_B)은 아래로 볼록하며 라운드질 수 있다. 도시하지는 않았지만, 상기 제 1 반도체 기판(SB1) 상에 복수개의 트랜지스터들, 선택 소자들 및/또는 메모리 셀 어레이가 배치될 수 있다. 또한 상기 제 1 층간절연막(IL1) 내에는 상기 트랜지스터들, 선택 소자들 및/또는 메모리 셀 어레이과 연결되는 제 1 배선들이 배치될 수 있다. 상기 제 1 연결 패드(CP1)는 상기 제 1 배선들 중 적어도 하나와 연결될 수 있다.
상기 제 2 서브 칩(CH2)은 제 2 반도체 기판(SB2)과 이 위에 차례로 적층된 제 2 층간절연막(IL2)과 제 2 접착 절연막(CB2)을 포함할 수 있다. 상기 제 2 반도체 기판(SB2)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 제 2 층간절연막(IL2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 2 접착 절연막(CB2)은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 실리콘탄화막, 실리콘 탄화질화막, 금속산화막 및 금속질화막 중 적어도 하나의 막으로 형성될 수 있다.
상기 제 2 서브 칩(CH2)은 상기 제 2 연결 패드(CP2)를 더 포함할 수 있다. 상기 제 2 연결 패드(CP2)는 구리를 포함할 수 있다. 상기 제 2 연결 패드(CP2)는 상기 제 2 접착 절연막(CB2)를 관통하여 상기 제 2 층간절연막(IL2) 속으로 일부 연장될 수 있다. 상기 제 2 서브 칩(CH2)은 뒤집어져서 상기 제 1 서브 칩(CH1)과 본딩된다. 이로써 상기 제 1 접착 절연막(CB1)은 상기 제 2 접착 절연막(CB2)과 접하고, 상기 제 1 연결 패드(CP1)는 상기 제 2 연결 패드(CP2)와 접한다. 상기 제 2 연결 패드(CP2)의 상부면(CP2_U)은 위로 볼록하며 라운드질 수 있다. 상기 본딩 공정은 어닐링 또는 열압착 공정에 의해 진행될 수 있으며, 본딩 공정시 가해진 열에 의해 상기 제 1 연결 패드(CP1)와 상기 제 2 연결 패드(CP2)를 구성하는 구리가 팽창하게 되고, 이로써 상기 제 1 연결 패드(CP1)의 하부면(CP1_B)이 제 1 접착 절연막(CB1) 아래로 둥글게 돌출되고 상기 제 2 연결 패드(CP2)의 상부면(CP2_U)이 제 1 접착 절연막(CB1) 위로 둥글게 돌출 될 수 있다. 상기 제 1 서브 칩(CH1)은 상기 제 1 연결 패드(CP1)와 상기 제 2 연결 패드(CP2)에 의해 상기 제 2 서브 칩(CH2)과 전기적으로 연결될 수 있다. 상기 본딩 공정시 상기 제 1 연결 패드(CP1)와 상기 제 2 연결 패드(CP2)가 융합되어 상기 제 1 연결 패드(CP1)와 상기 제 2 연결 패드(CP2) 사이의 경계면이 없을 수도 있다.
도시하지는 않았지만, 상기 제 2 반도체 기판(SB2) 상에 복수개의 트랜지스터들이 배치될 수 있다. 또한 상기 제 2 층간절연막(IL2) 내에는 상기 트랜지스터들과 연결되는 제 2 배선들이 배치될 수 있다. 상기 제 2 연결 패드(CP2)는 상기 제 2 배선들 중 적어도 하나와 연결될 수 있다.
상기 제 2 서브 칩(CH2)은 상기 제 2 반도체 기판(SB2)과 상기 제 2 층간절연막(IL2)의 적어도 일부를 관통하여 상기 제 2 연결 패드(CP2)와 전기적으로 연결되는 관통 비아(TSV)를 더 포함할 수 있다. 상기 제 2 반도체 기판(SB2) 상에는 상기 관통 비아(TSV)와 접하는 본딩 패드(BP)가 배치될 수 있다. 도시하지는 않았지만 상기 관통 비아(TSV)와 상기 제 2 반도체 기판(SB2) 사이에는 절연막이 개재될 수 있다. 상기 관통 비아(TSV)는 텅스텐, 구리 및 알루미늄과 같은 금속을 포함할 수 있다. 상기 본딩 패드(BP)는 알루미늄, 니켈, 주석, 구리 및 금과 같은 금속을 포함할 수 있다. 상기 제 1 서브 칩(CH1)은 상기 제 2 서브 칩(CH2)의 본딩 패드(BP)를 통해 외부와 전기적으로 연결될 수 있다.
상기 제 1 서브 칩(CH1)은 제 1 방향(X)으로 제 1 폭(W1)을 가질 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 1 방향(X)으로 제 2 폭(W2)을 가질 수 있다. 상기 제 2 폭(W2)은 상기 제 1 폭(W1)의 1/20~1/4일 수 있다. 상기 제 2 서브 칩(CH2)의 하부면의 면적은 상기 제 1 서브 칩(CH1)의 면적의 1/20~1/4일 수 있다. 상기 제 1 서브 칩(CH1)은 상기 제 2 서브 칩(CH2)의 제 1 두께(T1) 보다 작은 제 3 두께(T3)를 가질 수 있다. 상기 제 2 서브 칩(CH2)이 상기 제 1 서브 칩(CH1) 보다 상대적으로 작은 폭을 가지기에 상기 제 1 반도체 구조체(SCT1)은 단차진 구조의 상부면을 가지게 된다.
상기 제 1 연결 패드(CP1)는 제 3 폭(W3)을 가질 수 있다. 상기 제 2 연결 패드(CP2)는 제 4 폭(W4)을 가질 수 있다. 상기 제 3 폭(W3)은 상기 제 4 폭(W4)을 가질 수 있다. 상기 제 4 폭(W4)이 상기 제 3 폭(W3)보다 상대적으로 크기에 상기 제 2 서브 칩(CH2)을 상기 제 1 서브 칩(CH1) 상에 본딩할 때 오정렬 마진을 확보할 수 있어 공정 불량을 줄이고 수율을 향상시킬 수 있다.
도 5와 도 6을 참조하여, 상기 제 1 반도체 구조체(SCT1)이 VNAND 칩인 경우에 대해 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 구조체의 전자 시스템을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
예를 들면 도 5의 제2 구조물(1100S)은 도 3과 도 4의 제 1 서브 칩(CH1)에 해당하거나 포함될 수 있다. 도 5의 제1 구조물(1100F)은 도 3과 도 4의 제 2 서브 칩(CH2)에 해당하거나 포함될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 구조체의 단면도를 나타낸다.
도 6을 참조하면, 본 예에 따른 제 1 반도체 구조체(SCT1)은 제 1 서브 칩(CH1)과 이의 상부면과 일부 접하는 제 2 서브 칩(CH2)을 포함한다. 본 예에 있어서, 상기 제 1 서브 칩(CH1)은 '메모리 칩'으로 명명될 수 있고, 상기 제 2 서브 칩(CH2)은 '주변회로 칩'으로 명명될 수 있다.
상기 제 1 서브 칩(CH1)은 제 1 반도체 기판(SB1)과 이 위에 차례로 적층된 소오스 구조체(SC), 제 1 스택 구조체(ST1)과 제 2 스택 구조체(ST2)를 포함할 수 있다. 상기 제 1 반도체 기판(SB1)은 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 소오스 구조체(SC)은 제 1 소오스 패턴(SCP1)과 제 2 소오스 패턴(SCP2)을 포함할 수 있다. 제 1 소오스 패턴(SCP1)과 제 2 소오스 패턴(SCP2)은 동일한 도전형의 불순물이 서로 다른 농도로 도핑된 폴리실리콘을 포함할 수 있다. 제 2 소오스 패턴(SCP2)은 제 1 소오스 패턴(SCP1)과 상기 제 1 반도체 기판(SB1) 사이에 개재될 수 있다.
상기 제 1 스택 구조체(ST1)는 서로 교대로 반복 적층된 제 1 전극층들(EL1)과 전극 층간절연막들(EIL)을 포함할 수 있다. 상기 제 2 스택 구조체(ST2)는 서로 교대로 반복 적층된 제 2 전극층들(EL2)과 전극 층간절연막들(EIL)을 포함할 수 있다. 제 1 전극층들(EL1)은 상기 제 1 연결 영역(CNR1)에서 계단 형태를 이룰 수 있다. 제 2 전극층들(EL2)은 상기 제 1 연결 영역(CNR1)에서 계단 형태를 이룰 수 있다. 전극 층간절연막(EIL)은 제 1 스택 구조체(ST1)과 소오스 구조체(SC) 사이에도 개재될 수 있다.
상기 소오스 구조체(SC)는 도 5의 공통 소스 라인(CSL)에 해당할 수 있다. 제 1 전극층들(EL1) 중에 가장 아래로부터 첫번째와 두번째 위치하는 것들은 도 5의 제1 및 제2 게이트 하부 라인들(LL1, LL2)에 해당할 수 있다. 제 2 전극층들(EL2) 중에 가장 위로부터 첫번째와 두번째 위치하는 것들은 도 5의 제1 및 제2 게이트 상부 라인들(UL1, UL2)에 해당할 수 있다. 그 외의 제 1 전극층들(EL1)과 제 2 전극층들(EL2)은 도 5의 워드라인들(WL)에 해당할 수 있다.
수직 패턴(VS)은 상기 제 2 스택 구조체(ST2), 상기 제 1 스택 구조체(ST1) 및 상기 소오스 구조체(SC)을 관통하여 상기 제 1 반도체 기판(SB1)의 일부 속으로 연장될 수 있다. 상기 수직 패턴(VS)은 불순물이 도핑되거나 도핑되지 않은 실리콘 단결정막 또는 폴리실리콘막으로 형성될 수 있다. 게이트 절연막(GL)이 상기 수직 패턴(VS)과 상기 제 2 스택 구조체(ST2) 사이, 상기 수직 패턴(VS)과 상기 제 1 스택 구조체(ST1) 사이, 상기 제 1 스택 구조체(ST1)과 상기 소오스 구조체(SC) 사이, 그리고 상기 소오스 구조체(SC)과 상기 제 1 반도체 기판(SB1) 사이에 개재될 수 있다.
도시하지는 않았지만, 상기 게이트 절연막(GL)은 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 상기 수직 패턴(VS)과 접할 수 있다. 상기 블로킹 절연막은 상기 전하 저장막을 사이에 두고 상기 터널 절연막과 이격된다. 상기 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 게이트 절연막(GL)은 고유전막을 더 포함할 수 있다. 상기 고유전막은 상기 블로킹 절연막과 상기 전극층들(EL1, EL2) 사이 그리고 상기 전극층들(EL1, EL2)과 상기 전극 층간절연막들(EIL) 사이에 개재될 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다.
상기 수직 패턴(VS)은 속이 빈 실린더 또는 컵 형태를 가질 수 있다. 매립 절연 패턴(29)는 상기 수직 패턴(VS) 속의 빈 공간을 채울 수 있다. 상기 수직 패턴(VS)은 상기 제 1 스택 구조체(ST1)와 상기 제 2 스택 구조체(ST2) 사이에 인접하여 변곡점을 가질 수 있다. 상기 제 2 소오스 패턴(SCP2)은 상기 게이트 절연막(GL)을 관통하여 상기 수직 패턴(VS)의 측벽과 접할 수 있다. 상기 수직 패턴(VS) 상에 그리고 상기 매립 절연 패턴(29) 상에는 채널 패드(VSPD)가 배치될 수 있다. 상기 채널 패드(VSPD)는 불순물이 도핑된 실리콘 단결정막 또는 폴리실리콘막을 포함할 수 있다.
상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 스택 구조체(ST1)와 상기 소오스 구조체(SC)의 단부들은 제 1 평탄 절연막(PL1)로 덮이고, 제 2 스택 구조체(ST2)의 단부는 제 2 평탄 절연막(PL2)로 덮일 수 있다. 제 1 평탄 절연막(PL1)과 제 2 평탄 절연막(PL2)은 예를 들면 실리콘 산화막을 포함할 수 있다.
상기 제 2 스택 구조체(ST2) 및 상기 제 2 평탄 절연막(PL2)은 제 1 내부 층간절연막(IIL1)로 덮일 수 있다. 비트라인 콘택들(BLPLG)은 상기 제 1 내부 층간절연막(IIL1)을 관통하여 상기 채널 패드들(VSPD)과 각각 접할 수 있다.
상기 제 1 연결 영역(CNR1)에서 셀 콘택들(CC1)은 상기 제 1 내부 층간절연막(IIL1)과 상기 평탄절연막들(PL1, PL2) 및 전극 층간절연막들(EIL)을 관통하여 전극층들(EL1, EL2)과 접할 수 있다.
상기 제 2 연결 영역(CNR2)에서 상기 제 1 반도체 기판(SB1)에는 불순물 도핑 영역(IPR)이 형성될 수 있다. 상기 제 1 반도체 기판(SB1)과 상기 불순물 도핑 영역(IPR)에는 서로 같은 도전형의 불순물이 도핑될 수 있다. 상기 불순물 도핑 영역(IPR)에는 상기 제 1 반도체 기판(SB1)보다 높은 농도로 상기 불순물이 도핑될 수 있다. 기판 콘택 플러그(CC2)는 상기 제 1 내부 층간절연막(IIL1)과 상기 평탄절연막들(PL1, PL2) 및 전극 층간절연막들(EIL)을 관통하여 상기 불순물 도핑 영역(IPR)과 접할 수 있다. 상기 기판 콘택 플러그(CC2)를 통해 상기 제 1 반도체 기판(SB1)에 접지 전압 또는 소거 전압 등이 인가될 수 있다.
상기 제 1 내부 층간절연막(IIL1) 상에 상기 비트라인 콘택들(BLPLG)과 접하는 비트라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 도 5의 비트라인들(BL)에 대응될 수 있다.
상기 제 1 내부 층간절연막(IL1)과 상기 비트라인들(BL) 등은 제 2 내부 층간절연막(IIL2)로 덮일 수 있다. 상기 제 2 내부 층간절연막(IIL2)은 다층의 절연막들로 구성될 수 있다. 상기 제 2 내부 층간절연막(IIL2) 내에는 제 1 칩 내부 배선들(IC1_1~IC1_3)이 배치될 수 있다.
상기 제 2 서브 칩(CH2)은 적어도 상기 제 1 서브 칩(CH1)의 제 1 연결 영역(CNR1)과 중첩될 수 있다. 상기 제 2 서브 칩(CH2)은 셀 콘택들(CC1)과 중첩될 수 있다. 상기 제 2 서브 칩(CH2)은 상기 셀 어레이 영역(CAR)의 상당 부분을 노출시킬 수 있다. 상기 제 2 서브 칩(CH2)은 상기 제 2 연결 영역(CNR2)도 노출시킬 수 있다.
상기 제 2 서브 칩(CH2)에서, 제 2 반도체 기판(SB2)에는 소자분리막(Fox)가 배치되어 활성 영역들을 정의한다. 제 2 반도체 기판(SB2) 상에 제 1 트랜지스터(TR1)과 제 2 트랜지스터(TR2)가 배치될 수 있다. 상기 제 1 트랜지스터(TR1)은 도 5의 페이지 버퍼(1120)에 포함된 트랜지스터들 중에 하나에 해당할 수 있다. 상기 제 2 트랜지스터(TR2)는 도 5의 디코더(1110)에 포함된 트랜지스터들 중에 하나에 해당할 수 있다.
상기 제 1 트랜지스터(TR1)과 제 2 트랜지스터(TR2)은 제 2 층간절연막(IL2)으로 덮일 수 있다. 상기 제 2 층간절연막(IL2) 내에는 다층의 제 2 칩 내부 배선들(IC2)이 배치될 수 있다. 상기 제 2 칩 내부 배선들(IC2)의 일부는 상기 제 2 연결 패드들(CP2)과 연결된다. 제 2 반도체 기판(SB2)의 후면은 제 1 패시베이션막(PSL1)으로 덮일 수 있다. 관통 비아(TSV)는 상기 제 1 패시베이션막(PSL1), 상기 제 2 반도체 기판(SB2), 상기 소자분리막(Fox) 및 상기 제 2 층간절연막(IL2)의 일부를 관통하여 상기 제 2 칩 내부 배선들(IC2) 중 어느 하나와 접할 수 있다. 관통 비아(TSV)의 측면은 비아 절연막(TVL)로 둘러싸여져 상기 제 2 반도체 기판(SB2)으로부터 절연될 수 있다.
제 1 서브 칩(CH1)의 상기 비트라인들(BL) 중 하나는, 제 1 칩 내부 배선들(IC1_1~IC1_3) 중 하나(IC1_1), 상기 제 1 연결 패드들(CP1) 중 하나, 상기 제 2 연결 패드들(CP2) 중 하나, 상기 제 2 칩 내부 배선들(IC2) 중 일부를 통해 제 2 서브 칩(CH2)의 제 1 트랜지스터(TR1)에 연결될 수 있다.
제 1 서브 칩(CH1)의 상기 셀 콘택들(CC1) 중 하나는, 제 1 칩 내부 배선들(IC1_1~IC1_3) 중 다른 하나(IC1_2), 상기 제 1 연결 패드들(CP1) 중 다른 하나, 상기 제 2 연결 패드들(CP2) 중 다른 하나, 상기 제 2 칩 내부 배선들(IC2) 중 다른 일부를 통해 제 2 서브 칩(CH2)의 제 2 트랜지스터(TR2)에 연결될 수 있다.
제 1 칩 내부 배선들(IC1_1~IC1_3) 중 또 다른 하나(IC1_3)는 상기 기판 콘택 플러그(CC2)를 상기 제 1 연결 패드들(CP1) 중 또 다른 하나에 전기적으로 연결시킬 수 있다.
상기 제 2 서브 칩(CH2)의 크기를 줄이기 위하여 상기 제 2 서브 칩(CH2) 내부의 제 1 및 제 2 트랜지스터들(TR1, TR2) 및 제 2 칩 내부 배선들(IC2)을 형성할 때 EUV를 이용한 노광 공정들을 진행할 수 있다. 또한 상기 제 1 및 제 2 트랜지스터들(TR1, TR2)은 도 6처럼 Planar type이 아닌, 제 2 반도체 기판(SB2)으로부터 돌출된 활성 핀들을 포함하는 FinFET(fin field-effect transistor) 또는 MBCFET(Multi-Bridge Channel Field Effect Transistor) 형태를 가질 수 있다. 이러한 FinFET, MBCFET 소자들은 Planar type의 트랜지스터들에 비해 상대적으로 적은 면적으로도 동일한 성능을 낼 수 있다. 상기 FinFET형 트랜지스터에서는, 반도체 기판으로부터 돌출된 활성 핀의 상부면과 측면을 게이트 전극이 덮는다. 상기 MBCFET형 트랜지스터에서는, 활성핀 상에 또는 반도체 기판 상에 복수개의 반도체 패턴들이 적층되며, 게이트 전극이 상기 반도체 패턴들을 덮고, 또한 상기 게이트 전극이 상기 반도체 패턴들 사이 그리고 상기 반도체 패턴과 활성핀/반도체 기판 사이에 개재될 수 있다. 활성핀/반도체 패턴/반도체 기판과 상기 게이트 전극 사이에는 게이트 절연막이 개재된다.
다음은 도 2의 반도체 패키지를 제조하는 과정을 설명하기로 한다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 제조 과정을 나타내는 평면도이다. 도 8a 내지 도 8e는 도 2의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 8a는 도 7을 C-C'선으로 자른 단면에 해당할 수 있다.
도 7 및 도 8a를 참조하면, 제 1 웨이퍼 구조체(WF1)를 준비한다. 상기 제 1 웨이퍼 구조체(WF1)는 제 1 서브 칩 영역들(CH1R)과 이들 사이의 스크라이브 레인 영역(SR)을 포함할 수 있다. 각각의 상기 제 1 서브 칩 영역(CH1R)에는 도 4 및/또는 도 6을 참조하여 설명한 제 1 서브 칩(CH1) 구조가 배치될 수 있다. 그러나 제 1 웨이퍼 구조체(WF1)에서 제 1 반도체 기판(SB1)의 제 4 두께(T4)가 도 4의 제 1 서브 칩(CH1)의 제 3 두께(T3) 보다 두꺼울 수 있다. 제 1 웨이퍼 구조체(WF1)를 준비한 후에, 제 2 서브 칩들(CH2)을 준비할 수 있다. 상기 제 2 서브 칩들(CH2)은 각각 도 4 및/또는 도 6을 참조하여 설명한 제 2 서브 칩(CH2) 구조를 가질 수 있다. 상기 제 2 서브 칩들(CH2)을 각각 테스트하여 불량이 없는 굿 다이(die)들만 선택한다. 그리고 불량이 없는 제 2 서브 칩들(CH2)을 각각 상기 제 1 웨이퍼 구조체(WF1)의 상기 제 1 서브 칩 영역들(CH1R) 상에 올려놓는다. 이때 접착막들(CB1, CB2)이 서로 접하게 하고 연결 패드들(CP1, CP2)이 서로 접하게 한 상태에서, 어닐링 또는 열압착 공정을 진행하여 제 2 서브 칩들(CH2)을 상기 제 1 웨이퍼 구조체(WF1) 상에 본딩한다. 이때 이때 가해진 열에 의해 연결 패드들(CP1, CP2)은 도 4와 같은 형태를 가질 수 있다. 이때 상기 제 2 서브 칩(CH2)은 하나의 제 1 서브 칩 영역(CH1R)의 일부만 중첩되고 나머지 부분은 노출시키도록 본딩될 수 있다. 이때, 일 방향으로, 상기 제 2 서브 칩(CH2)의 폭은 하나의 제 1 서브 칩 영역(CH1R)의 폭의 1/20~1/4을 가질 수 있다. 또는 상기 제 2 서브 칩(CH2)의 면적은 하나의 제 1 서브 칩 영역(CH1R)의 면적의 1/20~1/4을 가질 수 있다.
본 발명에서는, 제 1 서브 칩(CH1)이 될 제 1 웨이퍼 구조체(WF1)와 별도로 제 2 서브 칩(CH2)을 제조한다. 제 2 서브 칩(CH2)을 제조할 때, 많은 어닐링 공정 또는 고온 공정들을 필요로 할 수 있다. 만약 제 2 서브 칩(CH2)을 분리하지 않고 상기 제 1 서브 칩(CH1)을 제조할 때 동일한 반도체 기판 상에서 제 2 서브 칩(CH2) 구조들을 제조한다면, 상기 제 1 서브 칩(CH1)을 구성하는 메모리 셀들이 상기 고온 공정에서 발생된 열에 의해 손상을 받을 수 있다. 그러나 본 발명에서 제 1 서브 칩(CH1)과 별도로 제 2 서브 칩(CH2)을 제조하기에 열에 의한 메모리 셀들의 손상을 방지할 수 있다. 이로써 반도체 구조체(장치)의 신뢰성을 향상시킬 수 있다.
또한 제 2 서브 칩(CH2)의 다이(die)를 제 1 웨이퍼 구조체(WF1) 상에 본딩하는 방식은 기존의 웨이퍼를 웨이퍼 상에 본딩하는 공정에 비해 용이하고 단순하다. 또한 테스트 과정을 통해 굿 다이만 본딩하므로, 반도체 패키지의 불량 가능성을 떨어뜨려, 수율을 향상시키고 공정 비용을 절감할 수 있다.
도 8b를 참조하면, 상기 제 1 웨이퍼 구조체(WF1)와 제 2 서브 칩들(CH2) 상에 테이프 층(TBL)을 부착시킨다. 상기 테이프 층(TBL)은 인접하는 제 2 서브 칩들(CH2) 사이의 공간을 채울 수 있는 돌출부를 가지는 동시에 평탄한 상부면을 가질 수 있다. 도시하지는 않았지만, 상기 테이프층(TBL)과 상기 제 1 웨이퍼 구조체(WF1) 사이에, 그리고 상기 테이프층(TBL)과 제 2 서브 칩들(CH2) 사이에는 접착막 및/또는 완화막(release layer) 등이 추가로 개재될 수 있다.
도 8b 및 도 8c를 참조하면, 백 그라인딩 공정을 진행하여 상기 제 1 반도체 기판(SB1)의 일부를 제거하여 상기 제 1 반도체 기판(SB1)의 제 4 두께(T4)를 도 4의 제 1 서브 칩(CH1)의 제 3 두께(T3)로 줄인다.
도 8c 및 도 8d를 참조하면, 상기 테이프 층(TBL)을 제거하고 상기 제 1 웨이퍼 구조체(WF1)의 스크라이브 레인 영역(SR)을 제거하는 싱귤레이션 공정을 진행하여 개별로 서로 분리된 제 1 반도체 구조체들(SCT1)을 형성할 수 있다. 상기 제 1 반도체 구조체들(SCT1)에 대해 각각 테스트 공정을 진행하여 불량이 발생된 것들은 제외시키고 굿 다이들만 선택할 수 있다.
도 8e를 참조하면, 불량이 없는 제 1 반도체 구조체들(SCT1)의 하부면에 각각 제 1 접착막(ADL1)을 부착시킨다. 그리고 돌출부가 있는 콜렛(Collet)을 이용하여 상기 제 1 반도체 구조체들(SCT1)을 패키지 기판(100) 상에 서로 오프셋되어 계단 형태를 이루도록 적층한다.
다시 도 2를 참조하면, 와이어 본딩 공정을 진행하여 본딩 패드들(BP)과 상부 도전 패드(102)를 연결시키는 제 1 와이어들(WR1)을 형성한다. 그리고 몰드막(MD)을 형성하고 외부 연결 단자들(106)을 본딩하여 도 2의 반도체 패키지(200)를 제조할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 패키지(201)에서는 패키지 기판(100) 상에 서로 이격된 제 1 상부 도전 패드(102a)과 제 2 상부 도전 패드(102b)가 배치된다. 상기 패키지 기판(100) 상에 제 1 그룹(GP1)의 제 1 반도체 구조체들(SCT1)이 제 1 방향(X)으로 서로 오프셋 되도록 적층될 수 있다. 제 1 그룹(GP1)의 제 1 반도체 구조체들(SCT1)은 도 2를 참조하여 설명한 제 1 반도체 구조체들(SCT1)과 동일할 수 있다. 상기 반도체 패키지(201)는 상기 제 1 그룹(GP1) 상에 배치되는 제 2 그룹(GP2)의 제 2 반도체 구조체들(SCT2)과 이들 사이의 제 2 접착막(ADL2)을 더 포함할 수 있다. 상기 제 2 반도체 구조체들(SCT2)은 상기 제 1 방향(X)과 반대되는 방향(X')으로 서로 오프셋 되도록 적층될 수 있다.
상기 제 2 반도체 구조체들(SCT2)은 각각 제 3 서브 칩(CH3)과 제 4 서브 칩(CH4)을 포함할 수 있다. 제 3 서브 칩(CH3)과 제 4 서브 칩(CH4)은 서로 전기적으로 연결되되 서로 다른 기능을 하는 칩일 수 있다. 예를 들면 도 2의 제 1 서브 칩(CH1)과 같이 상기 제 3 서브 칩(CH3)은 메모리 기능을 할 수 있다. 도 2의 제 2 서브 칩(CH2)과 같이 상기 제 4 서브 칩(CH4)은 상기 제 3 서브 칩(CH3)을 구동시키는 기능을 할 수 있다. 상기 제 3 서브 칩(CH3)은 상기 제 1 서브 칩(CH1)과 동일하거나 다른 메모리 셀 어레이를 포함할 수 있다. 상기 제 4 서브 칩(CH4)은 상기 제 2 서브 칩(CH2)과 동일하거나 다른 코어 영역, 주변회로 영역 및/또는 로직 영역을 포함할 수 있다. 상기 제 3 서브 칩(CH3)는 도 3~도 6을 참조하여 설명한 제 1 서브 칩(CH1)의 구조를 가질 수 있다. 상기 제 4 서브 칩(CH4)는 도 3~도 6을 참조하여 설명한 제 2 서브 칩(CH2)의 구조를 가질 수 있다. 상기 제 4 서브 칩(CH4)의 제 1 두께(T1)는 상기 제 2 접착막(ADL2)의 제 2 두께(T2) 보다 클 수 있다.
상기 제 1 반도체 구조체들(SCT1) 중에 가장 위에 위치하는 제 1 반도체 구조체(SCT1)의 제 2 서브 칩(CH2(4))의 상부면(CH2_U)은 상기 제 2 반도체 구조체(SCT2) 중에 가장 아래에 위치하는 제 2 반도체 구조체(SCT2)의 제 3 서브 칩(CH3(1))의 하부면(CH3_B) 보다 낮을 수 있다.
가장 아래에 위치하는 제 2 반도체 구조체(SCT2)의 제 3 서브 칩(CH3(1))과 가장 위에 위치하는 제 1 반도체 구조체(SCT1)의 제 1 서브 칩(CH1(4)) 사이에는 지지 패턴(SSP)이 개재될 수 있다. 상기 지지 패턴(SSP)은 더미 반도체 다이일 수 있다. 또는 상기 지지 패턴(SSP)은 절연 물질 또는 반도체 물질을 포함할 수 있다. 상기 지지 패턴(SSP)의 두께는 상기 제 2 서브 칩(CH2(4))의 제 1 두께(T1)에서 본딩 패드(BP)의 두께를 뺀 값에 해당할 수 있다.
가장 아래에 위치하는 제 2 반도체 구조체(SCT2)의 제 3 서브 칩(CH3(1))의 하부면(CH3_B)은 제 2 접착막(ADL2)으로 덮일 수 있다. 가장 아래에 위치하는 제 3 서브 칩(CH3(1)) 아래에서 상기 제 2 접착막(ADL2)은 상기 지지 패턴(SSP) 및 가장 위에 위치하는 제 2 서브 칩(CH2(4))과 동시에 접할 수 있다.
제 1 와이어(WR1)는 상기 제 1 반도체 구조체들(SCT1)의 본딩 패드들(BP)을 연결하며 제 1 상부 도전 패드(102a)와 접할 수 있다. 제 2 와이어(WR2)는 상기 제 2 반도체 구조체들(SCT2)의 본딩 패드들(BP)을 연결하며 제 2 상부 도전 패드(102b)와 접할 수 있다. 그리고 상기 제 1 반도체 구조체들(SCT1), 상기 제 2 반도체 구조체들(SCT2), 상기 와이어들(WR1, WR2) 및 상기 패키지 기판(100)은 몰드막(MD)으로 덮일 수 있다. 상기 몰드막(MD)은 가장 위에 위치하는 제 2 서브 칩(CH2(4))과 지지 패턴(SSP) 사이에 개재될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 패키지(202)에서는 제 1 반도체 구조체들(SCT1)이 제 1 방향(X)과 이에 반대되는 방향(X')으로 각각 교대로 방향을 바꾸며 적층될 수 있다. 예를 들면 홀수번째 적층되는 제 1 반도체 구조체들(SCT1(1)), SCT(3))은 제 2 서브 칩(CH2(1), CH2(3))이 제 1 방향(X)과 이에 반대되는 방향(X') 쪽으로 노출되도록 배치된다. 반대로, 짝수번째 적층되는 제 1 반도체 구조체들(SCT1(2)), SCT(4))은 제 2 서브 칩(CH2(2), CH2(4))이 제 1 방향(X) 쪽으로 노출되도록 배치된다. 제 1 와이어들(WR1)은 홀수번째 적층되는 제 1 반도체 구조체들(SCT1(1)), SCT(3))의 본딩 패드들(BP)을 연결하며 제 1 상부 도전 패드(102a)과 접한다. 제 2 와이어들(WR2)은 짝수번째 적층되는 제 1 반도체 구조체들(SCT1(2)), SCT(4))의 본딩 패드들(BP)을 연결하며 제 2 상부 도전 패드(102b)과 접한다. 홀수번째 적층되는 제 2 서브 칩들(CH2(1), CH2(3))은 서로 중첩되고, 짝수번째 적층되는 제 2 서브 칩들(CH2(2), CH2(4))은 서로 중첩된다. 몰드막(MD)은 홀수번째 적층되는 제 2 서브 칩들(CH2(1), CH2(3)) 사이 그리고 짝수번째 적층되는 제 2 서브 칩들(CH2(2), CH2(4)) 사이에 개재될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 11a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 11b는 도 11a의 반도체 패키지의 사시도이다.
도 11a 및 도 11b를 참조하면, 본 예에 따른 반도체 패키지(203)에서는 제 1 반도체 구조체들(SCT1)이 시계 방향을 따라 90도씩 회전되어 적층될 수 있다. 구체적으로, 가장 아래에 위치하는 제 1 반도체 구조체(SCT1(1))는 제 2 서브 칩(CH2(1))이 제 1 방향(X)을 향하도록 배치된다. 아래에서 두번째 위치하는 제 1 반도체 구조체(SCT1(2))는 제 2 서브 칩(CH2(2))이, 제 1 방향(X)에서 수평하게 시계방향으로 90도 회전한 방향(제 2 방향(Y))의 반대되는 방향)을 향하도록 배치된다. 아래에서 두번째 위치하는 제 1 반도체 구조체(SCT1(3))는 제 2 서브 칩(CH2(3))이, 제 1 방향(X)에서 수평하게 시계방향으로 180도 회전한 방향(제 1 방향(X)의 반대되는 방향)을 향하도록 배치된다. 가장 위에 위치하는 제 1 반도체 구조체(SCT1(4))는 제 2 서브 칩(CH2(4))이, 제 1 방향(X)에서 수평하게 시계방향으로 270도 회전한 방향(제 2 방향(Y))을 향하도록 배치된다.
패키지 기판(100) 상에는 서로 이격된 제 1 내지 제 4 상부 도전 패드들(102a~102d)이 배치될 수 있다. 아래에서 첫번째 제 1 반도체 구조체(SCT1(1))의 본딩 패드들(BP)은 제 1 와이어들(WR1)에 의해 제 1 상부 도전 패드들(102a)에 연결된다. 아래에서 두번째 제 1 반도체 구조체(SCT1(2))의 본딩 패드들(BP)은 제 2 와이어들(WR2)에 의해 제 2 상부 도전 패드들(102b)에 연결된다. 아래에서 세번째 제 1 반도체 구조체(SCT1(3))의 본딩 패드들(BP)은 제 3 와이어들(WR3)에 의해 제 3 상부 도전 패드들(102c)에 연결된다. 아래에서 네번째 제 1 반도체 구조체(SCT1(4))의 본딩 패드들(BP)은 제 4 와이어들(WR4)에 의해 제 4 상부 도전 패드들(102d)에 연결된다. 본 예에서 상기 제 1 반도체 구조체들(SCT1)은 서로 같거나 다를 수 있다.
도 11a 및 도 11b에서는 4개의 제 1 반도체 구조체들(SCT1)의 적층 구조가 개시되었으나, 상기 4개의 제 1 반도체 구조체들(SCT1)이 하나의 그룹을 이루어 다층의 그룹들이 반복 적층된 구조로도 변형될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다.
도 12를 참조하면, 본 예에 따른 반도체 패키지(204)의 제 2 서브 칩들(CH2)은 각각 'L'자 형태를 가질 수 있다. 즉, 상기 제 2 서브 칩(CH2)의 일 부분은 제 1 방향(X)으로 연장되고 상기 제 2 서브 칩(CH2)의 다른 부분은 상기 일 부분의 일 단으로부터 상기 제 1 방향(X)과 수평하게 교차하는 제 2 방향(Y)으로 연장될 수 있다. 본딩 패드들(BP)도 'L'자 형태를 이루도록 상기 제 2 서브 칩(CH2) 상에 배치될 수 있다. 패키지 기판 상의 상부 도전 패드들(102)도 'L'자 형태를 이루도록 배치될 수 있다. 상기 제 1 방향(X) 및 상기 제 2 방향(Y)과 동시에 교차하며 수평한 제 3 방향(W)으로 제 1 반도체 구조체들(SCT1)이 서로 오프셋 되도록 적층될 수 있다. 그 외의 구조는 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12의 제 1 반도체 구조체들(SCT1)은 도 10의 구조처럼 적층될 수도 있다. 예를 들면, 제 1 반도체 구조체들(SCT1)은 상기 제 3 방향(W)과 이에 반대되는 방향으로 교대로 반복 적층될 수 있다.
다음은, 도 13 내지 도 15를 참조하여, 본 발명의 반도체 패키지를 패키지 온 패키지 구조에 적용시킨 것들에 대해 살펴보기로 한다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13을 참조하면, 본 예에 따른 반도체 패키지(2000)는 차례로 적층된 제 1 서브 반도체 패키지(500), 배선 구조체(600), 제 2 서브 반도체 패키지(200) 및 방열 부재(HS)를 포함한다. 상기 제 2 서브 반도체 패키지(200)는 도 2를 참조하여 설명한 반도체 패키지(200)과 동일할 수 있다. 상기 제 1 서브 반도체 패키지(500)과 상기 배선 구조체(600)는 제 1 방향(X)으로 서로 동일한 폭을 가질 수 있다. 상기 제 1 서브 반도체 패키지(500)과 상기 배선 구조체(600)의 측벽들은 서로 정렬될 수 있다. 상기 제 2 서브 반도체 패키지(200)은 상기 배선 구조체(600) 보다 좁은 폭을 가질 수 있다. 상기 제 2 서브 반도체 패키지(200)은 상기 배선 구조체(600)의 일부를 노출시킬 수 있다.
상기 방열 부재(HS)는 열전도도가 높은 물질로 예를 들면 금속 또는 그래핀을 포함할 수 있다. 상기 방열 부재(HS)는 상기 제 2 서브 반도체 패키지(200)과 중첩되는 제 1 방열 부분(HS1)과 이의 측벽으로부터 상기 배선 구조체(600)으로 연장되는 제 2 방열 부분(HS2)를 포함할 수 있다. 상기 제 1 방열 부분(HS1)과 상기 제 2 방열 부분(HS2)은 일체형으로 이루어지며 이들 사이에 경계 부분은 없다. 상기 제 2 방열 부분(HS2)은 상기 제 1 방열 부분(HS1) 보다 두껍다. 본 예에 있어서, 상기 제 2 방열 부분(HS2)는 평면적으로 'L'자 형태를 가질 수 있다.
상기 제 1 서브 반도체 패키지(500)은 제 1 기판(S1)과 이 위에 실장되는 제 1 반도체 장치(DE1) 및 이의 측벽을 덮는 제 1 몰드막(MD1)을 포함할 수 있다. 상기 제 1 기판(S1)은 예를 들면 다층의 인쇄회로기판일 수 있다. 상기 제 1 기판(S1)은 제 1 바디층(C1), 제 2 바디층(C2) 및 제 3 바디층(C3)을 포함할 수 있다. 상기 제 1 바디층(C1), 제 2 바디층(C2) 및 제 3 바디층(C3)은 각각 절연 물질을 포함할 수 있다. 구체적으로 상기 제 1 바디층(C1), 제 2 바디층(C2) 및 제 3 바디층(C3)은 각각 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg) 또는 FR4(Fire resist-4)), 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 2 바디층(C2)은 상기 제 1 바디층(C1) 상에 위치하고, 상기 제 3 바디층(C3)은 상기 제 1 바디층(C1) 아래에 위치한다. 상기 제 1 바디층(C1)의 상부면과 하부면에는 각각 제 1 내부 배선들(14)과 제 2 내부 배선들(12)이 배치된다. 상기 제 2 바디층(C2) 상에는 제 1 상부 도전 패턴들(16)이 배치되고, 상기 제 3 바디층(C3)의 하부면에는 제 1 하부 도전 패턴들(18)이 배치될 수 있다. 상기 제 2 바디층(C2) 상에는 제 1 상부 보호막(PS1)이 배치되며, 상기 제 1 상부 도전 패턴들(16)을 노출시킬 수 있다. 상기 제 3 바디층(C2) 아래에는 제 1 하부 보호막(PS2)이 배치되며, 상기 제 1 하부 도전 패턴들(18)을 노출시킬 수 있다. 상기 제 1 내지 제 3 바디층들(C1, C2, C3) 내에는 제 1 회로 비아들(10)이 배치되며, 상기 내부 배선들(14, 12) 및 상기 제 1 도전 패턴들(16, 18)을 전기적으로 연결시킬 수 있다. 상기 제 1 보호막들(PS1, PS2)은 광감성 솔더 레지스트(Photosensitive Solder Resist, PSR)막일 수 있다. 상기 제 1 하부 도전 패턴들(18)에는 외부 연결 단자들(300)이 본딩될 수 있다. 상기 외부 연결 단자들(300)은 솔더볼, 도전 범프, 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 외부 연결 단자(300)는 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제 1 반도체 장치(DE1)는 하나의 반도체 다이 또는 반도체 칩이거나, 또는 복수개의 동종의 또는 이종의 반도체 다이들을 포함하는 반도체 패키지일 수 있다. 상기 제 1 반도체 장치(DE1)는 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩 중에서 선택되는 하나일 수 있다. 상기 제 1 반도체 장치(DE1)는 제 1 내부 연결 부재들(310)에 의해 상기 제 1 상부 도전 패턴들(16) 중 일부와 플립 칩 본딩 방식으로 연결될 수 있다. 상기 제 1 내부 연결 부재들(310)은 솔더볼, 도전 범프, 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 제 1 반도체 장치(DE1)와 상기 제 1 기판(S1) 사이에는 제 1 언더필막(UF1)이 개재될 수 있다. 상기 제 1 언더필막(UF1)은 열경화성 수지 또는 광경화성 수지를 포함할 수 있다. 또한 상기 제 1 언더필막(UF1)은 유기 필러 또는 무기 필러를 더 포함할 수 있다.
상기 제 1 몰드막(MD1)은 상기 제 1 반도체 장치(DE1)의 측벽과 상기 제 1 기판(S1)의 상부면을 덮을 수 있다. 상기 제 1 몰드막(MD1)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 제 1 몰드막(MD1)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다.
상기 배선 구조체(600)는 양면 인쇄회로 기판일 수 있다. 구체적으로, 상기 배선 구조체(600)는 제 4 바디층(C4), 이의 상부면과 하부면에 각각 배치되는 제 2 상부 도전 패턴들(34)과 제 2 하부 도전 패턴들(32)를 포함할 수 있다. 제 2 회로 비아들(30)이 상기 제 4 바디층(C4)을 관통하여 상기 제 2 상부 도전 패턴들(34)과 상기 제 2 하부 도전 패턴들(32)을 전기적으로 연결시킬 수 있다. 상기 제 4 바디층(C4)은 예를 들면 상기 제 1 바디층(C1)과 동일/유사한 물질을 포함할 수 있다. 또는 상기 제 4 바디층(C4)은 실리콘을 포함할 수 있다. 본 예에 있어서, 상기 배선 구조체(600)는 인터포저 기판으로 명명될 수도 있다. 본 명세서에 있어서, 바디층은 절연층으로 명명될 수 있다.
상기 제 4 바디층(C4) 상에는 제 2 상부 보호막(PS3)이 배치되며 상기 제 2 상부 도전 패턴들(34)을 노출시킬 수 있다. 상기 제 4 바디층(C4)의 하부면에는 제 2 하부 보호막(PS4)이 배치되며 상기 제 2 하부 도전 패턴들(32)을 노출시킬 수 있다. 상기 제 2 보호막들(PS3, PS4)은 상기 제 1 보호막들(PS1, PS2)과 동일한 물질을 포함할 수 있다.
상기 배선 구조체(600)과 상기 제 1 서브 반도체 패키지(500) 사이에 제 1 열 경계 물질막(550)이 개재될 수 있다. 상기 제 1 열 경계 물질막(550)은 상기 열전도층(TL)의 하부면 및 상기 제 1 반도체 장치(DE1)의 상부면과 동시에 접할 수 있다. 상기 제 1 열 경계 물질막(550)은 그리즈(grease)나 열 경화성 수지막을 포함할 수 있다. 상기 제 1 열 경계 물질막(550)은 상기 열 경화성 수지막 내에 분산된 필러 입자들을 더 포함할 수 있다. 상기 필러 입자들은 열전도도가 높은 금속 파우더, 또는 그래핀 파우더를 포함할 수 있다. 또는 상기 필러 입자들은 실리카, 알루미나, 아연 산화물 및 붕화질소 중 적어도 하나를 포함할 수 있다.
제 2 내부 연결 부재들(20)은 상기 제 1 몰드막(MD1)을 관통하여 상기 배선 구조체(600)을 상기 제 1 서브 반도체 패키지(500)의 제 1 기판(S1)에 전기적으로 연결시킬 수 있다. 상기 제 2 내부 연결 부재들(20)은 제 1 상부 도전 패턴들(16)의 일부와 상기 제 2 하부 도전 패턴들(32)의 일부를 연결시킬 수 있다. 상기 제 2 내부 연결 부재들(20)은 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나일 수 있다.
상기 제 2 방열 부분(HS2)과 상기 배선 구조체(600) 사이에는 제 2 열 경계 물질막(650)이 개재될 수 있다. 상기 제 2 열 경계 물질막(650)은 상기 제 1 열 경계 물질막(550)과 동일/유사한 물질을 포함할 수 있다. 상기 제 2 서브 반도체 패키지(200)과 상기 제 1 방열 부분(HS1) 사이에 제 3 열 경계 물질막(750)이 개재될 수 있다. 상기 제 3 열 경계 물질막(750)은 상기 제 1 열 경계 물질막(550)과 동일/유사한 물질을 포함할 수 있다.
도 14a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14a를 참조하면, 본 예에 따른 반도체 패키지(2001)은 차례로 적층된 제 1 서브 반도체 패키지(501), 배선 구조체(602), 제 2 서브 반도체 패키지(200) 및 방열 부재(HS)를 포함한다. 상기 제 1 서브 반도체 패키지(501)은 칩 라스트(Chip last)형 팬아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, FOWLP) 형태를 가질 수 있다. 상기 제 1 서브 반도체 패키지(501)는 제 1 재배선 기판(RD1), 이 위에 실장된 제 1 반도체 장치(DE1) 및 이를 덮는 제 1 몰드막(MD1)을 포함한다. 상기 제 1 반도체 장치(DE1)은 제 1 내부 연결 부재들(310)을 이용하여 플립 칩 본딩 방식으로 상기 제 1 재배선 기판(RD1) 상에 본딩될 수 있다.
상기 제 1 재배선 기판(RD1)은 차례로 적층된 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)을 포함할 수 있다. 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)은 감광성 절연(Photo Imageable Dielectric: PID) 막 일 수 있다. 상기 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4) 사이에는 제 1 내지 제 3 재배선 패턴(342, 344, 346)이 배치될 수 있다. 제 1 내지 제 3 재배선 패턴(342, 344, 346)은 금속과 같은 도전막을 포함할 수 있다. 상기 제 1 내지 제 3 재배선 패턴(342, 344, 346)은 각각 일체형으로 이루어지는 비아 부분(VP)과 배선 부분(LP)을 포함할 수 있다. 상기 비아 부분(VP)은 상기 배선 부분(LP) 아래에 배치된다. 상기 제 1 재배선 패턴(342)과 상기 제 1 재배선 절연막(IL1) 사이, 상기 제 2 재배선 패턴(344)과 상기 제 2 재배선 절연막(IL2) 사이, 그리고 제 3 재배선 패턴(346)과 상기 제 3 재배선 절연막(IL3) 사이에는 베리어/시드 패턴(SL)이 개재될 수 있다. 상기 베리어/시드 패턴(SL)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 금속 질화막을 포함할 수 있다. 상기 시드막은 상기 제 1 내지 제 3 재배선 패턴(342, 344, 346)과 동일한 금속을 포함할 수 있다.
상기 제 1 재배선 절연막(IL1) 내에는 제 1 재배선 범프(340)가 내재될 수 있다. 상기 제 4 재배선 절연막(IL4) 내에는 제 1 재배선 패드(348)이 배치될 수 있다. 상기 제 1 재배선 범프(340)에는 외부 연결 단자들(300)이 본딩될 수 있다. 상기 제 2 반도체 다이(100a)의 측면 및 상기 제 1 재배선 기판(RD1)의 상부면은 제 1 몰드막(MD1)으로 덮인다. 제 1 몰드 비아(MV1)는 상기 제 1 몰드막(MD1)을 관통하여 상기 제 1 재배선 기판(RD1)의 제 1 재배선 패드(348)과 접할 수 있다. 제 1 몰드 비아(MV1)는 예를 들면 구리와 같은 금속을 포함할 수 있다. 상기 제 1 몰드 비아(MV1)는 상기 배선 구조체(602)과 상기 제 1 재배선 기판(RD1)을 전기적으로 연결시킬 수 있다.
상기 배선 구조체(602)는 제 1 재배선 기판(RD1)과 유사한 구조를 가질 수 있다. 본 예에 있어서, 상기 배선 구조체(602)는 제 2 재배선 기판으로 명명될 수도 있다. 상기 배선 구조체(602)는 차례로 적층된 제 5 내지 제 7 재배선 절연막들(IL5, IL6, IL7)과 이들 사이에 각각 개재되는 제 4 및 제 5 재배선 패턴들(352, 354)를 포함할 수 있다. 상기 제 7 재배선 절연막(IL7) 상에는 제 6 재배선 패턴(356)이 배치될 수 있다. 상기 제 4 내지 제 6 재배선 패턴들(352, 354, 356)도 각각 제 1 내지 제 3 재배선 패턴들(342, 344, 346)처럼 비아 부분(VP)과 배선 부분(LP)을 포함할 수 있다. 상기 제 1 내지 제 6 재배선 패턴들(342, 344, 346, 352, 354, 356)의 비아 부분들(VP)의 측벽은 경사질 수 있다.
상기 제 4 재배선 패턴(352)과 상기 제 5 재배선 절연막(IL5) 사이, 상기 제 5 재배선 패턴(354)과 상기 제 6 재배선 절연막(IL6) 사이 그리고 상기 제 6 재배선 패턴(356)과 상기 제 7 재배선 절연막(IL7) 사이에는 베리어/시드 패턴(SL)이 개재될 수 있다. 상기 제 5 재배선 절연막(IL5) 내에 제 2 재배선 범프(350)이 배치될 수 있다. 상기 제 1 몰드 비아(MV1)은 상기 제 2 재배선 범프(350)과 상기 제 1 재배선 패드(348)을 연결시킬 수 있다.
본 예에 따른 반도체 패키지(2001)은 도 13의 제 1 열 경계 물질막(550)을 포함하지 않는다. 그 외의 구조는 도 13을 참조하여 설명한 바와 동일/유사할 수 있다.
도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14b 를 참조하면, 본 예에 따른 반도체 패키지(2002)은 차례로 적층된 제 1 서브 반도체 패키지(502), 배선 구조체(602), 제 2 서브 반도체 패키지(200) 및 방열 부재(HS)를 포함한다. 상기 제 1 서브 반도체 패키지(502)은 칩 퍼스트(Chip first)형 팬아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, FOWLP) 형태를 가질 수 있다. 상기 제 1 서브 반도체 패키지(502)는 제 1 재배선 기판(RD1), 이 위에 실장된 제 1 반도체 장치(DE1) 및 이를 덮는 제 1 몰드막(MD1)을 포함한다. 상기 제 1 반도체 장치(DE1)는 상기 제 1 재배선 기판(RD1)과 직접 접할 수 있다. 상기 제 1 서브 반도체 패키지(501)는 도 14a의 제 1 내부 연결 부재(310)과 제 1 언더필막(UF1)을 배제할 수 있다.
상기 제 1 재배선 기판(RD1)에 포함되는 제 1 내지 제 3 재배선 패턴들(342, 344, 348)은 각각 일체형으로 이루어지는 비아 부분(VP)과 배선 부분(LP)을 포함할 수 있다. 상기 비아 부분(VP)은 상기 배선 부분(LP) 위에 위치할 수 있다. 제 1 재배선 패턴(342)과 제 2 재배선 절연막(IL2) 사이, 제 2 재배선 패턴(344)과 제 3 재배선 절연막(IL3) 사이, 그리고 제 3 재배선 패턴(346)과 제 4 재배선 절연막(IL4) 사이에 베리어/시드 패턴(SL)이 개재될 수 있다. 제 1 재배선 범프(340)은 상기 제 1 재배선 절연막(IL1) 내에서 상기 제 1 재배선 패턴(342)의 배선 부분(LP)과 접할 수 있다. 제 1 재배선 패드(348)은 상기 제 4 재배선 절연막(IL4) 상에 위치할 수 있다. 그 외의 구조는 도 14a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 예에 따른 반도체 패키지(2003)은 차례로 적층된 제 1 서브 반도체 패키지(503), 배선 구조체(602), 제 2 서브 반도체 패키지(200) 및 방열 부재(HS)를 포함한다. 상기 제 1 서브 반도체 패키지(503)은 칩 라스트(Chip last)형 팬아웃 패널 레벨 패키지(Fan-out Panel Level Package, FOPLP) 형태를 가질 수 있다. 상기 제 1 서브 반도체 패키지(503)는 제 1 재배선 기판(RD1), 이 위에 실장된 연결기판(900)과 제 1 반도체 장치(DE1)를 포함한다.
상기 연결 기판(900)은 중심에 캐버티 영역(CV)을 포함할 수 있다. 상기 제 1 반도체 장치(DE1)는 상기 캐버티 영역(CV) 안에 배치될 수 있다. 상기 연결 기판(900)는 복수의 베이스층들(910)과 도전 구조체(920)를 포함할 수 있다. 베이스층들(910)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(910)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 상기 도전 구조체(920)는 연결 패드(921), 제 1 연결 비아(922), 연결 배선(923) 및 제 2 연결 비아(924)를 포함할 수 있다. 상기 연결 기판(900)은 상기 제 1 재배선 기판(RD1)에 제 4 내부 연결 부재(305)에 의해 연결될 수 있다. 상기 연결 기판(900)과 상기 제 1 재배선 기판(RD1) 사이에 제 2 언더필막(UF2)이 개재될 수 있다. 상기 연결 기판(900)의 캐버티 영역(CV)의 내측벽과 상기 제 1 반도체 장치(DE1) 사이의 공간은 제 1 몰드막(MD1)으로 채워질 수 있다. 제 1 서브 반도체 패키지(503)의 제 2 연결 비아(924)는 배선 구조체(602)의 제 2 재배선 범프(350)과 직접 접한다. 그 외의 구성은 도 14a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 16을 참조하면, 본 예에 따른 반도체 패키지(2004)는 패키지 기판(990) 상에 배치되는 인터포저 기판(850), 상기 인터포저 기판(850) 상에 옆으로 나란히 실장되는 서브 반도체 패키지(200)와 반도체 장치(800), 그리고 이들을 덮는 방열 부재(HS)를 포함할 수 있다. 상기 서브 반도체 패키지(200)는 도 2를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 반도체 장치(800)는 상기 서브 반도체 패키지(200)를 구동시키는 CPU(Central Processing Unit)칩일 수 있다. 상기 패키지 기판(990)과 상기 인터포저 기판(850)은 각각 인쇄회로 기판일 수 있다.
상기 패키지 기판(990)은 제 1 상부 도전 패턴들(905)과 제 1 하부 도전 패턴들(903), 그리고 이들을 연결시키는 제 1 내부 배선들(907)을 포함할 수 있다. 상기 제 1 하부 도전 패턴들(903)에는 외부 연결 단자들(901)이 본딩될 수 있다. 상기 인터포저 기판(850)은 제 1 내부 연결 단자들(909)에 의해 상기 패키지 기판(990)의 상기 제 1 상부 도전 패턴들(905)에 본딩될 수 있다. 상기 인터포저 기판(850)과 상기 패키지 기판(990) 사이에는 제 1 언더필 막(UF1)이 개재될 수 있다.
상기 인터포저 기판(850)은 제 2 상부 도전 패턴들(851), 제 3 상부 도전 패턴들(853), 제 2 하부 도전 패턴들(855) 및 제 2 내부 배선들(857)을 포함할 수 있다. 상기 서브 반도체 패키지(200)은 상기 제 2 상부 도전 패턴들(851)에 본딩될 수 있다. 상기 서브 반도체 패키지(200)과 상기 인터포저 기판(850) 사이에 제 2 언더필막(UF2)이 개재될 수 있다. 상기 반도체 장치(800)는 칩 단자들(801)을 포함할 수 있다. 제 2 내부 연결 단자들(803)은 상기 칩 단자들(801)과 상기 제 3 상부 도전 패턴들(853)을 연결시킬 수 있다. 상기 반도체 장치(800)과 상기 인터포저 기판(850) 사이에는 제 3 언더필막(UF3)이 개재될 수 있다. 상기 서브 반도체 패키지(200)은 상기 제 2 내부 배선들(857)의 일부에 의해 상기 반도체 장치(800)와 연결될 수 있다. 방열 부재(HS)와 상기 서브 반도체 패키지(200) 사이 그리고 방열 부재(HS)와 상기 반도체 장치(800) 사이에는 열 경계 물질막(TIM)이 개재될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 16의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 패키지 기판 상에, 제 1 방향으로 서로 오프셋되어 적층되는 제 1 반도체 구조체들; 및
    상기 제 1 반도체 구조체들 사이에 각각 개재되는 제 1 접착막들을 포함하되,
    상기 제 1 반도체 구조체들은 각각 제 1 서브 칩과 이의 상부면의 일부와 접하는 제 2 서브 칩을 포함하고,
    상기 제 1 접착막들은 상기 제 1 서브 칩들 사이에 개재되며 상기 제 1 서브 칩들과 접하되, 상기 제 2 서브 칩들과는 이격되고,
    상기 제 1 접착막들 각각의 두께는 상기 제 2 서브 칩들 각각의 두께보다 작으며,
    상기 제 2 서브 칩은 13㎛~20㎛의 두께를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 서브 칩은 상기 제 1 방향으로 제 1 폭을 가지고,
    상기 제 2 서브 칩은 상기 제 1 방향으로 제 2 폭을 가지고,
    상기 제 2 폭은 상기 제 1 폭의 1/20~1/4인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 구조체들 중에서 하나의 제 1 반도체 구조체에 속하는 제 2 서브 칩의 상부면은 상기 하나의 제 1 반도체 구조체 바로 위에 위치하는 제 1 반도체 구조체의 제 1 서브 칩의 상부면보다 낮은 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 서브 칩들은 각각 상기 제 2 서브 칩들과 접하는 제 1 연결 패드를 포함하고,
    상기 제 2 서브 칩들은 각각 제 1 연결 패드와 접하는 제 2 연결 패드를 포함하고,
    상기 제 1 연결 패드의 하부면은 아래로 볼록하고,
    상기 제 2 연결 패드의 상부면은 위로 볼록한 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 2 서브 칩들은 각각:
    제 2 기판;
    상기 제 2 기판 아래의 제 2 층간절연막;
    상기 제 2 기판과 상기 제 2 층간절연막의 일부를 관통하여 상기 제 2 연결 패드와 전기적으로 연결되는 관통 비아; 및
    상기 관통 비아와 접하며 상기 제 2 기판 상에 위치하는 본딩 패드를 포함하고,
    상기 반도체 패키지는 상기 제 2 서브 칩들의 본딩 패드들을 연결시키는 와이어를 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 구조체들 중에 가장 위에 있는 제 1 반도체 구조체 상에, 상기 제 1 방향과 반대되는 제 2 방향으로 서로 오프셋되어 적층되는 제 2 반도체 구조체들; 및
    상기 제 2 반도체 구조체들 사이에 각각 개재되는 제 2 접착막들을 더 포함하되,
    상기 제 2 반도체 구조체들은 각각 제 3 서브 칩과 이의 상부면의 일부와 접하는 제 4 서브 칩을 포함하고,
    상기 제 2 접착막들은 상기 제 3 서브 칩들 사이에 개재되며 상기 제 3 서브 칩들과 접하되, 상기 제 4 서브 칩들과는 이격되고,
    상기 제 2 접착막들 각각의 두께는 상기 제 4 서브 칩들 각각의 두께보다 작은 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 구조체들 중에 가장 위에 있는 제 1 반도체 구조체의 제 2 서브 칩의 상부면은 상기 제 2 반도체 구조체들 중에 가장 아래에 위치하는 제 2 반도체 구조체의 제 3 서브 칩의 하부면 보다 낮은 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 구조체들 중에 가장 위에 있는 제 1 반도체 구조체의 제 1 서브 칩과, 상기 제 2 반도체 구조체들 중에 가장 아래에 위치하는 제 2 반도체 구조체의 제 1 서브 칩 사이에 위치하는 지지 패턴을 더 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 구조체들과 상기 제 2 반도체 구조체들을 덮는 몰드막을 더 포함하되,
    상기 몰드막은 상기 제 1 반도체 구조체들 중에 가장 위에 있는 제 1 반도체 구조체의 제 2 서브 칩과 상기 지지 패턴 사이에 개재되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 2 서브칩은 평면적으로 'I'자형 또는 'L'자 형태를 가지는 반도체 패키지.
  11. 패키지 기판 상에, 제 1 방향으로 서로 오프셋되어 적층되는 제 1 반도체 구조체들; 및
    상기 제 1 반도체 구조체들 사이에 각각 개재되는 제 1 접착막들을 포함하되,
    상기 제 1 반도체 구조체들은 각각 제 1 메모리 칩과 이의 상부면의 일부와 접하는 제 1 주변회로 칩을 포함하고,
    상기 제 1 접착막들은 상기 제 1 메모리 칩들 사이에 개재되며 상기 메모리 칩들과 접하되, 상기 제 1 주변회로 칩들과는 이격되고,
    상기 제 1 메모리 칩은:
    셀 어레이 영역과 연결 영역을 포함하는 제 1 반도체 기판;
    상기 제 1 반도체 기판 상에 교대로 적층되며 상기 연결 영역에서 계단 형태를 이루는 전극층들 및 전극 층간절연막들;
    상기 셀 어레이 영역에서 상기 전극층들과 상기 전극 층간절연막들을 관통하는 수직 패턴들;
    상기 연결 영역에서 상기 전극층들 및 상기 전극 층간절연막들의 단부들을 덮는 평탄 절연막; 및
    상기 연결 영역에서 상기 평탄 절연막 및 상기 전극 층간절연막들을 관통하여 상기 전극층들과 각각 접하는 셀 콘택들을 포함하되,
    상기 제 1 주변회로 칩은 상기 셀 콘택들과 중첩되되, 상기 수직 패턴들 중 적어도 일부와는 중첩되지 않는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제 1 메모리 칩은 상기 셀 콘택들과 연결되며 상기 제 1 주변회로 칩과 접하는 제 1 연결 패드를 더 포함하고,
    상기 제 1 주변회로 칩은 상기 제 1 연결 패드와 접하는 제 2 연결 패드를 포함하고,
    상기 제 2 연결 패드의 폭은 상기 제 1 연결 패드의 폭보다 넓은 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제 1 메모리 칩은 상기 제 1 방향으로 제 1 폭을 가지고,
    상기 제 1 주변회로 칩은 상기 제 1 방향으로 제 2 폭을 가지고,
    상기 제 2 폭은 상기 제 1 폭의 1/20~1/4인 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 제 1 주변회로 칩은 평면적으로 'I'자형 또는 'L'자 형태를 가지는 반도체 패키지.
  15. 패키지 기판 상에 차례로 적층되는 제 1 반도체 구조체와 제 2 반도체 구조체를 포함하되, 상기 제 2 반도체 구조체는 상기 제 1 반도체 구조체의 일부를 노출시키도록 적층되고,
    상기 제 1 반도체 구조체는 제 1 메모리 칩과 이의 상부면의 일부와 접하며 서로 전기적으로 연결되는 제 1 주변회로 칩을 포함하고,
    상기 제 2 반도체 구조체는 제 2 메모리 칩과 이의 상부면의 일부와 접하며 서로 전기적으로 연결되는 제 2 주변회로 칩을 포함하고,
    상기 제 2 메모리 칩은 상기 제 1 메모리 칩과 중첩되되 상기 제 1 주변회로 칩과는 중첩되지 않는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 2 반도체 구조체는 상기 제 1 반도체 구조체와 동일한 형태를 가지거나 상기 제 1 반도체 구조체가 90° 또는 180° 회전된 형태를 가지는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 1 주변회로 칩의 상부면은 상기 제 2 메모리 칩의 상부면보다 낮고 상기 제 2 메모리 칩의 하부면보다 높은 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제 1 반도체 구조체와 상기 제 2 반도체 구조체 사이에 개재된 접착막을 더 포함하되,
    상기 접착막의 두께는 상기 제 1 주변회로 칩의 두께보다 작은 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 제 1 메모리 칩은 상기 셀 콘택들과 연결되며 상기 제 1 주변회로 칩과 접하는 제 1 연결 패드를 더 포함하고,
    상기 제 1 주변회로 칩은 상기 제 1 연결 패드와 접하는 제 2 연결 패드를 포함하고,
    상기 제 2 연결 패드의 폭은 상기 제 1 연결 패드의 폭보다 넓은 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 제 1 주변회로 칩은 평면적으로 'I'자형 또는 'L'자 형태를 가지는 반도체 패키지.
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