JP2023081342A - 半導体装置及びそれを含む電子システム - Google Patents

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Abstract

Figure 2023081342000001
【課題】半導体装置及びそれを含む電子システムを提供する。
【解決手段】本発明による半導体装置は、基板上で垂直方向に互いに離隔される複数のゲート電極と、複数のゲート電極を貫通して垂直方向に延長される複数のチャネル構造物と、複数のチャネル構造物に連結されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、を備え、複数の上部ビットラインは、第１水平方向に互いに離隔されて第１水平方向に直交する第２水平方向に互いに平行に延長され、複数の下部ビットラインのうちの互いに隣接する２本の下部ビットライン間に下部拡張空間が限定される。
【選択図】図３

Description

本発明は、半導体装置及びそれを含む電子システムに係り、より詳しくは、垂直チャネルを有する半導体装置及びそれを含む電子システムに関する。
データ保存を必要とする電子システムにおいて、高容量のデータを保存可能な半導体装置が要求されている。これにより、半導体装置のデータ保存容量を増加させる方案が研究されている。例えば、半導体装置のデータ保存容量を増加させるための方法の１つとして、２次元的に配列されるメモリセルの代わりに、３次元的に配列されるメモリセルを含む半導体装置が提案されている。
特開２０２１－６４７８５号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、半導体装置のデータ保存容量を増加させるために、チャネル構造物が配置されるチャネルホールを狭いピッチで配列する半導体装置及びそれを含む電子システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、基板上で垂直方向に互いに離隔される複数のゲート電極と、各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、前記複数のチャネル構造物上に配置され、前記複数のチャネル構造物に連結されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、を備え、前記複数の上部ビットラインは、第１水平方向に互いに離隔されて前記第１水平方向に直交する第２水平方向に互いに平行に延長され、前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に下部拡張空間を限定する。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、基板上で垂直方向に互いに離隔される複数のゲート電極と、各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、前記複数のゲート電極を貫通して第１水平方向に沿って延長される一対のゲートスタック分離開口部と、前記一対のゲートスタック分離開口部間で、前記複数のゲート電極のうちの最上部の少なくとも１つのゲート電極を貫通して前記第１水平方向に延長されるストリング選択カット領域と、前記複数のチャネル構造物上に配置されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、前記複数のチャネル構造物と前記複数のビットラインとの間に配置され、前記複数の下部ビットラインに連結される複数の下部ビットラインコンタクト、及び前記複数の上部ビットラインに連結される複数の上部ビットラインコンタクトを含む複数のビットラインコンタクトと、を備え、前記複数の上部ビットラインは、前記第１水平方向に直交する第２水平方向に互いに平行に延長され、前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に第１下部拡張空間を限定し、前記複数の上部ビットラインコンタクトのうちの少なくとも一部は、前記第１下部拡張空間を介して前記複数のチャネル構造物のうちの少なくとも一部と前記複数の上部ビットラインのうちの少なくとも一部とを連結する。
上記目的を達成するためになされた本発明の一態様による電子システムは、メイン基板と、前記メイン基板上の半導体装置と、前記メイン基板上で前記半導体装置に電気的に連結されるコントローラと、を備え、前記半導体装置は、基板上で垂直方向に互いに離隔される複数のゲート電極と、各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、前記複数のチャネル構造物上に配置され、前記複数のチャネル構造物に連結されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、前記複数のゲート電極及び前記複数のビットラインに電気的に連結される周辺回路と、前記周辺回路に電気的に連結される入出力パッドと、を含み、前記複数の上部ビットラインは、第１水平方向に互いに離隔されて前記第１水平方向に直交する第２水平方向に互いに平行に延長され、前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に下部拡張空間を限定する。
本発明による半導体装置及びそれを含む電子システムは、複数の下部ビットラインと複数の上部ビットラインとを含む少なくとも２層を成す複数のビットラインを含み、互いに隣接する２本の下部ビットラインが限定する拡張空間に上部ビットラインに連結される上部ビットラインコンタクトが配置されるため、同一の集積度を有して配置される複数のチャネル構造物に連結されるビットラインコンタクト及びビットラインを相対的に大きくすることができる。従って、半導体装置に含まれるビットラインコンタクト及びビットラインを形成するために、工程コストや工程難易度が低減し、複数のチャネル構造物が配置されるチャネルホールを狭いピッチで配列することができる。
本発明の一実施形態による半導体装置のブロック図である。 本発明の一実施形態による半導体装置のメモリセルアレイの等価回路図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 一実施形態による半導体装置を説明するための図である。 本発明の一実施形態による半導体装置の他の例の断面図である。 本発明の一実施形態による半導体装置の他の例の断面図である。 本発明の一実施形態による半導体装置の他の例の断面図である。 図８Ａ～図８Ｃの半導体装置の一部分を示す平面拡大図である。 本発明の他の実施形態による半導体装置を示す斜視図である。 図１０の半導体装置を示す断面図である。 本発明の他の実施形態による半導体装置の他の例を説明するための図である。 図１２のＣＸ４部分の拡大断面図である。 本発明の他の実施形態による半導体装置の更に他の例を示す断面図である。 本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図である。 本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。 本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態による半導体装置のブロック図である。
図１を参照すると、半導体装置１０は、メモリセルアレイ２０及び周辺回路３０を含む。メモリセルアレイ２０は、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）を含む。複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、各々複数のメモリセルを含む。メモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して周辺回路３０に連結される。
周辺回路３０は、ロウデコーダ３２、ページバッファ３４、データ入出力回路３６、及び制御ロジック３８を含む。周辺回路３０は、入出力インターフェース、カラムロジック、電圧生成部、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダ、増幅回路などを更に含む。
メモリセルアレイ２０は、ビットラインＢＬを介してページバッファ３４に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介してロウデコーダ３２に連結される。メモリセルアレイ２０において、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）に含まれる複数のメモリセルは、各々フラッシュメモリセルである。メモリセルアレイ２０は、３次元メモリセルアレイを含む。３次元メモリセルアレイは、複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、基板上に垂直に積層された複数のワードラインＷＬに連結された複数のメモリセルを含む。
周辺回路３０は、半導体装置１０の外部からアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信し、半導体装置１０の外部にある装置とデータＤＡＴＡを送受信する。
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）のうちの少なくとも１つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作の遂行のための電圧を伝達する。
ページバッファ３４は、ビットラインＢＬを介してメモリセルアレイ２０に連結される。ページバッファ３４は、プログラム動作時に書き込みドライバとして動作してメモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加し、読み取り動作時に感知増幅器として動作してメモリセルアレイ２０に保存されたデータＤＡＴＡを感知する。ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作する。
データ入出力回路３６は、データラインＤＬｓを介してページバッファ３４に連結される。データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてプログラムデータＤＡＴＡをページバッファ３４に提供する。データ入出力回路３６は、読み取り動作時、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてページバッファ３４に保存された読み取りデータＤＡＴＡをメモリコントローラに提供する。
データ入出力回路３６は、入力されるアドレス又は命令語を制御ロジック３８又はロウデコーダ３２に伝達することができる。周辺回路３０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路及びプルアップ／プルダウンドライバ（ｐｕｌｌ－ｕｐ／ｐｕｌｌ－ｄｏｗｎ ｄｒｉｖｅｒ）を更に含む。
制御ロジック３８は、メモリコントローラからコマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供する。制御ロジック３８は、制御信号ＣＴＲＬに応答して半導体装置１０内で使用される各種内部制御信号を生成する。例えば、制御ロジック３８は、プログラム動作又は消去動作などのメモリ動作を遂行するときに、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節する。
図２は、本発明の一実施形態による半導体装置のメモリセルアレイの等価回路図である。
図２を参照すると、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。メモリセルアレイＭＣＡは、複数のビットライン（ＢＬ１、ＢＬ２、…、ＢＬｍ）、複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。複数のビットライン（ＢＬ１、ＢＬ２、…、ＢＬｍ）と共通ソースラインＣＳＬとの間に複数のメモリセルストリングＭＳが形成される。図２には、複数のメモリセルストリングＭＳが各々２本のストリング選択ラインＳＳＬを含む場合を例示しているが、本発明はそれに限定されない。例えば、複数のメモリセルストリングＭＳは、各々１本のストリング選択ラインＳＳＬを含む。
複数のメモリセルストリングＭＳは、各々ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）を含む。ストリング選択トランジスタＳＳＴのドレイン領域はビットライン（ＢＬ１、ＢＬ２、…、ＢＬｍ）に連結され、接地選択トランジスタＧＳＴのソース領域は共通ソースラインＣＳＬに連結される。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通に連結された領域である。
ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに連結される。複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）は、各々複数のワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）に連結される。
図３～図７Ｂは、一実施形態による半導体装置を説明するための図である。具体的に、図３は、本発明の一実施形態による半導体装置の代表的な構成を示す平面図であり、図４Ａ及び図４Ｂは、図３のＡ１－Ａ１’線及びＡ２－Ａ２’線に沿った断面図であり、図５は、図３のＢ１－Ｂ１’線に沿った断面図であり、図６Ａは、図３のＣＸ１部分の拡大図であり、図６Ｂは、図６ＡのＰ１－Ｐ１’線、Ｐ２－Ｐ２’線、Ｐ３－Ｐ３’線、Ｐ４－Ｐ４’線、Ｐ５－Ｐ５’線、Ｐ６－Ｐ６’線、及びＰ７－Ｐ７’線に沿った断面の一部分を示す断面図であり、図７Ａは、図４ＡのＣＸ２部分の拡大断面図であり、図７Ｂは、図４ＢのＣＸ３部分の拡大断面図である。
図３～図７Ｂを共に参照すると、半導体装置１００は、基板１１０上に水平的に配列されたメモリセル領域ＭＣＲ、連結領域ＣＯＮ、及び周辺回路領域ＰＥＲＩを含む。メモリセル領域ＭＣＲは、図２を参照して説明した方式によって駆動される垂直チャネル構造ＮＡＮＤタイプのメモリセルアレイＭＣＡが形成される領域である。連結領域ＣＯＮは、メモリセル領域ＭＣＲに形成されるメモリセルアレイＭＣＡと周辺回路領域ＰＥＲＩとの電気的連結のためのパッド部ＰＡＤが形成される領域である。
周辺回路領域ＰＥＲＩにおいて、基板１１０上に周辺回路トランジスタ１９０ＴＲ及び周辺回路コンタクト１９０Ｃが配置される。基板１１０には素子分離膜１１２によって活性領域ＡＣが定義され、周辺回路トランジスタ１９０ＴＲは活性領域ＡＣ上に配置される。図３には、１つの周辺回路トランジスタ１９０ＴＲを示しているが、これは例示的なものであり、半導体装置１００は、活性領域ＡＣ上に形成される複数個の周辺回路トランジスタ１９０ＴＲを含む。周辺回路トランジスタ１９０ＴＲは、周辺回路ゲート１９０Ｇと、周辺回路ゲート１９０Ｇの両側の基板１１０の一部分に配置されるソース／ドレイン領域１１０ＳＤとを含む。複数の周辺回路コンタクト１９０Ｃは、周辺回路ゲート１９０Ｇ及びソース／ドレイン領域１１０ＳＤ上に配置される。例えば、複数の周辺回路コンタクト１９０Ｃのうちの一部は周辺回路ゲート１９０Ｇに連結され、他の一部はソース／ドレイン領域１１０ＳＤに連結される。
基板１１０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質のような半導体物質を含む。ＩＶ族半導体物質は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン・ゲルマニウム（Ｓｉ－Ｇｅ）を含む。ＩＩＩ－Ｖ族半導体物質は、例えばガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含む。ＩＩ－ＶＩ族半導体物質は、例えばテルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含む。一部実施形態において、基板１１０は、バルクウェーハ又はエピタキシャル層である。他の一部実施形態において、基板１１０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板を含む。
基板１１０上には、第１ゲートスタックＧＳ１が基板１１０の上面に平行な第１水平方向（Ｘ方向）、及び第１水平方向（Ｘ方向）に直交する第２水平方向（Ｙ方向）に延長される。第１ゲートスタックＧＳ１は、複数の第１ゲート電極１３０及び複数の第１絶縁層１４０を含み、複数の第１ゲート電極１３０と複数の第１絶縁層１４０とは、基板１１０の上面に垂直な垂直方向（Ｚ方向）に沿って交互に配置される。
図７Ａ及び図７Ｂに例示的に示したように、第１ゲート電極１３０は、埋め込み導電層１３２と、埋め込み導電層１３２の上面、底面、及び側面を取り囲む導電バリヤー層１３４とを含む。例えば、埋め込み導電層１３２は、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、ドーピングされたポリシリコン、又はそれらの組み合わせを含む。例えば、導電バリヤー層１３４は、窒化チタン、窒化タンタル、窒化タングステン、又はそれらの組み合わせを含む。一部実施形態において、導電バリヤー層１３４と第１絶縁層１４０との間に誘電ライナー（図示せず）が更に介在する。例えば、誘電ライナーは、アルミニウム酸化物のような高誘電体物質を含む。
複数の第１ゲート電極１３０は、メモリセルストリングＭＳ（図２）を構成する接地選択ラインＧＳＬ、ワードライン（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、及び少なくとも１本のストリング選択ラインＳＳＬに対応する。例えば、最下部の第１ゲート電極１３０は接地選択ラインＧＳＬとして機能し、最上部の少なくとも１つの第１ゲート電極１３０はストリング選択ラインＳＳＬとして機能し、残りの第１ゲート電極１３０はワードラインＷＬとして機能する。これにより、接地選択トランジスタＧＳＴ、選択トランジスタＳＳＴ、及びそれらの間のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）が直列連結されたメモリセルストリングＭＳが提供される。一部実施形態において、最上部の２つの第１ゲート電極１３０がストリング選択ラインＳＳＬとして機能するが、本発明はそれに限定されない。例えば、最上部の１つの第１ゲート電極１３０のみがストリング選択ラインＳＳＬとして機能する。一部実施形態において、第１ゲート電極１３０のうちの少なくとも１つは、ダミーワードラインとして機能するが、それに限定されるものではない。
図３に例示したように、基板１１０上には、複数の第１ゲート電極１３０を貫通する複数のゲートスタック分離開口部ＷＬＨが、基板１１０の上面に平行な第１水平方向（Ｘ方向）に沿って延長される。一対のゲートスタック分離開口部ＷＬＨ間に配置される第１ゲートスタックＧＳ１が１つのブロックを構成し、一対のゲートスタック分離開口部ＷＬＨは、第１ゲートスタックＧＳ１の第２水平方向（Ｙ方向）に沿った幅を限定する。
基板１１０上には、ゲートスタック分離開口部ＷＬＨの内部を充填する共通ソースライン１５０と、共通ソースライン１５０の両側壁上に配置されるゲートスタック分離絶縁層１５２とが配置される。ゲートスタック分離開口部ＷＬＨに垂直にオーバーラップする基板１１０部分に共通ソース領域１１４が更に形成され、共通ソースライン１５０は、共通ソース領域１１４に電気的に連結される。一部実施形態において、共通ソース領域１１４は、ｎ型不純物が高濃度でドーピングされた不純物領域であり、メモリセルに電流を供給するソース領域として機能する。
ゲートスタック分離絶縁層１５２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低誘電物質からなる。例えば、ゲートスタック分離絶縁層１５２は、シリコン酸化膜、シリコン窒化膜、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣＮ、又はそれらの組み合わせからなる。
複数のチャネル構造物１６０は、メモリセル領域ＭＣＲにおいて、基板１１０の上面から第１ゲートスタックＧＳ１を貫通して垂直方向（Ｚ方向）に延長される。複数のチャネル構造物１６０は、第１水平方向（Ｘ方向）、第２水平方向（Ｙ方向）、及び第３水平方向（例えば、対角線方向）に沿って所定の間隔で離隔されて配列される。複数のチャネル構造物１６０は、ジグザグ状又は千鳥状（ｓｔａｇｇｅｒｅｄ）に配列される。
複数のチャネル構造物１６０の各々は、チャネルホール１６０Ｈ内に配置される。複数のチャネル構造物１６０の各々は、ゲート絶縁層１６２、チャネル層１６４、埋め込み絶縁層１６６、及び導電プラグ１６８を含む。チャネルホール１６０Ｈの側壁上に、ゲート絶縁層１６２とチャネル層１６４とが順次に配置される。例えば、ゲート絶縁層１６２はチャネルホール１６０Ｈの側壁上にコンフォーマルに配置され、チャネル層１６４はチャネルホール１６０Ｈの側壁及び底部上にコンフォーマルに配置される。チャネルホール１６０Ｈの上側には、チャネル層１６４に接触してチャネルホール１６０Ｈの入口を塞ぐ導電プラグ１６８が配置される。一部実施形態において、チャネル層１６４上でチャネルホール１６０Ｈの一部分を充填する埋め込み絶縁層１６６が配置され、導電プラグ１６８は、チャネル層１６４及び埋め込み絶縁層１６６に接触してチャネルホール１６０Ｈの上側部分を充填する。例えば、埋め込み絶縁層１６６は、チャネルホール１６０Ｈ内でチャネル層１６４によって限定される空間を充填する。他の実施形態において、埋め込み絶縁層１６６が省略され、チャネル層１６４がチャネルホール１６０Ｈの残留部分を充填するピラー形状に形成される。
一実施形態において、チャネル層１６４は、チャネルホール１６０Ｈの底部で基板１１０の上面に接触するように配置される。これとは異なり、チャネルホール１６０Ｈの底部で基板１１０上に所定の高さを有するコンタクト半導体層（図示せず）が更に形成されて、チャネル層１６４がコンタクト半導体層を介して基板１１０に電気的に連結され得る。例えば、コンタクト半導体層は、チャネルホール１６０Ｈの底部に配置される基板１１０をシード層として選択的エピタキシー成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｙ ｇｒｏｗｔｈ：ＳＥＧ）工程により形成されたシリコン層を含む。一部の例において、図４Ａに示したものとは異なり、チャネル層１６４の底面は、基板１１０の上面よりも低い垂直レベルに配置される。
図７Ａ及び図７Ｂに例示したように、ゲート絶縁層１６２は、チャネル層１６４の外側壁上に順次に配置されるトンネリング誘電膜１６２Ａ、電荷保存膜１６２Ｂ、及びブロッキング誘電膜１６２Ｃを含む構造を有する。ゲート絶縁層１６２を成すトンネリング誘電膜１６２Ａ、電荷保存膜１６２Ｂ、及びブロッキング誘電膜１６２Ｃの相対的な厚みは、図７Ａ及び図７Ｂに例示したものに限定されず、多様に変形可能である。
例えば、トンネリング誘電膜１６２Ａは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含む。電荷保存膜１６２Ｂは、チャネル層１６４からトンネリング誘電膜１６２Ａを通過した電子が保存される領域であり、例えばシリコン窒化物、ボロン窒化物、シリコンボロン窒化物、又は不純物がドーピングされたポリシリコンを含む。例えば、ブロッキング誘電膜１６２Ｃは、シリコン酸化物、シリコン窒化物、又はシリコン酸化物よりも誘電率が更に高い金属酸化物からなる。金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、又はそれらの組み合わせからなる。
１つのブロック内で、最上部の少なくとも１つの第１ゲート電極１３０は、ストリング選択ラインカット領域ＳＳＬＣによって平面的に２つの部分に分離される。ストリング選択ラインカット領域ＳＳＬＣは、最上部の少なくとも１つの第１ゲート電極１３０を貫通して第１水平方向に沿って延長される。一部実施形態において、最上部の２つの第１ゲート電極１３０の各々がストリング選択ラインカット領域ＳＳＬＣによって平面的に２つの部分に分離されるが、本発明はそれに限定されない。例えば、最上部の１つの第１ゲート電極１３０のみがストリング選択ラインカット領域ＳＳＬＣによって平面的に２つの部分に分離される。ストリング選択ラインカット領域ＳＳＬＣ内にストリング分離絶縁層ＳＳＬＩが配置され、２つの部分は、ストリング分離絶縁層ＳＳＬＩを挟んで第２水平方向（Ｙ方向）に離隔されて配置される。２つの部分は、図２を参照して説明したストリング選択ラインＳＳＬを構成する。
第１ゲートスタックＧＳ１は、メモリセル領域ＭＣＲから連結領域ＣＯＮに延長されて、連結領域ＣＯＮでパッド部ＰＡＤを構成する。連結領域ＣＯＮにおいて、複数の第１ゲート電極１３０は、基板１１０の上面から遠くなるにつれて第１水平方向（Ｘ方向）に沿って更に短い長さを有するように延長される。パッド部ＰＡＤは、連結領域ＣＯＮにおいて階段状に配置される第１ゲート電極１３０の部分を指称する。パッド部ＰＡＤを構成する第１ゲートスタックＧＳ１部分上には、カバー絶縁層１４２が配置される。第１ゲートスタックＧＳ１及びカバー絶縁層１４２上には、上部絶縁層１４４が配置される。
図示していないが、連結領域ＣＯＮにおいて、基板１１０の上面から第１ゲートスタックＧＳ１を貫通して垂直方向（Ｚ方向）に延長される複数のダミーチャネル構造物（図示せず）が更に形成される。ダミーチャネル構造物は、半導体装置１００の製造工程において、第１ゲートスタックＧＳ１の傾き又は撓みなどを防止して構造的安定性を確保するために形成される。複数のダミーチャネル構造物の各々は、複数のチャネル構造物１６０に類似した構造及び形状を有する。
連結領域ＣＯＮにおいて、上部絶縁層１４４及びカバー絶縁層１４２を貫通して第１ゲート電極１３０に連結されるセルコンタクトプラグＣＮＴが配置される。セルコンタクトプラグＣＮＴは、上部絶縁層１４４及びカバー絶縁層１４２を貫通し、第１ゲート電極１３０を覆う第１絶縁層１４０を更に貫通して第１ゲート電極１３０に連結される。
複数のビットラインコンタクト１７０は上部絶縁層１４４を貫通して複数のチャネル構造物１６０の導電プラグ１６８に接触し、複数のビットラインコンタクト１７０上には複数のビットライン１８０が配置される。一実施形態において、ビットライン１８０の側壁が上部絶縁層１４４により取り囲まれるが、これとは異なり、ビットライン１８０が上部絶縁層１４４の上面上に配置されて、ビットライン１８０の側壁を取り囲む追加絶縁層（図示せず）が上部絶縁層１４４上に更に配置され得る。
複数のビットライン１８０は、垂直方向（Ｚ方向）に互いに離隔されて少なくとも２つの異なる垂直レベルに位置して少なくとも２層を成す。一部実施形態において、複数のビットライン１８０は、基板１１０の上面から相対的に低い垂直レベルに位置して１層を成す複数の下部ビットライン１８０Ｌ、及び相対的に高い垂直レベルに位置して他の１層を成す複数の上部ビットライン１８０Ｈを含む。上部ビットライン１８０Ｈの下面は、下部ビットライン１８０Ｌの上面よりも高い垂直レベルに位置する。
複数のビットラインコンタクト１７０は、複数のチャネル構造物１６０の導電プラグ１６８と複数の下部ビットライン１８０Ｌとを連結する複数の下部ビットラインコンタクト１７０Ｌ、及び複数のチャネル構造物１６０の導電プラグ１６８と複数の上部ビットライン１８０Ｈとを連結する複数の上部ビットラインコンタクト１７０Ｈを含む。垂直方向（Ｚ方向）で、上部ビットラインコンタクト１７０Ｈの高さは、下部ビットラインコンタクト１７０Ｌの高さよりも大きい値を有する。一部実施形態において、上部ビットラインコンタクト１７０Ｈの下面と下部ビットラインコンタクト１７０Ｌの下面とは同じ垂直レベルに位置し、上部ビットラインコンタクト１７０Ｈの上面は下部ビットラインコンタクト１７０Ｌの上面よりも高い垂直レベルに位置する。例えば、上部ビットラインコンタクト１７０Ｈはチャネル構造物１６０の導電プラグ１６８の上面から上部ビットライン１８０Ｈの下面まで延長され、下部ビットラインコンタクト１７０Ｌはチャネル構造物１６０の導電プラグ１６８の上面から下部ビットライン１８０Ｌの下面まで延長される。図３～図７Ｂには、下部ビットラインコンタクト１７０Ｌ及び上部ビットラインコンタクト１７０Ｈのそれぞれが単一コンタクトプラグの形状を有するものとして示しているが、これは例示的であり、本発明はそれに限定されない。例えば、下部ビットラインコンタクト１７０Ｌ及び上部ビットラインコンタクト１７０Ｈのうちの少なくとも１つのビットラインコンタクトは、少なくとも１つのコンタクトプラグ及び少なくとも１つのスタッドの積層構造を有する。一部実施形態において、上部ビットラインコンタクト１７０Ｈは、下部ビットラインコンタクト１７０Ｌよりも少なくとも１つのコンタクトプラグ及び／又は少なくとも１つのスタッドを更に含む積層構造を有する。
下部ビットライン１８０Ｌは下部ビットラインコンタクト１７０Ｌ上に配置され、上部ビットライン１８０Ｈは上部ビットラインコンタクト１７０Ｈ上に配置される。複数の下部ビットライン１８０Ｌはチャネル構造物１６０上で水平方向に延長され、複数の上部ビットライン１８０Ｈは複数の下部ビットライン１８０Ｌ上で水平方向に延長される。
一部実施形態において、複数の下部ビットライン１８０Ｌの各々は、第２水平方向（Ｙ方向）に延長され、第２水平方向（Ｙ方向）に対して所定の傾斜角αで傾いて所定の長さに延長されて再び第２水平方向（Ｙ方向）に延長される。一部実施形態において、複数の上部ビットライン１８０Ｈの各々は、第２水平方向（Ｙ方向）にのみ延長される。例えば、複数の上部ビットライン１８０Ｈは、第１水平方向（Ｘ方向）に互いに離隔されて第２水平方向（Ｙ方向）に互いに平行に延長される。図５には、下部ビットライン１８０Ｌが第２水平方向（Ｙ方向）にのみ延長されるように示しているが、これは、一対のゲートスタック分離開口部ＷＬＨ間で下部ビットライン１８０Ｌが切断されずに延長されることを示すためのものであり、それに限定されず、下部ビットライン１８０Ｌの一部分は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）のそれぞれとは異なる水平方向に沿って第２水平方向（Ｙ方向）に対して勾配を有して延長され得る。
複数の上部ビットライン１８０Ｈは、互いに隣接する４本の上部ビットライン、即ち第１上部ビットライン１８０ａＨ、第２上部ビットライン１８０ｂＨ、第３上部ビットライン１８０ｃＨ、及び第４上部ビットライン１８０ｄＨを含む。第１上部ビットライン１８０ａＨ、第２上部ビットライン１８０ｂＨ、第３上部ビットライン１８０ｃＨ、及び第４上部ビットライン１８０ｄＨのそれぞれは、第１水平方向（Ｘ方向）に互いに離隔されて第２水平方向（Ｙ方向）に沿って延長される。例えば、第１上部ビットライン１８０ａＨは第１延長線ＳＬ１上に沿って延長され、第２上部ビットライン１８０ｂＨは第２延長線ＳＬ２上に沿って延長され、第３上部ビットライン１８０ｃＨは第３延長線ＳＬ３上に沿って延長され、第４上部ビットライン１８０ｄＨは第４延長線ＳＬ４上に沿って延長される。第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４は、第１水平方向（Ｘ方向）に互いに離隔されて第２水平方向（Ｙ方向）に沿って延長される。第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４は、第１水平方向（Ｘ方向）に第１ピッチＰ１又は第２ピッチＰ２の間隔を有して配列される。
第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に延長される２次元平面上で、第２水平方向（Ｙ方向）に沿って延長される仮想の延長線を意味し、ある構成要素が第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４上に沿って延長されるということは、ある構成要素がどの垂直レベルに位置するかを考慮せずに、トップビュー（ｔｏｐ－ｖｉｅｗ）で第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４に沿って延長されることを意味する。
複数の下部ビットライン１８０Ｌは、互いに隣接する３本の下部ビットライン、即ち第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬを含む。第１下部ビットライン１８０ａＬは、第１延長線ＳＬ１上に沿って第２水平方向（Ｙ方向）に延長され、第２水平方向（Ｙ方向）に対して所定の傾斜角αで傾いて第２延長線ＳＬ２上まで所定の長さに延長されて第２延長線ＳＬ２上に沿って再び第２水平方向（Ｙ方向）に延長される。第２下部ビットライン１８０ｂＬは、第２延長線ＳＬ２上に沿って第２水平方向（Ｙ方向）に延長され、第２水平方向（Ｙ方向）に対して所定の傾斜角αで傾いて第３延長線ＳＬ３上まで所定の長さに延長されて第３延長線ＳＬ３上に沿って再び第２水平方向（Ｙ方向）に延長される。第３下部ビットライン１８０ｃＬは、第３延長線ＳＬ３上に沿って第２水平方向（Ｙ方向）に延長され、第２水平方向（Ｙ方向）に対して所定の傾斜角αで傾いて第４延長線ＳＬ４上まで所定の長さに延長されて第４延長線ＳＬ４上に沿って再び第２水平方向（Ｙ方向）に延長される。
一部実施形態において、複数の下部ビットライン１８０Ｌは、ゲートスタック分離開口部ＷＬＨとストリング選択ラインカット領域ＳＳＬＣとの間の両端で、互いに隣接する異なる延長線上に位置する。例えば、ゲートスタック分離開口部ＷＬＨ上で、第１下部ビットライン１８０ａＬは第１延長線ＳＬ１上に位置し、第２下部ビットライン１８０ｂＬは第２延長線ＳＬ２上に位置し、第３下部ビットライン１８０ｃＬは第３延長線ＳＬ３上に位置するが、ストリング選択ラインカット領域ＳＳＬＣ上で、第１下部ビットライン１８０ａＬは第２延長線ＳＬ２上に位置し、第２下部ビットライン１８０ｂＬは第３延長線ＳＬ３上に位置し、第３下部ビットライン１８０ｃＬは第４延長線ＳＬ４上に位置する。
第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４上に沿って延長される上部ビットライン１８０Ｈが、第１上部ビットライン１８０ａＨ、第２上部ビットライン１８０ｂＨ、第３上部ビットライン１８０ｃＨ、及び第４上部ビットライン１８０ｄＨ、即ち４本である場合、第１延長線ＳＬ１、第２延長線ＳＬ２、第３延長線ＳＬ３、及び第４延長線ＳＬ４上に沿って延長される下部ビットライン１８０Ｌは、第１延長線ＳＬ１及び第２延長線ＳＬ２上に沿って延長されて第１延長線ＳＬ１上から第２延長線ＳＬ２上まで延長される第１下部ビットライン１８０ａＬ、第２延長線ＳＬ２及び第３延長線ＳＬ３上に沿って延長されて第２延長線ＳＬ２上から第３延長線ＳＬ３上まで延長される第２下部ビットライン１８０ｂＬ、並びに第３延長線ＳＬ３及び第４延長線ＳＬ４上に沿って延長されて第３延長線ＳＬ３上から第４延長線ＳＬ４上まで延長される第３下部ビットライン１８０ｃＬ、即ち３本である。
即ち、複数の下部ビットライン１８０Ｌの本数は、複数の上部ビットライン１８０Ｈの本数よりも少なくとも１つ少ない。図３～図６Ｂには、平面的に、即ちトップビューにおいて、４本の上部ビットライン１８０Ｈが占める領域に３本の下部ビットライン１８０Ｌが配置され、４本の上部ビットライン１８０Ｈ及び３本の下部ビットライン１８０Ｌが１つのセットを成して第１水平方向（Ｘ方向）に沿って反復されるものとして示しているが、それに限定されない。例えば、４本よりも更に多い上部ビットライン１８０Ｈ及び上部ビットライン１８０Ｈの本数よりも１つ少ない下部ビットライン１８０Ｌが１つのセットを成し、１つのセットを成す上部ビットライン１８０Ｈの本数は４本～数百本又は数千本であり、これに対応する下部ビットライン１８０Ｌの本数は上部ビットライン１８０Ｈの本数よりも１つ少ない。複数の下部ビットライン１８０Ｌの本数は、複数の上部ビットライン１８０Ｈの本数よりも、半導体装置１００に含まれる複数の下部ビットライン１８０Ｌ及び複数の上部ビットライン１８０Ｈが成すセットの個数ほど少ない。
一実施形態において、図６Ａに示したように、下部ビットライン１８０Ｌは、第２水平方向（Ｙ方向）に延長される第１下部セグメント１８０Ｌ－Ｓ１と、第１下部セグメント１８０Ｌ－Ｓ１から第１水平方向（Ｘ方向）に離隔されて第２水平方向（Ｙ方向）に延長される第２下部セグメント１８０Ｌ－Ｓ２と、第１下部セグメント１８０Ｌ－Ｓ１と第２下部セグメント１８０Ｌ－Ｓ２とを連結する第１下部ベンディング部１８０Ｌ－Ｂ１とを含む。
平面図において、第１下部ベンディング部１８０Ｌ－Ｂ１は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）のそれぞれとは異なる水平方向に沿って第２水平方向（Ｙ方向）に対して勾配を有して延長される。第１下部ベンディング部１８０Ｌ－Ｂ１は、第２水平方向（Ｙ方向）に対して約２０°～約７０°の傾斜角αで傾いて所定の長さに延長される。一部の例において、第１下部ベンディング部１８０Ｌ－Ｂ１は、第２水平方向（Ｙ方向）に対して約３０°～約６０°の傾斜角αで傾くが、それに限定されるものではない。第１下部ベンディング部１８０Ｌ－Ｂ１の第２水平方向（Ｙ方向）に対する傾斜角αは、チャネル構造物１６０のサイズ及び配置によって変わり得る。
一実施形態において、図６Ａに示したように、第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬのそれぞれの第１下部ベンディング部１８０Ｌ－Ｂ１の第２水平方向（Ｙ方向）への位置は互いに異なり、第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬのセットが第１水平方向（Ｘ方向）に沿って反復的に配置される。
一実施形態において、第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬのそれぞれの第１下部セグメント１８０Ｌ－Ｓ１は実質的に互いに平行であり、第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬのそれぞれの第１下部ベンディング部１８０Ｂ１は実質的に互いに平行であり、第１下部ビットライン１８０ａＬ、第２下部ビットライン１８０ｂＬ、及び第３下部ビットライン１８０ｃＬのそれぞれの第２下部セグメント１８０Ｌ－Ｓ２は実質的に互いに平行である。また、第１ビットライン１８０ａＬの第１下部セグメント１８０Ｌ－Ｓ１は第１延長線上に配置され、第２ビットライン１８０ｂＬの第１下部セグメント１８０Ｓ１と第１ビットライン１８０ａＬの第２下部セグメント１８０Ｌ－Ｓ２とは一直線上、即ち第２延長線ＳＬ２上に配置され、第３ビットライン１８０ｃＬの第１下部セグメント１８０Ｓ１と第２ビットライン１８０ｂＬの第２下部セグメント１８０Ｌ－Ｓ２とは一直線上、即ち第３延長線ＳＬ３上に配置され、第３ビットライン１８０ｃＬの第２下部セグメント１８０Ｓ２は第４延長線ＳＬ４上に配置される。
複数の下部ビットライン１８０Ｌの各々の第１下部セグメント１８０Ｌ－Ｓ１及び第２下部セグメント１８０Ｌ－Ｓ２は第１水平方向（Ｘ方向）に第１幅Ｗ１を有し、複数の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１及び第２下部セグメント１８０Ｌ－Ｓ２は第１水平方向（Ｘ方向）に第１ピッチＰ１を有して配列される。複数の上部ビットライン１８０Ｈの各々は第１水平方向（Ｘ方向）に第２幅Ｗ２を有し、複数の上部ビットライン１８０Ｈは第１水平方向（Ｘ方向）に第２ピッチＰ２を有して配列される。第１ピッチＰ１は第１幅Ｗ１よりも大きい値を有し、第２ピッチＰ２は第２幅Ｗ２よりも大きい値を有する。第２幅Ｗ２は、第１幅Ｗ１と同じであるか又はそれよりも大きい値を有する。第１ピッチＰ１と第２ピッチＰ２とは、実質的に同じ値を有する。第１幅Ｗ１及び第２幅Ｗ２は、数十ｎｍの値を有し得る。
複数の下部ビットライン１８０Ｌのうちの互いに隣接する２本の下部ビットライン１８０Ｌ間には、２本の下部ビットライン１８０Ｌの各々の第１下部ベンディング部１８０Ｌ－Ｂ１間に限定される下部拡張空間ＨＳが位置する。下部拡張空間ＨＳには、上部ビットラインコンタクト１７０Ｈが配置される。即ち、上部ビットラインコンタクト１７０Ｈは、下部拡張空間ＨＳを介して上部ビットライン１８０Ｈと複数のチャネル構造物１６０の導電プラグ１６８とを連結する。
下部拡張空間ＨＳは、互いに隣接する２本の下部ビットライン１８０Ｌのうちの１本の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１及び第１下部ベンディング部１８０Ｌ－Ｂ１、並びに他の１本の下部ビットライン１８０Ｌの第２下部セグメント１８０Ｌ－Ｓ２及び第１下部ベンディング部１８０Ｌ－Ｂ１により、概ね平行四辺形状を有する。下部拡張空間ＨＳは、第１水平方向（Ｘ方向）に互いに隣接する２本の下部ビットライン１８０Ｌの各々の第１下部セグメント１８０Ｌ－Ｓ１間の幅及び第２下部セグメント１８０Ｌ－Ｓ２間の幅よりも広い拡張幅Ｇ１を有する。例えば、拡張幅Ｇ１は、第１ピッチＰ１よりも大きい。一部実施形態において、拡張幅Ｇ１は、第１ピッチＰ１よりも大きく、第１ピッチＰ１の２倍よりも小さい。例えば、拡張幅Ｇ１は、第１ピッチＰ１と第１幅Ｗ１との和である。第１ピッチＰ１と第２ピッチＰ２とは実質的に同じ値を有するため、拡張幅Ｇ１は、第２ピッチＰ２よりも大きく、第２ピッチＰ２の２倍よりも小さい。例えば、拡張幅Ｇ１は、第２ピッチＰ２と第１幅Ｗ１との和である。
下部拡張空間ＨＳには上部ビットラインコンタクト１７０Ｈが配置されるため、複数の上部ビットラインコンタクト１７０Ｈの各々の水平幅は、拡張幅Ｇ１よりも小さい。
互いに隣接する２本の下部ビットライン１８０Ｌの各々の第１下部セグメント１８０Ｌ－Ｓ１間の幅及び第２下部セグメント１８０Ｌ－Ｓ２間の幅は、第１ピッチＰ１と第１幅Ｗ１との差である。
互いに隣接する２本の下部ビットライン１８０Ｌのうちの１本の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分、及び他の１本の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分は、第２水平方向（Ｙ方向）に第１間隔Ｄ１ほど離隔される。第１間隔Ｄ１は、拡張幅Ｇ１よりも大きい値を有する。１本の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分、及び第２下部セグメント１８０Ｌ－Ｓ２と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分は、第２水平方向（Ｙ方向）に第２間隔Ｄ２ほど離隔される。互いに隣接する２本の下部ビットライン１８０Ｌのうちの１本の下部ビットライン１８０Ｌの第２下部セグメント１８０Ｌ－Ｓ２と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分、及び他の１本の下部ビットライン１８０Ｌの第１下部セグメント１８０Ｌ－Ｓ１と第１下部ベンディング部１８０Ｌ－Ｂ１との屈折部分は、第２水平方向（Ｙ方向）に第３間隔Ｄ３ほど離隔される。一部実施形態において、第２間隔Ｄ２は、第３間隔Ｄ３よりも小さい値を有する。第２間隔Ｄ２と第３間隔Ｄ３との和は、第１間隔Ｄ１である。
本発明による半導体装置１００は、少なくとも２層を成す複数のビットライン１８０、即ち複数の下部ビットライン１８０Ｌ及び複数の上部ビットライン１８０Ｈを含み、互いに隣接する２本の下部ビットライン１８０Ｌが限定する拡張空間ＧＳに上部ビットライン１８０Ｈに連結される上部ビットラインコンタクト１７０Ｈが配置されるため、ビットライン１８０及びビットラインコンタクト１７０の水平幅を相対的に大きく形成することができる。従って、同じ集積度を有して配置される複数のチャネル構造物１６０に連結されるビットラインコンタクト１７０及びビットライン１８０を相対的に大きくすることができる。例えば、１層を成す複数のビットライン及びそれに連結される複数のビットラインコンタクトのみで複数のチャネル構造物を連結するために、極紫外線（ｅｘｔｒｅｍｅ ｕｌｔｒａｖｉｏｌｅｔ：ＥＵＶ）露光工程を遂行するか、或いはＱＰＴ（Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を利用しなければならない場合、本発明による半導体装置１００に含まれるビットラインコンタクト１７０及びビットライン１８０は、深紫外線（Ｄｅｅｐ Ｕｌｔｒａｖｉｏｌｅｔ：ＤＵＶ）露光工程を遂行するか、或いはＤＰＴ（Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を利用しても形成することができる。従って、半導体装置１００に含まれるビットラインコンタクト１７０及びビットライン１８０を形成する際に、工程コストや工程難易度が低減し、複数のチャネル構造物１６０が配置されるチャネルホールを狭いピッチで配列することができる。
また、本発明による半導体装置１００は、ビットライン１８０の幅を相対的に大きくすることができ、一対のゲートスタック分離開口部ＷＬＨ間に配置される第２水平方向（Ｙ方向）に沿って配置可能なチャネル構造物１６０の個数を増やすことができるため、半導体装置１００に含まれるゲートスタック分離開口部ＷＬＨの個数を減少させ、半導体装置１００のサイズを減少させることができる。
図８Ａ～図８Ｃは、本発明の一実施形態による半導体装置の他の例の断面図であり、図９は、図８Ａ～図８Ｃの半導体装置の一部分を示す平面拡大図である。図８Ａ及び図９において、図１～図７Ｂと同じ参照符号は、同じ構成要素を示し、図１～図７Ｂに重複する内容は省略する。
図８Ａ～図９を共に参照すると、半導体装置１００Ａは、上部絶縁層１４４を貫通して複数のチャネル構造物１６０の導電プラグ１６８に接触する複数のビットラインコンタクト１７０ａ、及び複数のビットラインコンタクト１７０ａ上に配置される複数のビットライン１８０ａを含む。
複数のビットライン１８０ａは、垂直方向（Ｚ方向）に互いに離隔されて少なくとも３個の異なる垂直レベルに位置して少なくとも３層を成す。一部実施形態において、複数のビットライン１８０ａは、基板１１０の上面から相対的に低い垂直レベルに位置して１層を成す複数の下部ビットライン１８０Ｌａ、相対的に高い垂直レベルに位置して他の１層を成す複数の上部ビットライン１８０Ｈ、及び複数の下部ビットライン１８０Ｌａと複数の上部ビットライン１８０Ｈとの間の垂直レベルに位置して更に他の１層を成す複数の中間ビットライン１８０Ｍを含む。上部ビットライン１８０Ｈの下面は中間ビットライン１８０Ｍの上面よりも高い垂直レベルに位置し、中間ビットライン１８０Ｍの下面は下部ビットライン１８０Ｌａの上面よりも高い垂直レベルに位置する。
複数のビットラインコンタクト１７０ａは、複数のチャネル構造物１６０の導電プラグ１６８と複数の下部ビットライン１８０Ｌａとを連結する複数の下部ビットラインコンタクト１７０Ｌ、複数のチャネル構造物１６０の導電プラグ１６８と複数の中間ビットライン１８０Ｍとを連結する複数の中間ビットラインコンタクト１７０Ｍ、及び複数のチャネル構造物１６０の導電プラグ１６８と複数の上部ビットライン１８０Ｈとを連結する複数の上部ビットラインコンタクト１７０Ｈを含む。垂直方向（Ｚ方向）で、上部ビットラインコンタクト１７０Ｈの高さは中間ビットラインコンタクト１７０Ｍの高さよりも大きい値を有し、中間ビットラインコンタクト１７０Ｍの高さは下部ビットラインコンタクト１７０Ｌの高さよりも大きい値を有する。一部実施形態において、上部ビットラインコンタクト１７０Ｈの下面、中間ビットラインコンタクト１７０Ｍの下面、及び下部ビットラインコンタクト１７０Ｌの下面は同じ垂直レベルに位置し、上部ビットラインコンタクト１７０Ｈの上面は中間ビットラインコンタクト１７０Ｍの上面よりも高い垂直レベルに位置し、中間ビットラインコンタクト１７０Ｍの上面は下部ビットラインコンタクト１７０Ｌの上面よりも高い垂直レベルに位置する。例えば、上部ビットラインコンタクト１７０Ｈはチャネル構造物１６０の導電プラグ１６８の上面から上部ビットライン１８０Ｈの下面まで延長され、中間ビットラインコンタクト１７０Ｍはチャネル構造物１６０の導電プラグ１６８の上面から中間ビットライン１８０Ｍの下面まで延長され、下部ビットラインコンタクト１７０Ｌはチャネル構造物１６０の導電プラグ１６８の上面から下部ビットライン１８０Ｌａの下面まで延長される。
下部ビットライン１８０Ｌａは下部ビットラインコンタクト１７０Ｌ上に配置され、中間ビットライン１８０Ｍは中間ビットラインコンタクト１７０Ｍ上に配置され、上部ビットライン１８０Ｈは上部ビットラインコンタクト１７０Ｈ上に配置される。複数の下部ビットライン１８０Ｌａはチャネル構造物１６０上で水平方向に延長され、複数の中間ビットライン１８０Ｍは複数の下部ビットライン１８０Ｌａ上で水平方向に延長され、複数の上部ビットライン１８０Ｈは複数の中間ビットライン１８０Ｍ上で水平方向に延長される。
複数の下部ビットライン１８０Ｌａの本数及び複数の中間ビットライン１８０Ｍの本数は、複数の上部ビットライン１８０Ｈの本数よりも少なくとも１つ少ない。複数の下部ビットライン１８０Ｌａの本数と、複数の中間ビットライン１８０Ｍの本数は同じである。図８Ａ～図９には、平面的に、即ちトップビューにおいて、４本の上部ビットライン１８０Ｈが占める領域に３本の中間ビットライン１８０Ｍ及び３本の下部ビットライン１８０Ｌａが配置され、４本の上部ビットライン１８０Ｈ、３本の中間ビットライン１８０Ｍ、及び３本の下部ビットライン１８０Ｌａが１つのセットを成して第１水平方向（Ｘ方向）に沿って反復されるものとして示しているが、それに限定されない。例えば、４本よりも更に多い上部ビットライン１８０Ｈ、上部ビットライン１８０Ｈの本数よりも１つ少ない中間ビットライン１８０Ｍ、及び下部ビットライン１８０Ｌａが１つのセットを成し、１つのセットを成す上部ビットライン１８０Ｈの本数は４本～数百本又は数千本であり、これに対応する中間ビットライン１８０Ｍ及び下部ビットライン１８０Ｌａの本数は上部ビットライン１８０Ｈの本数よりも１つ少ない。複数の下部ビットライン１８０Ｌａ及び複数の中間ビットライン１８０Ｍの本数は、複数の上部ビットライン１８０Ｈの本数よりも、半導体装置１００Ａに含まれる複数の下部ビットライン１８０Ｌ及び複数の上部ビットライン１８０Ｈが成すセットの個数ほど少ない。
一実施形態において、図９に示したように、下部ビットライン１８０Ｌａは、第２水平方向（Ｙ方向）に延長される複数の第１下部セグメント１８０Ｌ－Ｓ１と、複数の第１下部セグメント１８０Ｌ－Ｓ１から第１水平方向（Ｘ方向）に離隔されて第２水平方向（Ｙ方向）に延長される第２下部セグメント１８０Ｌ－Ｓ２と、複数の第１下部セグメント１８０Ｌ－Ｓ１のうちの１つの第１下部セグメント１８０Ｌ－Ｓ１と第２下部セグメント１８０Ｌ－Ｓ２とを連結する第１下部ベンディング部１８０Ｌ－Ｂ１と、複数の第１下部セグメント１８０Ｌ－Ｓ１のうちの他の１つの第１下部セグメント１８０Ｌ－Ｓ１と第２下部セグメント１８０Ｌ－Ｓ２とを連結する第２下部ベンディング部１８０Ｌ－Ｂ２と、を含む。中間ビットライン１８０Ｍは、第２水平方向（Ｙ方向）に延長される第１中間セグメント１８０Ｍ－Ｓ１と、第１中間セグメント１８０Ｍ－Ｓ１から第１水平方向（Ｘ方向）に離隔されて第２水平方向（Ｙ方向）に延長される第２中間セグメント１８０Ｍ－Ｓ２と、第１中間セグメント１８０Ｍ－Ｓ１と第２中間セグメント１８０Ｍ－Ｓ２とを連結する第１中間ベンディング部１８０Ｍ－Ｂ１と、を含む。
第１中間セグメント１８０Ｍ－Ｓ１、第２中間セグメント１８０Ｍ－Ｓ２、及び第１中間ベンディング部１８０Ｍ－Ｂ１を含む中間ビットライン１８０Ｍの平面形状は、図３～図７Ｂを介して説明した第１下部セグメント１８０Ｌ－Ｓ１、第２下部セグメント１８０Ｌ－Ｓ２、及び第１下部ベンディング部１８０Ｌ－Ｂ１を含む下部ビットライン１８０Ｌの平面形状に概ね類似しているため、詳細な説明は省略する。
第１下部セグメント１８０Ｌ－Ｓ１、第２下部セグメント１８０Ｌ－Ｓ２、第１下部ベンディング部１８０Ｌ－Ｂ１、及び第２下部ベンディング部１８０Ｌ－Ｂ２を有する下部ビットライン１８０Ｌａのうち、第１下部セグメント１８０Ｌ－Ｓ１、第２下部セグメント１８０Ｌ－Ｓ２、及び第１下部セグメント１８０Ｌ－Ｓ１と第２下部セグメント１８０Ｌ－Ｓ２とを連結する第１下部ベンディング部１８０Ｌ－Ｂ１からなる部分、並びに第２下部セグメント１８０Ｌ－Ｓ２、第１下部セグメント１８０Ｌ－Ｓ１、及び第２下部セグメント１８０Ｌ－Ｓ２と第１下部セグメント１８０Ｌ－Ｓ１とを連結する第２下部ベンディング部１８０Ｌ－Ｂ２からなる部分のそれぞれの平面形状は、図３～図７Ｂを介して説明した第１下部セグメント１８０Ｌ－Ｓ１、第２下部セグメント１８０Ｌ－Ｓ２、及び第１下部ベンディング部１８０Ｌ－Ｂ１を含む下部ビットライン１８０Ｌの平面形状に概ね類似しているため、詳細な説明は省略する。
即ち、図３～図７Ｂを介して説明した下部ビットライン１８０Ｌａが１つのベンディング部、即ち第１下部ベンディング部１８０Ｌ－Ｂ１を含むことに対し、下部ビットライン１８０Ｌａは、２つのベンディング部、即ち第１下部ベンディング部１８０Ｌ－Ｂ１及び第２下部ベンディング部１８０Ｌ－Ｂ２を含む。
図３及び図９を共に参照すると、図９は、図３のＣ１Ｘに対応する部分の拡大図であり、図３に示したゲートスタック分離開口部ＷＬＨとストリング選択ラインカット領域ＳＳＬＣとの間の部分を示している。一部実施形態において、複数の中間ビットライン１８０Ｍは、ゲートスタック分離開口部ＷＬＨとストリング選択ラインカット領域ＳＳＬＣとの間の両端で、互いに隣接する異なる延長線上に位置する。一部実施形態において、複数の下部ビットライン１８０Ｌａは、ゲートスタック分離開口部ＷＬＨとストリング選択ラインカット領域ＳＳＬＣとの間の両端が同じ延長線上に位置する。
複数の下部ビットライン１８０Ｌａのうちの互いに隣接する２本の下部ビットライン１８０Ｌａ間には、２本の下部ビットライン１８０Ｌａのうちの１本の下部ビットライン１８０Ｌａの第１下部ベンディング部１８０Ｌ－Ｂ１と第２下部ベンディング部１８０Ｌ－Ｂ２との間、及び２本の下部ビットライン１８０Ｌａの各々の第１下部ベンディング部１８０Ｌ－Ｂ１間に限定される下部拡張空間ＨＳａが位置する。互いに隣接する２本の下部ビットライン１８０Ｌａ間で、２本の下部ビットライン１８０Ｌａのうちの１本の下部ビットライン１８０Ｌａの第１下部ベンディング部１８０Ｌ－Ｂ１と第２下部ベンディング部１８０Ｌ－Ｂ２との間に限定されて概ね台形状を有する部分は第１下部拡張空間ＨＳ１と称し、２本の下部ビットライン１８０Ｌａの各々の第１下部ベンディング部１８０Ｌ－Ｂ１間に限定されて概ね平行四辺形状を有する部分は第２下部拡張空間ＨＳ２と称する。
複数の中間ビットライン１８０Ｍのうちの互いに隣接する２本の中間ビットライン１８０Ｍ間には、２本の中間ビットライン１８０Ｍの各々の第１中間ベンディング部１８０Ｍ－Ｂ１間に限定されて概ね平行四辺形状を有する中間拡張空間ＨＳｂが位置する。
上部ビットラインコンタクト１７０Ｈは、中間拡張空間ＨＳｂ及び下部拡張空間ＨＳａを介して上部ビットライン１８０Ｈと複数のチャネル構造物１６０の導電プラグ１６８とを連結する。中間ビットラインコンタクト１７０Ｍは、下部拡張空間ＨＳａを介してビットライン１８０Ｍと複数のチャネル構造物１６０の導電プラグ１６８とを連結する。
複数の下部拡張空間ＨＳａのうちの一部には複数の上部ビットラインコンタクト１７０Ｈが配置され、他の一部には複数の中間ビットラインコンタクト１７０Ｍが配置され、複数の中間拡張空間ＨＳｂには複数の上部ビットラインコンタクト１７０Ｈが配置される。従って、互いに隣接する２本の下部ビットライン１８０Ｌａ間に配置される下部拡張空間ＨＳａの個数は、互いに隣接する２本の中間ビットライン１８０Ｍ間に配置される中間拡張空間ＨＳｂの個数よりも多い。図９には、互いに隣接する２本の下部ビットライン１８０Ｌａ間に配置される下部拡張空間ＨＳａの個数が互いに隣接する２本の中間ビットライン１８０Ｍ間に配置される中間拡張空間ＨＳｂの個数よりも２倍多いものとして示しているが、それに限定されず、上部ビットラインコンタクト１７０Ｈ及び中間ビットラインコンタクト１７０Ｍのそれぞれの個数によって異なる値を有する。
図３～図７Ｂでは、複数の下部ビットライン１８０Ｌ及び複数の上部ビットライン１８０Ｈを含む複数のビットライン１８０が２層を成すものとして示し、図８Ａ～図９では、複数の下部ビットライン１８０Ｌａ、複数の中間ビットライン１８０Ｍ、及び複数の上部ビットライン１８０Ｈを含む複数のビットライン１８０ａが３層を成すものとして示しているが、それに限定されず、複数のビットラインが３層以上の層を成すこともできる。
図３～図７Ｂにおいて、半導体装置１００が第１下部ベンディング部１８０Ｌ－Ｂ１を有する複数の下部ビットライン１８０Ｌを含むものとして示しているが、第１下部ベンディング部１８０Ｌ－Ｂ１及び第２下部ベンディング部１８０Ｌ－Ｂ２を共に含む複数の下部ビットライン１８０Ｌａを含むことも可能であり、下部ビットラインに含まれる下部ベンディング部の個数及び中間ビットラインに含まれる中間ベンディング部の個数は多様に変形可能である。
また、図８Ａ～図９において、下部ビットライン１８０Ｌａが２つの下部ベンディング部（即ち、第１下部ベンディング部１８０Ｌ－Ｂ１及び第２下部ベンディング部１８０Ｌ－Ｂ２）を含み、中間ビットライン１８０Ｍが１つの中間ベンディング部（即ち、第１中間ベンディング部１８０Ｍ－Ｂ１）を含むものとして示しているが、中間ビットライン１８０Ｍに含まれる中間ベンディング部の個数が下部ビットライン１８０Ｌａに含まれる下部ベンディング部の個数よりも多く、例えば下部ビットライン１８０Ｌａが１つの下部ベンディング部を有し、中間ビットライン１８０Ｍが２つの中間ベンディング部を有するように変形することも可能である。
図１０は、本発明の他の実施形態による半導体装置を示す斜視図であり、図１１は、図１０の半導体装置を示す断面図である。図１０及び図１１において、図１～図９と同じ参照符号は、同じ構成要素を示す。
図１０及び図１１を共に参照すると、半導体装置２００は、垂直方向（Ｚ方向）に互いにオーバーラップするセルアレイ構造物ＣＳ及び周辺回路構造物ＰＳを含む。セルアレイ構造物ＣＳは、図１を参照して説明したメモリセルアレイ２０を含み、周辺回路構造物ＰＳは、図１を参照して説明した周辺回路３０を含む。
セルアレイ構造物ＣＳは、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）を含む。複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ）は、各々３次元的に配列されたメモリセルを含む。セルアレイ構造物ＣＳはセル領域ＣＥＬＬを含み、セル領域ＣＥＬＬは、図３～図９を参照して説明したメモリセル領域ＭＣＲ及び連結領域ＣＯＮを含む。周辺回路構造物ＰＳは、周辺回路領域ＰＥＲＩを含む。図示していないが、セル領域ＣＥＬＬは、メモリセル領域ＭＣＲとそれよりも低い垂直レベルに配置される周辺回路領域ＰＥＲＩとの電気的連結のための複数の貫通電極（図示せず）が配置される貫通電極領域を更に含む。貫通電極領域は、メモリセル領域ＭＣＲと連結領域ＣＯＮとの境界部分に形成されるか、或いは連結領域ＣＯＮの内部に形成される。
周辺回路構造物ＰＳは、基板５０上に配置された周辺回路トランジスタ６０ＴＲ及び周辺回路配線構造物７０を含む。基板５０には、素子分離膜５２によって活性領域ＡＣが定義され、活性領域ＡＣ上に複数の周辺回路トランジスタ６０ＴＲが形成される。複数の周辺回路トランジスタ６０ＴＲは、周辺回路ゲート６０Ｇと、周辺回路ゲート６０Ｇの両側の基板５０の一部分に配置されるソース／ドレイン領域６２とを含む。
基板５０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質又はＩＩ－ＶＩ族半導体物質のような半導体物質を含む。ＩＶ族半導体物質は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン・ゲルマニウム（Ｓｉ－Ｇｅ）を含む。ＩＩＩ－Ｖ族半導体物質は、例えばガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含む。ＩＩ－ＶＩ族半導体物質は、例えばテルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含む。基板５０は、バルクウェーハ又はエピタキシャル層である。他の一部実施形態において、基板５０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板を含む。
周辺回路配線構造物７０は、複数の周辺回路コンタクト７２及び複数の周辺回路配線層７４を含む。基板５０上には、周辺回路トランジスタ６０ＴＲと周辺回路配線構造物７０とをカバーする層間絶縁膜８０が配置される。複数の周辺回路配線層７４は、互いに異なる垂直レベルに配置される複数の金属層を含む多層構造を有する。図１１には、複数の周辺回路配線層７４がいずれも同じ高さに形成されたものを例示しているが、これとは異なり、一部レベルに配置される（例えば、最上部レベルに配置される）周辺回路配線層７４が残りのレベルに配置される周辺回路配線層７４よりも更に大きい高さに形成され得る。
層間絶縁膜８０上には、ベース構造物１１０Ａが配置される。一実施形態において、ベース構造物１１０Ａは、セルアレイ構造物ＣＳに形成される垂直型メモリセルに電流を供給するソース領域として機能する。一部の例において、ベース構造物１１０Ａは、図２で説明した共通ソースラインＣＳＬの機能を行う一部領域を含む。
一実施形態において、ベース構造物１１０Ａは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン・ゲルマニウムのような半導体物質を含む。ベース構造物１１０Ａ上には、第１ゲートスタックＧＳ１がベース構造物１１０Ａの上面に平行な第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に延長される。
図１２及び図１３は、本発明の他の実施形態による半導体装置の他の例を説明するための図である。具体的に、図１２は、本発明の他の実施形態による半導体装置の他の例を示す断面図であり、図１３は、図１２のＣＸ４部分の拡大断面図である。
図１２及び図１３を共に参照すると、周辺回路構造物ＰＳ上にベース構造物１１０Ｂが配置され、ベース構造物１１０Ｂは、層間絶縁膜８０上に順次に配置されたベース基板１１０Ｓ、下部ベース層１１０Ｌ、及び上部ベース層１１０Ｕを含む。
ベース基板１１０Ｓは、シリコンのような半導体物質を含む。下部ベース層１１０Ｌは不純物がドーピングされたポリシリコン又は不純物がドーピングされていないポリシリコンを含み、上部ベース層１１０Ｕは不純物がドーピングされたポリシリコン又は不純物がドーピングされていないポリシリコンを含む。下部ベース層１１０Ｌは、図２を参照して説明した共通ソースラインＣＳＬに対応する。上部ベース層１１０Ｕは、下部ベース層１１０Ｌの形成のための犠牲物質層（図示せず）の除去工程においてモールドスタックの崩れ又は倒れを防止するための支持層として作用する。
ベース構造物１１０Ｂ上には第１ゲートスタックＧＳ１が配置され、第１ゲートスタックＧＳ１上には第２ゲートスタックＧＳ２が配置される。第１ゲートスタックＧＳ１は交互に配置される複数の第１ゲート電極１３０と複数の第１絶縁層１４０とを含み、第２ゲートスタックＧＳ２は交互に配置される複数の第２ゲート電極１３０Ａと複数の第２絶縁層１４０Ａとを含む。
複数のチャネル構造物１６０Ａは、第１ゲートスタックＧＳ１を貫通する第１チャネルホール１６０Ｈ１、及び第２ゲートスタックＧＳ２を貫通する第２チャネルホール１６０Ｈ２の内部に形成される。複数のチャネル構造物１６０Ａは、第１チャネルホール１６０Ｈ１と第２チャネルホール１６０Ｈ２との境界から外側に突出する形状を有する。
複数のチャネル構造物１６０Ａは、上部ベース層１１０Ｕ及び下部ベース層１１０Ｌを貫通してベース基板１１０Ｓに接触する。図１３に示したように、下部ベース層１１０Ｌと同じレベルでゲート絶縁層１６２の部分が除去されてチャネル層１６４が下部ベース層１１０Ｌの延長部１１０ＬＥに接触する。ゲート絶縁層１６２の側壁部分１６２Ｓ及び底部分１６２Ｌが下部ベース層１１０Ｌの延長部１１０ＬＥを挟んで互いに離隔されて配置され、ゲート絶縁層１６２の底部分１６２Ｌがチャネル層１６４の底面を取り囲むため、チャネル層１６４は、ベース基板１１０Ｓに直接接触する代わりに下部ベース層１１０Ｌに電気的に連結される。
図１４は、本発明の他の実施形態による半導体装置の更に他の例を示す断面図である。
図１４を参照すると、半導体装置４００は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。Ｃ２Ｃ構造は、第１ウェーハ上にセル領域ＣＥＬＬを含む上部チップを作製し、第１ウェーハとは異なる第２ウェーハ上に周辺回路領域ＰＥＲＩを含む下部チップを作製した後、上部チップと下部チップとをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに連結することを意味する。一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと、下部チップの最上部メタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例えば、ボンディングメタルが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－ｔｏ－Ｃｕボンディング方式であり、ボンディングメタルは、アルミニウム（Ａｌ）或いはタングステン（Ｗ）で形成される。
半導体装置４００の周辺回路領域ＰＥＲＩ及びセル領域ＣＥＬＬのそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板２１０、層間絶縁層２１５、第１基板２１０に形成される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）、複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）のそれぞれに連結される第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）、及び第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）上に形成される第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）を含む。一実施形態において、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）は、相対的に電気的比抵抗が高いタングステンで形成され、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）は、相対的に電気的比抵抗が低い銅で形成される。
本明細書において、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）及び第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）のみを図示して説明するが、それに限定されるものではなく、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）上に少なくとも１層以上のメタル層が更に形成され得る。第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）の上部に形成される１層以上のメタル層のうちの少なくとも一部は、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）を形成する銅よりも更に低い電気的比抵抗を有するように形成され、例えばアルミニウムなどで形成される。
層間絶縁層２１５は、複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）、及び第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）をカバーするように第１基板２１０上に配置され、シリコン酸化物、シリコン窒化物のような絶縁物質を含む。
ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂ上に、下部ボンディングメタル（２７１ｂ、２７２ｂ）が形成される。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（２７１ｂ、２７２）ｂはセル領域ＣＥＬＬの上部ボンディングメタル（３７１ｂ、３７２ｂ）とボンディング方式によって互いに電気的に連結され、下部ボンディングメタル（２７１ｂ、２７２ｂ）及び上部ボンディングメタル（３７１ｂ、３７２ｂ）は、アルミニウム、銅、或いはタングステンなどで形成される。
セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供する。セル領域ＣＥＬＬは、第２基板３１０と共通ソースライン３２０とを含む。第２基板３１０上には、第２基板３１０の上面に垂直な方向（Ｚ軸方向）に沿って複数のワードライン３３０（３３１～３３８）が積層される。ワードライン３３０の上部及び下部のそれぞれには、ストリング選択ラインと接地選択ラインとが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン３３０が配置される。
ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造物ＣＨＳは、第２基板３１０の上面に垂直な方向（Ｚ軸方向）に延長されてワードライン３３０、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造物ＣＨＳはデータ保存層、チャネル層、埋め込み絶縁層などを含み、チャネル層は、ビットラインコンタクト３５０ｃ及びビットライン（３６０ｃＨ、３６０ｃＬ）に電気的に連結される。例えば、ビットライン（３６０ｃＨ、３６０ｃＬ）は、上部ビットライン３６０ｃＨと下部ビットライン３６０ｃＬとを含む。図１４には、ビットラインコンタクト３５０ｃが上部ビットライン３６０ｃＨに連結される上部ビットラインコンタクトであるものとして示しているが、それに限定されず、半導体装置４００は、下部ビットライン３６０ｃＬに連結される下部ビットラインコンタクトを更に含む。一実施形態において、ビットライン（３６０ｃＨ、３６０ｃＬ）は、図３～図１３を参照して説明したビットライン（１８０、１８０ａ）に類似した形状に形成される。
図１４に示した一実施形態において、チャネル構造物ＣＨＳ、ビットライン（３６０ｃＨ、３６０ｃＬ）などが配置される領域がビットラインボンディング領域ＢＬＢＡと定義される。ビットライン（３６０ｃＨ、３６０ｃＬ）は、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩでページバッファ３９３を提供する回路素子２２０ｃに電気的に連結される。一例として、ビットライン３６０ｃは周辺回路領域ＰＥＲＩで上部ボンディングメタル（３７１ｃ、３７２ｃ）に連結され、上部ボンディングメタル（３７１ｃ、３７２ｃ）はページバッファ３９３の回路素子２２０ｃに連結される下部ボンディングメタル（２７１ｃ、２７２ｃ）に連結される。
ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン３３０は、第２基板３１０の上面に平行な第１水平方向（Ｘ軸方向）に沿って延長されて複数のセルコンタクトプラグ３４０（３４１～３４７）に連結される。ワードライン３３０及びセルコンタクトプラグ３４０は、第１水平方向（Ｘ軸方向）に沿ってワードライン３３０のうちの少なくとも一部がそれぞれ異なる長さに延長されて提供されるパッドで互いに連結される。ワードライン３３０に連結されるセルコンタクトプラグ３４０の上部には、メタルコンタクト層３５０ｂとメタル配線層３６０ｂとが順次に連結される。セルコンタクトプラグ３４０は、ワードラインボンディング領域ＷＬＢＡにおいて、セル領域ＣＥＬＬの上部ボンディングメタル（３７１ｂ、３７２ｂ）と周辺回路領域ＰＥＲＩの下部ボンディングメタル（２７１ｂ、２７２ｂ）とを介して周辺回路領域ＰＥＲＩに連結される。
セルコンタクトプラグ３４０は、周辺回路領域ＰＥＲＩでロウデコーダ３９４を形成する回路素子２２０ｂに電気的に連結される。一実施形態において、ロウデコーダ３９４を形成する回路素子２２０ｂの動作電圧は、ページバッファ３９３を形成する回路素子２２０ｃの動作電圧とは異なる。一例として、ページバッファ３９３を形成する回路素子２２０ｃの動作電圧がロウデコーダ３９４を形成する回路素子２２０ｂの動作電圧よりも高い。
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ３８０が配置される。共通ソースラインコンタクトプラグ３８０は、金属、金属化合物、又はポリシリコンなどの導電性物質で形成され、共通ソースライン３２０に電気的に連結される。共通ソースラインコンタクトプラグ３８０の上部には、メタルコンタクト層３５０ａとメタル配線層３６０ａとが順次に積層される。一例として、共通ソースラインコンタクトプラグ３８０、メタルコンタクト層３５０ａ、及びメタル配線層３６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義される。
一方、外部パッドボンディング領域ＰＡには、入出力パッド（２０５、３０５）が配置される。図１４を参照すると、第１基板２１０の下部には、第１基板２１０の下面を覆う下部絶縁膜２０１が形成されて下部絶縁膜２０１上に第１入出力パッド２０５が形成される。第１入出力パッド２０５は、第１入出力コンタクトプラグ２０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）のうちの少なくとも１つに連結され、下部絶縁膜２０１によって第１基板２１０から分離される。また、第１入出力コンタクトプラグ２０３と第１基板２１０との間には側面絶縁膜が配置され、第１入出力コンタクトプラグ２０３と第１基板２１０とを電気的に分離する。
図１４を参照すると、第２基板３１０の上部には、第２基板３１０の上面を覆う上部絶縁膜３０１が形成されて上部絶縁膜３０１上に第２入出力パッド３０５が配置される。第２入出力パッド３０５は、第２入出力コンタクトプラグ３０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）のうちの少なくとも１つに連結される。一実施形態において、第２入出力パッド３０５は、回路素子２２０ａに電気的に連結される。
一部実施形態において、第２入出力コンタクトプラグ３０３が配置される領域には、第２基板３１０及び共通ソースライン３２０などが配置されない。また、第２入出力パッド３０５は、第３方向（Ｚ軸方向）でワードライン３３０にオーバーラップしない。図１４を参照すると、第２入出力コンタクトプラグ３０３は、第２基板３１０の上面に平行な方向に第２基板３１０から分離されてセル領域ＣＥＬＬの層間絶縁層３１５を貫通して第２入出力パッド３０５に連結される。
一実施形態において、第１入出力パッド２０５と第２入出力パッド３０５とは、選択的に形成可能である。一例として、半導体装置４００は、第１基板２１０の上部に配置される第１入出力パッド２０５のみを含むか、又は第２基板３１０の上部に配置される第２入出力パッド３０５のみを含む。或いは、半導体装置４００が第１入出力パッド２０５及び第２入出力パッド３０５の両方を含む。
セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのそれぞれに含まれる外部パッドボンディング領域ＰＡ及びビットラインボンディング領域ＢＬＢＡのそれぞれには、最上部メタル層のメタルパターンがダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）として存在するか、或いは最上部メタル層が空いている。
半導体装置４００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３７２ａに対応して、周辺回路領域ＰＥＲＩの最上部メタル層にセル領域ＣＥＬＬの上部メタルパターン３７２ａと同じ形態の下部メタルパターン２７３ａを形成する。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトに連結されない。同様に、外部パッドボンディング領域ＰＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２７３ａに対応してセル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン２７３ａと同じ形態の上部メタルパターン３７２ａを形成する。
ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂ上には、下部ボンディングメタル（２７１ｂ、２７２ｂ）が形成される。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（２７１ｂ、２７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（３７１ｂ、３７２ｂ）とボンディング方式によって互いに電気的に連結される。
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２５２に対応してセル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン２５２と同じ形態の上部メタルパターン３９２を形成する。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３９２上には、コンタクトを形成しない。
図１５は、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図である。
図１５を参照すると、電子システム１０００は、１つ以上の半導体装置１１００、及び半導体装置１１００に電気的に連結されるメモリコントローラ１２００を含む。電子システム１０００は、例えば少なくとも１つの半導体装置１１００を含むＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）装置、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。
半導体装置１１００は不揮発性半導体装置であり、例えば半導体装置１１００は、図１～図１４を参照して説明した半導体装置（１０、１００、１００Ａ、２００、３００、４００）のうちの１つを含むＮＡＮＤフラッシュ半導体装置である。半導体装置１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。第１構造物１１００Ｆは、ロウデコーダ１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物である。
第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ストリング選択ライン（ＵＬ１、ＵＬ２）、第１及び第２接地選択ライン（ＬＬ１、ＬＬ２）、並びにビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
第２構造物１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、各々共通ソースラインＣＳＬに隣接する接地選択トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接するストリング選択トランジスタ（ＵＴ１、ＵＴ２）、及び接地選択トランジスタ（ＬＴ１、ＬＴ２）とストリング選択トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。接地選択トランジスタ（ＬＴ１、ＬＴ２）の個数及びストリング選択トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形可能である。
一実施形態において、複数の接地選択ライン（ＬＬ１、ＬＬ２）は、各々接地選択トランジスタ（ＬＴ１、ＬＴ２）のゲート電極に連結される。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極に連結される。複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、各々ストリング選択トランジスタ（ＵＴ１、ＵＴ２）のゲート電極に連結される。
共通ソースラインＣＳＬ、複数の接地選択ライン（ＬＬ１、ＬＬ２）、複数のワードラインＷＬ、及び複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、ロウデコーダ１１１０に連結される。複数のビットラインＢＬは、ページバッファ１１２０に電気的に連結される。
半導体装置１１００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を介してメモリコントローラ１２００と通信する。入出力パッド１１０１は、ロジック回路１１３０に電気的に連結される。
メモリコントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。一部実施形態において、電子システム１０００は、複数の半導体装置１１００を含み、この場合、メモリコントローラ１２００は、複数の半導体装置１１００を制御する。
プロセッサ１２１０は、メモリコントローラ１２００を含む電子システム１０００の全般の動作を制御する。プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００の複数のメモリセルトランジスタＭＣＴに書き込もうとするデータ、半導体装置１１００の複数のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送される。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御する。
図１６は、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
図１６を参照すると、本実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるメモリコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１上に形成される複数の配線パターン２００５によりメモリコントローラ２００２に互いに連結される。
メイン基板２００１は、外部ホストに結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６において、複数のピンの個数及び配置は、電子システム２０００と外部ホストとの間の通信インターフェースによって変わる。一実施形態において、電子システム２０００は、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのうちのいずれか１つによって外部ホストと通信する。一実施形態において、電子システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作する。電子システム２０００は、外部ホストから供給される電源をメモリコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を更に含む。
メモリコントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、或いは半導体パッケージ２００３からデータを読み取り、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作において臨時にデータを保存するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、メモリコントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラを更に含む。
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００の各々の下面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造物２４００、並びにパッケージ基板２１００上で複数の半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板である。複数の半導体チップ２２００は、各々入出力パッド２２１０を含む。入出力パッド２２１０は、図１５の入出力パッド１１０１に該当する。複数の半導体チップ２２００の各々は、図１～図１４を参照して説明した半導体装置（１０、１００、１００Ａ、２００、３００、４００）のうちの少なくとも１つを含む。
一実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤである。従って、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式によって互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。一実施形態において、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりにＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む連結構造物によって互いに電気的に連結される。
一実施形態において、メモリコントローラ２００２及び複数の半導体チップ２２００は、１つのパッケージに含まれる。一実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にメモリコントローラ２００２と複数の半導体チップ２２００とが実装され、インターポーザ基板上に形成される配線によりメモリコントローラ２００２と複数の半導体チップ２２００とが互いに連結される。
図１７は、本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
図１７を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板である。パッケージ基板２１００は、パッケージ基板ボディ部２１２０、パッケージ基板ボディ部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図１６参照）、パッケージ基板ボディ部２１２０の下面に配置されるか又は下面を介して露出される複数の下部パッド２１２５、及びパッケージ基板ボディ部２１２０の内部で複数のパッケージ上部パッド２１３０（図１６参照）と複数の下部パッド２１２５とを電気的に連結する複数の内部配線２１３５を含む。図１７に示したように、複数の上部パッド２１３０は、複数の連結構造物２４００に電気的に連結される。図１７に示したように、複数の下部パッド２１２５は、複数の導電性バンプ２８００を介して、図１８に示した電子システム２０００のメイン基板２００１上の複数の配線パターン２００５に連結される。複数の半導体チップ２２００の各々は、図１～図１４を参照して説明した半導体装置（１０、１００、１００Ａ、２００、３００、４００）のうちの少なくとも１つを含む。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、例えば電子システム関連の技術分野に適用可能である。
１０、１００、１００Ａ、２００、３００、４００ 半導体装置
２０ メモリセルアレイ
３０ 周辺回路
３２ ロウデコーダ
３４ ページバッファ
３６ データ入出力回路
３８ 制御ロジック
５０、１１０ 基板
５２ 素子分離膜
６０Ｇ、１９０Ｇ 周辺回路ゲート
６０ＴＲ、１９０ＴＲ 周辺回路トランジスタ
６２ ソース／ドレイン領域
７０ 周辺回路配線構造物
７２ 周辺回路コンタクト
７４ 周辺回路配線層
８０、２１５、３１５ 層間絶縁膜
１１０Ａ、１１０Ｂ ベース構造物
１１０Ｌ、１１０Ｕ 下部、上部ベース層
１１０ＬＥ 延長部
１１０Ｓ ベース基板
１１０ＳＤ ソース／ドレイン領域
１１２ 素子分離膜
１１４ 共通ソース領域
１３０、１３０Ａ 第１、第２ゲート電極
１３２ 埋め込み導電層
１３４ 導電バリヤー層
１４０、１４０Ａ 第１、第２絶縁層
１４２ カバー絶縁層
１４４ 上部絶縁層
１５０ 共通ソースライン
１５２ ゲートスタック分離絶縁層
１６０、１６０Ａ チャネル構造物
１６０Ｈ チャネルホール
１６０Ｈ１、１６０Ｈ２ 第１、第２チャネルホール
１６２ ゲート絶縁層
１６２Ａ トンネリング誘電膜
１６２Ｂ 電荷保存膜
１６２Ｃ ブロッキング誘電膜
１６２Ｌ 底部分
１６２Ｓ 側壁部分
１６４ チャネル層
１６６ 埋め込み絶縁層
１６８ 導電プラグ
１７０、１７０ａ ビットラインコンタクト
１７０Ｈ 上部ビットラインコンタクト
１７０Ｌ 下部ビットラインコンタクト
１７０Ｍ 中間ビットラインコンタクト
１８０、１８０ａ ビットライン
１８０ａＨ～１８０ｄＨ 第１～第４上部ビットライン
１８０ａＬ～１８０ｃＬ 第１～第３下部ビットライン
１８０Ｈ 上部ビットライン
１８０Ｌ、１８０Ｌａ 下部ビットライン
１８０Ｌ－Ｂ１ 第１下部ベンディング部
１８０Ｌ－Ｓ１、１８０Ｌ－Ｓ２ 第１、第２下部セグメント
１８０Ｍ 中間ビットライン
１９０Ｃ 周辺回路コンタクト
２０１、３０１ 下部、上部絶縁膜
２０３、３０３ 第１、第２入出力コンタクトプラグ
２０５、３０５ 第１、第２入出力パッド
２１０、３１０ 第１、第２基板
２２０ａ～２２０ｃ 回路素子
２３０ａ～２３０ｃ 第１メタル層
２４０ａ～２４０ｃ 第２メタル層
２５２、２７３ａ 下部メタルパターン
２７１ｂ、２７２ｂ 下部ボンディングメタル
２７１ｃ、２７２ｃ 下部ボンディングメタル
３２０ 共通ソースライン
３３０、３３１～３３８ ワードライン
３４０、３４１～３４７ セルコンタクトプラグ
３５０ａ、３５０ｂ メタルコンタクト層
３５０ｃ ビットラインコンタクト
３６０ａ、３６０ｂ メタル配線層
３６０ｃＨ、３６０ｃＬ 上部、下部ビットライン
３７１ｂ、３７１ｃ、３７２ｂ、３７２ｃ 上部ボンディングメタル
３７２ａ 上部メタルパターン
３８０ 共通ソースラインコンタクトプラグ
３９２ 上部メタルパターン
３９３ ページバッファ
３９４ ロウデコーダ
１０００、２０００ 電子システム
１１００ 半導体装置
１１００Ｆ、１１００Ｓ 第１、第２構造物
１１０１ 入出力パッド
１１１０ ロウデコーダ
１１２０ ページバッファ
１１３０ ロジック回路
１２００、２００２ メモリコントローラ
１２１０ プロセッサ
１２２１ ＮＡＮＤインターフェース
１２２０ ＮＡＮＤコントローラ
１２３０ ホストインターフェース
２００１ メイン基板
２００３ 半導体パッケージ
２００３ａ、２００３ｂ 第１、第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板ボディ部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２２１０ 内部配線
２３００ 接着層
２４００ 連結構造物
２５００ モールディング層
２８００ 導電性バンプ
ＡＣ 活性領域
ＡＤＤＲ アドレス
ＢＬ、ＢＬ１～ＢＬｍ ビットライン
ＢＬＢＡ ビットラインボンディング領域
ＢＬＫ１～ＢＬＫｎ メモリセルブロック
Ｃ＿ＡＤＤＲ カラムアドレス
ＣＥＬＬ セル領域
ＣＭＤ コマンド
ＣＮＴ セルコンタクトプラグ
ＣＨＳ チャネル構造物
ＣＯＮ 連結領域
ＣＳ セルアレイ構造物
ＣＳＬ 共通ソースライン
ＣＳＴＲ、ＭＳ メモリセルストリング
ＣＴＲＬ、ＰＣＴＬ 制御信号
ＤＡＴＡ データ
ＤＬｓ データライン
ＧＳ１、ＧＳ２ 第１、第２ゲートスタック
ＧＳＬ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＨＳ、ＨＳａ 下部拡張空間
ＨＳ１、ＨＳ２ 第１、第２下部拡張空間
ＨＳｂ 中間拡張空間
ＬＬ１、ＬＬ２ 第１、第２接地選択ライン
ＬＴ１、ＬＴ２ 接地選択トランジスタ
ＭＣ１～ＭＣｎ、ＭＣＴ メモリセルトランジスタ
ＭＣＡ メモリセルアレイ
ＭＣｎ－１ メモリセルトランジスタ
ＭＣＲ メモリセル領域
ＭＳ メモリセルストリング
ＰＡ 外部パッドボンディング領域
ＰＡＤ パッド部
ＰＥＲＩ 周辺回路領域
ＰＳ 周辺回路構造物
Ｒ＿ＡＤＤＲ ロウアドレス
ＳＬ１～ＳＬ４ 第１～第４延長線
ＳＳＬ ストリング選択ライン
ＳＳＬＣ ストリング選択ラインカット領域
ＳＳＬＩ ストリング分離絶縁層
ＳＳＴ、ＵＴ１、ＵＴ２ ストリング選択トランジスタ
ＵＬ１、ＵＬ２ 第１、第２ストリング選択ライン
ＷＬ、ＷＬ１～ＷＬｎ－１、ＷＬｎ ワードライン
ＷＬＢＡ ワードラインボンディング領域
ＷＬＨ ゲートスタック分離開口部

Claims (20)

  1. 基板上で垂直方向に互いに離隔される複数のゲート電極と、
    各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、
    前記複数のチャネル構造物上に配置され、前記複数のチャネル構造物に連結されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、を備え、
    前記複数の上部ビットラインは、第１水平方向に互いに離隔されて前記第１水平方向に直交する第２水平方向に互いに平行に延長され、
    前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に下部拡張空間を限定することを特徴とする半導体装置。
  2. 前記複数のチャネル構造物と前記複数のビットラインとの間に配置され、前記複数の下部ビットラインに連結される複数の下部ビットラインコンタクト、及び前記複数の上部ビットラインに連結される複数の上部ビットラインコンタクトを含む複数のビットラインコンタクトを更に含み、
    前記複数の上部ビットラインコンタクトの各々は、前記下部拡張空間を介して前記チャネル構造物と前記上部ビットラインとを連結することを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の下部ビットラインの前記第１下部セグメント及び前記第２下部セグメントは、前記第１水平方向に第１ピッチを有して配列され、
    前記複数の上部ビットラインは、前記第１水平方向に第２ピッチを有して配列され、
    前記第１水平方向への前記下部拡張空間の幅である拡張幅は、前記第１ピッチよりも大きく、前記第１ピッチの２倍よりも小さいことを特徴とする請求項１に記載の半導体装置。
  4. 前記下部拡張空間を限定する前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部と前記第１下部セグメントとの屈折部分は、前記拡張幅よりも大きい第１間隔ほど前記第２水平方向に離隔されることを特徴とする請求項３に記載の半導体装置。
  5. 前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインのうちの１本の下部ビットラインの前記第１下部セグメントと前記第１下部ベンディング部との屈折部分、及び前記第２下部セグメントと前記第１下部ベンディング部との屈折部分は、前記第２水平方向に第２間隔ほど離隔され、
    前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインのうちの１本の下部ビットラインの前記第２下部セグメントと前記第１下部ベンディング部との屈折部分、及び他の１本の前記下部ビットラインの前記第１下部セグメントと前記第１下部ベンディング部との屈折部分は、前記第２水平方向に前記第２間隔よりも大きい第３間隔ほど離隔されることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２間隔と前記第３間隔との和は、前記第１間隔であることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１ピッチ及び前記第２ピッチは、同一な値を有することを特徴とする請求項３に記載の半導体装置。
  8. 前記複数の上部ビットラインのうちの互いに隣接する第１上部ビットライン及び第２上部ビットラインは、前記第１水平方向に前記第１ピッチの間隔を有して前記第２水平方向に延長される第１延長線上及び第２延長線上に沿って延長され、
    前記複数の下部ビットラインのうちの１本の下部ビットラインの前記第１下部セグメントは前記第１延長線上に沿って延長され、前記第２下部セグメントは前記第２延長線上に沿って延長され、前記第１下部ベンディング部は前記第１延長線上から前記第２延長線上まで延長されることを特徴とする請求項７に記載の半導体装置。
  9. 前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部は、平行であることを特徴とする請求項１に記載の半導体装置。
  10. 前記第１下部ベンディング部は、前記第２水平方向に対して２０°～７０°の傾斜角を有することを特徴とする請求項９に記載の半導体装置。
  11. 前記複数の上部ビットライン及び前記複数の下部ビットラインは、前記複数の上部ビットラインのうちの一部と前記複数の下部ビットラインのうちの一部とが１つのセットを成して前記第１水平方向に沿って反復され、
    前記１つのセットを成す前記下部ビットラインの本数は、前記上部ビットラインの本数よりも少ないことを特徴とする請求項９に記載の半導体装置。
  12. 基板上で垂直方向に互いに離隔される複数のゲート電極と、
    各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、
    前記複数のゲート電極を貫通して第１水平方向に沿って延長される一対のゲートスタック分離開口部と、
    前記一対のゲートスタック分離開口部間で、前記複数のゲート電極のうちの最上部の少なくとも１つのゲート電極を貫通して前記第１水平方向に延長されるストリング選択カット領域と、
    前記複数のチャネル構造物上に配置されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、
    前記複数のチャネル構造物と前記複数のビットラインとの間に配置され、前記複数の下部ビットラインに連結される複数の下部ビットラインコンタクト、及び前記複数の上部ビットラインに連結される複数の上部ビットラインコンタクトを含む複数のビットラインコンタクトと、を備え、
    前記複数の上部ビットラインは、前記第１水平方向に直交する第２水平方向に互いに平行に延長され、
    前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に第１下部拡張空間を限定し、
    前記複数の上部ビットラインコンタクトのうちの少なくとも一部は、前記第１下部拡張空間を介して前記複数のチャネル構造物のうちの少なくとも一部と前記複数の上部ビットラインのうちの少なくとも一部とを連結することを特徴とする半導体装置。
  13. 前記一対のゲートスタック分離開口部のうちの１つのゲートスタック分離開口部及び前記ストリング選択カット領域において、前記第１水平方向に第１ピッチの間隔を有して配列されて前記第２水平方向に延長される複数の延長線に沿って前記複数の上部ビットラインが延長され、
    前記複数の下部ビットラインの各々は、前記一対のゲートスタック分離開口部のうちの１つのゲートスタック分離開口部と前記ストリング選択カット領域との間の両端で、前記複数の延長線のうちの互いに隣接する異なる延長線上に位置することを特徴とする請求項１２に記載の半導体装置。
  14. 前記複数の下部ビットラインの前記第１下部セグメント及び前記第２下部セグメントは、前記第１水平方向に前記第１ピッチを有して配列され、
    前記複数の上部ビットラインは、前記第１水平方向に前記第１ピッチと同一な第２ピッチを有して配列されることを特徴とする請求項１２に記載の半導体装置。
  15. 前記複数の下部ビットラインの前記第１下部セグメント及び前記第２下部セグメントは、前記第１水平方向に第１幅を有し、
    前記複数の上部ビットラインは、前記第１水平方向に第２幅を有し、
    前記第１水平方向への前記下部拡張空間の幅である拡張幅は、前記第１ピッチと前記第１幅との和であることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第２幅は、前記第１幅と同じであるか又はそれよりも大きいことを特徴とする請求項１５に記載の半導体装置。
  17. 前記複数の上部ビットラインコンタクトの各々の水平幅は、前記拡張幅よりも小さいことを特徴とする請求項１５に記載の半導体装置。
  18. 前記複数の下部ビットラインの各々は、前記第２下部セグメントと前記第１下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第２下部ベンディング部を更に含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインのうちの１本の下部ビットラインの前記第１下部ベンディング部と前記第２下部ベンディング部との間に第２下部拡張空間を限定し、
    前記複数の上部ビットラインコンタクトのうちの少なくとも他の一部は、前記第２下部拡張空間を介して前記複数のチャネル構造物のうちの他の一部と前記複数の上部ビットラインのうちの他の一部とを連結することを特徴とする請求項１２に記載の半導体装置。
  19. 前記複数のビットラインは、前記複数の下部ビットラインと前記複数の上部ビットラインとの間の垂直レベルに位置する複数の中間ビットラインを更に含み、
    前記複数のビットラインコンタクトは、前記複数の中間ビットラインに連結される複数の中間ビットラインコンタクトを更に含み、
    前記複数の中間ビットラインの各々は、前記第２水平方向に延長される第１中間セグメントと、前記第１中間セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２中間セグメントと、前記第１中間セグメントと前記第２中間セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１中間ベンディング部と、を含み、前記複数の中間ビットラインのうちの互いに隣接する２本の中間ビットラインの各々の前記第１中間ベンディング部間に中間拡張空間を限定し、
    前記複数の上部ビットラインコンタクトは、前記中間拡張空間に配置されることを特徴とする請求項１８に記載の半導体装置。
  20. メイン基板と、
    前記メイン基板上の半導体装置と、
    前記メイン基板上で前記半導体装置に電気的に連結されるコントローラと、を備え、
    前記半導体装置は、
    基板上で垂直方向に互いに離隔される複数のゲート電極と、
    各々が前記複数のゲート電極を貫通して前記垂直方向に延長される複数のチャネル構造物と、
    前記複数のチャネル構造物上に配置され、前記複数のチャネル構造物に連結されて互いに異なる垂直レベルに位置する複数の下部ビットライン及び複数の上部ビットラインを含んで少なくとも２層を成す複数のビットラインと、
    前記複数のゲート電極及び前記複数のビットラインに電気的に連結される周辺回路と、
    前記周辺回路に電気的に連結される入出力パッドと、を含み、
    前記複数の上部ビットラインは、第１水平方向に互いに離隔されて前記第１水平方向に直交する第２水平方向に互いに平行に延長され、
    前記複数の下部ビットラインの各々は、前記第２水平方向に延長される第１下部セグメントと、前記第１下部セグメントから前記第１水平方向に離隔されて前記第２水平方向に延長される第２下部セグメントと、前記第１下部セグメントと前記第２下部セグメントとを連結して前記第２水平方向に対して勾配を有して延長される第１下部ベンディング部と、を含み、前記複数の下部ビットラインのうちの互いに隣接する２本の下部ビットラインの各々の前記第１下部ベンディング部間に下部拡張空間を限定することを特徴とする電子システム。

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