TW202416801A - 半導體裝置 - Google Patents

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Abstract

提供一種半導體裝置。半導體裝置包括：基板，包括記憶體胞元區及連接區；多個閘極電極，位於記憶體胞元區中且佈置成在垂直方向上彼此隔開，閘極電極包括接地選擇線及多條字元線；一對閘極堆疊分離絕緣層，穿過閘極電極且在記憶體胞元區及連接區中在第一水平方向上延伸；以及接墊結構，包括多個接墊層，所述多個接墊層位於連接區中，連接至閘極電極中的相應閘極電極，在第一水平方向上及第二水平方向上以階梯形狀佈置，接地選擇線包括各自在第二水平方向上與接墊層的邊緣隔開的多個接地選擇線切割區。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案是基於在2022年6月24日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0077813號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於半導體裝置以及包括所述半導體裝置的電子系統，且更具體而言是有關於包括垂直通道的半導體裝置以及包括所述半導體裝置的電子系統。
在需要儲存資料的電子系統中，需要用於儲存大量資料的半導體裝置。因此，正在研究增加半導體裝置的資料儲存容量的方法。舉例而言，已經提出三維（three-dimensional，3D）快閃記憶體半導體裝置作為增加半導體裝置的資料儲存容量的方法，所述3D快閃記憶體半導體裝置各自包括以三維方式佈置的記憶體胞元而並非以二維方式佈置的記憶體胞元。
本發明概念提供可防止或減少在形成接墊結構的製程中出現橋接缺陷（bridge defect）的半導體裝置。
本發明概念提供包括半導體裝置的電子系統。
根據本發明概念的態樣，提供一種半導體裝置，所述半導體裝置包括：基板，包括記憶體胞元區及連接區；多個閘極電極，位於所述基板的所述記憶體胞元區中，且佈置成在垂直於所述基板的頂表面的垂直方向上彼此隔開，所述多個閘極電極包括至少一條接地選擇線（ground selection line）及佈置於較所述至少一條接地選擇線高的垂直水平高度處的多條字元線；一對閘極堆疊分離絕緣層（gate stack separation insulation layer），穿過所述多個閘極電極且在所述基板的所述記憶體胞元區及所述連接區中在第一水平方向上延伸；以及接墊結構，包括多個接墊層，所述多個接墊層位於所述基板的所述連接區中，連接至所述多個閘極電極中的相應閘極電極，在所述第一水平方向上以階梯形狀佈置，且在垂直於所述第一水平方向的第二水平方向上以階梯形狀佈置，所述至少一條接地選擇線包括多個接地選擇線切割區（ground selection line cut region），且所述多個接地選擇線切割區中的每一者被佈置成在所述第二水平方向上與所述多個接墊層的邊緣隔開。
根據本發明概念的態樣，提供一種半導體裝置，所述半導體裝置包括：基板，包括記憶體胞元區及連接區；多個閘極電極，位於所述基板的所述記憶體胞元區中，且佈置成在垂直於所述基板的頂表面的垂直方向上彼此隔開，所述多個閘極電極包括至少一條接地選擇線及佈置於較所述至少一條接地選擇線高的垂直水平高度處的多條字元線，且所述至少一條接地選擇線包括多個接地選擇線切割區；一對閘極堆疊分離絕緣層，穿過所述多個閘極電極且在所述基板的所述記憶體胞元區及所述連接區中在第一水平方向延伸；多個通道結構，佈置於所述基板的所述記憶體胞元區中，以穿過所述多個閘極電極且在所述垂直方向上延伸；接墊結構，包括多個接墊層，所述多個接墊層位於所述基板的所述連接區中且連接至所述多個閘極電極中的相應閘極電極，所述接墊結構包括第一接墊群組、第二接墊群組以及第三接墊群組，所述第一接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第一接墊層，所述第二接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第二接墊層，所述第三接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第三接墊層；多個接地選擇線絕緣層，分別對所述至少一條接地選擇線的所述多個接地選擇線切割區進行填充；以及多個虛設堆疊開口部分，位於所述一對閘極堆疊分離絕緣層之間，以穿過所述多個閘極電極且在所述第一水平方向上延伸，且所述多個接地選擇線絕緣層中的每一者與所述第二接墊群組垂直地交疊，而不與所述第一接墊群組垂直地交疊。
根據本發明概念的態樣，提供一種電子系統，所述電子系統包括主基板、位於所述主基板上的半導體裝置以及電性連接至所述主基板上的所述半導體裝置的控制器，所述半導體裝置包括：基板，包括記憶體胞元區及連接區；多個閘極電極，位於所述基板的所述記憶體胞元區中且佈置成在垂直於所述基板的頂表面的垂直方向上彼此隔開，所述多個閘極電極包括至少一條接地選擇線及佈置於較所述至少一條接地選擇線高的垂直水平高度處的多條字元線；一對閘極堆疊分離絕緣層，穿過所述多個閘極電極且在所述基板的所述記憶體胞元區及所述連接區中在第一水平方向延伸；以及接墊結構，包括多個接墊層，所述多個接墊層位於所述基板的所述連接區中，連接至所述多個閘極電極中的相應閘極電極，在所述第一水平方向上以階梯形狀佈置，且在垂直於所述第一水平方向的第二水平方向上以階梯形狀佈置，所述至少一條接地選擇線包括多個接地選擇線切割區，且所述多個接地選擇線切割區中的每一者被佈置成在所述第二水平方向上與所述多個接墊層的邊緣隔開。
在下文中，將參照附圖詳細闡述實例性實施例。
圖1是示出根據一些實例性實施例的半導體裝置10的方塊圖。
參照圖1，半導體裝置10可包括記憶體胞元陣列20及周邊電路30。記憶體胞元陣列20可包括多個記憶體胞元區塊BLK1、BLK2、...及BLKn。所述多個記憶體胞元區塊BLK1、BLK2、...及BLKn中的每一者可包括多個記憶體胞元。記憶體胞元區塊BLK1、BLK2、...及BLKn可經由位元線BL、字元線WL、串選擇線SSL及接地選擇線GSL連接至周邊電路30。
周邊電路30可包括列解碼器32、頁面緩衝器34、資料輸入/輸出（input/output，I/O）電路36及控制邏輯38。儘管未示出，然而周邊電路30可更包括I/O介面、行邏輯、電壓產生器、預解碼器、溫度感測器、命令解碼器、位址解碼器及/或放大電路。
記憶體胞元陣列20可經由位元線BL連接至頁面緩衝器34，且可經由字元線WL、串選擇線SSL及接地選擇線GSL連接至列解碼器32。在記憶體胞元陣列20中，所述多個記憶體胞元區塊BLK1、BLK2、...及BLKn中所包括的多個記憶體胞元中的每一者可為快閃記憶體胞元。記憶體胞元陣列20可包括三維（3D）記憶體胞元陣列。3D記憶體胞元陣列可包括多個反及（NAND）串，且NAND串中的每一者可包括多個記憶體胞元，所述多個記憶體胞元連接至在垂直方向上堆疊於基板上的多條字元線WL。
周邊電路30可自半導體裝置10的外部接收位址ADDR、命令CMD及控制訊號CTRL，且可向/自半導體裝置10外部的裝置傳輸/接收資料DATA。
因應於來自外部的位址ADDR，列解碼器32可自所述多個記憶體胞元區塊BLK1、BLK2、...及BLKn之中選擇至少一個記憶體胞元區塊，且可選擇所選擇的記憶體胞元區塊的字元線WL、串選擇線SSL及接地選擇線GSL。列解碼器32可將用於實行記憶操作的電壓傳輸至所選擇的記憶體胞元區塊的字元線WL。
頁面緩衝器34可經由位元線BL連接至記憶體胞元陣列20。頁面緩衝器34在程式操作中可作為寫入驅動器來操作，以將基於待儲存於記憶體胞元陣列20中的資料DATA的電壓施加至位元線BL，且頁面緩衝器34在讀取操作中可作為感測放大器來操作，以感測儲存於記憶體胞元陣列20中的資料DATA。頁面緩衝器34可基於由控制邏輯38提供的控制訊號PCTL進行操作。
資料I/O電路36可經由資料線DL連接至頁面緩衝器34。資料I/O電路36可在程式操作中自記憶體控制器接收資料DATA，且基於由控制邏輯38提供的行位址C_ADDR向頁面緩衝器34提供程式資料DATA。資料I/O電路36可在讀取操作中基於由控制邏輯38提供的行位址C_ADDR，向記憶體控制器提供儲存於頁面緩衝器34中的資料DATA。
資料I/O電路36可將輸入的位址或命令傳輸至控制邏輯38或列解碼器32。周邊電路30可更包括例如靜電放電（electrostatic discharge，ESD）電路及上拉/下拉驅動器（pull-up/pull-down driver）（其並未示出）。
控制邏輯38可自記憶體控制器接收命令CMD及控制訊號CTRL。控制邏輯38可向列解碼器32提供列位址R_ADDR，且向資料I/O電路36提供行位址C_ADDR。控制邏輯38可因應於控制訊號CTRL產生在半導體裝置10中使用的各種內部控制訊號。舉例而言，在實行例如程式操作及抹除操作等記憶操作中，控制邏輯38可調節被提供至字元線WL及位元線BL的電壓位準。
圖2是根據一些實例性實施例的半導體裝置10的記憶體胞元陣列MCA的等效電路圖。
參照圖2，記憶體胞元陣列MCA可包括多個記憶體胞元串MS。記憶體胞元陣列MCA可包括多條位元線（BL）BL1、BL2、…及BLm、多條字元線（WL）WL1、WL2、…、WLn-1及WLn、至少一條串選擇線SSL、至少一條接地選擇線GSL以及共用源極線CSL。多個記憶體胞元串MS可佈置於所述多條位元線（BL）BL1、BL2、…及BLm與共用源極線CSL之間。在圖2中，示出其中所述多個記憶體胞元串MS中的每一者包括兩條串選擇線SSL的一些實例性實施例，但本發明概念不限於此。舉例而言，所述多個記憶體胞元串MS中的每一者可包括一條串選擇線SSL。
所述多個記憶體胞元串MS中的每一者可包括串選擇電晶體SST、接地選擇電晶體GST及多個記憶體胞元電晶體MC1、MC2、…、MCn-1及MCn。串選擇電晶體SST的汲極區可連接至所述多條位元線（BL）BL1、BL2、…及BLm，且接地選擇電晶體GST的源極區可連接至共用源極線CSL。共用源極線CSL可為共同連接至多個接地選擇電晶體GST中的每一者的源極區的區。
串選擇電晶體SST可連接至串選擇線SSL，且接地選擇電晶體GST可連接至接地選擇線GSL。所述多個記憶體胞元電晶體MC1、MC2、…、MCn-1及MCn可分別連接至所述多條字元線（WL）WL1、WL2、…、WLn-1及WLn。
圖3至圖11是用於闡述根據一些實例性實施例的半導體裝置100的圖。詳細而言，圖3是示出根據一些實例性實施例的半導體裝置100的代表性配置的立體圖，且圖4是示出圖3所示半導體裝置100的平面圖。圖5是沿著圖4的線A-A'截取的剖視圖，圖6是沿著圖4的線B-B'截取的剖視圖，圖7是沿著圖4的線C-C'截取的剖視圖，圖8是沿著圖4的線D-D'截取的剖視圖，且圖9是沿著圖4的線E-E'截取的剖視圖。圖10是相對於圖5的第一垂直水平高度LV1的平面圖，且圖11是圖5的區CX1的放大圖。
參照圖3至圖11，半導體裝置100可包括在垂直方向Z上彼此交疊的胞元陣列結構CS與周邊電路結構PS。胞元陣列結構CS可包括上面參照圖1闡述的記憶體胞元陣列20，且周邊電路結構PS可包括上面參照圖1闡述的外圍電路30。
胞元陣列結構CS可包括多個記憶體胞元區塊BLK1、BLK2、...及BLKn。所述多個記憶體胞元區塊BLK1、BLK2、...及BLKn中的每一者可包括以三維方式佈置的多個記憶體胞元。
周邊電路結構PS可包括設置於基板50上的周邊電路電晶體60TR及周邊電路配線結構70。基板50可包括以一維方式佈置的記憶體胞元區MCR及連接區CON。可由基板50中的裝置隔離層52界定主動區AC，且可在主動區AC中形成多個周邊電路電晶體60TR。所述多個周邊電路電晶體60TR可各自包括周邊電路閘極60G及在周邊電路閘極60G的兩側處位於基板50的一部分處的源極/汲極區62。
基板50可包含半導體材料，且例如可包含IV族半導體、III-V族化合物半導體及/或II-VI族半導體。舉例而言，IV族半導體可包括矽（Si）、鍺（Ge）及/或矽-鍺（SiGe）。基板50可作為塊體晶圓或磊晶層提供。在一些實例性實施例中，基板50可包括絕緣體上矽（silicon-on-insulator，SOI）基板或絕緣體上鍺（germanium-on-insulator，GOI）基板。
周邊電路配線結構70可包括多個周邊電路接觸件72以及多個周邊電路配線層74。在基板50上可設置有覆蓋周邊電路電晶體60TR及周邊電路配線結構70的層間絕緣層80。多個周邊電路配線層74可具有包括佈置於不同垂直水平高度處的多個金屬層的多層式結構。
在層間絕緣層80上可設置有共用源極板110。在一些實例性實施例中，共用源極板110可充當向形成於胞元陣列結構CS中的垂直記憶體胞元供應電流的源極區。共用源極板110可設置於基板50的記憶體胞元區MCR及連接區CON中。
在一些實例性實施例中，共用源極板110可包含以下材料中的至少一者：Si、Ge、SiGe、砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化鋁鎵（AlGaAs）或其化合物。此外，共用源極板110可包含摻雜有n型雜質的半導體。此外，共用源極板110可具有包括選自單晶結構、非晶結構及複晶結構之中的至少一種結構的晶體結構。在一些實例性實施例中，共用源極板110可包含摻雜有n型雜質的複晶矽。
在共用源極板110上在垂直方向Z上可交替佈置有多個閘極電極130與多個模製絕緣層135。所述多個閘極結構130可被佈置成在垂直方向Z上彼此隔開。
在一些實例性實施例中，所述多個閘極電極130可與構成記憶體胞元串MS（參見圖2）的至少一條接地選擇線GSL、多條字元線（WL）WL1、WL2、...、WLn-1及WLn以及至少一條串選擇線SSL對應。舉例而言，最下部的閘極電極130可充當（且可被稱為）接地選擇線GSL，最上部的三個閘極電極130可充當串選擇線SSL，且另一閘極電極130可充當字元線WL。因此，可提供包括接地選擇電晶體GST、串選擇電晶體SST及位於其間的記憶體胞元電晶體MC1、MC2、...、MCn-1及MCn的記憶體胞元串MS。此處，充當接地選擇線GSL的最下部的閘極電極130可被稱為第一閘極電極131，充當串選擇線SSL的最上部的所述三個閘極電極130可被稱為第二閘極電極132，且充當字元線WL的另一閘極電極130可被稱為第三閘極電極133。
在一些實例性實施例中，位於第一閘極電極131（上文所標記的，充當接地選擇線GSL的最下部的閘極電極130）與第三閘極電極133（即，閘極電極130之中充當字元線WL的直接設置於最下部的閘極電極130上的閘極電極130）之間的模製絕緣層135可具有大於另一模製絕緣層135的垂直方向厚度。
在一些實例性實施例中，最下部的兩個閘極電極130可充當接地選擇線GSL，且兩個第一閘極電極131可被佈置成在垂直方向上彼此隔開。在此種情況下，位於上部的第一閘極電極131與最下部的第三閘極電極133之間的模製絕緣層135可具有大於另一模製絕緣層135的垂直方向厚度。
在一些實例性實施例中，閘極電極130中的至少一者可充當虛設字元線。舉例而言，充當接地選擇線GSL的至少一個第一閘極電極131與共用源極板110之間可設置有至少一個附加閘極電極130，充當接地選擇線GSL的至少一個第一閘極電極131與充當字元線WL的最下部的第三閘極電極133之間可設置有至少一個附加閘極電極130，或者充當字元線WL的最上部的第三閘極電極133與充當串選擇線SSL的最下部的第二閘極電極132之間可設置有至少一個附加閘極電極130。
如圖11所示，閘極電極130可包括掩埋導電層130A及環繞掩埋導電層130A的頂表面、底表面及側表面的導電障壁層130B。舉例而言，掩埋導電層130A可包含例如鎢、鎳或鉭等金屬、例如矽化鎢、矽化鎳、矽化鈷或矽化鉭等金屬矽化物、經摻雜複晶矽或其組合。在一些實例性實施例中，導電障壁層130B可包含氮化鈦、氮化鉭、氮化鎢或其組合。在一些實例性實施例中，在導電障壁層130B與模製絕緣層135之間可進一步設置有介電襯墊（未示出），且介電襯墊可包含高介電常數介電材料（例如氧化鋁）。
多個通道結構140在記憶體胞元區MCR中可穿過多個閘極電極130及多個模製絕緣層135且可自共用源極板110的頂表面在垂直方向（Z方向）上延伸。所述多個通道結構140可被佈置成在第一水平方向X、第二水平方向Y及第三水平方向（例如，對角線方向，或者不平行於第一水平方向X或第二水平方向Y中的任一者的方向）上彼此隔開一定間隔。所述多個通道結構140可以鋸齒形狀或交錯形狀佈置。
所述多個通道結構140中的每一者可在記憶體胞元區MCR中設置於通道孔140H中。所述多個通道結構140中的每一者可包括閘極絕緣層142、通道層144、掩埋絕緣層146及導電插塞148。閘極絕緣層142與通道層144可依序佈置於通道孔140H的側壁上。舉例而言，閘極絕緣層142可共形地設置於通道孔140H的側壁上，且通道層144可共形地設置於通道孔140H的側壁及底部部分上。通道層144可被設置成在通道孔140H的底部部分處接觸共用源極板110的上表面。對通道孔140H的剩餘空間進行填充的掩埋絕緣層146可設置於通道層144上。接觸通道層144且塞住通道孔140H的入口的導電插塞148可設置於通道孔140H的上部部分處。在一些實例性實施例中，可省略掩埋絕緣層146，且通道層144可被形成為填充通道孔140H的剩餘部分的柱狀形狀。
如圖11所示，閘極絕緣層142可具有包括在通道層144的外側壁上依序佈置的穿隧介電層142A、電荷儲存層142B及阻擋介電層142C的結構。各自構成閘極絕緣層142的穿隧介電層142A、電荷儲存層142B及阻擋介電層142C的相對厚度不限於圖11的例示厚度，而是可進行各種修改。
穿隧介電層142A可包含氧化矽、氧化鉿、氧化鋁、氧化鋯及/或氧化鉭。電荷儲存層142B可為用於儲存自通道層144穿過穿隧介電層142A的電子的區，且可包含氮化矽、氮化硼、氮化矽硼及/或經雜質摻雜的複晶矽。阻擋介電層142C可包含氧化矽、氮化矽及/或介電常數大於氧化矽的金屬氧化物。金屬氧化物可包括例如氧化鉿、氧化鋁、氧化鋯、氧化鉭或其組合。
位元線BL可彼此隔開，且可在第二水平方向Y上延伸，且此外，可藉由位元線接觸件BLC電性連接至通道結構140。
如圖4所示，多個閘極堆疊分離開口部分WLH可在共用源極板110上在平行於共用源極板110的頂表面的第一水平方向X上延伸。設置於一對閘極堆疊分離開口部分WLH之間的多個閘極電極130可構成一個區塊。舉例而言，圖4中示出第一區塊BLK1及第二區塊BLK2。
在共用源極板110上可設置有對閘極堆疊分離開口部分WLH的內部進行填充的閘極堆疊分離絕緣層WLI。閘極堆疊分離絕緣層WLI可包含氧化矽、氮化矽、SiON、SiOCN、SiCN或其組合。
如圖4及圖5所示，在平面圖中，多個閘極電極130可在記憶體胞元區MCR中的一個區塊中被虛設堆疊分離開口部分DLH劃分成兩個部分。舉例而言，虛設堆疊分離開口部分DLH可將對應於第一區塊BLK1的多個閘極電極130在第二水平方向Y上劃分成兩個部分，且虛設堆疊分離開口部分DLH中可設置有虛設堆疊分離絕緣層DLI。虛設堆疊分離絕緣層DLI可在垂直方向Z上延伸過所述多個閘極電極130的總高度，且在平面圖中可在一對閘極堆疊分離開口部分WLH之間在第一水平方向X上延伸。
一個區塊中的最上部的三個第二閘極電極132在平面圖中可被串分離開口部分SSLH劃分成六個部分。舉例而言，兩個串分離開口部分SSLH可設置於一個閘極堆疊分離開口部分WLH與相鄰於閘極堆疊分離開口部分WLH的虛設堆疊分離開口部分DLH之間，且串分離開口部分SSLH中可設置有串分離絕緣層SSLI。以此種方式，第二閘極電極132在一個區塊中可包括在第二水平方向Y上依序佈置的第一串選擇線段SS1至第六串選擇線段SS6。第一串選擇線段SS1至第六串選擇線段SS6可藉由串分離絕緣層SSLI彼此電性絕緣，且可構成上面參照圖2闡述的串選擇線SSL。在圖4中，示出其中一個區塊包括六個串選擇線段的一些實例性實施例，但在一些實例性實施例中，一個區塊可包括兩個、三個、四個或八個串選擇線段，且在垂直方向Z上佈置的第二閘極電極132的數目可基於串選擇線段的數目而適當地改變。
所述多個閘極電極130在連接區CON中可構成接墊部分PAD。在連接區CON中，所述多個閘極電極130可延伸成具有當所述多個閘極電極130遠離共用源極板110的頂表面時在第一水平方向X或第二水平方向Y上逐漸減小的長度。接墊部分PAD可表示閘極電極130的以階梯形狀佈置的部分。接墊部分PAD在第一水平方向X與第二水平方向Y二者上均可具有階梯形狀。構成接墊部分PAD的所述多個閘極電極130上可設置有覆蓋絕緣層136。
在一些實例性實施例中，接墊部分PAD在一個區塊中可包括在第二水平方向Y上依序佈置的第一接墊群組PG1、第二接墊群組PG2及第三接墊群組PG3。舉例而言，第一接墊群組PG1可包括在第一水平方向X上以階梯形狀佈置的多個第一接墊層151，第二接墊群組PG2可包括在第一水平方向X上以階梯形狀佈置的多個第二接墊層152，且第三接墊群組PG3可包括在第一水平方向X上以階梯形狀佈置的多個第三接墊層153。
第一接墊群組PG1中所包括的一個第一接墊層151、第二接墊群組PG2中所包括的一個第二接墊層152及第三接墊群組PG3中所包括的一個第三接墊層153可在第二水平方向Y上依序佈置，且可在第二水平方向Y上形成階梯形狀。舉例而言，一個第二接墊層152的頂表面可處於較一個第一接墊層151的頂表面低的垂直水平高度處，且一個第三接墊層153的頂表面可處於較一個第二接墊層152的頂表面低的垂直水平高度處。
如圖7所示，所述多個閘極電極130中的每一者可具有第一厚度T11，且所述多個第一接墊層151、所述多個第二接墊層152及所述多個第三接墊層153中的每一者可具有第二厚度T12，所述第二厚度T12在垂直方向Z上大於第一厚度T11。舉例而言，所述多個第一接墊層151、所述多個第二接墊層152、及所述多個第三接墊層153中的每一者可包括佈置於較與其連接的所述多個閘極電極130中的每一者的頂表面高的水平高度處的頂表面，且可被稱為隆起接墊（raised pad）。
所述多個閘極電極130在連接區CON中可包括在第一水平方向X上延伸的多個虛設堆疊開口部分DSH。所述多個虛設堆疊開口部分DSH可佈置於在第一水平方向X上延伸的直線上，且所述多個閘極電極130中的每一者的連接部分HCR可在兩個相鄰的虛設堆疊開口部分DSH之間界定。舉例而言，連接部分HCR可表示所述多個閘極電極130中的每一者的設置於在第一水平方向X上彼此相鄰的兩個虛設堆疊開口部分DSH之間的一部分。所述多個虛設堆疊開口部分DSH中可設置有虛設堆疊絕緣層DSI。虛設堆疊絕緣層DSI可穿過所述多個閘極電極130及覆蓋絕緣層136，且可在垂直方向Z上延伸。
如圖4所示，所述多個虛設堆疊開口部分DSH可包括設置於第一接墊群組PG1與第二接墊群組PG2之間的多個第一虛設堆疊開口部分DSH1及與第二接墊群組PG2垂直地交疊的多個第二虛設堆疊開口部分DSH2。舉例而言，在平面圖中，所述多個第一虛設堆疊開口部分DSH1可在第一水平方向X上佈置於第一接墊群組PG1與第二接墊群組PG2之間的邊界處，且所述多個第一虛設堆疊開口部分DSH1中的每一者可在第一水平方向X上延伸一定長度。所述多個第二虛設堆疊開口部分DSH2可在第一水平方向X上佈置於與第二接墊群組PG2垂直地交疊的位置處，且所述多個第二虛設堆疊開口部分DSH2中的每一者可在第一水平方向X上延伸一定長度。
如圖10所示，所述多個第一虛設堆疊開口部分DSH1及所述多個第二虛設堆疊開口部分DSH2可穿過第一閘極電極131（即，構成接地選擇線GSL的最下部的閘極電極130）。所述多個第二虛設堆疊開口部分DSH2中的兩個相鄰第二虛設堆疊開口部分DSH2之間可設置有多個接地選擇線切割區CR中的每一者。所述多個接地選擇線切割區CR可為藉由移除第一閘極電極131的設置於所述多個第二虛設堆疊開口部分DSH2中的兩個相鄰第二虛設堆疊開口部分DSH2之間的一部分而形成的區。
如圖10所示，所述多個接地選擇線切割區CR可設置於兩個相鄰第二虛設堆疊開口部分DSH2之間，且虛設堆疊分離開口部分DLH在記憶體胞元區MCR中可穿過第一閘極電極131（即，構成接地選擇線GSL的最下部的閘極電極130）且可在第一水平方向X上延伸。因此，第一閘極電極131（即，構成接地選擇線GSL的最下部的閘極電極130）在一個區塊中可被劃分成在側向方向上彼此隔開佈置的兩個第一閘極電極。在側向方向上彼此隔開佈置的所述兩個第一閘極電極可被稱為第一接地選擇線GSLa及第二接地選擇線GSLb。一個區塊可包括在側向方向上彼此間隔開的第一接地選擇線GSLa與第二接地選擇線GSLb，且可被配置成使得第一接地選擇線GSLa及第二接地選擇線GSLb中的每一者獨立地操作，且因此可防止或減少半導體裝置100在讀取操作中的效能降低。
在一些實例性實施例中，如圖10所示，第一區塊BLK1的第一接地選擇線GSLa及第二接地選擇線GSLb中的每一者的形狀可相對於第二區塊BLK2的第一接地選擇線GSLa及第二接地選擇線GSLb中的每一者的形狀具有對稱結構。舉例而言，第一區塊BLK1的第一接地選擇線GSLa及第二接地選擇線GSLb的形狀以及第二區塊BLK2的第一接地選擇線GSLa及第二接地選擇線GSLb的形狀可基於第一區塊BLK1與第二區塊BLK2之間的邊界呈鏡像。
所述多個接地選擇線切割區CR中的每一者中可設置有接地選擇線絕緣層135CR。在一些實例性實施例中，接地選擇線絕緣層135CR可包含與模製絕緣層135中所包含的材料相同的材料。在一些實例性實施例中，接地選擇線絕緣層135CR可包含不同於模製絕緣層135中所包含的材料的材料。在一些實例性實施例中，接地選擇線絕緣層135CR可藉由將具有良好階梯覆蓋（good step coverage）的絕緣材料填充至所述多個接地選擇線切割區CR中的每一者中來形成。
在一些實例性實施例中，如圖8所示，接地選擇線絕緣層135CR可具有向下凹陷的頂部輪廓。舉例而言，接地選擇線絕緣層135CR可包括凹陷頂表面RS，且接地選擇線絕緣層135CR的凹陷頂表面RS可具有自接地選擇線絕緣層135CR的周邊部分朝向接地選擇線絕緣層135CR的中心逐漸降低的頂部水平高度。
設置於接地選擇線絕緣層135CR上的最下部的第三閘極電極133（即，構成字元線WL的最下部的閘極電極130）可包括接觸接地選擇線絕緣層135CR的凹陷頂表面RS的彎曲表面的底表面。與接地選擇線切割區CR垂直地交疊且佈置於較接地選擇線絕緣層135CR高的水平高度處的多個第三閘極電極133中的至少一者可包括至少一個彎曲部分133R。彎曲部分133R可具有與接地選擇線絕緣層135CR的凹陷頂表面RS的形狀或第三閘極電極133向下突出或向下彎曲的一部分一致的彎曲形狀。此外，如圖8所示，在第二接墊群組PG2的所述多個第二接墊層152之中與接地選擇線絕緣層135CR垂直地交疊的第二接墊層152的至少一部分可包括彎曲部分152R。彎曲部分152R可具有與接地選擇線絕緣層135CR的凹陷頂表面RS的形狀或第三閘極電極133向下突出或向下彎曲的一部分一致的彎曲形狀。
接地選擇線切割區CR可被設置成與第二接墊群組PG2垂直地交疊，且接地選擇線切割區CR在平面圖中可設置於第二接墊群組PG2中，而不與所述多個第二接墊層152中的每一者的邊緣152E垂直地交疊。接地選擇線切割區CR可被佈置成在第二水平方向Y上與所述多個第二接墊層152中的每一者的邊緣152E隔開第一距離D11。
如圖8所示，接地選擇線切割區CR在第一水平方向X上可具有第一寬度W11，且彎曲部分133R在第一水平方向X上可具有小於第一寬度W11的第二寬度W12。由於彎曲部分133R的第二寬度W12小於接地選擇線切割區CR的第一寬度W11，所述多個第二接墊層152中的每一者的邊緣152E可被設置成在第二水平方向Y上與彎曲部分133R隔開，且可設置於不與彎曲部分133R垂直地交疊的位置處。此外，第二接墊層152的彎曲部分152R可被設置成在第二水平方向Y上與第二接墊層152的邊緣152E隔開。
在一些實例性實施例中，第二接墊群組PG2的所述多個第二接墊層152中的每一者在第二水平方向Y上可具有第三寬度W21，且第三接墊群組PG3的所述多個第三接墊層153中的每一者在第二水平方向Y上可具有小於第三寬度W21的第四寬度W22。
儘管未示出，但是在連接區CON中可進一步形成自共用源極板110的頂表面穿過所述多個閘極電極130及所述多個模製絕緣層135並在垂直方向Z上延伸的多個虛設通道結構（未示出）。可形成虛設通道結構用於防止（或減少）在製造半導體裝置100的製程中閘極電極130的傾斜或彎曲並確保結構穩定性。所述多個虛設通道結構中的每一者可具有相似於所述多個通道結構140的結構及形狀的結構及形狀。最上部的模製絕緣層135及覆蓋絕緣層136上可設置有第一上部絕緣層137。
連接區CON中可設置有穿過第一上部絕緣層137及覆蓋絕緣層136且連接至閘極電極130的胞元接觸插塞MC。胞元接觸插塞MC可設置於穿過第一上部絕緣層137及覆蓋絕緣層136的胞元接觸孔MCH中。第一上部絕緣層137上可設置有連接至胞元接觸插塞MC的配線走線ML。第一上部絕緣層137上可設置有覆蓋配線走線ML及位元線BL的第二上部絕緣層138。
根據一些實例性實施例，接地選擇線切割區CR可不與第二接墊群組PG2的所述多個第二接墊層152的邊緣152E交疊，且可被設置成在第二水平方向Y上與所述多個第二接墊層152的邊緣152E隔開。此外，接地選擇線切割區CR可被設置成不與第一接墊群組PG1的所述多個第一接墊層151的邊緣151E交疊。因此，可避免或減少當接地選擇線切割區CR設置於與所述多個第一接墊層151中的每一者的邊緣151E及所述多個第二接墊層152中的每一者的邊緣152E垂直地交疊的位置處時發生的接墊層橋接缺陷，且因此可避免或減少當第一接墊層151及第二接墊層152由於彎曲部分而並未與其之下的另一第一接墊層151及第二接墊層152充分地分開時發生的接墊層橋接缺陷。
圖12是示出根據一些實例性實施例的通道結構140A的剖視圖。
參照圖12，通道結構140A可包括閘極絕緣層142、通道層144A、掩埋絕緣層146及導電插塞148（圖12中未示出），且可更包括設置於通道孔140H的底部部分處的接觸半導體層144_L及底部絕緣層142_L。通道層144A可不直接接觸共用源極板110，且可藉由接觸半導體層144_L電性連接至共用源極板110。在一些實例性實施例中，接觸半導體層144_L可包括矽層，所述矽層藉由使用設置於通道孔140H的底部部分處的共用源極板110作為晶種層利用選擇性磊晶生長（selective epitaxy growth，SEG）製程形成。
底部絕緣層142_L可設置於最下部的閘極電極130_L與接觸半導體層144_L之間。在一些實例性實施例中，底部絕緣層142_L可包含氧化矽，且舉例而言可藉由對底部絕緣層142_L的側壁的一部分實行氧化製程來形成。底部絕緣層142_L可具有橢圓形狀且可將最下部的閘極電極130_L與接觸半導體層144_L完全分離（例如，實體分離及/或電性分離）。
圖13是示出根據一些實例性實施例的通道結構140B的剖視圖。
參照圖13，在記憶體胞元區MCR中，在共用源極板110的頂表面上可依序堆疊有水平半導體層114與支撐層116，且模製絕緣層135可設置於支撐層116上。
在一些實例性實施例中，水平半導體層114可包含摻雜雜質的複晶矽或未經雜質摻雜的複晶矽。水平半導體層114可充當共用源極區的一部分，所述共用源極區將共用源極板110連接至通道層144。舉例而言，支撐層116可包含經摻雜或未經摻雜的複晶矽。支撐層116可充當用於在移除用於形成水平半導體層114的犧牲材料層（未示出）的製程中防止（或減少）模製堆疊的傾斜或彎曲的支撐層。
通道結構140B可包括閘極絕緣層142、通道層144、掩埋絕緣層146及導電插塞148。如圖13所示，閘極絕緣層142可設置於通道孔140H的內壁及底部部分上。通道層144的底表面可設置於閘極絕緣層142上且可不直接接觸共用源極板110，且通道層144的底部側壁可被水平半導體層114環繞。
在一些實例性實施例中，水平半導體層114可具有在水平方向上與支撐層116及共用源極板110交疊的端部部分，且在水平方向上共形且替換閘極絕緣層142的厚度。
圖14是示出根據一些實例性實施例的半導體裝置100A的平面圖。圖15是沿著圖14的線C-C'截取的剖視圖。
參照圖14及圖15，第二接墊群組PG2可不與第二虛設堆疊開口部分DSH2及接地選擇線切割區CR垂直地交疊，且第三接墊群組PG3可被設置成與第二虛設堆疊開口部分DSH2及接地選擇線切割區CR垂直地交疊。接地選擇線切割區CR可被設置成與第三接墊群組PG3垂直地交疊，且接地選擇線切割區CR在平面圖中可被設置於第三接墊群組PG3中而不與多個第二接墊層152中的每一者的邊緣152E及多個第三接墊層153中的每一者的邊緣153E垂直地交疊。接地選擇線切割區CR可被佈置成在第二水平方向Y上與所述多個第二接墊層152中的每一者的邊緣152E隔開第一距離D11A。
第三接墊群組PG3的多個第三接墊層153之中與接地選擇線絕緣層135CR垂直地交疊的第三接墊層153的至少一部分可包括彎曲部分153R。
在一些實例性實施例中，第二接墊群組PG2的所述多個第二接墊層152中的每一者在第二水平方向Y上可具有第三寬度W21A，且第三接墊群組PG3的所述多個第三接墊層153中的每一者在第二水平方向Y上可具有大於第三寬度W21A的第四寬度W22A。
根據一些實例性實施例，接地選擇線切割區CR可不與第二接墊群組PG2的所述多個第二接墊層152的邊緣152E交疊，且可被設置成在第二水平方向Y上與所述多個第二接墊層152的邊緣152E隔開。此外，接地選擇線切割區CR可被設置成不與第一接墊群組PG1的所述多個第一接墊層151的邊緣151E交疊。因此，可避免當接地選擇線切割區CR設置於與所述多個第一接墊層151中的每一者的邊緣151E及所述多個第二接墊層152中的每一者的邊緣152E垂直地交疊的位置處時發生的接墊層橋接缺陷，且因此可避免當第一接墊層151及第二接墊層152由於彎曲部分而並未與其之下的另一第一接墊層151及第二接墊層152充分地分開時發生的接墊層橋接缺陷。
圖16是示出根據一些實例性實施例的半導體裝置100B的佈局圖。
參照圖16，第二接墊群組PG2可包括多個第二接墊層152，且所述多個第二接墊層152中的每一者的邊緣152E在平面圖中可包括在側向方向上延伸的延伸部分152_EX。在一些實例性實施例中，延伸部分152_EX可設置於連接區CON的與記憶體胞元區MCR相對隔開（例如，與記憶體胞元區MCR間隔開，不相鄰）的部分中，且舉例而言，第二接墊層152的對應於延伸部分152_EX的一部分可設置於相對靠近接地選擇線絕緣層135CR的垂直水平高度處。舉例而言，第二接墊層152的對應於延伸部分152_EX的所述部分可被設置成與對應於字元線WL的第三閘極電極133之中靠近第一閘極電極131設置的第三閘極電極133連接。
第二接墊層152的延伸部分152_EX可被形成為與接地選擇線切割區CR垂直地交疊，且接地選擇線切割區CR在平面圖中可設置於第二接墊層152的延伸部分152_EX中。因此，延伸部分152_EX的邊緣152E可被設置成在第二水平方向Y上與接地選擇線切割區CR隔開。
根據一些實例性實施例，多個第二接墊層152在第二水平方向Y上可具有第一寬度W21a，且所述多個第二接墊層152中的每一者的延伸部分152_EX在第二水平方向Y上可具有大於第一寬度W21a的第二寬度W21b。
根據一些實例性實施例，接地選擇線切割區CR可不與第二接墊群組PG2的所述多個第二接墊層152的邊緣152E交疊，且可被設置成在第二水平方向Y上與所述多個第二接墊層152的邊緣152E隔開。因此，可避免或減少當接地選擇線切割區CR設置於與所述多個第一接墊層151中的每一者的邊緣151E及所述多個第二接墊層152中的每一者的邊緣152E垂直地交疊的位置處時發生的接墊層橋接缺陷，且因此可避免或減少當第一接墊層151及第二接墊層152由於彎曲部分而並未與其之下的另一第一接墊層151及第二接墊層152充分地分開時發生的接墊層橋接缺陷。
圖17是示出根據一些實例性實施例的半導體裝置200的剖視圖。
參照圖17，半導體裝置200可具有晶片至晶片（chip to chip，C2C）結構。C2C結構可表示包括胞元陣列結構CSA的上部晶片在第一晶圓上製造，且包括周邊電路結構PSA的下部晶片在不同於第一晶圓的第二晶圓上製造，且然後將上部晶片藉由接合製程連接至下部晶片。舉例而言，接合製程可表示將形成於上部晶片的最上部的金屬層上的接合金屬電性連接至形成於下部晶片的最上部的金屬層上的接合金屬的製程。舉例而言，當接合金屬包括銅（Cu）時，接合製程可為Cu對Cu接合製程，且在一些實例性實施例中，接合金屬可包括鋁（Al）及/或鎢（W）。
周邊電路結構PSA可藉由接合通孔VIA接合至胞元陣列結構CSA，使得配線走線ML及位元線（未示出）面對周邊電路結構PSA的層間絕緣層80。環繞接合通孔VIA的第二上部絕緣層138可接觸層間絕緣層80，且配線走線ML及位元線可藉由接合通孔VIA電性連接至周邊電路結構PSA。多個閘極電極130可具有當至周邊電路結構PSA的距離增加時在水平方向上逐漸增加的寬度。儘管未示出，但是在共用源極板110的頂表面上可進一步設置鈍化層（未示出）及外部接合接墊（未示出）。
圖18A至圖21B是示出根據一些實例性實施例的製造半導體裝置100的方法的剖視圖。詳細而言，圖18A、圖19A、圖20A及圖21A是基於製造製程順序的平面圖，圖18B是沿者圖18A的線C-C'截取的剖視圖，圖19B及圖19C分別是沿著圖19A的線C-C'及線E-E'截取的剖視圖，圖20B及圖20C分別是沿著圖20A的線A-A'及線C-C'截取的剖視圖，且圖21B是沿者圖21A的線C-C'截取的剖視圖。
參照圖18A及圖18B，可在基板50上形成周邊電路結構PS。在一些實例性實施例中，基板50可包括單晶矽基板。可在基板50上形成多個周邊電路電晶體60TR，且可在基板50上形成電性連接至周邊電路電晶體60TR的周邊電路配線結構70及層間絕緣層80。
隨後，可在層間絕緣層80上設置共用源極板110。在一些實例性實施例中，可藉由使用摻雜有n型雜質的半導體來形成共用源極板110。
隨後，可在共用源極板110上依序形成第一模製絕緣層135_1及第一犧牲層S131，且可藉由利用罩幕圖案（未示出）移除第一犧牲層S131的一部分來形成接地選擇線切割區CR。
在一些實例性實施例中，第一模製絕緣層135_1可包含例如氧化矽及/或氮氧化矽等絕緣材料，且第一犧牲層S131可包含氧化矽、氮氧化矽及/或經雜質摻雜的複晶矽。
隨後，可在第一犧牲層S131上形成第二模製絕緣層135_2，且可在接地選擇線切割區CR中形成接地選擇線絕緣層135CR。
在一些實例性實施例中，接地選擇線絕緣層135CR可包括設置於較第二模製絕緣層135_2的最上部表面低的水平高度處的頂表面，且可包括向下凹陷的凹陷頂表面RS。舉例而言，接地選擇線絕緣層135CR可包含與第二模製絕緣層135_2的材料相同的材料。在一些實例性實施例中，接地選擇線絕緣層135CR可包含具有良好階梯覆蓋的材料。
參照圖19A、圖19B及圖19C，可在第二模製絕緣層135_2及接地選擇線絕緣層135CR上交替地形成多個犧牲層S130與多個模製絕緣層135。在一些實例性實施例中，所述多個模製絕緣層135可包含例如氧化矽及/或氮氧化矽等絕緣材料，且所述多個犧牲層S130可包含氧化矽、氮氧化矽及/或經雜質摻雜的複晶矽。
隨後，可藉由在連接區CON中對所述多個模製絕緣層135及所述多個犧牲層S130進行圖案化來形成初步接墊部分SPAD。在一些實例性實施例中，初步接墊部分SPAD可以在第一水平方向X及第二水平方向Y上具有頂部層級差的階梯形狀形成。
在一些實例性實施例中，初步接墊部分SPAD可被形成為包括第一接墊群組PG1、第二接墊群組PG2及第三接墊群組PG3，第一接墊群組PG1可包括多個第一初步接墊層S151，第二接墊群組PG2可包括多個第二初步接墊層S152，且第三接墊群組PG3可包括多個第三初步接墊層S153。在一些實例性實施例中，第一接墊群組PG1的邊緣151E可由第一罩幕圖案MP1界定，且第二接墊群組PG2的邊緣152E可由第二罩幕圖案MP2界定。
在一些實例性實施例中，可藉由使用第二罩幕圖案MP2實行順序修整製程及使用第一罩幕圖案MP1實行順序修整製程來形成第一初步接墊層S151、第二初步接墊層S152及第三初步接墊層S153。在一些實例性實施例中，第一初步接墊層S151、第二初步接墊層S152及第三初步接墊層S153可藉由使用第一罩幕圖案MP1實行順序修整製程及使用第二罩幕圖案MP2實行順序修整製程來形成。
隨後，可在初步接墊部分SPAD的暴露出的頂表面上形成厚度加強層S150RP。在一些實例性實施例中，厚度加強層S150RP可藉由對絕緣層依序實行沈積製程、電漿製程及蝕刻製程來形成。
可在較第二模製絕緣層135_2的頂表面低的水平高度處設置接地選擇線絕緣層135CR的凹陷頂表面RS，且凹陷頂表面RS可包括彎曲的輪廓，且因此，設置於接地選擇線絕緣層135CR上的第二初步接墊層S152及犧牲層S130可被形成為包括彎曲部分152R。第二初步接墊層S152的邊緣152E可被佈置成在第二水平方向Y上與彎曲部分152R隔開，且因此，在用於形成第二初步接墊層S152的製程及/或用於在第二初步接墊層S152上形成厚度加強層S150RP的製程中，可防止（或減少）第二初步接墊層S152的橋接缺陷的發生。舉例而言，在第一水平方向X上彼此相鄰設置的一個第二初步接墊層S152與位於其之下的另一第二初步接墊層S152可彼此完全分開，或者在第二水平方向Y上彼此相鄰設置的一個第二初步接墊層S152與位於其之下的第三初步接墊層S153可彼此完全分開。
隨後，可形成覆蓋初步接墊部分SPAD的覆蓋絕緣層136。覆蓋絕緣層136可包含例如氧化矽及/或氮氧化矽等絕緣材料。
參照圖20A至圖20C，可在最上部的模製絕緣層135及覆蓋絕緣層136上形成罩幕圖案（未示出），且可藉由使用罩幕圖案作為蝕刻罩幕來對所述多個模製絕緣層135及所述多個犧牲層S130進行圖案化來形成通道孔140H。
隨後，可在通道孔140H的內壁上形成包括閘極絕緣層142、通道層144、掩埋絕緣層146及導電插塞148的通道結構140。
隨後，可在最上部的模製絕緣層135及覆蓋絕緣層136上設置第一上部絕緣層137。隨後，可在第一上部絕緣層137上形成罩幕圖案（未示出），且可藉由使用罩幕圖案作為蝕刻罩幕移除所述多個模製絕緣層135及所述多個犧牲層S130中的每一者的一部分來形成閘極堆疊分離開口部分WLH、虛設堆疊分離開口部分DLH及虛設堆疊開口部分DSH。
參照圖21A及圖21B，可移除在閘極堆疊分離開口部分WLH、虛設堆疊分離開口部分DLH及虛設堆疊開口部分DSH中的每一者的側壁處暴露出的所述多個犧牲層S130。在一些實例性實施例中，移除所述多個犧牲層S130的製程可為使用磷酸溶液作為蝕刻劑的濕式蝕刻製程。由於所述多個犧牲層S130被移除，通道結構140的側壁的一部分可被暴露出。
隨後，可藉由在所述多個犧牲層130被移除的位置處填充導電材料來形成所述多個閘極電極130。隨後，可藉由將絕緣材料分別填充至閘極堆疊分離開口部分WLH、虛設堆疊分離開口部分DLH及虛設堆疊開口部分DSH中來形成閘極堆疊分離絕緣層WLI、虛設堆疊分離絕緣層DLI及虛設堆疊絕緣層DSI。
隨後，可形成穿過第一上部絕緣層137及覆蓋絕緣層136的胞元接觸孔MCH。隨後，可藉由將導電材料填充至胞元接觸孔MCH中來形成電性連接至接墊部分PAD的胞元接觸插塞MC。
參照圖4至圖11，可形成穿過第一上部絕緣層137且電性連接至通道結構140的位元線接觸件BLC。
隨後，在記憶體胞元區MCR中可形成電性連接至位元線接觸件BLC的位元線BL，且在連接區CON中可形成電性連接至胞元接觸插塞MC的配線走線ML。隨後，可在第一上部絕緣層137上設置覆蓋配線走線ML及位元線BL的第二上部絕緣層138。
可藉由實行上述製程來完成半導體裝置100。
根據上述實施例，可避免當接地選擇線切割區CR設置於與所述多個第一接墊層151中的每一者的邊緣151E及所述多個第二接墊層152中的每一者的邊緣152E垂直地交疊的位置處時發生的接墊層橋接缺陷，且因此可避免當第一接墊層151及第二接墊層152由於彎曲部分而並未與其之下的另一第一接墊層151及第二接墊層152充分地分開時發生的接墊層橋接缺陷，或者減少接墊層橋接缺陷的發生。
圖22是示意性示出根據一些實例性實施例的包括半導體裝置的資料儲存系統1000的圖。
參照圖22，資料儲存系統1000可包括一或多個半導體裝置1100以及電性連接至半導體裝置1100的記憶體控制器1200。資料儲存系統1000可例如包括固態驅動器（solid state drive，SSD）裝置、通用串列匯流排（universal serial bus，USB）、計算系統、醫療裝置及/或包括所述一或多個半導體裝置1100的通訊裝置。
半導體裝置1100可包括非揮發性半導體裝置，且舉例而言，半導體裝置1100可包括NAND快閃半導體裝置，所述NAND快閃半導體裝置包括以上參照圖1至圖17闡述的半導體裝置10、100、100A、100B及200中的一者。半導體裝置1100可包括第一結構1100F及位於第一結構1100F上的第二結構1100S。第一結構1100F可包括列解碼器1110、頁面緩衝器1120及邏輯電路1130。
第二結構1100S可包括記憶體胞元結構，所述記憶體胞元結構包括位元線BL、共用源極線CSL、多條字元線WL、第一串選擇線UL1及第二串選擇線UL2、第一接地選擇線LL1及第二接地選擇線LL2以及位於位元線BL與共用源極線CSL之間的多個記憶體胞元串CSTR。
在第二結構1100S中，所述多個記憶體胞元串CSTR中的每一者可包括共用源極線CSL的接地選擇電晶體LT1及LT2、相鄰於位元線BL的串選擇電晶體UT1及UT2、以及設置於接地選擇電晶體LT1及LT2與串選擇電晶體UT1及UT2之間的多個記憶體胞元電晶體MCT。根據一些實例性實施例，接地選擇電晶體LT1及LT2的數目以及串選擇電晶體UT1及UT2的數目可進行各種改變。
在一些實例性實施例中，多條接地選擇線LL1及LL2可分別連接至接地選擇電晶體LT1及LT2的閘極電極。字元線WL可連接至記憶體胞元電晶體MCT的閘極電極。多條串選擇線UL1及UL2可分別連接至串選擇電晶體UT1及UT2的閘極電極。
共用源極線CSL、所述多條接地選擇線LL1及LL2、所述多條字元線WL以及所述多條串選擇線UL1及UL2可連接至列解碼器1110。所述多條位元線BL可電性連接至頁面緩衝器1120。
半導體裝置1100可經由電性連接至邏輯電路1130的輸入/輸出（I/O）接墊1101與記憶體控制器1200進行通訊。I/O接墊1101可電性連接至邏輯電路1130。
記憶體控制器1200可包括處理器1210、反及控制器1220及主機介面1230。在一些實例性實施例中，資料儲存系統1000可包括多個半導體裝置1100，且在此種情況下，記憶體控制器1200可對多個半導體裝置1100進行控制。
處理器1210可控制包括記憶體控制器1200的資料儲存系統1000的整體操作。處理器1210可基於特定韌體操作，且可控制反及控制器1220對半導體記憶體裝置1100進行存取。反及控制器1220可包括對與半導體裝置1100的通訊進行處理的反及介面1221。可經由反及介面1221傳輸用於對半導體裝置1100進行控制的控制命令、將被記錄於半導體裝置1100的所述多個記憶體胞元電晶體MCT中的資料以及將自半導體裝置1100的所述多個記憶體胞元電晶體MCT讀取的資料。主機介面1230可提供資料儲存系統1000與外部主機之間的通訊功能。當經由主機介面1230自外部主機接收到控制命令時，處理器1210可因應於控制命令而控制半導體裝置1100。
圖23是示意性示出根據一些實例性實施例的包括半導體裝置的資料儲存系統2000的立體圖。
參照圖23，根據一些實例性實施例的資料儲存系統2000可包括主基板2001、安裝於主基板2001上的記憶體控制器2002、一或多個半導體封裝2003以及動態隨機存取記憶體（random access memory，RAM）（dynamic RAM，DRAM）2004。半導體封裝2003及DRAM 2004可藉由形成於主基板2001上的多個配線圖案2005連接至記憶體控制器2002。
主基板2001可包括連接器2006，連接器2006包括與外部主機耦合的多個接腳。在連接器2006中，接腳的數目及佈置可基於資料儲存系統2000與外部主機之間的通訊介面而改變。在一些實例性實施例中，資料儲存系統2000可基於例如USB、周邊組件互連（peripheral component interconnect，PCI）快速（PCI-Express）、串列高級技術附件（serial advanced technology attachment，SATA）及用於通用快閃儲存器（universal flash storage，UFS）的M-Phy等介面中的一者與外部主機通訊。在一些實例性實施例中，資料儲存系統2000可藉由連接器2006利用自外部主機供應的電力進行操作。資料儲存系統2000可更包括電源管理積體電路（power management integrated circuit，PMIC），所述電源管理積體電路將外部主機供應的電力分配至記憶體控制器2002及半導體封裝2003。
記憶體控制器2002可將資料記錄於半導體封裝2003中，或者可自半導體封裝2003讀取資料，且可提高資料儲存系統2000的操作速度。
DRAM 2004可為緩衝記憶體，用於減小外部主機與作為資料儲存空間的半導體封裝2003之間的速度差。資料儲存系統2000中所包括的DRAM 2004可作為高速緩衝記憶體（cache memory）操作，且可提供用於在對半導體封裝2003實行的控制操作中臨時儲存資料的空間。當DRAM 2004被包括於資料儲存系統2000中時，除了用於對半導體封裝2003進行控制的NAND控制器之外，記憶體控制器2002可更包括用於對DRAM 2004進行控制的DRAM控制器。
半導體封裝2003可包括彼此隔開的第一半導體封裝2003a與第二半導體封裝2003b。第一半導體封裝2003a及第二半導體封裝2003b中的每一者可包括包含多個半導體晶片2200的半導體封裝。第一半導體封裝2003a及第二半導體封裝2003b中的每一者可包括封裝基板2100、位於封裝基板2100上的所述多個半導體晶片2200、設置於所述多個半導體晶片2200中的每一者的底表面上的黏合層2300、將所述多個半導體晶片2200電性連接至封裝基板2100的連接結構2400、以及在封裝基板2100上覆蓋所述多個半導體晶片2200及連接結構2400的模製層2500。
封裝基板2100可包括印刷電路板，所述印刷電路板包括多個封裝上部接墊2130。所述多個半導體晶片2200各自可包括I/O接墊2210。I/O接墊2210可對應於圖22的I/O接墊1101。所述多個半導體晶片2200中的每一者可包括參照圖1至圖17闡述的半導體裝置10、100、100A、100B及200中的至少一者。
在一些實例性實施例中，連接結構2400可為將I/O接墊2210電性連接至封裝上部接墊2130的接合配線。因此，在第一半導體封裝2003a及第二半導體封裝2003b中，所述多個半導體晶片2200可藉由接合配線方案彼此電性連接，且可電性連接至封裝基板2100的封裝上部接墊2130。根據一些實例性實施例，在第一半導體封裝2003a及第二半導體封裝2003b中，所述多個半導體晶片2200亦可藉由包括矽穿孔（through silicon via，TSV）的連接結構而並非基於接合配線方案的連接結構2400彼此電性連接。
在一些實例性實施例中，記憶體控制器2002及所述多個半導體晶片2200可被包括於一個封裝中。在實施例中，記憶體控制器2002及所述多個半導體晶片2200可安裝於不同於主基板2001的分離的中介層基板上，且記憶體控制器2002可藉由形成於中介層基板上的配線連接至所述多個半導體晶片2200。
圖24是示意性示出根據一些實例性實施例的半導體封裝2003的剖視圖。圖24是沿著圖23的線II-II'截取的剖視圖。
參照圖24，在半導體封裝2003中，封裝基板2100可包括印刷電路板。封裝基板2100可包括封裝基板主體部分2120、設置於封裝基板主體部分2120的頂表面上的所述多個封裝上部接墊2130（參見圖23）、設置於封裝基板主體部分2120的底表面上或者經由其底表面暴露出的多個下部接墊2125、以及將所述多個封裝上部接墊2130（參見圖23）電性連接至封裝基板主體部分2120中的所述多個下部接墊2125的多條內部配線2135。如圖23所示，所述多個封裝上部接墊2130可電性連接至多個連接結構2400。如圖24所示，所述多個下部接墊2125可經由多個導電凸塊2800連接至圖23所示的資料儲存系統2000的主基板2001上的多個配線圖案2005。所述多個半導體晶片2200中的每一者可包括參照圖1至圖17闡述的半導體裝置10、100、100A、100B及200中的至少一者。
半導體裝置10、100、100A、100B、200及其子組件（或其他電路系統，例如資料儲存系統1000、半導體裝置1100、記憶體控制器1200、資料儲存系統2000及其子組件）可包括硬體，所述硬體包括邏輯電路；硬體/軟體組合（例如執行軟體的處理器）；或其組合。舉例而言，處理電路系統更具體而言可包括但不限於中央處理單元（central processing unit，CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微型電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（System-on-Chip，SoC）、可程式化邏輯單元、微處理器、應用專用積體電路（application-specific integrated circuit，ASIC）等。
在上文中，已經在圖式及說明書中闡述示例性實施例。已經藉由使用在本文中闡述的用語闡述了實例性實施例，但是此僅僅用於闡述本發明概念，且並不用於對以下申請專利範圍中定義的本發明概念的含義進行限制或對本發明概念的範圍進行限制。因此，此項技術中具有通常知識者可理解，可根據本發明概念實施各種修改及其他等同實施例。因此，本發明概念的精神及範圍可基於以下申請專利範圍的精神及範圍來定義。
儘管已參照本發明概念的一些實例性實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其作出形式及細節上的各種改變。
10、100、100A、100B、200、1100:半導體裝置 20:記憶體胞元陣列 30:周邊電路 32:列解碼器 34:頁面緩衝器 36:資料輸入/輸出（I/O）電路 38:控制邏輯 50:基板 52:裝置隔離層 60G:周邊電路閘極 60TR:周邊電路電晶體 62:源極/汲極區 70:周邊電路配線結構 72:周邊電路接觸件 74:周邊電路配線層 80:層間絕緣層 110:共用源極板 114:水平半導體層 116:支撐層 130、130_L:閘極電極 130A:掩埋導電層 130B:導電障壁層 131:第一閘極電極 132:第二閘極電極 133:第三閘極電極 133R、152R、153R:彎曲部分 135:模製絕緣層 135_1:第一模製絕緣層 135_2:第二模製絕緣層 135CR:接地選擇線絕緣層 136:覆蓋絕緣層 137:第一上部絕緣層 138:第二上部絕緣層 140、140A、140B:通道結構 140H:通道孔 142:閘極絕緣層 142A:穿隧介電層 142B:電荷儲存層 142C:阻擋介電層 142_L:底部絕緣層 144、144A:通道層 144_L:接觸半導體層 146:掩埋絕緣層 148:導電插塞 151:第一接墊層 151E、152E、153E:邊緣 152:第二接墊層 152_EX:延伸部分 153:第三接墊層 1000、2000:資料儲存系統 1100F:第一結構 1100S:第二結構 1101、2210:輸入/輸出（I/O）接墊 1110:列解碼器 1120:頁面緩衝器 1130:邏輯電路 1200、2002:記憶體控制器 1210:處理器 1220:反及控制器 1221:反及介面 1230:主機介面 2001:主基板 2003:半導體封裝 2003a:第一半導體封裝 2003b:第二半導體封裝 2004:動態隨機存取記憶體（DRAM） 2005:配線圖案 2006:連接器 2100:封裝基板 2120:封裝基板主體部分 2125:下部接墊 2130:封裝上部接墊 2135:內部配線 2200:半導體晶片 2300:黏合層 2400:連接結構 2500:模製層 2800:導電凸塊 A-A'、B-B'、C-C'、D-D'、E-E'、II-II':線 AC:主動區 ADDR:位址 BL、BL1、BL2、...BLm:位元線 BLC:位元線接觸件 BLK1:記憶體胞元區塊/第一區塊 BLK2:記憶體胞元區塊/第二區塊 BLKn:記憶體胞元區塊 C_ADDR:行位址 CMD:命令 CON:連接區 CR:接地選擇線切割區 CS、CSA:胞元陣列結構 CSL:共用源極線 CSTR:記憶體胞元串 CTRL、PCTL:控制訊號 CX1:區 D11、D11A:第一距離 DATA:資料 DL:資料線 DLH:虛設堆疊分離開口部分 DLI:虛設堆疊分離絕緣層 DSH:虛設堆疊開口部分 DSH1:第一虛設堆疊開口部分 DSH2:第二虛設堆疊開口部分 DSI:虛設堆疊絕緣層 GSL:接地選擇線 GSLa:第一接地選擇線 GSLb:第二接地選擇線 GST:接地選擇電晶體 HCR:連接部分 LL1:第一接地選擇線/接地選擇線 LL2:第二接地選擇線/接地選擇線 LT1、LT2:接地選擇電晶體 LV1:第一垂直水平高度 MC:胞元接觸插塞 MC1、MC2、…、MCn-1、MCn:記憶體胞元電晶體 MCA:記憶體胞元陣列 MCH:胞元接觸孔 MCR:記憶體胞元區 MCT:記憶體胞元電晶體 ML:配線走線 MP1:第一罩幕圖案 MP2:第二罩幕圖案 MS:記憶體胞元串 PAD:接墊部分 PG1:第一接墊群組 PG2:第二接墊群組 PG3:第三接墊群組 PS、PSA:周邊電路結構 R_ADDR:列位址 RS:凹陷頂表面 S130:犧牲層 S131:第一犧牲層 S150RP:厚度加強層 S151:第一初步接墊層 S152:第二初步接墊層 S153:第三初步接墊層 SPAD:初步接墊部分 SS1:第一串選擇線段 SS2:第二串選擇線段 SS3:第三串選擇線段 SS4:第四串選擇線段 SS5:第五串選擇線段 SS6:第六串選擇線段 SSL:串選擇線 SSLH:串分離開口部分 SSLI:串分離絕緣層 SST:串選擇電晶體 T11:第一厚度 T12:第二厚度 UL1:第一串選擇線/串選擇線 UL2:第二串選擇線/串選擇線 UT1、UT2:串選擇電晶體 VIA:接合通孔 W11、W21a:第一寬度 W12、W21b:第二寬度 W21、W21A:第三寬度 W22、W22A:第四寬度 WL、WL1、WL2、…、WLn-1、WLn:字元線 WLH:閘極堆疊分離開口部分 WLI:閘極堆疊分離絕緣層 X:第一水平方向 Y:第二水平方向 Z:垂直方向/方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解實例性實施例，在附圖中： 圖1是示出根據一些實例性實施例的半導體裝置的方塊圖。 圖2是根據一些實例性實施例的半導體裝置的記憶體胞元陣列的等效電路圖。 圖3是示出根據一些實例性實施例的半導體裝置的代表性配置的立體圖。 圖4是示出圖3所示半導體裝置的平面圖。 圖5是沿著圖4的線A-A'截取的剖視圖。 圖6是沿著圖4的線B-B'截取的剖視圖。 圖7是沿著圖4的線C-C'截取的剖視圖。 圖8是沿著圖4的線D-D'截取的剖視圖。 圖9是沿著圖4的線E-E'截取的剖視圖。 圖10是相對於圖5的第一垂直水平高度LV1的平面圖。 圖11是圖5的區CX1的放大圖。 圖12是示出根據一些實例性實施例的通道結構的剖視圖。 圖13是示出根據一些實例性實施例的通道結構的剖視圖。 圖14是示出根據一些實例性實施例的半導體裝置的平面圖。 圖15是沿著圖14的線C-C'截取的剖視圖。 圖16是示出根據一些實例性實施例的半導體裝置的佈局圖。 圖17是示出根據一些實例性實施例的半導體裝置的剖視圖。 圖18A至圖21B是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。詳細而言，圖18A、圖19A、圖20A及圖21A是基於製造製程順序的平面圖，圖18B是沿者圖18A的線C-C'截取的剖視圖，圖19B及圖19C分別是沿著圖19A的線C-C'及線E-E'截取的剖視圖，圖20B及圖20C分別是沿著圖20A的線A-A'及線C-C'截取的剖視圖，且圖21B是沿者圖21A的線C-C'截取的剖視圖。 圖22是示意性示出根據一些實例性實施例的包括半導體裝置的資料儲存系統的圖。 圖23是示意性示出根據一些實例性實施例的包括半導體裝置的資料儲存系統的立體圖。 圖24是示意性示出根據一些實例性實施例的半導體封裝的剖視圖。
100:半導體裝置
140:通道結構
151:第一接墊層
151E、152E、153E:邊緣
152:第二接墊層
153:第三接墊層
A-A'、B-B'、C-C'、D-D'、E-E':線
BLK1:記憶體胞元區塊/第一區塊
BLK2:記憶體胞元區塊/第二區塊
CON:連接區
CR:接地選擇線切割區
DLH:虛設堆疊分離開口部分
DLI:虛設堆疊分離絕緣層
DSH:虛設堆疊開口部分
DSH1:第一虛設堆疊開口部分
DSH2:第二虛設堆疊開口部分
HCR:連接部分
MC:胞元接觸插塞
MCR:記憶體胞元區
PG1:第一接墊群組
PG2:第二接墊群組
PG3:第三接墊群組
SS1:第一串選擇線段
SS2:第二串選擇線段
SS3:第三串選擇線段
SS4:第四串選擇線段
SS5:第五串選擇線段
SS6:第六串選擇線段
W11:第一寬度
W12:第二寬度
WLH:閘極堆疊分離開口部分
WLI:閘極堆疊分離絕緣層
X:第一水平方向
Y:第二水平方向
Z:垂直方向/方向

Claims (10)

  1. 一種半導體裝置，包括： 基板，包括記憶體胞元區及連接區； 多個閘極電極，位於所述基板的所述記憶體胞元區中，且所述多個閘極電極佈置成在垂直於所述基板的頂表面的垂直方向上彼此隔開，所述多個閘極電極包括至少一條接地選擇線及佈置於較所述至少一條接地選擇線高的垂直水平高度處的多條字元線； 一對閘極堆疊分離絕緣層，穿過所述多個閘極電極且在所述基板的所述記憶體胞元區及所述連接區中在第一水平方向上延伸；以及 接墊結構，包括多個接墊層，所述多個接墊層位於所述基板的所述連接區中，所述接墊結構連接至所述多個閘極電極中的相應閘極電極、在所述第一水平方向上以階梯形狀佈置、且在垂直於所述第一水平方向的第二水平方向上以階梯形狀佈置， 所述至少一條接地選擇線包括多個接地選擇線切割區，且所述多個接地選擇線切割區中的每一者被佈置成在所述第二水平方向上與所述多個接墊層的邊緣隔開。
  2. 如請求項1所述的半導體裝置，其中所述多個接地選擇線切割區中的每一者不與所述多個接墊層的所述邊緣垂直地交疊。
  3. 如請求項1所述的半導體裝置，更包括多個接地選擇線絕緣層，所述多個接地選擇線絕緣層分別對所述至少一條接地選擇線的所述多個接地選擇線切割區進行填充， 其中所述多個接地選擇線絕緣層中的每一者不與所述多個接墊層的所述邊緣垂直地交疊。
  4. 如請求項3所述的半導體裝置，其中 位於所述一對閘極堆疊分離絕緣層之間的所述多個閘極電極包括一個區塊， 所述一個區塊中所包括的所述至少一條接地選擇線包括第一接地選擇線及第二接地選擇線，所述第一接地選擇線與所述第二接地選擇線彼此電性隔離且佈置成在所述第二水平方向上彼此隔開，且 所述多個接地選擇線絕緣層被佈置成在所述第一接地選擇線與所述第二接地選擇線之間彼此隔開。
  5. 如請求項3所述的半導體裝置，其中所述多個接地選擇線絕緣層中的每一者包括向下彎曲的凹陷頂表面。
  6. 如請求項3所述的半導體裝置，其中 所述多條字元線中的每一者的一部分在與對應的接地選擇線切割區垂直地交疊的位置處包括向下彎曲的彎曲部分， 所述多個接地選擇線切割區中的每一者在所述第二水平方向上具有第一寬度，且 所述彎曲部分在所述第二水平方向上具有小於所述第一寬度的第二寬度。
  7. 如請求項1所述的半導體裝置，其中 所述多個閘極電極中的每一者在所述垂直方向上具有第一厚度，且 所述多個接墊層中的每一者在所述垂直方向上具有大於所述第一厚度的第二厚度。
  8. 如請求項1所述的半導體裝置，更包括多個虛設堆疊開口部分，所述多個虛設堆疊開口部分在平面圖中位於所述一對閘極堆疊分離絕緣層之間以穿過所述多個閘極電極且在所述第一水平方向上延伸，且 所述多個虛設堆疊開口部分中的至少一者與對應的接地選擇線切割區在所述第一水平方向上位於直線上。
  9. 如請求項1所述的半導體裝置，其中所述多個接墊層包括： 第一接墊層； 第二接墊層，在所述第二水平方向上相鄰於所述第一接墊層，且位於較所述第一接墊層低的垂直水平高度處；以及 第三接墊層，在所述第二水平方向上相鄰於所述第二接墊層，且位於較所述第二接墊層低的垂直水平高度處，且 所述第二接墊層在所述第二水平方向上具有第三寬度，且所述第三接墊層在所述第二水平方向上具有小於所述第三寬度的第四寬度。
  10. 一種半導體裝置，包括： 基板，包括記憶體胞元區及連接區； 多個閘極電極，位於所述基板的所述記憶體胞元區中，且所述多個閘極電極佈置成在垂直於所述基板的頂表面的垂直方向上彼此隔開，所述多個閘極電極包括至少一條接地選擇線及佈置於較所述至少一條接地選擇線高的垂直水平高度處的多條字元線，且所述至少一條接地選擇線包括多個接地選擇線切割區； 一對閘極堆疊分離絕緣層，穿過所述多個閘極電極且在所述基板的所述記憶體胞元區及所述連接區中在第一水平方向延伸； 多個通道結構，佈置於所述基板的所述記憶體胞元區中，以穿過所述多個閘極電極且在所述垂直方向上延伸； 接墊結構，包括多個接墊層，所述多個接墊層位於所述基板的所述連接區中且連接至所述多個閘極電極中的相應閘極電極，所述接墊結構包括第一接墊群組、第二接墊群組以及第三接墊群組，所述第一接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第一接墊層，所述第二接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第二接墊層，所述第三接墊群組包括在所述第一水平方向上以階梯形狀佈置的多個第三接墊層； 多個接地選擇線絕緣層，分別對所述至少一條接地選擇線的所述多個接地選擇線切割區進行填充；以及 多個虛設堆疊開口部分，位於所述一對閘極堆疊分離絕緣層之間，以穿過所述多個閘極電極且在所述第一水平方向上延伸，且 所述多個接地選擇線絕緣層中的每一者與所述第二接墊群組垂直地交疊，而不與所述第一接墊群組垂直地交疊。
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