JP2023072687A - メモリシステム及びその動作方法並びにメモリ装置 - Google Patents

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Abstract

【課題】プログラム／消去動作が繰り返されるメモリ装置の信頼性の劣化問題を改善するために、リカバリ動作を行うメモリ装置を提供する。【解決手段】メモリコントローラが複数のメモリブロックの内の第１基準値以上の劣化カウントを持つ第１メモリブロックを検出するステップとメモリコントローラが第１メモリブロックに対する第１コマンドをメモリ装置に伝送するステップとメモリ装置が第１コマンドに応答して第１メモリブロックに接続される複数のワードラインいずれにも第１電圧を印加し第１メモリブロックのビットラインに第２電圧を印加するリカバリ動作を行うステップとを有し、第１電圧は第１メモリブロックに接続される複数のワードラインいずれにも接続されているメモリセルをターンオンさせるために印加される電圧より高く第２電圧は前記リ装置についてのプログラム動作、読出し動作、又は消去動作時にビットラインに印加される電圧より高い。【選択図】図１

Description

本発明は、メモリシステムに関し、特に、リカバリ動作を行うメモリシステム及びその動作方法並びにメモリ装置に関する。
半導体記憶装置としての不揮発性メモリ装置は、データを揮発性なく保存する複数のメモリセルを含む。
不揮発性メモリ装置の例として、フラッシュメモリシステムは、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）ドライブ、デジカメ、携帯電話、スマートフォン、タブレットＰＣ、メモリカード、及びＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）で広く使われている。
不揮発性メモリ装置を含むメモリシステムの場合、大容量化が可能であり、かつプログラムされたデータの信頼性を向上させることが重要である。
不揮発性メモリ装置においては、プログラム／消去動作が繰り返される時の信頼性の劣化問題の改善が技術的課題となっている。
特開２００６－１０８６２０号公報
本発明は上記従来の不揮発性メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、プログラム／消去動作が繰り返されるメモリ装置の信頼性の劣化問題を改善するために、リカバリ動作を行うメモリ装置を提供することにある。
具体的には、素子に流れる電流によって発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔ）を用いて素子を自己治癒（Ｓｅｌｆ－Ｃｕｒｉｎｇ）するメモリシステム及びその動作方法並びにメモリ装置を提供することにある。
上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、複数のメモリブロックを備えるメモリ装置と、メモリコントローラと、を備えるメモリシステムの動作方法において、前記メモリコントローラが、前記複数のメモリブロックの内の第１基準値以上の劣化カウントを持つ第１メモリブロックを検出するステップと、前記メモリコントローラが、前記第１メモリブロックに対する第１コマンドをメモリ装置に伝送するステップと、前記メモリ装置が、前記第１コマンドに応答して前記第１メモリブロックに接続される複数のワードラインいずれにも第１電圧を印加し、前記第１メモリブロックのビットラインに第２電圧を印加するリカバリ動作を行うステップと、を有し、前記第１電圧は、第１メモリブロックに接続される複数のワードラインいずれにも接続されているメモリセルをターンオンさせるために印加される電圧より高く、前記第２電圧は、前記メモリ装置についてのプログラム動作、読出し動作、又は消去動作時に、前記ビットラインに印加される電圧より高いことを特徴とする。
上記目的を達成するためになされた本発明によるメモリ装置は、複数のメモリセルを備える複数のメモリブロックと、前記複数のメモリブロックと接続される複数のワードラインと、前記複数のメモリブロックと接続される複数のビットラインと、を含むメモリセルアレイと、前記複数のメモリブロックの内の第１メモリブロックについての制御動作を行うように制御する制御回路と、を備え、前記制御回路は、前記制御動作に際して、前記複数のメモリブロックの内の第１メモリブロックのデータを、前記複数のメモリブロックの内の第２メモリブロックにコピーし、前記第１メモリブロックのデータを消去し、前記第１メモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインに第１電圧を印加し、前記第１メモリブロックのビットラインに第２電圧を印加し、前記第１電圧は、前記第１メモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインに接続されているメモリセルをターンオンさせるために印加される電圧より高く、前記第２電圧は、前記メモリ装置についてのプログラム動作、読出し動作、又は消去動作に際して、前記ビットラインに印加される電圧より高くなるように制御することを特徴とする。
上記目的を達成するためになされた本発明によるメモリシステムは、複数のメモリブロックを備えるメモリ装置と、前記メモリ装置を制御するためにコマンドを伝送するメモリコントローラと、を備え、前記メモリ装置は、前記コマンドに応答して、前記複数のメモリブロックの内の第１メモリブロックのデータを、前記複数のメモリブロックの内の第２メモリブロックにコピーし、前記第１メモリブロックのデータを消去し、前記第１メモリブロックに接続されている複数のワードラインいずれにも第１電圧を印加し、前記第１メモリブロックのビットラインに第２電圧を印加し、前記第１電圧は、前記第１メモリブロックに接続されている複数のワードラインいずれにも接続されているメモリセルをターンオンさせるために印加される電圧より高く、前記第２電圧は、前記メモリ装置についてのプリチャージ動作時に前記ビットラインに印加される電圧より高いことを特徴とする。
本発明に係るメモリシステム及びその動作方法並びにメモリ装置によれば、メモリ装置がメモリコントローラからリカバリコマンドを受信すれば、リカバリ対象になるメモリブロックのワードライン及びビットラインにリカバリ電圧が印加される。
これによって、リカバリ対象になるメモリブロックのそれぞれのメモリセルに電流が流れ、電流によってジュール熱（Ｊｏｕｌｅ ｈｅａｔ）が発生してリカバリ効果が発生する。
従って、メモリブロックにプログラム／消去サイクルが累積するにつれて発生するメモリ装置の信頼性の劣化現象を改善することができる。
本発明の例示的な実施形態によるメモリシステムの概略構成を示すブロック図である。 本発明の例示的な実施形態によるメモリ装置の概略構成を示すブロック図である。 図２のメモリセルアレイの概要を示す斜視図である。 図２のメモリブロックの内の第１メモリブロックの具現例を示す斜視図である。 図２のメモリブロックの内の第１メモリブロックの等価回路を示す回路図である。 本発明の一実施形態による不揮発性メモリセルの概略構成を示す断面図である。 本発明の一実施形態によるリカバリ動作を説明するための断面図である。 本発明の一実施形態によるリカバリ動作を説明するための断面図である。 本発明の一実施形態によるリカバリ動作を説明するための断面図である。 本発明の例示的な実施形態によるリカバリ動作を行うメモリシステムの動作方法を説明するためのステップ毎に示すフローチャートである。 図８のステップＳ１３０の具体的な動作を説明するためのフローチャートである。 本発明の例示的な実施形態によるリカバリ動作を行うメモリシステムの動作方法を説明するためのステップ毎に示すフローチャートである。 図８のＳ１２０ステップ後に行われる一実施形態を説明するためのフローチャートである。 図１１のステップＳ３３０～Ｓ３５０を具体的に説明するためのフローチャートである。 図１１のステップＳ３３０～Ｓ３５０を具体的に説明するためのフローチャートである。 図１１のステップＳ３３０～Ｓ３５０を具体的に説明するためのフローチャートである。 図１１のステップＳ３３０～Ｓ３５０を具体的に説明するためのフローチャートである。 図１１のステップＳ３３０～Ｓ３５０を具体的に説明するためのフローチャートである。 図８のＳ１２０ステップ後に行われる一実施形態を説明するためのフローチャートである。 図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。 図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。 図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。 図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。 図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。 本発明の例示的な実施形態によるメモリ装置をＳＳＤシステムに適用した概略構成例を示すブロック図である。 本発明の例示的な実施形態によるメモリセルアレイの生成方法を説明するための図である。 本発明の一実施形態に適用されるＢＶＮＡＮＤ構造の概略構成について説明するための断面図である。
次に、本発明に係るメモリシステム及びその動作方法並びにメモリ装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の例示的な実施形態によるメモリシステムの概略構成を示すブロック図である。
図１を参照すると、メモリシステム１は、メモリコントローラ１０及びメモリ装置１００を備える。
メモリコントローラ１０は、ブロック管理モジュール１１及びＥＣＣエンジン１２を備える。
メモリ装置１００は、メモリセルアレイ１１０、ロウデコーダ１４０、及びリカバリ制御回路１３２を備える。
一部の実施形態で、メモリシステム１は、電子装置に内蔵される内部メモリに具現され、例えば、埋込型ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）メモリ装置、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ－Ｍｅｄｉａ Ｃａｒｄ）、又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。
一部の実施形態で、メモリシステム１は、電子装置に着脱自在の外装メモリに具現され、例えば、ＵＦＳメモリカード、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、Ｍｉｃｒｏ－ＳＤ（Ｍｉｃｒｏ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、Ｍｉｎｉ－ＳＤ（Ｍｉｎｉ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ｘＤ（ｅｘｔｒｅｍｅ Ｄｉｇｉｔａｌ）又はメモリ・スティック（登録商標）（Ｍｅｍｏｒｙ Ｓｔｉｃｋ（登録商標））である。
メモリコントローラ１０は、ホストＨＯＳＴからの書込み／読出し要請に応答して、メモリ装置１００に保存されているデータを読み出すか、又はメモリ装置１００にデータをプログラムするようにメモリ装置１００を制御する。
メモリ装置１００のそれぞれのメモリブロックにプログラム／消去サイクル（Ｐｒｏｇｒａｍ／Ｅｒａｓｅ Ｃｙｃｌｅ）が繰り返されるにつれて、メモリブロックの信頼性が劣化し、メモリコントローラ１０は、劣化した信頼性が回復するようにメモリ装置１００を制御する。
具体的には、メモリコントローラ１０は、メモリ装置１００に、アドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを提供することで、メモリ装置１００についてのプログラム、読出し、消去及びリカバリ動作を制御する。
また、プログラムするためのデータＤＡＴＡ及び読み出されたデータＤＡＴＡが、メモリコントローラ１０とメモリ装置１００との間で送受信される。
例示的な実施形態において、メモリブロックのプログラム／消去サイクルが累積するにつれて、メモリブロックの信頼性は劣化する。
メモリブロックの信頼性の劣化を改善するために、メモリシステム１は、ウェアレーベリング管理（Ｗｅａｒ Ｌｅｖｅｌｉｎｇ Ｍａｎａｇｅｍｅｎｔ）、バッドブロック管理（Ｂａｄ Ｂｌｏｃｋ Ｍａｎａｇｅｍｅｎｔ）、自己治癒（Ｓｅｌｆ－Ｃｕｒｉｎｇ）のためのリカバリ動作などを行う。
メモリコントローラ１０は、ウェアレーベリング管理、バッドブロック管理、リカバリ動作の実行のためのアドレスＡＤＤＲ、コマンドＣＭＤ、制御信号ＣＴＲＬ、及びデータＤＡＴＡをメモリ装置１００に提供する。
リカバリ動作についての詳細な説明は、後述する。
ブロック管理モジュール１１は、メモリセルアレイ１１０のそれぞれのメモリブロックの劣化カウントを数えるためのカウンタを備える。
劣化カウントは、メモリブロックについてのプログラム／消去カウント、メモリブロックについての読出しカウント又はメモリブロックで読み出されたデータのエラービットの数である。
実施形態はこれに制限されるものではなく、劣化カウントは、メモリブロックの劣化を示す多様な情報であり得る。
例示的な実施形態において、ブロック管理モジュール１１のカウンタは、メモリ装置１００内のメモリブロックについての劣化カウントを累積させる動作が行われる度に、劣化カウントをアップデートする。
一例として、劣化カウントは、メモリブロックについてプログラム／消去動作が行われる度に増加する。
一例として、劣化カウントは、メモリブロックについて読出し動作が行われる度に増加する。
一例として、劣化カウントは、メモリブロックについて読出し動作が行われる時に検出されるエラービットの数が増加する時、劣化カウントは増加する。
劣化カウントは、それぞれのメモリブロックごとに異なる値を持ってもよい。
ブロック管理モジュール１１は、第１基準値と劣化カウントとを比べる。
メモリコントローラ１０は、第１基準値以上の劣化カウントを持つメモリブロックについてリカバリ動作が行われるように、リカバリコマンド及び該メモリブロックのアドレスをメモリ装置１００に提供する。
ブロック管理モジュール１１は、第２基準値と劣化カウントとを比べる。
メモリコントローラ１０は、第２基準値以上の劣化カウントを持つメモリブロックを、バッドブロックとして管理する。
第１基準値は、第２基準値より小さい。
一部の実施形態で、劣化カウントがエラービットの数である場合、第１基準値は、ＥＣＣエンジン１２によるエラー訂正の可能な最大エラービットの数になる。
一部の実施形態において、第１基準値は、メモリブロックごとに異なる値を持つ。
一部の実施形態において、メモリシステム１は、メモリ装置１００以外に、さらなるメモリ装置を備え、第１基準値は、メモリ装置ごとに異なる値を持つ。
例示的な実施形態において、メモリコントローラ１０は、ブロック管理モジュール１１内に保存されている第１又は第２基準値と劣化カウントとを比べることで、メモリ装置１００内のメモリブロックのバッドブロックの如何、メモリブロックの劣化した信頼性を回復するためのリカバリ動作の要否を定める。
ＥＣＣエンジン１２は、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を用いてメモリ装置１００から読み出されたデータのエラーを検出し、これを訂正するように構成される。
ＥＣＣエンジン１２は、エラー訂正化のための回路、システム、又は装置をいずれも備える。
ＥＣＣエンジン１２がエラー訂正を行うに際して、エラービット訂正の限界値よりエラーの数が多い場合、エラービット訂正が失敗する。
例示的な実施形態において、メモリコントローラ１０は、ＥＣＣエンジン１２のデータ訂正の成否に基づいてリカバリ動作を行う。
リカバリ制御回路１３２は、メモリコントローラ１０から伝達されたリカバリコマンドに応答して、メモリ装置１００がリカバリ動作を行うように制御する。
例示的な実施形態において、リカバリ制御回路１３２は、リカバリ対象になるメモリブロックのワードライン及びビットラインに電圧が印加されるように、メモリ装置１００を制御する。
例えば、ワードラインに印加される電圧は、メモリセルをターンオンさせるためのターンオン電圧又はパス電圧と同一であるか、それより大きい。
ビットラインに印加される電圧は、プリチャージ動作時に印加される電圧より高い電圧であり得る。
例示的な実施形態において、リカバリ制御回路１３２は、ワードラインに電圧を印加する時、リカバリ対象になるメモリブロックに接続されている複数のワードラインの内、選択された一部のワードラインに電圧が印加されるようにメモリ装置１００を制御する。
例示的な実施形態において、リカバリ制御回路１３２は、ワードラインに電圧を印加する時、リカバリ対象になるメモリブロックに接続されている複数のワードラインいずれにも電圧が印加されるように、メモリ装置１００を制御する。
図２は、本発明の例示的な実施形態によるメモリ装置の概略構成を示すブロック図である。
例えば、図２は、図１のメモリ装置１００の一具現例を示す。
図２を参照すると、メモリ装置１００は、メモリセルアレイ１１０、電圧生成器１２０、制御ロジック１３０、ロウデコーダ１４０、及びページバッファ１５０を備える。
図２に示してはいないが、メモリ装置１００は、データ入出力回路又は入出力インターフェースなど、メモリ動作に関連する他の多様な構成要素をさらに備えてもよい。
メモリセルアレイ１１０は、複数のメモリセルを備え、ワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及びビットラインＢＬに接続される。
メモリセルアレイ１１０は、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを経由してロウデコーダ１４０に接続され、ビットラインＢＬを経由してページバッファ１５０に接続されてもよい。
例えば、メモリセルアレイ１１０に含まれている複数のメモリセルは、供給される電力が遮断されても保存されているデータを維持する不揮発性メモリセルである。
具体的には、メモリセルが不揮発性メモリセルである場合、メモリ装置１００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などである。
以下では、複数のメモリセルがＮＡＮＤフラッシュメモリセルである場合を挙げて、本発明の実施形態が説明しているが、本発明の技術的思想がこれに制限されるものではないという点は理解されるであろう。
メモリセルアレイ１１０は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含み、それぞれのメモリブロックは、平面構造又は３次元構造を持つ。
メモリセルアレイ１１０は、シングルレベルセルＳＬＣを含むシングルレベルセルブロック、マルチレベルセルＭＬＣを含むマルチレベルセルブロック、トリプルレベルセルＴＬＣを含むトリプルレベルセルブロック、及びクォードレベルセルを含むクォードレベルセルブロックの内の少なくとも一つを含む。
例えば、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の一部のメモリブロックは、シングルレベルセルブロックであり、他のメモリブロックは、マルチレベルセルブロック、トリプルレベルセルブロック、又はクォードレベルセルブロックである。
電圧生成器１２０は、メモリ装置１００内で用いられる各種電圧を生成し、例えば、プログラム動作のために選択ワードラインに提供されるプログラム電圧、非選択ワードラインに提供されるパス電圧、ストリング選択ラインＳＳＬに提供されるストリング選択電圧、及び接地選択ラインＧＳＬに提供される接地選択電圧（以上、図示せず）などを生成する。
例示的な実施形態において、電圧生成器１２０は、メモリ装置１００のリカバリ動作時に、リカバリ対象になるメモリブロックのワードラインに提供される第１電圧Ｖ１を生成する。
例えば、第１電圧Ｖ１は、メモリブロックに接続されている複数のワードラインいずれにも同時に印加される。
例えば、第１電圧Ｖ１は、メモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインのみに印加される。
例示的な実施形態において、電圧生成器１２０は、ビットラインに提供される第２電圧Ｖ２を生成する。
第２電圧Ｖ２は、ページバッファ１５０に伝達される。
制御ロジック１３０は、メモリコントローラ１０から受信したコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１０にデータをプログラムするか、又は、メモリセルアレイ１１０からデータを読み出すための様々な内部制御信号を出力する。
例えば、制御ロジック１３０は、電圧生成器１２０で生成される各種電圧のレベルを制御するための電圧制御信号（ＣＴＲＬ＿ｖｏｌ）を出力する。
例示的な実施形態で、制御ロジック１３０は、信頼性の劣化したメモリブロックを回復させるリカバリ動作時に使われる電圧のレベルを制御するための制御信号を出力する。
制御ロジック１３０は、ロウデコーダ１４０にロウアドレス（Ｘ－ＡＤＤＲ）を提供し、ページバッファ１５０にカラムアドレス（Ｙ－ＡＤＤＲ）を提供する。
ロウデコーダ１４０は、ロウアドレス（Ｘ－ＡＤＤＲ）に応答して、選択されたメモリブロックのワードラインの内の少なくとも一つを選択する。
例示的な実施形態において、ロウデコーダ１４０は、リカバリ動作時にロウアドレス（Ｘ－ＡＤＤＲ）に応答して、リカバリ対象になるメモリブロックのワードラインに第１電圧Ｖ１を提供する。
ページバッファ１５０は、制御ロジック１３０の制御に応答して動作する。
例えば、ページバッファ１５０は、書込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）又は感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）として動作する。
例示的な実施形態において、プログラム動作時にページバッファ１５０は、書込みドライバとして動作して、メモリセルアレイ１１０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加する。
例示的な実施形態において、読出し動作時にページバッファ１５０は、感知増幅器として動作して、メモリセルアレイ１１０に保存されているデータＤＡＴＡを感知する。
例示的な実施形態において、リカバリ動作時にページバッファ１５０は、カラムアドレス（Ｙ－ＡＤＤＲ）に応答して、第２電圧Ｖ２をビットラインＢＬに提供する。
制御ロジック１３０は、リカバリ制御回路１３２を備える。
但し、本発明の実施形態がこれに限定される必要はなく、リカバリ制御回路１３２は、制御ロジック１３０の外部に備えられても構わない。
例示的な実施形態において、リカバリ制御回路１３２は、メモリセルアレイ１１０に含まれている複数のメモリブロックの内の信頼性の劣化したメモリブロックについてリカバリ動作が行われるように、電圧生成器１２０、ロウデコーダ１４０、ページバッファ１５０を制御する。
例えば、リカバリ動作が行われるメモリブロックは、第１基準値以上の劣化カウントを持つメモリブロックである。
第１基準値は、それぞれのメモリブロックごとに相異なる。
第１基準値は、それぞれのメモリ装置ごとに相異なる。
リカバリ制御回路１３２は、メモリブロックについてリカバリ動作を行うことで、劣化したメモリブロックのデータリテンション特性を回復させる。
例示的な実施形態において、リカバリ制御回路１３２は、メモリブロックについてリカバリ動作を行うために、メモリブロックのワードラインに第１電圧Ｖ１を印加し、メモリブロックのビットラインに第２電圧Ｖ２を印加するように、電圧生成器１２０、ロウデコーダ１４０、及びページバッファ１５０を制御する。
第１電圧Ｖ１と第２電圧Ｖ２とは、相異なる。
一例として、ワードラインに印加される第１電圧Ｖ１は、メモリセルをターンオンさせるためのターンオン電圧又はパス電圧である。
ビットラインに印加される第２電圧Ｖ２は、プログラム動作、消去動作、読出し動作、プリチャージ動作に際して印加される電圧より高い電圧であり得る。
一例として、ワードラインに印加される第１電圧Ｖ１は、プログラム動作時に印加される電圧より高い電圧である。
ビットラインに印加される第２電圧Ｖ２は、プログラム動作、消去動作、読出し動作、プリチャージ動作に際して印加される電圧より高い電圧であり得る。
例示的な実施形態において、リカバリ制御回路１３２は、ワードラインに電圧を印加する時、リカバリ対象になるメモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインに電圧が印加されるようにメモリ装置１００を制御する。
例示的な実施形態において、リカバリ制御回路１３２は、ワードラインに電圧を印加する時、リカバリ対象になるメモリブロックに接続されている複数のワードラインいずれにも電圧が印加されるように、メモリ装置１００を制御する。
図３は、図２のメモリセルアレイの概要を示す斜視図である。
図３を参照すると、メモリセルアレイ１１０は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含む。
それぞれのメモリブロックＢＬＫは、３次元構造（又は垂直構造）を持つ。
例えば、それぞれのメモリブロックＢＬＫは、第１～第３方向に沿って延長された構造物を備える。
例えば、それぞれのメモリブロックＢＬＫは、第２方向に沿って延長された複数のＮＡＮＤストリングＮＳを備える。
例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供される。
それぞれのＮＡＮＤストリングＮＳは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、そして共通ソースラインＣＳＬに接続される。
すなわち、それぞれのメモリブロックは、複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、そして共通ソースラインＣＳＬに接続される。
メモリブロック（ＢＬＫ１～ＢＬＫｚ）は、図４を参照してさらに詳細に説明する。
図４は、図２のメモリブロックの内の第１メモリブロックの具現例を示す斜視図である。
図４を参照すれば、メモリセルアレイ（例えば、図２の符号１１０）に含まれているそれぞれのメモリブロックは、基板ＳＵＢに対して垂直方向に形成されている。
図４では、メモリブロックが２個の選択ラインＧＳＬ及びＳＳＬ、８個のワードライン（ＷＬ１～ＷＬ８）、そして３個のビットライン（ＢＬ１～ＢＬ３）を備えるもので示しているが、実際には、これらよりさらに多いか又は少なくてもよい。
基板ＳＵＢは、第１導電型（例えば、ｐ型）を持ち、基板ＳＵＢの上に第１方向に沿って延長され、かつ第２導電型（例えば、ｎ型）の不純物がドーピングされている共通ソースラインＣＳＬが提供される。
基板ＳＵＢは、バルクシリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）基板、シリコンゲルマニウム基板又は選択的なエピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を行って取得したエピタキシャル薄膜の基板であり得る。
基板ＳＵＢは、半導体物質からなり、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）、砒化インジウムガリウム（ＩｎＧａＡｓ）、砒化アルミニウムガリウム（ＡｌＧａＡｓ）、又はこれらの混合物の内の少なくとも一つを含む。
基板ＳＵＢの上には、第１メモリスタックＳＴ１が提供される。
詳細には、隣接している２つの共通ソースラインＣＳＬの間の基板ＳＵＢの領域上に、第１方向に沿って延長される複数の絶縁膜ＩＬが第３方向に沿って順次に提供され、複数の絶縁膜ＩＬは、第３方向に沿って特定距離ほど離隔する。
例えば、複数の絶縁膜ＩＬは、酸化シリコンのような絶縁物質を含む。
隣接している２つの共通ソースラインＣＳＬの間の基板ＳＵＢの領域上に、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁膜ＩＬを貫通するエッチングによる複数のピラーＰが提供される。
例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。
具体的には、各ピラーＰの表面層Ｓは、第１導電型を持つシリコン物質を含み、チャネル領域として機能する。
一方、各ピラーＰの内部層Ｉは、酸化シリコンのような絶縁物質又はエアギャップを含む。
隣接している２つの共通ソースラインＣＳＬの間の領域で、絶縁膜ＩＬ、ピラーＰ、及び基板ＳＵＢの露出した表面に沿って電荷保存層（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）ＣＳが提供される。
電荷保存層ＣＳは、ゲート絶縁層（又は「トンネリング絶縁層」と称する）、電荷トラップ層、及びブロッキング絶縁層を備える。
例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を持つ。
また、隣接している２つの共通ソースラインＣＳＬの間の領域で、電荷保存層ＣＳの露出した表面上に、選択ラインＧＳＬ及びＳＳＬとワードライン（ＷＬ１～ＷＬ４）のようなゲート電極ＧＥが提供される。
本発明によるメモリブロックＢＬＫ１は、前述した方法により生成された第１メモリスタックＳＴ１の上に、同じ方法によって生成された第２メモリスタックＳＴ２がさらに提供される。
第２メモリスタックＳＴ２まで延長された複数のピラーＰの上には、ドレイン又はドレイン・コンタクトＤＲがそれぞれ提供される。
例えば、ドレイン又はドレイン・コンタクトＤＲは、第２導電型を持つ不純物がドーピングされたシリコン物質を含む。
ドレインＤＲの上に、第２方向に延長されてて第１方向に沿って特定距離ほど離隔して配置されたビットライン（ＢＬ１～ＢＬ３）が提供される。
図５は、図２のメモリブロックの内の第１メモリブロックの等価回路を示す回路図である。
図５を参照すると、第１メモリブロックＢＬＫ１は、垂直構造のＮＡＮＤフラッシュメモリであり、図２に示されたそれぞれのメモリブロック（ＢＬＫ１～ＢＬＫｚ）は、図５のように具現される。
第１メモリブロックＢＬＫ１は、複数のＮＡＮＤセルストリング（ＮＳ１１～ＮＳ３３）、複数のワードライン（ＷＬ１～ＷＬ８）、複数のビットライン（ＢＬ１～ＢＬ３）、複数のグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）、複数のストリング選択ライン（ＳＳＬ１～ＳＳＬ３）、及び共通ソースラインＣＳＬを備える。
ここで、ＮＡＮＤセルストリングの数、ワードラインの数、ビットラインの数、グラウンド選択ラインの数、及びストリング選択ラインの数は、実施形態によって多様に変更される。
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が提供される。
各ＮＡＮＤセルストリング（例えば、ＮＳ１１）は、直列に接続されているストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１～ＭＣ８）、及びグラウンド選択トランジスタＧＳＴを備える。
一本のビットラインに共通で接続されているＮＡＮＤセルストリングは、一つのカラムを構成する。
例えば、第１ビットラインＢＬ１に共通で接続されているＮＡＮＤセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）は、第１カラムに対応し、第２ビットラインＢＬ２に共通で接続されているＮＡＮＤセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）は、第２カラムに対応し、第３ビットラインＢＬ３に共通で接続されているＮＡＮＤセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）は、第３カラムに対応する。
一本のストリング選択ラインに接続されるＮＡＮＤセルストリングは、一つのロウを構成する。
例えば、第１ストリング選択ラインＳＳＬ１に接続されているＮＡＮＤセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）は、第１ロウに対応し、第２ストリング選択ラインＳＳＬ２に接続されているＮＡＮＤセルストリング（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、第２ロウに対応し、第３ストリング選択ラインＳＳＬ３に接続されているＮＡＮＤセルストリング（ＮＳ３１、ＮＳ３２、ＮＳ３３）は、第３ロウに対応する。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１～ＳＳＬ３）に接続される。
複数のメモリセル（ＭＣ１～ＭＣ８）は、それぞれ対応するワードライン（ＷＬ１～ＷＬ８）に接続される。
グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）に接続され、ストリング選択トランジスタＳＳＴは、対応するビットライン（ＢＬ１～ＢＬ３）に接続される。
グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。
本実施形態において、同一高さのワードライン（例えば、ＷＬ１）は、共通で接続されており、ストリング選択ライン（ＳＳＬ１～ＳＳＬ３）は互いに分離されており、グラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）も互いに分離されている。
例えば、第１ワードラインＷＬ１に接続されており、第１カラムに対応するＮＡＮＤセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）に含まれているメモリセルをプログラムする場合には、第１ワードラインＷＬ１及び第１ストリング選択ラインＳＳＬ１が選択される。
しかし、本発明はこれに限定されず、他の実施形態で、グラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）は、共通で接続される。
図６は、本発明の一実施形態による不揮発性メモリセルの概略構成を示す断面図である。
図６を参照すると、不揮発性メモリセル６００は、制御ゲート６１０、ブロッキング層６２０、第１半導体層６３０、トンネリング層６４０、ソース６５０、ドレイン６６０、第２半導体層６７０、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）６８０、基板６９０を備える。
不揮発性メモリセル６００にプログラム／消去動作が繰り返されれば、トンネリング層６４０に所望しないトラップサイトが形成される。
これにより、第１半導体層６３０にトラップされた電荷がトンネリング層６４０を経由して抜け出てデータが消失する恐れがある。
このような現象を、チャネル層に対して垂直な方向への電荷移動（ｖｅｒｔｉｃａｌ ｃｈａｒｇｅ ｍｉｇｒａｔｉｏｎ）という。
３次元構造の不揮発性メモリにおいては、一本のストリングを構成する複数のセルが第１半導体層６３０を共有するため、隣接しているセル方向への電荷移動、すなわち、水平方向の電荷移動（ｌａｔｅｒａｌ ｃｈａｒｇｅ ｍｉｇｒａｔｉｏｎ）が起きる。
電荷の移動によって半導体装置のデータ・リテンション特性が劣化して、メモリ素子の信頼性が低下するという問題点がある。
特に、このような現象は、素子の集積度を高めるために一つのセルにマルチビット技術を具現するなど、工程が微細になるほどさらに激しくなる。
よって、このような不揮発性メモリ素子自身の信頼性の劣化現状を改善する必要性が大きくなっている。
本発明の実施形態による不揮発性メモリ素子は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造の基板を持つ。
具体的には、基板６９０には、第２半導体層６７０に保存されているデータ（例えば、電荷キャリア）が漏れないようにするためのバイアス電圧が印加される。
ＢＯＸ層６８０は、基板６９０の上部に形成され、第２半導体層６７０に保存されるデータの漏れを防止する。
ＢＯＸ層６８０は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２などの熱伝導率の低い物質からなる。
第２半導体層６７０は、シリコンでもあり、この場合、第２半導体層６７０及びＢＯＸ層６８０は、ＳＯＩである。
トンネリング層６４０は、例えば、酸化シリコン膜からなる。
第１半導体層６３０は、窒化シリコン膜又はこれよりさらに高い誘電定数を持つ高誘電膜からなる。
例えば、第１半導体層６３０は、Ｓｉ３Ｎ４膜、酸化金属膜、窒化金属膜、又はこれらの組み合わせからなる。
ここで、第１半導体層６３０は、トンネリング層６４０を通過する電荷を保存するトラップサイトを備える。
第１半導体層６３０は、電荷捕獲層であるといえる。
ブロッキング層６２０は、電子が第１半導体層６３０のトラップサイトにトラップされる過程で、制御ゲート６１０に抜け出ることを遮断し、かつ制御ゲート６１０の電荷が第１半導体層６３０に注入されることを遮断する役割をする。
第１半導体層６３０が窒化物である場合、トンネリング絶縁層、第１データ保存層、及びブロッキング絶縁層は、ＯＮＯ（Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ）構造をなす。
制御ゲート６１０は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ、及びタングステンシリサイドからなる群から選択される少なくとも一つの物質からなる。
制御ゲート６１０は、該ワードラインと接続されてプログラム電圧が印加され、ドレイン６６０は、該ビットラインと接続される。
図７Ａ～図７Ｃは、本発明の一実施形態によるリカバリ動作を説明するための断面図である。
図７Ａは、本発明の一実施形態による不揮発性メモリセルがストリング構造を形成したことを示す断面図である。
図７Ａは、本発明の一実施形態であるメモリ素子の自己治癒のための動作、すなわち、リカバリ動作の一例を示す。
図７Ａのメモリセルストリングは、劣化カウントが累積するにつれて信頼性が劣化したメモリブロックの一部である。
図７Ａを参照すると、メモリセルストリング７００は、制御ゲート（７１１、７１２、７１３）、ブロッキング層７２０、第１半導体層７３０、トンネリング層７４０、第２半導体層７５０、ＢＯＸ層７６０を備える。
例えば、第１半導体層７３０は、電荷捕獲層であり、第２半導体層７５０は、チャネルポリ又はチャネルポリシリコンである。
以下で、図７Ａは、図１及び図２を参照して説明する。
例示的な実施形態において、制御ゲート（７１１、７１２、７１３）と接続されているワードライン（ＷＬ１、ＷＬ２、ＷＬｎ）を経由してワードライン電圧が印加される。
第２半導体層と接続されているビットラインＢＬを経由してビットライン電圧が印加される。
図７Ａでは、３個のワードライン（ＷＬ１～ＷＬｎ）のみを示したが、実際には、これよりさらに多くても少なくてもよい。
例示的な実施形態において、メモリ装置１００は、メモリコントローラ１０から第１コマンドを受けてリカバリ動作を行う。
例えば、第１コマンドは、リカバリコマンドである。
リカバリ動作を行う時、ワードライン（ＷＬ１～ＷＬｎ）には第１電圧Ｖ１が印加され、ビットラインには第２電圧Ｖ２が印加される。
第１電圧Ｖ１及び第２電圧Ｖ２によって、リカバリ電流７７０がメモリセルストリングのチャネルに沿って流れる。
リカバリ電流７７０によって素子内にジュール熱が発生し、このようなジュール熱を用いて、メモリ素子は信頼性の劣化から回復する。
これは、図７Ｂ及び図７Ｃを通じて後述する。
例示的な実施形態において、ワードラインに印加される第１電圧Ｖ１は、メモリセルをターンオンさせるためのターンオン電圧又はパス電圧と同一であるか、それより高く、かつ、プログラム動作時に印加される電圧と同一であるか、それより高い電圧である。
ビットラインに印加される第２電圧Ｖ２は、プログラム動作、消去動作、読出し動作、プリチャージ動作に際して印加される電圧より高い電圧であり得る。
第１電圧Ｖ１と第２電圧Ｖ２とは、相異なる。
一例として、メモリ装置１００は、ワードラインにターンオン電圧より高い第１電圧Ｖ１を印加し、ビットラインにプログラム動作、読出し動作又は消去動作時に印加される電圧より高い第２電圧Ｖ２を印加して、リカバリ動作を行う。
一例として、メモリ装置１００は、ワードラインにターンオン電圧より高い第１電圧Ｖ１を印加し、ビットラインにプリチャージ電圧より高い第２電圧Ｖ２を印加して、リカバリ動作を行う。
図７Ｂは、図７Ａに開示しているメモリストリング断面の内の一部を示す。
図７Ｂは、例えば、図７ＡのＡ部分を示す。
以下で、図７Ｂについての説明の内の図７Ａについての説明と重なる内容は省略し、図７Ｂは、図１、図２、図７Ａを参照して説明する。
図７Ｂを参照すると、メモリブロックにプログラム／消去動作が繰り返されるにつれて、トンネリング層７４０にトラップされた電子７８１及びトラップされたホール７８２を示す。
例示的な実施形態において、ワードラインに印加された電圧Ｖ１及びビットラインに印加された電圧Ｖ２によって、リカバリ電流７７０が第２半導体層７５０に沿って流れる。
リカバリ電流７７０によってジュール熱が発生し、ジュール熱は、トラップされた電子７８１及びトラップされたホール７８２をアニーリング（ａｎｎｅａｌｉｎｇ ｏｕｔ）する。
トラップされた電子７８１及びトラップされたホール７８２がトンネリング層７４０を抜け出すにつれて、メモリ装置１００のデータリテンション特性が劣化するという問題が改善される。
図７Ｃは、図７Ａに開示しているメモリストリング断面の内の一部を示す。
図７Ｃは、例えば、図７ＡのＡ部分を示す。
以下で、図７Ｃについての説明の内の図７Ａについての説明と重なる内容は省略し、図７Ｃは、図１、図２、図７Ａを参照して説明する。
図７Ｃを参照すると、メモリブロックにプログラム／消去動作が繰り返されるにつれて、トンネリング層７４０に所望しないトラップサイト７８３が形成されたことを示す。
例示的な実施形態において、ワードラインＷＬｎに印加された電圧Ｖ１及びビットラインＢＬに印加された電圧Ｖ２によって、リカバリ電流７７０が第２半導体層７５０に沿って流れ、リカバリ電流７７０によってジュール熱が発生し、ジュール熱は、トラップサイト７８３を除去する。
トラップサイト７８３が除去されるにつれて、第１半導体層７３０にトラップされた電荷がトンネリング層７４０を経由して抜け出すにつれて、メモリ装置１００のデータリテンション特性が劣化するという問題が改善される。
図８は、本発明の例示的な実施形態によるリカバリ動作を行うメモリシステムの動作方法を説明するためのステップ毎に示すフローチャートである。
図８は、図１を参照して後述する。
例示的な実施形態において、ステップ（Ｓ１００～Ｓ１３０）は、メモリ装置１００がアイドル状態（ｉｄｌｅ ｔｉｍｅ）である時に行われる。
アイドル状態は、データがメモリ装置１００の上で読出されるか又はプログラムされていない状態を意味する。
図８を参照すると、ステップＳ１００で、メモリコントローラ１０は、メモリ装置１００の複数のメモリブロックそれぞれの劣化カウントを取得する。
例示的な実施形態において、劣化カウントは、メモリブロックについてのプログラム／消去カウント、メモリブロックについての読出しカウント又はエラービットカウントである。
この時、プログラム／消去カウントは、該メモリブロックにプログラム／消去作業を行った回数を意味する。
読出しカウントは、メモリブロックに読出し作業を行った回数を意味する。
エラービットカウントは、メモリブロックで読み出されたデータのエラービットの数である。
実施形態はこれに制限されるものではなく、劣化カウントは、メモリブロックの劣化を示す多様な情報であり得る。
ステップＳ１１０で、メモリコントローラ１０は、メモリ装置１００のメモリブロックの劣化の如何を判断するために、劣化カウントを第１基準値と比べる。
劣化の如何を判断する基準になる第１基準値に関する情報は、ブロック管理モジュール１１に保存される。
劣化カウントが第１基準値より小さければ、リカバリ動作は行われない。
劣化カウントが第１基準値以上である場合、ステップＳ１２０が行われる。
しかし、本発明が必ずしもこれに限定されるものではない。
例えば、一実施形態において、Ｓ１２０ステップは、劣化回数が第１基準値より大きいと判断される場合のみに行われる。
劣化回数が第１基準値と同一であると判断されれば、Ｓ１２０ステップは行われない。
ステップＳ１２０で、メモリコントローラ１０は、メモリ装置１００がメモリブロックについてリカバリ動作を行うように、メモリ装置１００に第１コマンドを、第１メモリブロックのアドレスと共に伝送する。
例示的な実施形態において、第１コマンドは、リカバリコマンドである。
ステップＳ１３０で、メモリ装置１００は、メモリコントローラ１０から受信された第１コマンドに応答してリカバリ動作を行う。
メモリブロックをリカバリするＳ１３０ステップの例示は、図９で具体的に後述する。
図には示していないが、一部の実施形態で、メモリコントローラ１０は、リカバリ動作を行った後でメモリブロックの劣化カウントを初期化する。
メモリコントローラ１０は、メモリブロックの初期化回数に関するカウント情報及び初期化基準回数に関する情報を含む。
第１メモリブロックの劣化カウントが初期化するにつれて、メモリコントローラ１０は、初期化カウント情報をアップデートする。
例示的な実施形態において、初期化回数が基準回数に到逹すれば、第１メモリブロックをバッドブロックとして設定する。
図９は、図８のステップＳ１３０の具体的な動作を説明するためのフローチャートである。
ステップＳ１３１で、メモリ装置１００は、メモリコントローラ１０から第１コマンドを受信する。
ステップＳ１３２で、メモリ装置１００は、第１メモリブロックについてリカバリ動作を行うために、メモリブロックのワードラインに第１電圧Ｖ１を、ビットラインに第２電圧Ｖ２を印加する。
ステップＳ１３３で、第１電圧Ｖ１及び第２電圧Ｖ２によって、リカバリ電流７７０がメモリセルストリングのチャネルに沿って流れる。
ステップＳ１３４で、リカバリ電流７７０によって素子内にジュール熱が発生し、このジュール熱を用いて、メモリ素子は信頼性の劣化から回復する。よって、メモリブロックの劣化した信頼性は回復する。
図１０は、本発明の例示的な実施形態によるリカバリ動作を行うメモリシステムの動作方法を説明するためのステップ毎に示すフローチャートである。
以下で、図１０についての説明の内の図８及び図９と重なる内容は省略し、図１０は、図１、図８、図９を参照して説明する。
図１０を参照すれば、ステップＳ２００で、メモリコントローラ１０は、メモリ装置１００の複数のメモリブロックそれぞれのプログラム／消去サイクルを確認する。
ステップＳ２１０で、メモリコントローラ１０は、メモリ装置１００のメモリブロックの劣化の如何を判断するために、プログラム／消去サイクルを第１基準値と比べて、劣化したメモリブロックを検出する。
プログラム／消去サイクルが第１基準値より小さな場合、リカバリ動作は行われず、プログラム／消去サイクルが第１基準値以上である場合、ステップＳ２２０が行われる。
ステップＳ２２０で、メモリコントローラ１０は、第１基準値以上であるプログラム／消去サイクルを持つメモリブロックのエラービットをカウントするために、第２コマンドをメモリ装置１００に伝送する。
ステップＳ２３０で、第２コマンドに応答して、メモリ装置１００は、第１メモリブロックに保存されているデータをメモリコントローラ１０に伝送する。
メモリコントローラ１０に備えられているＥＣＣエンジン１２は、エラー訂正コードを用いて、メモリ装置１００から読み出されたデータのエラービットをカウントしてエラーを検出し、これを訂正する。
エラーの数が訂正可能なエラービットの数以上である場合、エラービット訂正が失敗し、Ｓ２４０ステップが行われる。
エラーの数が訂正可能なエラービットの数より少ない場合に、エラー訂正が成功し、リカバリ動作は行われない。
一部の実施形態で、Ｓ２３０ステップで、メモリ装置１００は、メモリブロックのエラービットをカウントし、エラービットの数をメモリコントローラ１０に伝送する。
メモリコントローラ１０は、エラービットの数と基準の数とを比べる。
ステップＳ２４０で、メモリコントローラ１０は、メモリ装置１００に第１コマンドを伝送する。
例示的な実施形態において、第１コマンドはリカバリコマンドである。
ステップＳ２５０で、メモリ装置１００は、メモリコントローラ１０から受信された第１コマンドに応答してリカバリ動作を行う。
図１１は、図８のＳ１２０ステップ後に行われる一実施形態を説明するためのフローチャートであり、図１２Ａ～図１２Ｅは、図１１のステップ（Ｓ３３０～Ｓ３５０）を具体的に説明するためのフローチャートである。
以下、図１１、図１２Ａ～図１２Ｅについての説明の内の図８及び図９と重なる内容は省略する。
図１１は、図１、図２、図１２Ａ～図１２Ｅを参照して説明する。
図１１を参照すると、ステップＳ３３０の第１メモリブロックは、信頼性の劣化したブロックである。
例えば、図１２Ａを参照すると、第１メモリブロックＢＬＫ１の劣化カウントは、基準値以上である。
よって、メモリコントローラ１０は、第１メモリブロックＢＬＫ１を、リカバリ動作の必要なメモリブロックと定める。
リカバリ動作が行われる前に、第１メモリブロックＢＬＫ１にはデータＡが保存され得る。
ステップＳ３３０で、メモリ装置１００は、第１メモリブロックのデータを第２メモリブロックにコピーする。
例えば、図１２Ｂを参照すると、メモリ装置１００は、第１メモリブロックＢＬＫ１のデータＡを第２メモリブロックＢＬＫ２にコピーする。
この時、第２メモリブロックＢＬＫ２は、信頼性が劣化していない正常ブロックを意味する。
図には示していないが、メモリコントローラ１０は、第１メモリブロックＢＬＫ１のデータＡを第２メモリブロックＢＬＫ２にコピーした後、データＡについての論理アドレスとマッピングされる物理アドレスを、第１メモリブロックＢＬＫ１のアドレスから第２メモリブロックＢＬＫ２の物理アドレスにマッピングされるように、マッピングテーブルをアップデートする。
ステップＳ３４０で、メモリ装置１００は、第１メモリブロックのデータを消去する。
例えば、図１２Ｃを参照すると、メモリ装置１００は、第１メモリブロックＢＬＫ１のデータＡを消去する。
ステップＳ３５０で、メモリ装置１００は、第１メモリブロックについてリカバリ動作を行う。
例えば、図１２Ｄを参照すると、メモリ装置１００は、第１メモリブロックＢＬＫ１についてリカバリ動作を行う。
図１１には示していないが、ステップＳ３５０以後、メモリ装置１００は、第２メモリブロックに保存されているデータＡを第１メモリブロックにコピーする。
例えば、図１２Ｅを参照すると、メモリ装置１００は、第２メモリブロックＢＬＫ２にコピーされたデータＡを、リカバリ動作の完了した第１メモリブロックＢＬＫ１にコピーする。
図１３は、図８のＳ１２０ステップ後に行われる一実施形態を説明するためのフローチャートであり、図１４Ａ～図１４Ｅは、図１３のステップＳ４３０～Ｓ４６０を具体的に説明するためのフローチャートである。
以下、図１３、図１４Ａ～図１４Ｅについての説明の内の図８及び図９と重なる内容は省略する。
図１３は、図１、図２、図１４Ａ～図１４Ｅを参照して説明する。
図１３を参照すると、ステップＳ４３０の第１メモリブロック及び第３メモリブロックは、信頼性の劣化したブロックである。
例えば、図１４Ａを参照すると、第１メモリブロックＢＬＫ１及び第３メモリブロックＢＬＫ３の劣化カウントは、第１基準値以上である。
メモリコントローラ１０は、第１メモリブロックＢＬＫ１及び第３メモリブロックＢＬＫ３を、リカバリ動作の必要なメモリブロックと定める。
リカバリ動作が行われる前に、第１メモリブロックＢＬＫ１にはデータＡが保存されていてもよく、第３メモリブロックＢＬＫ３にはデータＢが保存されてもよい。
ステップＳ４３０で、メモリ装置１００は、第１メモリブロックのデータを第２メモリブロックにコピーしてもよく、第３メモリブロックのデータを第４メモリブロックにコピーしてもよい。
例えば、図１４Ｂを参照すれば、メモリ装置１００は、第１メモリブロックＢＬＫ１のデータＡを第２メモリブロックＢＬＫ２にコピーしてもよく、第３メモリブロックＢＬＫ３のデータＢを第４メモリブロックＢＬＫ４にコピーしてもよい。
図には示していないが、メモリコントローラ１０は、第１メモリブロックＢＬＫ１のデータＡを第２メモリブロックＢＬＫ２にコピーした後、データＡについての論理アドレスとマッピングされる物理アドレスを、第１メモリブロックＢＬＫ１のアドレスから第２メモリブロックＢＬＫ２の物理アドレスにマッピングされるように、マッピングテーブルをアップデートする。
同様に、メモリコントローラ１０は、第３メモリブロックＢＬＫ３のデータＢを第４メモリブロックＢＬＫ４にコピーした後、データＢについての論理アドレスとマッピングされる物理アドレスを、第３メモリブロックＢＬＫ３のアドレスから第４メモリブロックＢＬＫ４の物理アドレスにマッピングされるように、マッピングテーブルをアップデートする。
ステップＳ４４０で、メモリ装置１００は、第１メモリブロックのデータを消去する。
例えば、図１４Ｃを参照すると、メモリ装置１００は、第１メモリブロックＢＬＫ１のデータＡを消去する。
ステップＳ４５０で、メモリ装置１００は、第１メモリブロックについてリカバリ動作を行うと同時に、第３メモリブロックのデータを消去する。
例えば、図１４Ｄを参照すると、メモリ装置１００は、第１メモリブロックＢＬＫ１についてリカバリ動作を行う。
これと同時に、メモリ装置１００は、第３メモリブロックＢＬＫ３のデータＢを消去する。
ステップＳ４６０で、メモリ装置１００は、第３メモリブロックについてリカバリ動作を行う。
例えば、図１４Ｅを参照すると、メモリ装置１００は、第３メモリブロックＢＬＫ３についてリカバリ動作を行う。
図１５は、本発明の例示的な実施形態によるメモリ装置をＳＳＤシステムに適用した概略構成例を示すブロック図である。
図１５を参照すると、テストシステム１０００は、ホスト１１００及びＳＳＤ１２００を備える。
ＳＳＤ１２００は、信号コネクタを通じてホスト１１００と信号を交換し、電源コネクタを通じて電源を入力される。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０、及びメモリ装置（１２３０、１２４０、１２５０）を備える。
この時、ＳＳＤ１２００は、図１～図１４Ｅを参照して前述された実施形態を用いて具現される。
これによって、メモリ装置（１２３０、１２４０、１２５０）それぞれはリカバリ動作を行う。
この時、メモリ装置ごとにリカバリ動作の対象如何を判定する基準になる第１基準値は相異なる。
メモリ装置（１２３０、１２４０、１２５０）それぞれは、リカバリ制御回路１２３２を備え、これによって、リカバリ動作時にリカバリ対象になるメモリブロックのワードライン及びビットラインに、リカバリ動作のための電圧が印加される。
これにより、ＳＳＤシステム１０００のデータリテンション特性に関する信頼性が向上する。
図１６は、本発明の例示的な実施形態によるメモリセルアレイの生成方法を説明するための図である。
詳細には、図１６は、図４のＡ－Ａ’方向に切断した切断面を示す。
図４で前述した内容は省略する。
図１６を参照すると、図４で前述した方法によって生成された複数のレイヤー上に、第１エッチングＥｔｃｈ１を通じて第１メモリスタックＳＴ１が生成される。
また、第１メモリスタックＳＴ１と独立して生成した複数のレイヤー上に、第２エッチングＥｔｃｈ２を通じて第２メモリスタックＳＴ２が生成される。
第１メモリスタックＳＴ１及び第２メモリスタックＳＴ２が、互いにチャネルホールを共有するようにスタックされる。
第１メモリスタックＳＴ１は、第２ワードラインＷＬ２と接続される第１メモリセルＭＣ１を含み、第２メモリスタックＳＴ２は、第６ワードラインＷＬ６と接続される第２メモリセルＭＣ２を含む。
第１メモリスタックＳＴ１及び第２メモリスタックＳＴ２は、同じエッチング工程を含む同一生成工程を経るため、同一高さにあるメモリセル（例えば、ＭＣ１及びＭＣ２）に含まれるチャネルホールの幅Ｗ１及びＷ２は、類似したプロファイルを形成する。
一例として、第１メモリセルＭＣ１に含まれるチャネルホールの第１幅Ｗ１は、第２メモリセルＭＣ２に含まれるチャネルホールの第２幅Ｗ２と同一か又は類似している。
よって、これによる第１メモリセルＭＣ１及び第２メモリセルＭＣ２の様々な動作が類似している。
図１７は、本発明の一実施形態に適用されるＢＶＮＡＮＤ構造の概略構成について説明するための断面図である。
図１７を参照すると、メモリ装置１００は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。
Ｃ２Ｃ構造は、第１ウェア上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウェアとは異なる第２ウェアの上に、周辺回路領域ＰＥＲＩを含む下部チップを製作した後、上部チップと下部チップとをボンディング方式によって互いに接続することを意味する。
一例として、ボンディング方式とは、上部チップの最上部メタル層に形成されているボンディングメタルと、下部チップの最上部メタル層に形成されているボンディングメタルとを互いに電気的に接続する方式を意味する。
例えば、ボンディングメタルが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－Ｃｕボンディング方式でもあり、ボンディングメタルは、アルミニウム（Ａｌ）あるいはタングステン（Ｗ）によっても形成される。
メモリ装置１００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板２１０、層間絶縁層２１５、第１基板２１０に形成される複数の回路素子（５２０ａ、２２０ｂ、２２０ｃ）、複数の回路素子（５２０ａ、２２０ｂ、２２０ｃ）それぞれと接続される第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）の上に形成される第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）を備える。
一実施形態で、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）は、相対的に電気的な比抵抗の高いタングステンで形成され、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）は、相対的に電気的な比抵抗の低い銅で形成される。
本明細書では、第１メタル層（２３０ａ、２３０ｂ、２３０ｃ）と、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）のみを示して説明するが、これに限定されるものではなく、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）の上に少なくとも一つ以上のメタル層がさらに形成されてもよい。
第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）の上部に形成される一つ以上のメタル層の内の少なくとも一部は、第２メタル層（２４０ａ、２４０ｂ、２４０ｃ）を形成する銅よりさらに低い電気的な比抵抗を持つアルミニウムなどによっても形成される。
層間絶縁層２１５は、複数の回路素子２２０ａ、２２０ｂ、２２０ｃ、第１メタル層２３０ａ、２３０ｂ、２３０ｃ、及び第２メタル層２４０ａ、２４０ｂ、２４０ｃをカバーするように第１基板２１０の上に配置され、酸化シリコン、窒化シリコンなどの絶縁物質を含む。
ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂの上に下部ボンディングメタル２７１ｂ及び２７２ｂが形成される。
ワードラインボンディング領域ＷＬＢＡで、周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ及び２７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ及び３７２ｂとボンディング方式によって互いに電気的に接続され、下部ボンディングメタル２７１ｂ及び２７２ｂと上部ボンディングメタル３７１ｂ及び３７２ｂとは、アルミニウム、銅、あるいはタングステンなどで形成される。
セル領域ＣＥＬＬは、少なくとも一つのメモリブロックを提供する。
セル領域ＣＥＬＬは、第２基板３１０及び共通ソースライン３２０を備える。
第２基板３１０の上には、第２基板３１０の上面に垂直方向（Ｚ軸方向）に沿って複数のワードライン（３３１～３３８）（３３０）が積層される。
ワードライン３３０の上部及び下部それぞれには、ストリング選択ライン及び接地選択ラインが配置され、ストリング選択ラインと接地選択ラインとの間には複数のワードライン３３０が配置され得る。
ビットラインボンディング領域ＢＬＢＡで、チャネル構造体ＣＨは、第２基板３１０の上面に垂直方向（Ｚ軸方向）に延長して、ワードライン３３０、ストリング選択ライン、及び接地選択ラインを貫通する。
チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋め込み絶縁層などを備えるが、チャネル層は、第１メタル層３５０ｃ及び第２メタル層３６０ｃと電気的に接続される。
例えば、第１メタル層３５０ｃはビットラインコンタクトであり、第２メタル層３６０ｃはビットラインである。
一実施形態で、ビットライン３６０ｃは、第２基板３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延長される。
図１７に示した一実施形態で、チャネル構造体ＣＨとビットライン３６０ｃなどが配置される領域が、ビットラインボンディング領域ＢＬＢＡと定義される。
ビットライン３６０ｃは、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩでページバッファ部３９３を提供する回路素子２２０ｃと電気的に接続される。
一例として、ビットライン３６０ｃは、周辺回路領域ＰＥＲＩで上部ボンディングメタル３７１ｃ及び３７２ｃと接続され、上部ボンディングメタル３７１ｃ及び３７２ｃは、ページバッファ部３９３の回路素子２２０ｃに接続される下部ボンディングメタル２７１ｃ及び２７２ｃと接続される。
ワードラインボンディング領域ＷＬＢＡで、ワードライン３３０は、第１方向（Ｙ軸方向）に垂直でかつ第２基板３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延長し、複数のセルコンタクトプラグ（３４１～３４７）（３４０）と接続される。
ワードライン３３０及びセルコンタクトプラグ３４０は、第２方向に沿ってワードライン３３０の内のち少なくとも一部が、相異なる長さに延長して、提供されるパッドで互いに接続される。
ワードライン３３０に接続されるセルコンタクトプラグ３４０の上部には、第１メタル層３５０ｂ及び第２メタル層３６０ｂが順次に接続される。
セルコンタクトプラグ３４０は、ワードラインボンディング領域ＷＬＢＡにおいて、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ及び３７２ｂと、周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ及び２７２ｂとを通じて、周辺回路領域ＰＥＲＩと接続される。
セルコンタクトプラグ３４０は、周辺回路領域ＰＥＲＩで、ロウデコーダ３９４を提供する回路素子２２０ｂと電気的に接続される。
一実施形態で、ロウデコーダ３９４を形成する回路素子２２０ｂの動作電圧は、ページバッファ部３９３を形成する回路素子２２０ｃの動作電圧とは異なる。
一例として、ページバッファ部３９３を形成する回路素子２２０ｃの動作電圧が、ロウデコーダ３９４を形成する回路素子２２０ｂの動作電圧より大きい。
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ３８０が配置される。
共通ソースラインコンタクトプラグ３８０は、金属、金属化合物、又はポリシリコンなどの導電性物質で形成され、共通ソースライン３２０と電気的に接続される。
共通ソースラインコンタクトプラグ３８０の上部には、第１メタル層３５０ａ及び第２メタル層３６０ａが順次に積層される。
一例として、共通ソースラインコンタクトプラグ３８０、第１メタル層３５０ａ、及び第２メタル層３６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義される。
一方、外部パッドボンディング領域ＰＡには入出力パッド２０５及び３０５が配置される。
図１７を参照すると、第１基板２１０の下部には第１基板２１０の下面を覆う下部絶縁膜２０１が形成され、下部絶縁膜２０１の上に第１入出力パッド２０５が形成される。
第１入出力パッド２０５は、第１入出力コンタクトプラグ２０３を経由して、周辺回路領域ＰＥＲＩに配置される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）の内の少なくとも一つと接続され、下部絶縁膜２０１によって第１基板２１０から分離される。
また、第１入出力コンタクトプラグ２０３と第１基板２１０との間には側面絶縁膜が配置されて、第１入出力コンタクトプラグ２０３と第１基板２１０とを電気的に分離する。
図１７において、第２基板３１０の上部には、第２基板３１０の上面を覆う上部絶縁膜３０１が形成され、上部絶縁膜３０１の上に第２入出力パッド３０５が配置される。
第２入出力パッド３０５は、第２入出力コンタクトプラグ３０３を経由して、周辺回路領域ＰＥＲＩに配置される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）の内の少なくとも一つと接続される。
一実施形態で、第２入出力パッド３０５は、回路素子２２０ａと電気的に接続される。
実施形態によって、第２入出力コンタクトプラグ３０３が配置される領域には、第２基板３１０及び共通ソースライン３２０などを配置しなくてもよい。
また、第２入出力パッド３０５は、第３方向（Ｚ軸方向）にワードライン３３０とオーバーラップしなくてもよい。
図１７を参照すると、第２入出力コンタクトプラグ３０３は、第２基板３１０の上面に平行な方向に第２基板３１０から分離され、セル領域ＣＥＬＬの層間絶縁層３１５を貫通して第２入出力パッド３０５に接続される。
実施形態によって、第１入出力パッド２０５及び第２入出力パッド３０５は、選択的に形成され得る。
一例として、メモリ装置１００は、第１基板２１０の上部に配置される第１入出力パッド２０５のみを備えるか、又は第２基板３１０の上部に配置される第２入出力パッド３０５のみを備える。
又は、メモリ装置１００は、第１入出力パッド２０５及び第２入出力パッド３０５をいずれも備えてもよい。
セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡそれぞれには、最上部メタル層のメタルパターンがダミーパターンとして存在するか、又は最上部メタル層が空いていてもよい。
メモリ装置１００は、外部パッドボンディング領域ＰＡで、セル領域ＣＥＬＬの最上部メタル層に形成されている上部メタルパターン３７２ａに対応して、周辺回路領域ＰＥＲＩの最上部メタル層に、セル領域ＣＥＬＬの上部メタルパターン３７２ａと同じ形態の下部メタルパターン２７３ａを形成する。
周辺回路領域ＰＥＲＩの最上部メタル層に形成されている下部メタルパターン２７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと接続しなくてもよい。
これと同様に、外部パッドボンディング領域ＰＡで、周辺回路領域ＰＥＲＩの最上部メタル層に形成されている下部メタルパターン２７３ａに対応して、セル領域ＣＥＬＬの上部メタル層に、周辺回路領域ＰＥＲＩの下部メタルパターン２７３ａと同じ形態の上部メタルパターン３７２ａを形成してもよい。
ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂの上には、下部ボンディングメタル２７１ｂ及び２７２ｂが形成される。
ワードラインボンディング領域ＷＬＢＡで、周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ及び２７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ及び３７２ｂとボンディング方式によって互いに電気的に接続される。
また、ビットラインボンディング領域ＢＬＢＡで、周辺回路領域ＰＥＲＩの最上部メタル層に形成されている下部メタルパターン２５２に対応して、セル領域ＣＥＬＬの最上部メタル層に、周辺回路領域ＰＥＲＩの下部メタルパターン２５２と同じ形態の上部メタルパターン３９２を形成してもよい。
セル領域ＣＥＬＬの最上部メタル層に形成されている上部メタルパターン３９２の上にはコンタクトを形成しなくてもよい。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１ メモリシステム
１０ メモリコントローラ
１１ ブロック管理モジュール
１２ ＥＣＣエンジン
１００、１２３０、１２４０、１２５０ メモリ装置
１１０ メモリセルアレイ
１２０ 電圧生成器
１３０ 制御ロジック
１３２、１２３２ リカバリ制御回路
１４０ ロウデコーダ
１５０ ページバッファ
１０００ テストシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ 補助電源装置

Claims (10)

  1. 複数のメモリブロックを備えるメモリ装置と、メモリコントローラと、を備えるメモリシステムの動作方法において、
    前記メモリコントローラが、前記複数のメモリブロックの内の第１基準値以上の劣化カウントを持つ第１メモリブロックを検出するステップと、
    前記メモリコントローラが、前記第１メモリブロックに対する第１コマンドをメモリ装置に伝送するステップと、
    前記メモリ装置が、前記第１コマンドに応答して前記第１メモリブロックに接続される複数のワードラインいずれにも第１電圧を印加し、前記第１メモリブロックのビットラインに第２電圧を印加するリカバリ動作を行うステップと、を有し、
    前記第１電圧は、第１メモリブロックに接続される複数のワードラインいずれにも接続されているメモリセルをターンオンさせるために印加される電圧より高く、
    前記第２電圧は、前記メモリ装置についてのプログラム動作、読出し動作、又は消去動作時に、前記ビットラインに印加される電圧より高いことを特徴とするメモリシステムの動作方法。
  2. 前記劣化カウントは、前記複数のメモリブロックについてのプログラム・消去カウント、又は前記複数のメモリブロックから取得されるエラービットカウントであることを特徴とする請求項１に記載のメモリシステムの動作方法。
  3. 前記第１基準値以上の劣化カウントを持つ第１メモリブロックを検出するステップは、前記メモリコントローラが、前記第１メモリブロックに保存されているデータを要請する第２コマンドを前記メモリ装置に伝送するステップと、
    前記メモリ装置が、前記データを前記メモリコントローラに伝送するステップと、
    前記メモリコントローラが、前記データのエラービットをカウントするステップと、を含むことを特徴とする請求項２に記載のメモリシステムの動作方法。
  4. 前記リカバリ動作を行う前に、前記第１メモリブロックのデータを、前記複数のメモリブロックの内の第２メモリブロックにコピーするステップと、
    前記第１メモリブロックを消去するステップと、をさらに有することを特徴とする請求項１に記載のメモリシステムの動作方法。
  5. 前記複数のメモリブロックの内、前記第１基準値以上の劣化カウントを持つ第３メモリブロックを検出するステップと、
    前記第３メモリブロックのデータを、前記複数のメモリブロックの内の第４メモリブロックにコピーするステップと、
    前記第１メモリブロックについての前記リカバリ動作が行われる間に、前記第３メモリブロックを消去するステップと、
    前記第３メモリブロックについてのリカバリ動作を行うステップと、をさらに有することを特徴とする請求項４に記載のメモリシステムの動作方法。
  6. 複数のメモリセルを備える複数のメモリブロックと、前記複数のメモリブロックと接続される複数のワードラインと、前記複数のメモリブロックと接続される複数のビットラインと、を含むメモリセルアレイと、
    前記複数のメモリブロックの内の第１メモリブロックについての制御動作を行うように制御する制御回路と、を備え、
    前記制御回路は、前記制御動作に際して、前記複数のメモリブロックの内の第１メモリブロックのデータを、前記複数のメモリブロックの内の第２メモリブロックにコピーし、
    前記第１メモリブロックのデータを消去し、
    前記第１メモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインに第１電圧を印加し、
    前記第１メモリブロックのビットラインに第２電圧を印加し、
    前記第１電圧は、前記第１メモリブロックに接続されている複数のワードラインの内の選択された一部のワードラインに接続されているメモリセルをターンオンさせるために印加される電圧より高く、
    前記第２電圧は、前記メモリ装置についてのプログラム動作、読出し動作、又は消去動作に際して、前記ビットラインに印加される電圧より高くなるように制御することを特徴とするメモリ装置。
  7. 前記メモリ装置のメモリセルは、シリコン・オン・インシュレータ構造からなることを特徴とする請求項６に記載のメモリ装置。
  8. 複数のメモリブロックを備えるメモリ装置と、
    前記メモリ装置を制御するためにコマンドを伝送するメモリコントローラと、を備え、
    前記メモリ装置は、前記コマンドに応答して、前記複数のメモリブロックの内の第１メモリブロックのデータを、前記複数のメモリブロックの内の第２メモリブロックにコピーし、前記第１メモリブロックのデータを消去し、前記第１メモリブロックに接続されている複数のワードラインいずれにも第１電圧を印加し、前記第１メモリブロックのビットラインに第２電圧を印加し、
    前記第１電圧は、前記第１メモリブロックに接続されている複数のワードラインいずれにも接続されているメモリセルをターンオンさせるために印加される電圧より高く、
    前記第２電圧は、前記メモリ装置についてのプリチャージ動作時に前記ビットラインに印加される電圧より高いことを特徴とするメモリシステム。
  9. 前記メモリコントローラは、前記複数のメモリブロックの内の基準値以上の劣化カウントを持つメモリブロックを、前記第１メモリブロックとして選択し、前記第１メモリブロックのアドレスを前記メモリ装置に提供することを特徴とする請求項８に記載のメモリシステム。
  10. 前記メモリコントローラは、劣化サイクルが前記基準値以上である前記第１メモリブロックを検出した後、前記第１メモリブロックのエラービットを判断することを特徴とする請求項９に記載のメモリシステム。
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