CN114171072A - 3d存储器的配置方法、读取方法以及3d存储器 - Google Patents
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Abstract
本公开提供了一种3D存储器的配置方法、读取方法以及3D存储器，配置方法包括在与选定字线对应的多个选定存储单元中写入数据，测量选定存储单元的阈值电压以获得关系表，并将关系表写入配置块；读取方法包括获取数据读取请求以确定待读数据所在的存储块，读取其选定字线，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数，查找配置块中的关系表以得到与之对应的导通电压，在非读字线上施加导通电压，在读取字线上施加读取电压，以获得待读取数据，使用上述配置方法和读取方法的3D存储器能够动态降低存储单元的导通电压从而降低读操作引起的读干扰。
Description
本申请是针对申请日为2021年01月15日，申请号为202110054084.7，发明名称为3D存储器的配置方法、读取方法以及3D存储器的专利的分案申请。
技术领域
本公开涉及存储技术领域，特别涉及一种3D存储器的配置方法、读取方法以及3D存储器。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在一种示例的3D存储器件中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储单元，因此，多个存储单元串共同形成按照三维阵列排布的多个存储单元。每个存储单元包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用读取方法在选定存储单元中读取数据。存储单元串包括共用沟道柱的多个存储单元。在读取操作中，不仅在选定存储单元的栅极导体上施加读取电压以读取存储单元中的数据，而且在未选定存储单元的栅极导体上施加导通电压以抑制读取。存储晶体管的栅极导体上施加的导通电压导致存储晶体管中阈值电压向高电压方向漂移，导致读取存储块中数据时更易出错，降低读取数据的可靠性。
在3D存储器件中，降低导通电压，可以抑制对未选定存储晶体管的读干扰。由于存在电荷泄露，存储晶体管中最高态阈值向低电压方向漂移，导通电压也可以随之减小。因此，期待动态降低存储单元的导通电压，以减小对未选定存储晶体管的读干扰。
发明内容
鉴于上述问题，本公开提供一种3D存储器的配置方法、读取方法以及3D存储器，动态降低存储单元的导通电压从而降低读操作引起的读干扰，增加数据存储的可靠性。
根据本公开的一方面，提供一种3D存储器的配置方法，所述3D存储器包括多个存储块，所述配置方法包括：在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据；
测量所述多个选定存储单元的阈值电压；
获得关系表，所述关系表表示所述多个选定存储单元中阈值电压小于第一预定电压的存储单元个数与对所述某一存储块执行读取操作所需导通电压之间的对应关系。
可选的，所述3D存储器包含配置块，所述配置方法还包括：将所述关系表写入所述配置块。
可选的，在所述多个选定存储单元中写入的数据为已知数据；所述已知数据表示存储的数据以及与存储的数据对应的阈值电压分布均已知。
可选的，所述获得关系表，包括：重复写入所述数据和测量所述多个选定存储单元的阈值电压，以获得所述关系表。
可选的，所述在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据，包括：向所述选定字线上施加编程电压；向所述某一存储块中未选定字线施加低电压VPS1。
可选的，所述配置块中存储有一个或多个所述存储块的所述关系表。
可选的，在所述关系表中，所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数越多，对应的所述导通电压越小。
可选的，所述导通电压大于所述存储单元的最高态阈值，所述导通电压和所述存储单元的最高态阈值的差值等于第二预定电压。
根据本公开的另一方面，提供一种3D存储器的读取方法，所述3D存储器包括多个存储块，所述读取方法包括：获取数据读取请求，所述数据读取请求包括待读取数据的地址；
根据所述待读取数据的地址，确定所述待读取数据所在的存储块；所述存储块属于所述多个存储块中任一存储块；
读取所述存储块的选定字线，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数；
查找关系表，以得到与所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数对应的对所述存储块执行读取操作所需的导通电压；
在非读字线上施加所述导通电压，以及在读取字线上施加读取电压，以获得所述待读取数据；
其中，所述关系表用于表示所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元个数与所述导通电压之间的对应关系。
可选的，所述3D存储器还包括配置块，所述关系表存储于所述配置块。
可选的，所述关系表由权利要求1至8任一项所述的3D存储器的配置方法得到。
可选的，所述读取所述存储块的选定字线，获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数，包括：
在所述选定字线上施加所述第一预定电压，以检测与所述选定字线对应的所述多个选定存储单元中每一个所述选定存储单元的阈值电压，若某一选定存储单元的阈值电压小于所述第一预定电压，则判定所述选定存储单元为阈值电压小于所述第一预定电压的存储单元，以获得所述多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数。
可选的，所述配置块中存储有一个或多个所述存储块的所述关系表。
可选的，所述导通电压小于或等于所述存储块的初始导通电压。
可选的，在所述关系表中，所述小于第一预定电压的存储单元越多，对应的所述导通电压越小。
可选的，所述导通电压大于所述存储单元的最高态阈值，所述导通电压和所述存储单元的最高态阈值的差值等于第二预定电压。
根据本公开的第三方面，提供一种3D存储器，所述3D存储器包括：
存储阵列，所述存储阵列包括多个存储块；
以及通过存储接口连接的控制电路；其中，
所述控制电路被配置为：在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据；测量所述多个选定存储单元的阈值电压；获得关系表，所述关系表表示所述多个选定存储单元中阈值电压小于第一预定电压的存储单元个数与对所述某一存储块执行读取操作所需导通电压之间的对应关系。
可选的，所述存储阵列还包括配置块，所述控制电路还被配置为：将所述关系表写入所述配置块。
可选的，所述控制电路还被配置为：
获取数据读取请求，所述数据读取请求包括待读取数据的地址；
根据所述待读取数据的地址，确定所述待读取数据所在的存储块；所述存储块属于所述多个存储块之一；
读取所述存储块的选定字线，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数；
查找所述关系表，以得到与所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数对应的对所述存储块执行读取操作所需的导通电压；
在非读字线上施加所述导通电压，以及在读取字线上施加读取电压，以获得所述待读取数据。
可选的，所述导通电压小于等于所述存储块的初始导通电压。
可选的，所述控制电路包括：处理器，所述处理器用于实现对存储阵列的访问请求，并对存储阵列中的数据进行管理；缓存，与所述处理器连接，用于缓存等待写入所述存储阵列的数据，或缓存从所述存储阵列中读取的数据。
本公开提供的3D存储器的配置方法、读取方法以及3D存储器，根据存储块的读取次数和存储单元的阈值分布动态调整导通电压，在保证导通电压大于最高态阈值电压的前提下动态降低导通电压，降低了对存储块进行读操作引起的读干扰，增加数据存储的可靠性，从而改善3D存储器的整体读性能。
进一步的，本公开提供的3D存储器的配置方法、读取方法以及3D存储器，预先在存储阵列的配置块中存储关系表，关系表中记录小于第一预定电压的存储单元的个数与对应导通电压的关系，在读取方法中，控制电路根据检测到的选定字线上小于第一预定电压的存储单元的个数快速从关系表中选取对应的导通电压，无需用户手动调整导通电压，更加便捷，同时无需开放调整导通电压的接口，保证了3D存储器的安全性和稳定性。
进一步的，3D存储器中的各个存储块独立调整导通电压，控制电路根据不同存储块中选定字线上小于第一预定电压的存储单元的个数独立调整对应存储块的导通电压，读次数较多的存储块的导通电压相对较低，读次数较少的存储块的导通电压相对较高，无需将各个存储块的导通电压都统一在一个较高的电位，进一步改善3D存储器的整体性能。
附图说明
通过以下参照附图对本公开的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出了3D存储器的存储块的电路图。
图4示出了图3中存储单元的控制栅极施加导通电压时的结构示意图。
图5示出了图4中存储单元的阈值分布图。
图6示出了导通电压和读干扰偏移电压之间的关系示意图。
图7示出了图3中存储单元的控制栅极未施加电压时的结构示意图。
图8示出了图7中存储单元的阈值分布图。
图9示出了本公开提供的3D存储器器的配置方法。
图10示出了小于固定读取电压的存储单元个数与导通电压关系表简化示意图。
图11示出了本公开提供的3D存储器的读取方法。
图12示出了选定字线对应存储单元的阈值分布示意图。
图13示出了本公开提供的3D存储器。
具体实施方式
以下将参照附图更详细地描述本公开的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
图1a和1b分别示出3D存储器的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本公开不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道区111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道区111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道区111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道区111用于提供控选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
图2示出3D存储器的透视图。为了清楚起见，在图2中未示出3D存储器中的各个绝缘层。
在该实施例中示出的3D存储器200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本公开不限于此，3D存储器可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3示出了3D存储器的存储块的电路图。在该实施例中示出的存储块(Block)300包括三个存储单元串100的情形。可以理解，本公开不限于此，存储块300中的存储单元串100的数量可以为任意多个。
如图3所示，存储块300包括三个存储单元串100，每个存储单元串100的第一端分别连接至位线BL1、位线BL2以及位线BL3，第二端连接至源极线SL。第一选择晶体管Q1、Q3、Q5的栅极连接至第一选择线SSL，第二选择晶体管Q2、Q4、Q6的栅极连接至第二选择线GSL。存储单元M1至M12的栅极分别连接至字线WL1至WL4中相应的字线。
在写操作中，存储块300利用FN隧穿效率将数据写入存储单元M1至M12中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，第二控制栅选择线(Gate SelectiveLine)GSL偏置到大约零伏电压，使得对应于第二控制栅选择线GSL的第二选择晶体管Q2断开，第一源级选择线(Source Selective Line)SSL偏置到高电压VDD，使得对应于第一选择线SSL的第一选择晶体管Q1导通。进一步地，位线BL1接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。
在读操作中，存储块300根据存储单元M1至M12中的选定存储单元的导通状态判断浮栅极中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压Vread，其余字线偏置于导通电压Vpass。存储单元M2的导通状态与其阈值电压相关，即与浮栅极中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储块300的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL1和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。
图4示出了图3中存储单元的控制栅极施加导通电压时的结构示意图。存储单元M1包括控制栅极410、第一绝缘层420、浮栅极430、第二绝缘层440、衬底450以及在衬底450上形成的源极460和漏极470。
其中，第一绝缘层420例如选自多晶硅氧化层，第二绝缘层440例如选自隧道氧化层。
参见图3，WL2为读取字线，存储单元M2、M6、M10的栅极被施加读取电压Vread，WL1、WL3和WL4为非读字线，存储单元M1的栅极被施加导通电压Vpass。
存储单元M1的栅极电压为导通电压Vpass，其中，导通电压Vpass的选取需要根据写入数据的阈值的最高态确认，必须高于最高态的阈值，通常需要比最高态的阈值高出第二预定电压V1，才能保证非读字线所在存储单元的导通。导通电压Vpass在浮栅极430和衬底450之间形成一个较强的电场，电流从浮栅极430流向衬底450，即浮栅极430吸入一些电子。随着该存储块300读取次数的增加，浮栅极430中吸入的电子也会增加，从而导致存储单元M1的阈值电压右移。
参见图5，图5示出了图4中存储单元的阈值分布示意图。该实施例示出了存储单元为MLC(Mutil-Level Cell，多层单元)的情形。可以理解，本公开不局限于此，存储单元还可以选自SLC(Single-Level Cell，单层单元)、TLC(Triple-Level Cell，三层单元)以及QLC(Quad-Level Cell，四层单元)，在每个存储单元中存储n比特数据的3D存储器中，存储单元共有2n个不同的阈值状态。
存储单元M1的每个存储单元存储两个比特的数据，共四个状态，通过往存储单元的浮栅极430内注入不同的电荷数，来区分四个不同的状态。要使存储单元导通，在栅极必须加一个大于存储单元阈值电压的控制电压。对于存储单元M1，往浮栅极330里面注入不同数量的电子，将改变存储单元M1的阈值电压。由于不同的状态有不同的阈值电压，可以通过在控制极加不同的读取电压Vread来判断当前存储单元数据。
随着该块(Block)上读取字线WL2数据读的次数越来越多，进入非读字线WL1中存储单元M1的浮栅极的电子也越来越多，导致其数据状态发生变化，存储单元M1的阈值电压右移，以表示数据11的阈值电压为例：阈值电压向右偏移(虚线为偏移后表示数据11的阈值电压)，偏移量为Vshift，其部分值大于参考电压Vref1，因此当读取字线WL1上的数据时，会发生误判导致读取到错误的数据。上述情形称为读干扰。其中，偏移量Vshift与导通电压Vpass以及存储块300的读取次数正相关。
图6示出了导通电压和读干扰偏移之间的关系。在该块读次数一定的情况下，导通电压Vpass越高，因读干扰造成的阈值电压的偏移量Vshift越大。
图7示出了图3中存储单元的控制栅极未施加电压时的结构示意图。存储单元M1包括控制栅极410、第一绝缘层420、浮栅极430、第二绝缘层440、衬底450以及在衬底450上形成的源极460和漏极470。
栅极未施加电压时，会产生一个本征电场，电流由衬底450流向浮栅极430，即电子会从浮栅极430泄露，从而导致阈值电压向左漂移。
参见图8，图8示出了图7中存储单元的阈值分布图。以表示数据00的阈值为例：因为本征电场存在，浮栅极存储的电荷会泄露，表示数据00的阈值电压向左漂移(虚线为漂移后表示数据00的阈值电压)，从而可以使用更低的导通电压Vpass’，在保证导通电压Vpass’比最高态阈值电压高出第二预定电压V1，读取数据不受影响的同时，可以有效降低读干扰。
图9示出了本公开提供的3D存储器的配置方法。3D存储器包括多个存储块以及配置块，同时参见图3。
在步骤S10中，在与选定字线对应的选定存储单元中写入数据。选择存储块300中的字线WLn为选定字线，例如选择字线WL2为选定字线，在存储块300写入数据时，将数据写入选定字线WL2上的存储单元中，在存储块300的多个选定存储单元的栅极上施加编程电压，在存储块300的多个未选定存储单元的栅极上施加导通电压；其中，写入选定字线WL2的数据为存储的数据以及与存储的数据对应的阈值分布均已知的数据。
在步骤S20中，测量选定存储单元的阈值电压。
在步骤S30中，获得关系表。所述关系表表示所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元个数与所述导通电压之间的对应关系。
图10示出了小于固定读取电压的存储单元个数与导通电压关系表简化示意图，选定字线WL2对应的存储单元中小于第一预定电压Vfix的存储单元个数越多，存储块300读操作时所需的导通电压Vpass-n越小。
在步骤S40中，将关系表写入配置块。将步骤S30中得到的关系表写入配置块，其中，配置块是用于存储包括关系表在内的各种配置信息的存储块。
本公开提供的3D存储器的配置方法通过大量写入数据得到关系表，并将关系表存储至配置块，在后续的读取方法中根据检测到的选定字线上小于第一预定电压的存储单元的个数快速选取对应的导通电压，无需用户手动调整，更加便捷，同时无需开放调整导通电压的接口，保证了3D存储器的安全性和稳定性。
图11示出了本公开提供的3D存储器的读取方法。3D存储器包括多个存储块以及配置块，同时参见图3。
在步骤S10中，获取数据读取请求，确定待读取数据所在的存储块。获取数据读取请求，数据读取请求包括待读取数据的地址，根据待读取数据的地址，确定待读取数据所在的存储块。
在步骤S20中，读取该存储块的选定字线WLn，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数。例如选定字线为WL2，对选定字线WL2施加第一预定电压Vfix，检测选定字线WL2对应的存储单元M2、M6和M10中的阈值分布，若某个存储单元的阈值电压部分或全部小于第一预定电压Vfix，则判定该存储单元小于第一预定电压Vfix，从而得到选定字线WL2对应的存储单元中小于第一预定电压Vfix的存储单元的个数。
如图12所示，图12示出了选定字线对应存储单元的阈值分布示意图。存储单元M2和M6的阈值电压部分小于第一预定电压Vfix，则选定字线WL2对应的存储单元中小于第一预定电压Vfix的存储单元的个数为2。
在步骤S30中，查找配置块中的关系表。
在步骤S40中，快速选取当前存储块读操作所需的导通电压。根据在步骤S20中得到的与选定字线WL2对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数，以及在步骤S30中读取的关系表，快速选取对应的导通电压Vpass-n，该导通电压Vpass-n即为存储块300读操作所需的导通电压。
在步骤S50中，对读取字线施加读取电压Vread，非读字线施加导通电压Vpass-n，以读取数据。对存储块300的读取字线施加读取电压Vread，对非读字线施加导通电压Vpass-n，以读取存储块300中的数据。
其中，导通电压Vpass-n小于或等于初始导通电压Vpass。
本公开提供的3D存储器的读取方法，根据存储块的读取次数和存储单元的阈值分布动态调整导通电压，在保证导通电压大于最高态阈值电压的前提下动态降低导通电压，降低了对存储块进行读操作引起的读干扰，增加数据存储的可靠性，从而改善3D存储器的整体读性能。
进一步的，3D存储器中的各个存储块独立调整导通电压，根据不同存储块的读次数设置不同的导通电压，读次数较多的存储块的导通电压相对较低，读次数较少的存储块的导通电压相对较高，无需将各个存储块的导通电压都统一在一个较高的电位，进一步改善3D存储器的整体读性能。
图13示出了本公开提供的3D存储器。本公开提供的3D存储器包括控制电路410、存储接口420以及存储阵列430。
控制电路410与存储接口420连接，用于对存储阵列430中的数据进行读取、写入等操作。
控制电路410包括处理器411以及缓存412。处理器411可以实现对存储阵列430的访问请求，并对存储阵列430中的数据进行管理。处理器411例如选自CPU(CenterProcessing Unit，中央处理器)、ASIC(application specific integrated circuit，特定集成电路)或被配置成具有上述功能的一个或多个集成电路。
缓存412与处理器411连接，用于缓存处理器411等待写入存储阵列430的数据，或缓存从存储阵列430中读取的数据。缓存412是位于处理器411和内存之间的临时存储器，其容量比内存小单读写速度比内存快。
存储接口420与存储阵列430连接，用于与存储阵列430进行通信以及控制电路410与存储阵列430之间的数据传输。例如，可以用于管理对处理器411下发的对存储阵列430的访问命令以及进行数据传输。
存储阵列430包括多个存储块以及配置块，存储块用于存储数据，配置块用于存储包括关系表在内的各种配置信息。
存储阵列430例如选自3D闪存器件，存储单元选自MLC。
如前所述，3D存储器读干扰与导通电压Vpass的大小正相关，为了降低读干扰，需要根据存储单元中最高态阈值的漂移量动态调整导通电压Vpass。
再配置方法中，控制电路410在存储阵列430的一个或多个存储块中分别选择一个字线为选定字线，并在一个或多个存储块中写入数据，同时将已知数据写入存储块中的选定字线。其中，已知数据表示存储的数据以及与存储的数据对应的阈值分布均已知的数据。
在控制电路410的控制下，重复在存储块中写入数据的过程，从而写入大量数据，以得到各个选定字线上的小于第一预定电压的存储单元个数与导通电压的关系表，如图10所示。
图10示出了小于固定读取电压的存储单元个数与导通电压关系表简化示意图，选定字线对应的存储单元中小于第一预定电压Vfix的存储单元个数越多，存储块300读操作时所需的导通电压Vpass-n越小。
控制电路410将得到的各个字线的关系表写入存储阵列430中的配置块，其中，配置块是用于存储包括关系表在内的各种配置信息的存储块。
在读取方法中，若要从存储阵列430的某个存储块中读取数据，首先在控制电路410的控制下，读取该存储块的选定字线，如图11所示，对选定字线施加第一预定电压Vfix从而得到选定字线对应的存储单元中小于第一预定电压Vfix的存储单元的个数，例如为m。
同时，控制电路410读取配置块中该存储块的选定字线的关系表，在关系表中查找m对应的导通电压Vpass-n，并将导通电压Vpass-n设置为该存储块进行读操作时的导通电压。
在控制电路410的控制下，对读取字线施加读取电压Vread，对非读字线施加导通电压Vpass-n，以读取待读字线中的数据。
本公开提供的3D存储器，根据存储块的读取次数和存储单元的阈值分布动态调整导通电压，在保证导通电压大于最高态阈值电压的前提下动态降低导通电压，降低了对存储块进行读操作引起的读干扰，增加数据存储的可靠性，从而改善3D存储器的整体读性能。
进一步的，本公开提供的3D存储器，预先在存储阵列的配置块中存储关系表，关系表中记录小于第一预定电压的存储单元的个数与对应导通电压的关系，在使用阶段，控制电路根据检测到的选定字线上小于第一预定电压的存储单元的个数快速从关系表中选取对应的导通电压，无需用户手动调整导通电压，更加便捷，同时无需开放调整导通电压的接口，保证了3D存储器的安全性和稳定性。
进一步的，3D存储器中的各个存储块独立调整导通电压，控制电路根据不同存储块中选定字线上小于第一预定电压的存储单元的个数独立调整对应存储块的导通电压，读次数较多的存储块的导通电压相对较低，读次数较少的存储块的导通电压相对较高，无需将各个存储块的导通电压都统一在一个较高的电位，进一步改善3D存储器的整体性能。
综上所述，本公开提供的3D存储器的配置方法、读取方法以及3D存储器，根据存储块的读取次数和存储单元的阈值分布动态调整导通电压，在保证导通电压大于最高态阈值电压的前提下动态降低导通电压，降低了对存储块进行读操作引起的读干扰，增加数据存储的可靠性，从而改善3D存储器的整体读性能。
进一步的，本公开提供的3D存储器的配置方法、读取方法以及3D存储器，预先在存储阵列的配置块中存储关系表，关系表中记录小于第一预定电压的存储单元的个数与对应导通电压的关系，在读取方法中，控制电路根据检测到的选定字线上小于第一预定电压的存储单元的个数快速从关系表中选取对应的导通电压，无需用户手动调整导通电压，更加便捷，同时无需开放调整导通电压的接口，保证了3D存储器的安全性和稳定性。
进一步的，3D存储器中的各个存储块独立调整导通电压，控制电路根据不同存储块中选定字线上小于第一预定电压的存储单元的个数独立调整对应存储块的导通电压，读次数较多的存储块的导通电压相对较低，读次数较少的存储块的导通电压相对较高，无需将各个存储块的导通电压都统一在一个较高的电位，进一步改善3D存储器的整体性能。
应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当……时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
依照本公开的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本公开的原理和实际应用，从而使所属技术领域技术人员能很好地利用本公开以及在本公开基础上的修改使用。本公开的保护范围应当以本公开权利要求及其等效物所界定的范围为准。
Claims (21)
1.一种3D存储器的配置方法，其特征在于，所述3D存储器包括多个存储块，所述配置方法包括：
在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据；
测量所述多个选定存储单元的阈值电压；
获得关系表，所述关系表表示所述多个选定存储单元中阈值电压小于第一预定电压的存储单元个数与对所述某一存储块执行读取操作所需导通电压之间的对应关系。
2.根据权利要求1所述的3D存储器的配置方法，其特征在于，所述3D存储器包含配置块，所述配置方法还包括：将所述关系表写入所述配置块。
3.根据权利要求1所述的3D存储器的配置方法，其特征在于，在所述多个选定存储单元中写入的数据为已知数据；所述已知数据表示存储的数据以及与存储的数据对应的阈值电压分布均已知。
4.根据权利要求1所述的3D存储器的配置方法，其特征在于，所述获得关系表，包括：重复写入所述数据和测量所述多个选定存储单元的阈值电压，以获得所述关系表。
5.根据权利要求1所述的3D存储器的配置方法，其特征在于，所述在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据，包括：向所述选定字线上施加编程电压；向所述某一存储块中未选定字线施加低电压VPS1。
6.根据权利要求2所述的3D存储器的配置方法，其特征在于，所述配置块中存储有一个或多个所述存储块的所述关系表。
7.根据权利要求1所述的3D存储器的配置方法，其特征在于，在所述关系表中，所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数越多，对应的所述导通电压越小。
8.根据权利要求1所述的3D存储器的配置方法，其特征在于，所述导通电压大于所述存储单元的最高态阈值，所述导通电压和所述存储单元的最高态阈值的差值等于第二预定电压。
9.一种3D存储器的读取方法，其特征在于，所述3D存储器包括多个存储块，所述读取方法包括：
获取数据读取请求，所述数据读取请求包括待读取数据的地址；
根据所述待读取数据的地址，确定所述待读取数据所在的存储块；所述存储块属于所述多个存储块中任一存储块；
读取所述存储块的选定字线，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数；
查找关系表，以得到与所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数对应的对所述存储块执行读取操作所需的导通电压；
在非读字线上施加所述导通电压，以及在读取字线上施加读取电压，以获得所述待读取数据；
其中，所述关系表用于表示所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元个数与所述导通电压之间的对应关系。
10.根据权利要求9所述的3D存储器的读取方法，其特征在于，所述3D存储器还包括配置块，所述关系表存储于所述配置块。
11.根据权利要求9所述的3D存储器的读取方法，其特征在于，所述关系表由权利要求1至8任一项所述的3D存储器的配置方法得到。
12.根据权利要求9所述的3D存储器的读取方法，其特征在于，所述读取所述存储块的选定字线，获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数，包括：
在所述选定字线上施加所述第一预定电压，以检测与所述选定字线对应的所述多个选定存储单元中每一个所述选定存储单元的阈值电压，若某一选定存储单元的阈值电压小于所述第一预定电压，则判定所述选定存储单元为阈值电压小于所述第一预定电压的存储单元，以获得所述多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数。
13.根据权利要求10所述的3D存储器的读取方法，其特征在于，所述配置块中存储有一个或多个所述存储块的所述关系表。
14.根据权利要求9所述的3D存储器的读取方法，其特征在于，所述导通电压小于或等于所述存储块的初始导通电压。
15.根据权利要求9所述的3D存储器的读取方法，其特征在于，在所述关系表中，所述小于第一预定电压的存储单元越多，对应的所述导通电压越小。
16.根据权利要求9所述的3D存储器的读取方法，其特征在于，所述导通电压大于所述存储单元的最高态阈值，所述导通电压和所述存储单元的最高态阈值的差值等于第二预定电压。
17.一种3D存储器，其特征在于，所述3D存储器包括：
存储阵列，所述存储阵列包括多个存储块；
以及通过存储接口连接的控制电路；其中，
所述控制电路被配置为：在所述多个存储块中的某一存储块中与选定字线相对应的多个选定存储单元中写入数据；测量所述多个选定存储单元的阈值电压；获得关系表，所述关系表表示所述多个选定存储单元中阈值电压小于第一预定电压的存储单元个数与对所述某一存储块执行读取操作所需导通电压之间的对应关系。
18.根据权利要求17所述的3D存储器，其特征在于，所述存储阵列还包括配置块，所述控制电路还被配置为：将所述关系表写入所述配置块。
19.根据权利要求17所述的3D存储器，其特征在于，所述控制电路还被配置为：
获取数据读取请求，所述数据读取请求包括待读取数据的地址；
根据所述待读取数据的地址，确定所述待读取数据所在的存储块；所述存储块属于所述多个存储块之一；
读取所述存储块的选定字线，以获得与所述选定字线对应的多个选定存储单元中阈值电压小于第一预定电压的存储单元的个数；
查找所述关系表，以得到与所述多个选定存储单元中阈值电压小于第一预定电压的所述存储单元的个数对应的对所述存储块执行读取操作所需的导通电压；
在非读字线上施加所述导通电压，以及在读取字线上施加读取电压，以获得所述待读取数据。
20.根据权利要求17所述的3D存储器，其特征在于，所述导通电压小于等于所述存储块的初始导通电压。
21.根据权利要求17所述的3D存储器，其特征在于，所述控制电路包括：
处理器，所述处理器用于实现对所述存储阵列的访问请求，并对所述存储阵列中的数据进行管理；
缓存，与所述处理器连接，用于缓存等待写入所述存储阵列的数据，或缓存从所述存储阵列中读取的数据。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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