KR20040093411A - 데이터 기억 시스템 - Google Patents

데이터 기억 시스템 Download PDF

Info

Publication number
KR20040093411A
KR20040093411A KR1020040027797A KR20040027797A KR20040093411A KR 20040093411 A KR20040093411 A KR 20040093411A KR 1020040027797 A KR1020040027797 A KR 1020040027797A KR 20040027797 A KR20040027797 A KR 20040027797A KR 20040093411 A KR20040093411 A KR 20040093411A
Authority
KR
South Korea
Prior art keywords
data
memory
error
memory cell
memory cells
Prior art date
Application number
KR1020040027797A
Other languages
English (en)
Other versions
KR100630996B1 (ko
Inventor
노구찌미쯔히로
고다아끼라
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040093411A publication Critical patent/KR20040093411A/ko
Application granted granted Critical
Publication of KR100630996B1 publication Critical patent/KR100630996B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

리드 디스터브에 의한 불량 발생을 미연에 방지할 수 있는 데이터 기억 시스템을 제공한다. 메모리 셀 어레이(1)를 포함하는 메모리 매크로(7)와, 상호 제1 내부 배선(92)으로 접속된 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)를 포함하며, 메모리 매크로(7)와 제2 내부 배선(91)을 통하여 접속된 오류 정정 부호 회로부(100)와, 메모리 셀 어레이(1)의 오류 정정에 있어서 일시적으로 사용하는 템포러리 메모리(101, 102)를 구비한다. 템포러리 메모리는 메모리 매크로(7) 내에 형성되어 있어도 된다. 혹은, 메모리 매크로(7) 및 오류 정정 부호 회로부(100)의 외부에 형성되고, 외부 I/O선(94)을 통하여 오류 비트 판정 회로(6)에 접속되어 있어도 된다. 데이터 오류 부호 정정 회로(ECC)를 이용하여, 데이터 파괴가 발생하기 전에 리드 디스터브를 검출하여, 리프레시한다.

Description

데이터 기억 시스템{DATA MEMORY SYSTEM}
본 발명은, 불량 비트가 발생해도 구제 가능한 신뢰성이 높은 데이터 기억 시스템에 관한 것으로, 특히 판독에 의한 데이터 파괴에 대한 신뢰성을 향상한 데이터 기억 시스템에 관한 것이다.
전하 축적층에 채널로부터 절연막을 통하여 터널 전류에 의해서 주입한 전하를 디지털 비트의 정보 저장으로서 이용하고, 그 전하량에 대응한 전계 효과 트랜지스터(MOSFET)의 컨덕턴스 변화를 측정하여, 정보를 판독하는 불휘발성 반도체 메모리(EEPROM)가 개발되고 있다. 그 중에서도, 메모리 셀을 복수개 직렬 또는 병렬 접속하여 메모리 셀 블록을 형성한 NAND형 또는 가상 접지형 EEPROM은, 선택 트랜지스터 게이트의 수를 메모리 셀보다도 대폭 줄일 수 있어, 보다 고밀도화를 실현할 수 있다. 여기서, 상기 EEPROM에서는, DRAM와 달리 데이터 파괴를 수반하지 않고 복수회 판독할 수 있다. 그러나, 판독 조작에 의해, 비선택의 EEPROM 셀의 선택 게이트에 전압이 인가되고, 판독 조작을 반복하는 것에 의해, 데이터가 파괴하는 리드 디스터브(Read Disturb)가 발생하여, 판독 시의 전류를 크게 확보할 수 없는 문제가 있었다.
종래의 EEPROM 메모리 셀의 임계값 Vthi의 게이트 스트레스 인가 시간에 대한 변화는, 도 48에 도시한 바와 같이, 스트레스 인가 시간의 경과와 함께, 상승하는 경향을 나타내고 있다. Vthi는 전하 축적층에 전하가 축적되지 않는 경우의 임계값 전압을 나타내고, 도 48에서는 스트레스 인가 전에는, 예를 들면 전하 축적층에 양의 전하가 축적되어 있는 상태, 소위 소거 상태로 되어 있다. 여기서, 도 48의 삽입도와 같이, 소스·드레인 전극에 대하여 제어 게이트 전극에 양의 전압을 인가하는 것에 의해, 소스·드레인 영역과 전기적으로 접속된 채널 영역으로부터, 전하 축적층에 전자가 주입되어, 임계값 Vthi가 상승한다. 여기서, 게이트 전압이 높을 수록, 전하 축적층과 채널 영역과의 전계가 강해져, 주입되는 전류가 증가하기 때문에, 동일한 스트레스 인가 시간에도 임계값 Vthi의 상승량이 커진다. 여기서, 전하 축적층과 채널 영역과의 사이의 절연막(터널 절연막)이 박막화될수록, 동일한 전압에서도 전계가 상승하기 때문에 이 전류 주입이 현저하게 되어, 예를 들면 실리콘 질화막(SiN)을 전하 축적층으로서 이용한 EEPROM 메모리 셀 엘리먼트에서는, 특허 문헌1에 기재된 바와 같이, 2.5V 이하의 낮은 제어 전압에서도, 임계값 Vthi 상승이 발생하는 것이 알려져 있다.
부유 게이트형 메모리 셀에서도, 전하 축적층에의 전류 주입은 마찬가지로 발생하기 때문에, 이 임계값 Vthi가 상승하는 문제는 마찬가지로 발생한다. 특히 부유 게이트형 메모리 셀에서는, 임계값 상승이 현저하게 주 분포로부터 벗어난 분포를 나타내는, 소위 「하위 비트」가 존재하여, 문제가 된다. 여기서, 「하위 비트」란, 메모리 셀 어레이를 구성하는 메모리 셀 중에서, 임계값 전압의 도수 분포를 측정했을 때에, 오류 정정 부호 회로(ECC)에 의해 구제할 수 있는 레벨 이하의,정규 분포로부터 벗어나 검출되는, 메모리 셀을 의미한다. 구체적으로 설명하면, 예를 들면, 1G 비트의 메모리 셀 어레이에 대하여, 10 비트 정도이지만, 그 발생 원인은 부유 게이트와 반도체 기판과의 사이의 터널 산화막의 누설 전류라고 한다.
특히, 이러한 임계값 Vthi의 변화는, 메모리 셀 또는 메모리 셀의 정보 축적 영역이 직렬로 접속되며, 각각이 독립적으로 데이터 판독을 실행하는, 메모리 셀 블록 구성에서 문제가 된다. 왜냐하면, 판독을 행하는 메모리 셀에 대하여 직렬로 접속된 비선택 메모리 셀에서는, 기입 임계값보다도 높은 전압을 제어 전극으로 인가할 필요가 있기 때문이다. 대책으로서, 예를 들면 본 발명자들에 의해 이미 개시된 특허 문헌2에서는, 데이터 기억용의 메모리 셀과 병렬하여, 데이터 선택선을 공유하도록 데이터 파괴 검출용의 메모리 셀을 형성하고, 데이터 판독 시에 동시에 더 강한 전계 스트레스를 인가하는 것에 의해, 데이터 기억용의 메모리 셀보다도 먼저 임계값 변화를 일으키게 하는 것에 의해, 데이터 파괴를 미연에 검지하는 예가 개시되어 있다. 그러나, 특허 문헌2에서는, 데이터 기억용의 메모리 셀과 데이터 파괴 검출용의 메모리 셀은 별도로 구성하기 때문에, 이들 2 종류의 메모리 셀의 특성 변동에 의해, 반드시 데이터 파괴 검출 셀이 데이터 기억용의 메모리 셀보다도 빠르게 데이터 파괴한다고는 할 수 없는 문제가 있었다. 이것은 특히, 예를 들면 데이터 파괴 검출용 셀이 판독 스트레스에 강하며, 한편 데이터 기억용의 메모리 셀이 매우 판독 스트레스에 약한 셀, 소위 「하위 비트」이던 경우에 문제가 된다. 또한, 이 문제를 회피하기 위해, 데이터 파괴 검출용 메모리 셀의 전계를 보다 크게 하는 것이 필요하게 되지만, 이에 의해 데이터 리프레시 간격이 짧아져,보다 많은 시간이 데이터 리프레시에 소비된다고 하는 문제가 있었다. 또, 데이터 파괴 검출용의 메모리 셀이 특별히 필요하고, 이 메모리 셀은 리드 디스터브 데이터 파괴 검출 전용이기 때문에, 예를 들면 기입 전하 유지의 전하 누설에 기인하는 불량 비트에 대해서는 구제할 수 없고, 칩 면적이 증대한다는 문제가 있었다.
<특허 문헌1>
일본 특개평11-330277호 공보
<특허 문헌2>
일본 특개2002-150783호 공보
본 발명의 목적은, 판독에 의한 데이터 파괴에 대하여 데이터 파괴 셀을 직접 검출하고, 또한 그 데이터를 완전하게 복원 가능하게 하는 것에 의해, 데이터 리프레시의 간격을 길게 하고, 데이터 기억용 메모리 셀과 별도로 데이터 파괴 검출용 메모리 셀을 형성하는 것을 불필요하게 한 데이터 기억 시스템을 제공하는 것에 있다.
도 1은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 모식적 블록 구성도.
도 2는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 상세한 블록 구성도.
도 3은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서의, 오류 비트 판정 회로의 블록 구성도.
도 4는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서의, 오류 비트 판정 알고리즘의 흐름도.
도 5는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서의 셀 어레이와 감지 증폭기 회로의 레이아웃을 도시하는 회로 구성도.
도 6은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서, 메모리 셀 어레이를 구성하는 메모리 셀 블록의 NAND 회로 구성도.
도 7은 도 6에 대응하는 평면 레이아웃 패턴 구성도.
도 8은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 메모리 셀 어레이 내의 메모리 셀 구조로서, 도 7의 II-II 선의 모식적 단면 구성도.
도 9는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 메모리 셀 어레이 내의 메모리 셀 구조로서, 도 7의 I-I 선에서의 모식적 단면 구성도.
도 10은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서 적용되는 순회 부호기의 논리 회로 구성도.
도 11은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서 적용되는 순회 복호기의 일례로서의 논리 회로 구성도.
도 12는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서 적용되는 리드 디스터브 검출 회로의 일례로서의 논리 회로 구성도.
도 13은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서 적용되는 템포러리 메모리의 일례로서의 논리 회로 구성도.
도 14는 도 13에 도시한 템포러리 메모리의 동작 파형도.
도 15는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 1블록의 데이터 리프레시 동작을 설명하는 흐름도.
도 16은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 단계 SE6의 데이터 리프레시 동작의 상세한 흐름도.
도 17은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 블록의 리프레시를 설명하는 흐름도.
도 18은 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템의 상세한 블록 구성도.
도 19는 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에서, 데이터 리프레시 동작의 단계 SE4의 흐름 설명도.
도 20은 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에서, 데이터 리프레시 동작의 단계 SE7 흐름 설명도.
도 21은 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에서, 템포러리 메모리를 포함하는 셀 어레이와 감지 증폭기 회로의 레이아웃을 도시하는 회로 구성도.
도 22는 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에서의 셀 어레이와 감지 증폭기 회로의 레이아웃을 도시하는 회로 구성도로서, 특히 템포러리 메모리의 형성예를 설명하는 도면.
도 23은 본 발명의 제3 실시 형태에 따른 데이터 기억 시스템의 동작 방법을 설명하는 흐름도로서, 1 블록의 SE6의 데이터 리프레시 동작을 설명하는 도면.
도 24는 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템에서, NAND형 메모리 셀 블록을, MONOS형 게이트 구조를 이용한 NAND 셀 어레이 블록으로써 구성한 II-II 로우 방향 소자 단면 구조도.
도 25는 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템에서, NAND형 메모리 셀 블록을, MONOS형 게이트 구조를 이용한 NAND 셀 어레이 블록으로써 구성한 I-I 컬럼 방향 소자 단면 구조도.
도 26은 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템에서의 셀 어레이와 감지 증폭기 회로의 레이아웃을 도시하는 회로 구성도.
도 27은 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템에서, 템포러리 메모리를 포함하는 셀 어레이와 감지 증폭기 회로의 레이아웃을 도시하는 회로 구성도.
도 28은 본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 2개의 메모리 셀이 접속된 가상 접지 어레이 블록의 MONOS 메모리의 로우 방향 소자 단면 구조도.
도 29는 본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 2개의 메모리 셀이 접속된 가상 접지 어레이 블록의 MONOS 메모리의 컬럼 방향 소자 단면 구조도.
도 30은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템에 사용하는 페이지형 플래시 메모리의 모식적 블록 구성도.
도 31은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템에 사용하는 바이트형 플래시 메모리의 모식적 블록 구성도.
도 32는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템에 사용하는 ROM 영역을 갖는 EEPROM 형 플래시 메모리의 모식적 블록 구성도.
도 33은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 모식적 회로 구성도.
도 34는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 35는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 36은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 37은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 38은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 39는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드 및 카드 홀더의 모식적 구성도.
도 40은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드 및 그 카드 홀더를 수용 가능한 접속 장치의 모식적 구성도.
도 41은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템 불휘발성 반도체 기억 장치 시스템을 적용하는 메모리 카드를 내장하고, 접속 와이어를 통하여퍼스널 컴퓨터에 접속하기 위한 결합 장치의 모식적 구성도.
도 42는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 메모리 카드를 내장 가능한 디지털 카메라 시스템.
도 43은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 IC 카드의 모식적 구성도.
도 44는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 45는 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 46은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 47은 본 발명의 제7 실시 형태에 따른 데이터 기억 시스템을 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 48은 종래의 불휘발성 반도체 기억 장치에서, 메모리 셀 임계값 Vthi와 스트레스 시간과의 관계를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2, 205 : 데이터 제어선 드라이버
3 : 로우 디코더
4 : 데이터 기억 시스템
5 : 오류 비트 검출 회로
6 : 오류 비트 판정 회로
7 : 메모리 매크로
8 : 단위 시간 지연 회로
9 : 오류 위치 검출 출력 회로
10 : 페이지 카운터
11 : 페이지 버퍼
12 : 배타적 논리합 회로
13, 16 : AND 게이트
14 : 부호기
15 : 복호기
18 : p형 층
19, 43 : 측벽 절연막
21 : p형 반도체 기판
22 : n형 실리콘 영역
23 : p형 웰 영역
24, 68 : 소자 분리 절연막
25, 25SSL, 25GSL: 터널 게이트 절연막
26 : 전하 축적층
26SSL, 26GSL: 게이트 전극
27, 27WL0, 27WL1, …, 27WL13, 27WL14, 27WL15, 27SSL, 27GSL, 27(SSL) : 제어 게이트 전극
27' : 금속 보강층
28, 28s, 28d: n형 확산층
29, 62 : 층간 절연막
31s, 31d: 컨택트
33, 33SL, 33d: 공통 소스선
36, 36(BL) : 데이터 전송선
37 : 절연막 보호층
37' : 실리콘 질화막층
38 : 상부 배선
40 : 제어 회로
41a : Vpgm 발생 회로
41b : Vpass 발생 회로
41c : Vread 발생 회로
41d : Vref 발생 회로
42 : 기판 전위 제어 회로
45 : 데이터 입출력 버퍼
46, 85 : 감지 증폭기/데이터 래치
47 : 어드레스 버퍼
48 : 컬럼 디코더
49, 49' : 메모리 셀 블록
50, 50SSL, 50SGL, 50(SSL) : 블록 절연막
51 : 제어 전극
52 : 반도체 메모리 디바이스
54 : 메모리 카드
60, 61 : 절연막
71, 72 : 인터페이스 유닛(I/F)
73, 400 : MPU
74 : 버퍼 RAM
76 : 컨트롤러
80 : 메모리 카드 홀더
84 : 리드 디스터브 평가용 셀 어레이 및 스위치
86 : 페이지 카운터
87 : 블록 어드레스 래치
88 : 제어 로직 회로
90 : 제3 내부 I/O선
91 : 제2 내부 I/O선
92 : 제1 내부 I/O선
93 : 오류 검출 신호선
94 : 외부 입출력 I/O선
100 : ECC 회로부
101, 102 : 템포러리 메모리
105 : 오류 비트 데이터 판정 회로
106, 107 : I/O 포트
111, 420 : RAM
190 : 접속 장치
191 : 회로 보드
192 : 접속 와이어
193 : 인터페이스 회로
194, 430 : CPU
195 : 버스
201 : D형 플립플롭
202 : n형 트랜지스터
203 : p형 트랜지스터
204 : 인버터
350 : 퍼스널 컴퓨터
410 : ROM
431 : 연산부
432 : 제어부
500 : IC 카드
501 : 반도체 메모리 디바이스 영역
502 : 메모리 혼재 MPU
503, 510 : ROM 영역을 갖는 EEPROM 모드의 플래시 메모리
506, 507, 508, 509 : 시스템 LSI 칩
600 : 플레인 터미널
601 : 플래시 메모리 셀 어레이
602 : 감지 증폭기
603 : 비트선
604 : 워드선
605, 606, 611, 612 : 메모리 셀 열
607, 608, 613 : 메모리 셀
609 : 플래시 메모리
610 : ROM 영역을 갖는 EEPROM
650 : 디지털 카메라
M0, M1, M2, …, M14, M15 : 메모리 셀 트랜지스터
BL, BL1a, BL2a, …, BL1k, BL2K : 데이터 전송선(비트선)
SL : 공통 소스선
S1, S2 : 선택 트랜지스터
SSL, GSL : 블록 선택선
WL0, WL1, WL2, WL3, …, WL14, WL15 : 데이터 선택선
ST1, ST2, …, ST5, SR1, SR2, …, SR10, S1, S2, …, S24, SE1, SE2, …, SE23 : 단계
IBI : 정보 비트 입력
S1 : 스위치 회로
COI : 부호 입력
C0 : 부호 출력
IBI : 정보 비트 입력
IBO : 오류 정정된 정보 비트 출력
EPD, RDO : 오류 위치 검출 출력
DOC : 데이터 출력 제어 입력
DI/O : 데이터 입출력
T1 : 페이지 버퍼 또는 템포러리 메모리에 데이터 기억
T2 : 페이지 버퍼 또는 템포러리 메모리로부터 데이터 판독
Q1a, Q2a, …, Q1k, Q2k : 데이터 전송선 선택 트랜지스터
sel1, sel2 : 데이터 전송선 선택 게이트선
Qaa, Qab, …, Qka, Qkb : MOS 트랜지스터
SW1, SW2 : 스위치
Vcc : 전원 전압
Din1, Din2, Din3, …, Dink : 데이터 입력
Dout1, Dout2, Dout3, …, Doutk : 데이터 출력
CI : 클럭 입력
CLE : 커맨드 라인 인에이블 시그널 라인
ALE : 어드레스 라인 인에이블 시그널 라인
DAT : 시그널 라인
R/B : 레디/비지 시그널 라인
CMD : 커맨드 시그널 라인
CLK : 클럭 시그널 라인
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, (가) 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있으며, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과, (나) 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하여, 그 오류 위치의 정보를 출력하는 회로와, (다) 오류를 발생한 비트의 데이터가 "1"인지 "0"인지 판별하는 회로를 구비하고, (라) 판별 결과가 "1" 또는 "0" 중 어느 하나로 선택적으로 제1 페이지의 메모리 셀을 소거하여, 오류 정정한 데이터를 기입하는 데이터 기억 시스템인 것을 요지로 한다.
본 발명의 제2 특징은, (가) 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있고, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과, (나) 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하고, 그 오류 위치의 정보를 출력하는 회로와, (다) 오류를 발생한 비트의 데이터가 "1"인지 "0"인지 판별하는 회로를 구비하고, (라) 판별 결과가 "1" 또는 "0" 중 어느 하나로 선택적으로 제1 페이지와 상이한 페이지에 제1 복수의 메모리 셀에 오류 정정한 데이터를 기입하는 데이터 기억 시스템인 것을 요지로 한다.
본 발명의 제3 특징은, (가) 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있고, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과, (나) 적어도 1개의 페이지로 이루어지는 제3 복수의 메모리 셀과, (다) 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하는 회로를 구비하고, (라) 제3 복수의 메모리 셀이 오류 페이지의 위치 정보를 복수개 기록하는 데이터 기억 시스템인 것을 요지로 한다.
본 발명의 제4 특징은, (가) 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있는 제1 복수의 메모리 셀과, (나) 제1 복수의 메모리셀의 디지털 데이터 출력을 입력으로 하여, 적어도 1 비트의 데이터 오류를 검출하는 제1 데이터 제어 회로로 이루어지며, (다) 제1 복수의 메모리 셀 중 적어도 1개는 "1" 또는 "0"의 유지 상태 중 어느 하나에서, 복수회 판독 조작을 행하면 비트 변화가 발생하고, (라) 제1 데이터 제어 회로는 외부 데이터 출력 단자를 갖고, (마) 전원 투입시, 복수의 제1 메모리 셀의 제1 페이지는 외부 입출력으로부터 정보 비트를 전부 판독할 수 있으며, 전원 투입 시에 제1 페이지를 판독할 수 있도록 구성되고, (바) 제1 데이터 제어 회로에 대하여, 전원 차단, 전원 투입, 및 적어도 1개의 페이지의 데이터를 외부 데이터 출력 단자로부터 판독하는 일련의 동작을 복수회 반복한 경우에, 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수는, 적어도 1개의 페이지의 데이터를 연속적으로 판독하는 조작을 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수보다도 많은 데이터 기억 시스템인 것을 요지로 한다.
본 발명의 제5 특징은, (가) 메모리 셀 어레이를 포함하는 메모리 매크로와, (나) 메모리 매크로와 접속된 오류 정정 부호 회로부와, (다) 메모리 셀 어레이의 오류 정정에서 일시적으로 사용되는 템포러리 메모리를 구비하고, (라) 템포러리 메모리는, 메모리 매크로 내에서, 메모리 셀 어레이의 일부로서 형성되는 데이터 기억 시스템인 것을 요지로 한다.
<발명의 실시 형태>
이어서, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면에서, 동일하거나 또는 유사한 부분에는 동일하거나 또는 유사한 부호를 붙인다. 또한, 이하에 기재하는 실시 형태는, 본 발명의 기술 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술 사상을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술 사상은, 특허 청구의 범위에서, 다양한 변경을 가할 수 있다.
본 발명의 개요는, 데이터 오류 부호 정정 회로(ECC)를 이용하여, 데이터 파괴가 발생하기 전에 리드 디스터브를 검출하고, 리프레시하는 데이터 기억 시스템이다. 데이터 오류 부호 정정 회로(ECC)를 분석하는 것에 의해 리드 디스터브에 의한 불량 발생을 미연에 방지할 수 있다. NAND형 플래시 메모리를 예를 들면, 휴대 전화 등의 응용 분야로 대표되는 고속 동작시키는 환경에서 사용하는 경우에는 리드 디스터브 리프레시가 필수가 된다. 또한, 리프레시 검출에서, NAND형 플래시 메모리를 이용할 수 있으며, 「하위 비트」가 있어도 정확하게 리프레시 시기를 검출할 수 있으므로, 응용면도 확대된다. 데이터 오류 부호 정정 회로(ECC)의 판독 출력이 지연되는 문제에 대해서도 대응할 수 있다.
이 때문에, 제1 실시 형태에서는, 템포러리 메모리를 메모리 매크로의 외부에 배치한 구성에 대하여 설명한다. 제2 실시 형태에서는, 템포러리 메모리를 메모리 매크로의 내부에 배치한 구성에 대하여 설명한다. 또한, 제3 실시 형태에서는, 동작 시퀀스가 상이한 모드에 대하여 설명하고 있으며, 제1 메모리 셀 블록의 내용을 오류 정정하여 제2 메모리 셀 블록에 기입하고, 또한 제2 메모리 셀 블록의 내용을 제1 메모리 셀 블록에 기입하는 것에 의해, 제1 메모리 셀의 내용을 제1 메모리 셀의 장소에 리프레시하는 것을 특징으로 하는 동작 방법에 대하여 설명한다. 또한, 제4 실시 형태에서는, NAND 셀 어레이 블록을 MONOS형 게이트를 이용하여 구성한 예에 대하여 설명한다. 또한, 제5 실시 형태에서는, 메모리 셀 어레이 블록을 MONOS 구조로 형성된 가상 접지 구조에 의해 구성한 예에 대하여 설명한다. 또한, 제6 실시 형태에서는, 상기의 제1 내지 제5 실시 형태에서 개시된 데이터 기억 시스템에서, 다치 논리를 적용하는 실시예에 대하여 설명한다. 또한, 제7 실시 형태에서는, 상기의 제1 내지 제6 실시 형태에서 개시된 데이터 기억 시스템을, 메모리 카드, IC 카드 등의 시스템에 적용 가능한 시스템 LSI에 적용한 예를 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템은, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)를 포함하는 메모리 매크로(7)와, 오류 비트 검출 회로(5) 및 오류 비트 판정 회로(6)를 포함하는 ECC 회로부(100)와, ECC 회로부(100)에 접속된 템포러리 메모리(101)로 구성된다. 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)와의 사이에는 제1 내부 I/O선(92)이 배선되고, 메모리 매크로(7)와 ECC 회로부(100)와의 사이에는 제2 내부 I/O선(91)이 배선되고, 오류 비트 판정 회로(6)와 템포러리 메모리(101)와의 사이에는 외부 I/O선(94)이 배선되어 있다. 또한, 메모리 매크로(7)의 상세한 내용은 도 2에, ECC 회로부(100)의 상세 내용은 도 3에 도시한 바와 같다.
[데이터 기억 시스템]
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 대하여 보다 상세히 설명하면, 도 2에 도시한 바와 같이, 메모리 매크로(7)는 NAND형, AND형 혹은 가상 접지형 등으로 이루어지는 메모리 셀 어레이(1)와, 데이터 제어선 드라이버(2)와,로우 디코더(3)와, 어드레스 버퍼(47)와, 컬럼 디코더(48)와, 감지 증폭기/데이터 래치(46)와, 데이터 입출력 버퍼(45)와, 기판 전위 제어 회로(42)와, 제어 회로(40)와, Vpgm 발생 회로(41a)와, Vpass 발생 회로(41b)와, Vread 발생 회로(41c)와, Vref 발생 회로(41d)로 구성된다. 데이터 입출력 버퍼(45)와 감지 증폭기/데이터 래치(46)와의 사이에는 제3 내부 I/O선(90)이 배선되고, 데이터 입출력 버퍼(45)와 오류 비트 검출 회로(5)와의 사이에는 제2 내부 I/O선(91)이 배선되고, 또한 ECC 회로부(100)의 내부에서, 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)와의 사이에는, 제1 내부 I/O선(92)과 오류 검출 신호선(93)이 배선되어 있다.
메모리 셀 어레이(1)는 후술한 바와 같이, 불휘발성 메모리 셀과 선택 트랜지스터를 직렬 또는 병렬 접속한 메모리 셀 블록이 매트릭스 형상으로 배열되어 구성된다. 이 메모리 셀 어레이(1)의 데이터 전송선의 데이터를 감지하거나, 혹은 기입 데이터를 유지하기 위해 감지 증폭기/데이터 래치(46)가 형성되어 있다. 이 감지 증폭기/데이터 래치(46)는 데이터 래치를 겸하고 있고, 예를 들면 플립플롭 회로를 주체로 하여 구성한다. 이 감지 증폭기/데이터 래치(46)는, 데이터 입출력 버퍼(45)에 접속되어 있다. 이들의 접속은, 어드레스 버퍼(47)로부터 어드레스 신호를 받는 컬럼 디코더(48)의 출력에 의해 제어되고, 제2 내부 I/O선(91)을 통하여 데이터 입출력 버퍼(45)에 가해진 데이터를, 제1 내부 I/O선(90)을 통하여 메모리 셀 어레이(1)에 기입, 및 메모리 셀 어레이(1)에 기억된 데이터를, 제1 내부 I/O선(90)을 통하여, 데이터 입출력 버퍼(45)에 판독 가능하게 되어 있다. 상기메모리셀 어레이(1)에는, 메모리 셀 엘리먼트의 선택을 행하기 위해, 구체적으로 설명하면 데이터 선택선 및 블록 선택선을 제어하기 위해, 어드레스 선택 회로로 이루어지는 로우 디코더(3)가 형성되어 있다.
기판 전위 제어 회로(42)는, 후술하는 도 8 혹은 도 9에 도시한 바와 같이, 메모리 셀 어레이(1)가 형성되는 p형 반도체 기판(21)(또는 p형 웰 영역(23))의 전위를 제어하기 위해 형성되어 있고, 특히 소거 시에 10V 이상의 소거 전압으로 승압되도록 구성되는 것이 바람직하다. 또한, 메모리 셀 어레이(1) 내의 선택된 메모리 셀 엘리먼트에 데이터 기입을 행할 때에, 전원 전압보다도 승압된 기입 전압 Vpgm을 발생하기 위한 Vpgm 발생 회로(41a)가 형성되어 있다. 이 Vpgm 발생 회로(41a)와는 별도로, 데이터 기입 시에 비선택의 메모리 셀에 공급되는 기입용 중간 전압 Vpass를 발생하기 위한 Vpass 발생 회로(41b), 및 데이터 판독 시에 비선택의 메모리 셀에 공급되는 판독용 중간 전압 Vread 발생 회로(41c)가 형성되어 있다. 이들은, 기입, 소거, 및 판독의 각 상태에서, 필요한 전압 출력이 데이터 제어선 드라이버(2)에 가해지도록, 제어 회로(40)에 의해 제어되고 있다.
기입 전압 Vpgm은 6V 이상 30V 이하의 전압이고, 기입용 중간 전압 Vpass는 3V 이상 15V 이하의 전압이다. 또한, 판독용 중간 전압 Vread는 1V 이상 9V 이하의 전압으로, NAND형 어레이인 경우, 판독 전류를 충분히 확보하여, 리드 디스터브를 저하시키는 데에는, 기입 임계값 상한보다도 1V정도 높은 전압이 바람직하다. 상기 데이터 제어선 드라이버(2)는, 로우 디코더(3)의 출력에 따라, 상기 전압 출력을, 기입 또는 판독이 필요한 메모리 셀 엘리먼트의 제어 게이트 전극이나 선택트랜지스터의 게이트 전극에 인가하는 스위치 회로이다.
[ECC 회로부]
(오류 비트 검출 회로)
ECC 회로부(100) 내의 오류 비트 검출 회로(5)는, 도 3에 도시한 바와 같이, 부호기(14)와, 부호기(15)로 구성된다. 부호화에서는 정보 비트 입력 IBI를 제1 내부 I/O선(92)으로부터 입력하고, 부호 출력 C0를 제2 내부 I/O선(91)에 출력한다. 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)에서, 외부 I/O선(94)을 제1 내부 I/O선(92)에 전기적으로 접속함으로써, 메모리 셀에 1 비트의 정정이 가능한 부호를 기입할 수 있다. 복호화에서는, 부호 입력 COI를 제2 내부 I/O선(91)으로부터 입력하고, 오류 정정한 정보 비트 출력 IBO를 제1 내부 I/O 선(92)에 출력한다. 또한, 오류 위치 검출 출력 EPD를 오류 검출 신호로서, 오류 검출 출력선(93)에 출력한다. 이상에 의해, 메모리 셀에 1 비트의 오류를 검출하고, 그 위치 정보를 출력하는 회로를 구체적으로 구성할 수 있다.
(오류 비트 판정 회로)
ECC 회로부(100) 내의 오류 비트 판정 회로(6)는, 도 3에 도시한 바와 같이, 페이지 카운터(10)를 포함하는 CPU(108)와, 페이지 버퍼(11)와, RAM(111)과, I/O 포트(106 및 107)와, 오류 비트 데이터 판정 회로(105)로 구성된다. CPU(108)와, 페이지 버퍼(11)와, RAM(111)와, I/O 포트(106 및 107)는 공통된 버스 배선(95)에 의해, 상호 접속되어 있다. 또한, I/O 포트(107)는 외부 I/O선(94)을 통하여 템포러리 메모리(101)에 접속되어 있다. 오류 비트 데이터 판정 회로(105)에 대해서는오류 비트 검출 회로(5)로부터의 오류 검출 신호가 오류 검출 신호선(93)을 통하여 입력된다. 또한, 오류 비트 데이터 판정 회로(105)와 I/O 포트(106)에 대해서는 제1 내부 I/O선(92)이 접속되어 있다.
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 동작은, 가장 간단히 설명하면, 도 4에 도시한 바와 같은 흐름도에 따른다.
(a) 단계 ST1에서 개시한다.
(b) 이어서 단계 ST2에서 오류 위치를 검출한다.
(c) 이어서 단계 ST3에서 상기 오류 위치가 발생한 데이터 비트를 추출한다.
(d) 이어서 단계 ST4에서 상기 오류 데이터 비트가 "1"인지 "0"인지 판정한다.
(e) 이어서 단계 ST5에서 종료한다.
[메모리 셀 어레이와 감지 증폭기/데이터 래치의 레이아웃]
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 있어서, 메모리 셀 어레이(1)와 감지 증폭기/데이터 래치(46)의 레이아웃은, 그 일부를 추출하여 모식적으로 도시하면, 도 5에 도시한 바와 같이, 메모리 셀 어레이(1)와, 감지 증폭기 a, …, k를 포함하는 감지 증폭기/데이터 래치(46)와, 감지 증폭기 a, …, k와 데이터 입출력 버퍼(45)와의 사이에 접속되며, 컬럼 디코더(48)에 의해 선택되는 MOS 트랜지스터 Qaa, Qab, …, Qka, Qkb로 구성된다. 메모리 셀 어레이(1)는, 로우 방향의 소스선 SL과 컬럼 방향의 비트선 BL1a, BL2a, …, BL1k, BL2K의 사이에 매트릭스 형상으로 배치된 메모리 셀 블록(49, 49')과, 데이터 전송선 선택 트랜지스터Q1a, Q2a, …, Q1k, Q2k와, 데이터 전송선 선택 게이트선 sel1, sel2로 구성된다. 또한, 이하에서, 동일 부분은 동일한 부호를 붙여 설명을 생략한다. 또한, 도 5에서는, 도면을 알기쉽게 하기 위해 지면 좌우 방향으로 1의 메모리 셀 블록(49 및 49')에서 공유된 메모리 셀의 데이터 선택선 WL0∼WL15, 블록 선택선 SSL, GSL은 생략하여 기재되어 있다.
「메모리 셀 블록」이란, 단일 또는 복수의 페이지를 포함하며, 동시에 소거 동작이 행해지는 메모리 셀의 단위를 의미한다. 여기서, 예를 들면, 전하 축적층을 갖는 플래시 메모리 셀과 같이, 1 페이지의 메모리 셀의 소거 시간이 1페이지의 메모리 셀의 기입 시간보다도 긴 경우에는, 메모리 셀 블록(49, 49')은 복수의 페이지를 포함하며, 복수의 페이지로 한번에 소거 동작을 행하도록 구성할 수 있다. 이상과 같은 구성에서는, 1 블록당 기입 시간과 1 블록당 소거 시간을 동일한 정도로 할 수 있어, 시스템으로부터 본 기입 데이터 전송 속도와 소거 속도의 성능을 향상시킬 수 있어 바람직하다.
또한, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 메모리 셀은 데이터 파괴를 수반하지 않고 복수회 판독할 수 있는 메모리 셀이다. 이 점은, 후술하는 본 발명의 제2 내지 제7 실시 형태에서도, 마찬가지다. 이것은, 판독 조작마다, 반드시 데이터 파괴를 수반하여 재기입 동작이 필요하게 되는 메모리 셀과는 달리, 이하에 설명한 바와 같이, 리드 디스터브에 의한 비트 오류를 정정하는 기입·소거 시퀀스의 빈도를 저하하고, 상기 시퀀스에 의한 메모리 셀 액세스의 점유 시간을 짧게 하여, 소비 전력을 삭감하는 데 바람직하다.
[NAND형 메모리 셀 블록]
(등가 회로 및 패턴 평면도)
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 메모리 셀 어레이(1)를 구성하는 메모리 셀 블록 내에 배열되는 등가 회로 및 패턴 평면도는 각각 도 6 및 도 7에 도시한 바와 같다. 도 7에서는, 도 5의 메모리 셀 블록을 3개 병렬 배치한 패턴 구조를 도시하고 있으며, 셀 구조를 알기쉽게 하기 위해, 제어 게이트 전극(27)보다도 하측 구조만을 도시하고 있다.
도 6 및 도 7에 도시한 바와 같이, 전하 축적층(26)을 갖는 MOS 트랜지스터로 이루어지는 메모리셀 트랜지스터 M0∼M15가 직렬로 접속되고, 일단이 선택 트랜지스터 S1을 통하여 BL이라고 되어 있는 데이터 전송선에 접속되어 있다. 또한 다른 일단은 선택 트랜지스터 S2를 통하여 SL이라고 하는 공통 소스선에 접속되어 있다. 이들 트랜지스터는, 동일한 p형 웰 영역(23) 위에 형성되어 있다. 또한, 각각의 메모리 셀 트랜지스터 M0∼M15의 제어 전극은, WL0∼WL15라고 되어 있는 데이터 선택선에 접속되어 있다. 데이터 전송선 BL을 따른 복수의 메모리 셀 블록으로부터 1개의 메모리 셀 블록을 선택하여 데이터 전송선 BL에 접속하기 위해, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속되어 있다. 또한, 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속되어 있고, 소위 NAND형 메모리 셀 블록(49)(파선의 영역)을 형성하고 있다.
본 실시 형태에서는, 선택, 트랜지스터 S1, S2의 제어 배선인 블록 선택선 SSL, GSL은, 메모리 셀 트랜지스터의 제어 배선인 데이터 선택선 WL0∼WL15의 전하축적층(26)과 동일한 층의 도전체에 의해, 지면 좌우 방향에 인접하는 메모리 셀 블록(49, 49')에서 공통적으로 접속되어 있다. 여기서, 메모리 셀 블록(49)에는, 블록 선택선 SSL 및 GSL은 적어도 1개 있으면 되고, 고밀도화하기 위해서는 데이터 선택선 WL0∼WL15와 동일 방향으로 형성되는 것이 바람직하다. 또한, 메모리 셀 블록(49)에 16=24개의 메모리 셀 엘리먼트가 접속되어 있는 예를 나타내었지만, 데이터 전송선 BL 및 데이터 선택선 WL에 접속하는 메모리 셀 엘리먼트의 수는 복수이면 되고, 어드레스 디코드를 하는 데에 있어서 2n개(n은 양의 정수)인 것이 바람직하다.
(소자 구조)
본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, NAND형 메모리 셀 블록의 소자 단면 구조는, 도 8 및 도 9에 도시한 바와 같이, 도 7에 도시하는 패턴 평면도에서 각각 II-II 방향 및 I-I 방향 단면도에 상당한다. II-II 방향 단면도는, 메모리 셀부 단면도에 상당한다. 도 8 및 도 9에서, 예를 들면 붕소 불순물 농도가 1014㎝-3부터 1019㎝-3사이의 p형 웰 영역(23)에, 예를 들면 3㎜ 내지 15㎜의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로부터 형성된 터널 게이트 절연막(25, 25SSL, 25GSL)을 개재하여, 예를 들면 인 또는 비소를 1018㎝-3에서 1021㎝-3첨가한 폴리실리콘으로 이루어지는 전하 축적층(26, 26SSL, 26GSL)이 10㎜ 내지 500㎜의 두께로 형성되어 있다. 이들은, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(24)이 형성되어 있지 않은 영역 위에, p형 웰 영역(23)과 자기 정합적으로 형성되어 있다. 이것은, 예를 들면 p형 웰 영역(23)에 실리콘 산화막 또는 옥시나이트라이드막으로 형성된 터널 게이트 절연막(25), 및 폴리실리콘으로 이루어지는 전하 축적층(26)을 전면 퇴적한 후, 패터닝하여 p형 웰 영역(23)에 달할 때까지, p형 웰 영역(23)을 예를 들면 0.05㎛∼0.5㎛의 깊이 에칭하고, 소자 분리 절연막(24)을 매립함으로써 형성할 수 있다. 이와 같이 실리콘 산화막 또는 옥시나이트라이드막으로 형성된 터널 게이트 절연막(25) 및 전하 축적층(26)을 단차가 없는 평면에 전면 형성할 수 있으므로, 보다 균일성이 향상한 특성이 갖추어진 제막을 행할 수 있다.
이 위에, 예를 들면 두께 5㎜ 내지 30㎜ 사이의 실리콘 산화막 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 블록 절연막(50, 50SSL, 50GSL)을 개재하여, 예를 들면 인, 비소, 또는 붕소를 1017∼1021㎝-3을 불순물 첨가한 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 NiSi, MoSi, TiSi, CoSi와 폴리실리콘의 스택 구조로 이루어지는 제어 게이트 전극(27)이 10㎜ 내지 500㎚의 두께로 형성되어 있다. 이 제어 게이트 전극(27)은, 도 7에서 인접하는 메모리 셀 블록에 접속되도록 도 7에서 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15를 형성하고 있다. 또, p형 웰 영역(23)은 n형 실리콘 영역(22)에 의해 p형 반도체기판(21)과 독립적으로 전압 인가할 수 있게 되어 있는 것이, 소거 시의 승압 회로 부하를 줄이고 소비 전력을 억제하기 위해서는 바람직하다. 본 실시 형태의 게이트 형상에서는, p형 웰 영역(23)의 측벽이 소자 분리 절연막(24)으로 피복되어 있으므로, 부유 게이트 전극으로서 형성되는 전하 축적층(26)을 형성하기 전의 에칭에 의해 노출되지 않고, 전하 축적층(26)이 p형 웰 영역(23)보다도 아래에 오는 것을 방지할 수 있다. 따라서, p형 웰 영역(23)과 소자 분리 절연막(24)과의 경계에서의, 게이트 전계 집중이나 임계값이 저하한 기생 트랜지스터가 발생하기 어렵다. 또한, 전계 집중에 기인하는 기입 임계값의 저하 현상, 소위 사이드워크(Side Walk) 현상이 발생하기 어렵게 되기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.
도 9에 도시한 바와 같이, 이들 전하 축적층(26) 및 제어 게이트 전극(27)의 양측에는, 예를 들면 5㎜ 내지 200㎜ 두께의 실리콘 질화막, 또는 실리콘 산화막으로 이루어지는 측벽 절연막(43)을 사이에 두고 소스 또는 드레인 영역이 되는 n형 확산층(28)이 형성되어 있다. 이들 n형 확산층(28), 전하 축적층(26) 및 제어 게이트 전극(27)에 의해, 전하 축적층(26)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성되어 있고, 그 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 이들 소스·드레인 영역으로서 기능하는 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3내지 1021㎝-3이 되도록, 깊이 10㎚ 내지 500㎜ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(28)은 인접하는메모리 셀끼리 공유되어, NAND 접속이 실현되어 있다.
또한, 도 9에서, 26SSL, 26GSL은 각각 SSL 및 GSL에 상당하는 블록 선택선에 접속된 게이트 전극으로서, 상기 부유 게이트형 EEPROM의 부유 게이트 전극과 동층으로 형성되어 있다. 게이트 전극(26SSL, 26GSL)의 게이트 길이는, 메모리 셀 트랜지스터에서의 제어 게이트 전극(27)의 게이트 길이보다도 길며, 예를 들면 1㎛ 이하 또한 0.2㎛ 이상으로 형성하는 것에 의해, 블록 선택시와 비선택 시의 온/오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
또한, 제어 게이트 전극(27GSL)의 편측에 형성되고, 소스 또는 드레인 영역으로서 기능하는 n형 확산층(28d)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어지는 데이터 전송선(36)(BL)과 컨택트(31d)를 통하여 접속되어 있다. 여기서, 데이터 전송선(36)(BL)은 인접하는 메모리 셀 블록에 접속되도록, 도 7에서 지면 상하 방향으로 블록 경계까지 형성되어 있다. 한편, 제어 게이트 전극(27GSL)의 편측에 형성된 소스, 또는 드레인 영역으로서 기능하는 n형 확산층(28s)은 컨택트(31s)를 통하여 공통 소스선(33SL)에 접속되어 있다. 이 공통 소스선(33SL)은, 인접하는 메모리 셀 블록에 접속되도록, 도 7에 있어서 지면 좌우 방향으로 블록 경계까지 형성되어 있다. 물론, n형 확산층(28s)을 지면 좌우 방향으로 블록 경계까지 형성하는 것에 의해, 소스선으로해도 된다. 이들 BL 컨택트 및 SL 컨택트로서는, 예를 들면 n형 또는 p형의 불순물이 도핑된 폴리실리콘, 텅스텐이나 텅스텐 실리사이드, Al, TiN, Ti 등이 충전되어, 도전체 영역으로 되어 있다. 또한, 이들 공통 소스선(33SL) 및 데이터 전송선(36)(BL)과, 상기 트랜지스터와의 사이에는, 예를 들면 SiO2나 SiN으로 이루어지는 소자 분리 절연막(68)에 의해 충전되어 있다. 이 데이터 전송선(36)(BL) 상부에는, 예를 들면 SiO2나 SiN, 또는 폴리이미드로 이루어지는 절연막 보호층(37), 도면에 도시되어 있지 않지만, 예를 들면 W, Al이나 Cu로 이루어지는 상부 배선이 형성되어 있다.
[데이터 비트 수 n과 1 페이지의 메모리 블록 수의 관계]
또한, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서는, 일련의 시퀀스로 판독되는 데이터 비트 수 n이, m을 자연수로 하여, (2m-1-m)보다 크고 (2m-m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀 블록(49)을 도 5 또는 도 26의 지면 좌우 방향, 즉 데이터 선택선이 연장되는 방향으로 병렬로 준비되고, 1 페이지로서 이용한다. 또한, 도 2의 구성에서는 감지 증폭기의 수도 적어도 (2m-1)개 이상의 감지 증폭기/데이터 래치(46)를 준비하는 것이 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면 허밍 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 1 페이지의 비트 오류를 1 비트 검출하여, 그 위치를 구할 수 있다. 또한, 일반적으로는 t를 자연수로 하여 일련의 시퀀스로 판독되는 데이터 비트 수가 [2m-1-t×(m-1)-1]보다 크고 (2m-t×m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀(49)을 도 5 또는 도 26의 지면 좌우 방향, 즉 데이터 선택선이 연장되는 방향으로 병렬로 준비하며, 1 페이지로서 이용한다. 또한, 1 페이지에 속하는 메모리 셀에 대해서는, 예를 들면 1개의 데이터 선택선 WL에 공통으로 접속된 복수의 메모리 셀로 하는 것이, 한번의 데이터 선택에 의해, 복수의 메모리 셀을 동시 선택할 수 있어 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면, 블랙 블록 제어 헤더(Bose-Chaudhuri-Hocquenghem(BCH)) 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 t 비트의 비트 오류를 검출하여, 그 위치를 구할 수 있다. 상기 사정은 본 발명의 제2 내지 제7 실시 형태에 따른 데이터 기억 시스템에서도 적용되는 것은 자명하다.
또한, 감지 증폭기/데이터 래치(46)의 입출력은, 메모리 셀의 판독이나 기입, 및 소거를 제어하는 제어 회로(40)에 접속되어 있다. 제어 회로(40)는, 예를 들면 데이터 입출력 버퍼(45)에 공급된 데이터를 커맨드 입력으로 하고, 메모리 셀의 판독이나 기입, 및 소거를 제어한다. 또한, 도 2에서는 단순화를 위해 도시하고 있지 않지만, 제어 회로(40)로부터, 감지 증폭기의 동작을 제어하는 제어 신호나 데이터 전송선 선택 게이트선 sel1, sel2를 제어하는 신호가 공급되어 있다. 또한, 메모리 매크로(7)로 나타내는 실선으로 둘러싼 부분은, 예를 들면 NAND형 플래시 메모리로서 종래 1개의 반도체 기판 위에 형성된 기억 장치를 나타내고 있다. 여기서, 도 2에서, 메모리 매크로(7) 중 메모리 셀 어레이(1)의 구성을 제외한 각부분의 구성에 대해서는, 예를 들면 일본 특개평2002-150783호 공보에 의해 공지된 회로 블록을 이용해도 된다.
또한, 이후 알기 쉽게 하기 위해, 부호화 전의 데이터 열을 「정보 비트」, 부호화 후에 부가되는 비트를 「검사 비트」, 복호화 후의 데이터 열에서, 정보 비트에 이어 오류 위치를 나타내는 비트를 「신드롬」이라고 하기로 하자. 데이터 입출력 버퍼(45)는 오류 비트 검출 회로(5)와 제2 내부 I/O선(91)을 통하여 접속되어 있다. 또한, 오류 비트 검출 회로(5)는 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)와 제1 내부 I/O선(92)에 의해 접속되어 있다. 또한, 오류 비트 검출 회로(5)는 오류 비트 데이터 판정 수단을 포함하는 오류 비트 판정 회로(6)에 오류 검출 신호를 출력한다. 이 오류 검출 신호는, 오류 비트 검출 회로(5)로부터 제1 내부 I/O선(92)을 통하여 출력되는 신드롬에 의해 대용해도 된다. 또, 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)는, 외부 입출력 I/O선(94)에 의해, 이들 데이터 기억 시스템과 외부와의 데이터의 수수를 행하고 있다.
또한, 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)는, 도 3에 도시한 바와 같이, 예를 들면 플립플롭이나 휘발성 메모리로 이루어지는 페이지 카운터(10)를 포함하고 있다. 이 페이지 카운터(10)는 1 소거 블록 내의 페이지 수의 인덱스를 기억하기 위한 것으로, 페이지 수를 i로 하여 log2(i) 이상의 비트 수의 단 수의 카운터를 준비하면 되고, 적어도 카운터의 모든 비트를 일정한 초기값으로 하는 리세트 기능과, 1 블록 내의 모든 페이지를 한번씩 액세스하도록 페이지 수를 증가시키는 기능을 갖는다. 이하에서는, 가장 기능적으로 간단한 예로서, 최초의 페이지의 인덱스를 초기값으로 하는 리세트 기능과, 페이지 카운터(10)를 1만큼 늘리는 기능을 갖는 것으로 설명한다. 또한, 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)는, 예를 들면 SRAM이나 DRAM 등의 휘발성 메모리로 이루어지는 페이지 버퍼(11)를 포함하고 있는 것이, 고속화면에서 바람직하다. 도 2에 도시하는 데이터 기억 시스템 내에서, 데이터 정정과 리프레시를 실행할 수 있기 때문이다. 외부 입출력 I/O선(94)에 데이터 출력하고, 템포러리 메모리(101)와의 사이에서 데이터를 수수하는 시간과 수순이 필요 없으므로, 고속화에 바람직하다. 물론, 페이지 버퍼(11)는, 도 2에 도시하는 데이터 기억 시스템의 외부에 배치되어 있어도 된다. 외부 입출력 I/O선(94)에 의해 기억 판독 가능한 상태에 있으면, 본 발명의 실시 형태에서 나타내는 리프레시 동작을 실현할 수 있기 때문이다. 또한, 페이지 버퍼(11)에 필요한 비트 수는, 정보 비트 수와 동일한 비트 수이상 있으면 된다.
[오류 비트 검출 회로]
여기서, 오류 비트 검출 회로(5)는, 데이터 입출력 버퍼(45)로부터 출력된 일련의 데이터의 비트 오류를 검출하고, 또한 그 위치를 특정하여, 그 위치 정보를 오류 검출 신호선(93) 또는 제1 내부 I/O선(92)에 출력한다. 이 오류 비트 검출 회로(5)로서는, 예를 들면 1 비트의 에러 수정이 필요한 경우에는, 공지의 순회 허밍 부호 복호기를 이용하면 된다. 도 10 내지 도 11에, 예를 들면 4 비트의 데이터 비트로 1 비트 오류 정정 가능한, 7 비트의 부호를 형성하는 데이터 순회 허밍 부호 부호기, 및 순회 허밍 부호 복호기의 구체예를 도시한다. 또한 관례적으로는 소거 상태의 논리값을 "1", 기입 상태의 논리값을 "0"으로 하지만, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서는, 소거 상태의 논리값을 "0", 기입 상태의 논리값을 "1"로 하여 반대로 정의한다. 이것은, 본 발명의 제1 실시 형태에서는, 선형의 오류 정정을 행하는 회로를 이용하는 것을 실시 형태로 하고 있기 때문에, 신드롬이 모두 논리값 "0"인 것이 오류가 없는 상태에 대응하고, 신드롬을 포함하는 1 블록 모두 소거를 행하는 것만으로, 오류가 없는 초기값을 형성할 수 있도록 하기 위해서이다. 물론, 메모리 셀의 기입 및 소거 논리값을 종래와 같이 하고, 제2 내부 I/O선(91)에 논리 반전 회로를 통시키는 것에 의해, 오류 비트 검출 회로(5)에서는 논리값이 메모리 셀과 반대로 되도록 설정해도 된다.
(허밍 부호 부호기)
예를 들면, 4 비트의 데이터 비트로 1 비트 오류 정정 가능한, 7 비트의 부호를 형성하는 데이터 순회 허밍 부호 부호기는, 도 10에 도시한 바와 같이, 3개의 단위 시간 지연 회로(8)와, 2개의 배타적 논리합 회로(12)와, 2개의 스위치 SW1, SW2로 구성된다. 도 10에서, 정보 비트 입력 IBI는 단위 시간마다 시계열로서 4 비트 공급되는 것으로 한다. 또한, 단위 시간 지연 회로(8)는 1 단위 시간만큼 지연시키는 기능을 갖고, 예를 들면 공지인 D형 플립플롭 등 플립플롭과 래치 회로로 구성하면 되며, D형 플립플롭에 클럭이 공급되기 전에는 논리값 "0"으로 설정되어 있는 것으로 한다. 또한, 스위치 SW1은, 정보 비트 입력 중, 즉 1 비트부터 4 비트까지는, SW1a 측에 접속되고, 정보 비트 입력 종료 후 검사 비트 출력 중, 즉 5 비트부터 7 비트까지는 SW1b에 접속되는 스위치 회로이다. 또한, 스위치 SW2는 정보 비트 입력 중, 즉 1 비트부터 4 비트까지는 접속 상태로 되고, 정보 비트 입력 종료 후 검사 비트 출력 중, 즉 5 비트부터 7 비트까지는 논리값 "0"을 ○ 방향으로 출력하는 스위치 회로이다. 이러한 구성을 7 비트의 출력이 종료할 때까지 7회 클럭을 공급하는 것에 의해, 1 비트 수정 가능한 순회 부호를 작성할 수 있다. 따라서, 부호화에서는, 정보 비트 입력 IBI를 제1 내부 I/O선(92)에 전기적으로 접속하고, 부호 출력 C0을 제2 내부 I/O선(91)에 전기적으로 접속하고, 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)에서, 외부 I/O선(94)을 제1 내부 I/O선(92)에 전기적으로 접속함으로써, 메모리 셀에 1 비트의 정정이 가능한 부호를 기입할 수 있다. 또, 여기서, 외부 I/O선(94)은, 구체적으로 설명하면 예를 들면 메모리 카드의 입출력 단자나, 본 시스템 패키지로부터 외부에 커넥터 또는 무선 통신 수단을 통하여 접속되는 입출력 부분을 나타낸다.
(허밍 부호 복호기)
또한, 본 발명의 제1 실시 형태에서 적용되는 일례로서의 순회 허밍 부호 복호기는, 도 11에 도시한 바와 같이, 11개의 단위 시간 지연 회로(8)와, 3개의 배타적 논리합 회로(12)와, 1개의 AND 게이트(13)로 구성된다. 부호 입력 COI부터 8 단위시간 지연 후에, 오류 정정된 정보 비트 출력 IBO가 출력된다. 또한, 정보 비트 출력 IBO와 동시에, 오류 위치 검출 출력 EPD를 얻을 수 있다. 이 오류 위치 검출 출력 EPD는, 오류 위치를 발생한 비트 부분의 클럭에서, 논리값 "1"을 출력하고, 오류 위치가 없는 경우에는 논리값 "0"을 출력하는 구성으로 되어 있다. 따라서, 복호화에서는 부호 입력 COI를 제2 내부 I/O선(91)에 전기적으로 접속하고, 오류 정정한 정보 비트 출력 IBO를 제1 내부 I/O선(92)에 전기적으로 접속하고, 오류 위치 검출 출력 EPD를 오류 검출 신호로서 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)에 전기적으로 접속하는 도 2의 구성을 형성하는 구성으로 한다. 또한, 오류 위치 검출 출력 EPD를 단순히 얻기만 하는 것이면, 도 11의 점선 부분으로 표시되는 오류 위치 검출 출력 회로(9)가 있으면 된다. 이상에 의해, 메모리 셀에 1 비트의 오류를 검출하고, 그 위치 정보를 출력하는 회로를 구체적으로 구성할 수 있다. 이들 도 10 및 도 11의 회로를 오류 비트 검출 회로(5)로 하면 된다.
여기서는 1 비트의 오류 수정 가능한 순회 허밍 부호의 부호 및 복호 회로를 기술했지만, 물론 다른 부호계, 예를 들면 일반적인 BCH 부호나 M 계열 부호, 컨볼루션 부호(Convolution Code), 차집합 순회 부호이어도 되고, 이들을 조합해도 된다. 단, 제2 내부 I/O선(91)의 배선 수 및 제1 내부 I/O선(92)의 배선 수를 적게 하기 위해서는 시계열로 정보 비트를 공급하고, 적은 회로 규모로 부호화 및 복호화할 수 있는 순회 부호인 것이 바람직하다. 또한, 예를 들면, 부호어를 r[비트] 통합한 2r개의 원(元)을 갖는 소위 바이트 부호라도 물론 되고, 예를 들면 BCH 부호 중에서의 바이트 부호인 리드 솔로몬 부호이어도 된다. 이 바이트 부호의 경우에는 우선 원래 어느 하나가 오류가 있는 바이트 오류를 검출하고, 그 후에 오류 정정 전의 바이트와 오류 정정 후의 바이트를 1 비트씩 비교하는 것에 의해, 그 바이트 내의 데이터의 각 비트로 오류를 발생한 비트를 "1"인지 "0"인지 판별하면 된다. 이 후, 예를 들면, 상기 판정 결과에서, 적어도 1개의 비트에서, 소거 상태가 기입 상태로 오류가 있는 경우에, 리프레시 동작을 행하도록 하면 된다.
또한, 컨볼루션 부호로서는, 예를 들면 1 비트 오류 정정 가능한 와이너 애쉬 부호나 버스트 오류 정정 가능한 암수 부호(岩垂 符號: Iwadare code), 하겔버거 부호를 이용할 수 있다. 또한, 이 경우에는 그 구속 길이(Constraint Length)를 상기 페이지 길이보다도 짧게 하는 것에 의해, 1개의 오류 정정 부호로 부호화한 경우보다도, 복호화에 대하여 최초의 오류 정정 정보의 출력을 빠르게 얻을 수 있다. 마찬가지로, 부호의 조합에 대해서는, 예를 들면 정보 비트를 복수개, 예를 들면 2개로 분해하고, 부호 길이가 짧은 오류 정정 부호를 상기 페이지의 최초로 출력되는 정보 비트 부호화에 이용하고, 부호 길이가 긴 오류 정정 부호를 상기 페이지에 후측으로 출력되는 정보 비트 부호화에 이용해도 된다. 이 경우의 구성으로는, 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 시계열 데이터로서 입력으로 하고, 적어도 1 비트의 데이터 오류를 정정하여 제1 부호 길이를 갖는 제1 오류 정정 복호화 수단과, 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 시계열 데이터로서 입력으로 하고, 적어도 1 비트의 데이터 오류를 정정하여 제2 부호 길이를 갖는 제2 오류 정정 복호화 수단을 포함하고, 상기 제1 부호 길이는 제2 부호 길이보다도 짧아, 상기 제1 오류 정정 복호화 수단의 정보 비트 출력이 제2 오류 정정 복호화 수단의 정보 비트 출력보다도 먼저 출력되도록하면 된다. 이와 같이 하는 것에 의해, 1페이지 전부를 1개의 오류 정정 부호로 부호화한 경우보다도, 복호화에 대하여 최초의 오류 정정 정보의 출력을 빠르게 얻을 수 있으며, 또한 부호 비트 길이의 정보 비트 길이에 대한 비율을 작게 하여, 효율적인 부호화를 실현할 수 있다.
또한, 오류 비트 검출 회로(5)나 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)의 일부는, 여기서는 회로에서 형성하는 방법을 나타냈지만, 물론 예를 들면, 어큐뮬레이터와 메모리 소자에 의해 형성한 마이크로코드 연산기의 소프트웨어나, 시퀀서(Sequencer)의 하드웨어에 의해 실현해도 된다. 단, 오류 비트 검출 회로(5)는 검출 및 정정 비트 수가 적은 경우에는, 도 10 및 도 11과 같이 하드웨어로 실현하는 것이, 회로 면적이 작고 클럭 지연이 적어서 데이터 출력할 수 있는 것보다 더 바람직하다. 이들, 복호 회로나 오류 정정 복호화 수단에 대해서는, 본 실시 형태에 한하지 않고, 후술하는 모든 실시 형태에 대하여 유효하다.
[리드 디스터브 검지 회로]
여기서, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서는 오류 비트 데이터 판정 회로(105)를 포함하는 오류 비트 판정 회로(6)에 특징이 있다. 오류 비트 데이터 판정 회로(105)는, 예를 들면 도 12와 같은 회로에 의해 실현된다. 도 12는, 도 48에서 도시한 바와 같이, 판독을 반복하면 임계값이 상승하는 문제를 갖는 메모리 셀 어레이에 대하여, 그 리드 디스터브를 검지하는 회로를 나타낸 것이다. 본 회로에서는, 입력으로서 도 11에 도시된 오류 정정된 정보 비트 출력IBO의 부정과, 오류 위치 검출 출력 EPD의 2개가 입력된다. 도 12의 회로에 의해, 오류 위치가 검출된 장소에서, 오류 정정된 출력이 소거 임계값 "0"으로 되어 있는, 즉 소거 상태 "0"이 기입 상태 "1"로 틀리게 된 경우에만, 논리값 "1"이 출력된다. 여기서, 메모리 셀 블록을 소거한 경우에, 검증 소거를 행함으로써, 소거 임계값을 일정 이하로 억제한 구성에서는, 리드 디스터브 스트레스가 인가되기 전에는, 소거 형태 "0"을 실현하도록 되어 있다. 따라서, 이 소거 상태 "0"이 기입 상태 "1"로 틀리게 된 경우에는, 판독 전압 스트레스에 의한 상태 변이라고 생각해도 된다. 이와 같이, AND 게이트 1개와 인버터 1개라는 매우 적은 논리 회로로, 오류를 발생한 비트가 "1"인지 "0"인지 판별하는 수단을 형성할 수 있다. 물론, 도 11에서 8단의 단위 시간 지연 회로(8)의 최종단의 출력을 인버터 출력과 결선된 측의 AND 게이트의 입력으로 대용하면, AND 게이트 1개로 리드 디스터브를 검출할 수 있으므로, 보다 간편한 회로가 된다.
[템포러리 메모리]
또한, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 포함되는 템포러리 메모리는, 외부 I/O선에 접속된 템포러리 메모리(101)를 이용하고 있다. 도 13에 그 메모리의 회로예를 도시한다. 도 13에서는 k 비트의 데이터를 일시 기억하는 템포러리 메모리(101)의 예를 도시하고 있다. 본 예에서는 D형 플립플롭(201)을 직렬로 k단 접속하고, 최종단의 출력을 n형 트랜지스터(202)와 p형 트랜지스터(203), 및 인버터(204)로 이루어지는 쌍방향 스위치 회로에 의해 접속하고 있다. 또한, D형 플립플롭(201)으로서는, 클럭 입력 CI가 "L"(여기서는 편의상 0[V]로 함)로부터 "H"(여기서는 편의상 전원 전압 Vcc로 함)로 상승하는 순간에 출력이 확정되고, 그 후에는 클럭이 "H"의 상태에서도 "L" 상태에서도 "H"로부터 "L"로 변화해도 출력은 변화하지 않는 엣지 트리거형의 플립플롭으로 한다. 또한, 이 쌍방향 스위치 회로는, 데이터 출력 제어 입력이 "H"인 경우에, n형 트랜지스터(202)와 p형 트랜지스터(203)의 전류 단자가 도통 상태로 되고, "L"의 경우에 차단 상태로 되는 회로이다. 도 14에 그 회로의 동작을 도시한다. 도 14에서, T1은 페이지 버퍼 또는 템포러리 메모리에 데이터를 기억하는 기간을 나타내고, T2는 페이지 버퍼 또는 템포러리 메모리로부터 데이터를 판독하는 기간을 나타낸다. D형 플립플롭에 데이터를 기억하는 경우에는, 우선 데이터 출력 제어 입력 DOC를 "L"로 하고, D형 플립플롭(201)의 출력이 데이터 입출력선 DI/O에 출력되지 않도록 한다. 또한, 데이터 입출력선 DI/O에 Vcc("H")나 0V("L")의 디지털 데이터 입력 Din1을 공급한 후, 클럭 입력 CI를 "L"로부터 "H"로 한다. 이에 의해, 데이터 입력 Din1의 데이터가 도 13의 가장 좌측의 D형 플립플롭(201)으로 유지된다. 이어서, 데이터 입출력선 DI/O에 Vcc("H")나 0V("L")의 디지털 데이터 입력 Din2를 부여한 후, 클럭 입력 CI를 "L"로부터 "H"로 한다. 이에 의해, 데이터 입력 Din1의 데이터가 도 13의 좌측으로부터 2번째의 D형 플립플롭(201)에 전송 및 유지되고, 가장 좌측의 D형 플립플롭(201)에 데이터 입력 Din2가 유지된다. 이후에는, 순차적으로 k[비트]까지 데이터 입출력선 DI/O에 디지털 데이터를 부여하고, 클럭 입력 CI를 공급하는 것에 의해, 도 13의 우측의 D형 플립플롭으로부터 순서대로 Din1, Din2, …, Dink의 데이터가 유지되어, k[비트]의 데이터를 유지할 수 있다.
이어서 템포러리 메모리(101)로부터 데이터를 판독할 때에는, 우선 데이터 출력 제어 입력 DOC를 "H"로 하고, 가장 우측의 D형 플립플롭(201)의 출력을 데이터 입출력선 DI/O로 출력한다. 이에 의해 데이터 입출력선 DI/O에는 데이터 입력 Din1의 데이터와 동일한 데이터(여기서는 데이터 출력 Dout1로 함)가 출력된다. 또한, 클럭 입력 CI를 "L"로부터 "H"로 한다. 이에 의해, 좌측으로부터 우측의 D형 플립플롭에 1 비트 데이터가 전송 및 유지된다. 그 결과, 데이터 입출력선 DI/O에는 데이터 입력 Din2의 데이터와 동일한 데이터(여기서는 데이터 출력 Dout2로 함)가 출력된다. 이후에는, 전부 (k-1)회 클럭 입력 CI를 "L"로부터 "H"로 하는 것에 의해, 데이터 입출력선(DI/O)에 도 13의 우측의 D형 플립플롭으로부터 순서대로 데이터 입력 Din1, Din2, …, Dink의 데이터에 상당하는 데이터 출력 Dout1, Dout2, …Doutk가 출력되고, k[비트]의 데이터를 출력할 수 있다.
이상에 의해, 도 13이 k[비트]의 데이터를 시켄셜로 기억하고, 기억한 순서로 추출할 수 있는 것이 판명되었다. 본 회로는, 도 3에서 설명한 페이지 버퍼(11)의 회로에도 이용할 수 있다. 이 경우에는, 상기 k를 정보 비트 수로 재판독하면 된다.
도 13에서 도시한 회로에서는, 불휘발성 메모리는 불필요하며, 논리 회로를 형성하는 트랜지스터에 의해 구성할 수 있다. 따라서, 논리 회로 형성과 동일한 프로세스를 이용함으로써, 프로세스 비용을 삭감할 수 있다.
[리프레시 동작]
이어서, 메모리 셀 어레이(1)의 1 메모리 셀 블록(제1 메모리 셀 블록)에 대하여, 리드 디스터브에 의한 비트 파괴를 검출하고, 데이터를 완전하게 복원하는 리프레시 동작에 대하여, 도 15 내지 도 17에 도시한 바와 같이, 흐름도를 이용하여 설명한다.
(a) 우선, 수순 SE1에서, 페이지 카운터(10)을 최초의 페이지를 나타내도록 리세트한다.
(b) 이어서, 수순 SE2에서, 제1 메모리 셀 블록에 대하여, 페이지 카운터(10)가 나타내는 페이지를 판독하고, 오류 정정하여 페이지 버퍼 I1에 기억한다. 이 때, 예를 들면, 본 메모리 셀 블록의 판독 조작이 해당 메모리 매크로(7)의 외부로부터 지시되고 있는 경우에는, 본 판독 내용, 즉 페이지 카운터(10)가 나타내는 내용을 페이지 버퍼(11)에 전송함과 함께, 그대로를 외부 입출력 I/O선(94)에 병렬로 출력할 수 있다. 여기서, 판독 데이터가 외부 입출력 I/O선(94)에 출력되는 동작은, 리드 디스터브에 의한 데이터 파괴 검출 동작을 포함하므로, 리드 디스터브에 의한 데이터 파괴 검출 동작과 외부 입출력 I/O선(94)에의 데이터 출력 조작을 다른 시퀀스로 행하는 경우보다도, 실행 시간을 단축할 수 있다.
(c) 이어서, 예를 들면 수순 SE3에서, 오류 비트 판정 회로(6) 내에 형성된 페이지 카운터(10)의 출력이 논리값 "1"인 것이 적어도 1회 발생하는 것을 오류 정정 중에 검출하는 것에 의해, 리드 디스터브가 발생한 비트가 있는지의 여부를 검출한다.
(d) 만약, 이에 의해, 오류 비트 판정 회로(6)에 형성된 페이지 카운터(10)의 출력이 한번도 논리값 "1"이 되지 않는 경우에는, 본 페이지에서는 리드 디스터브에 의한 오류 비트는 발생되지 않는다고 해도, 수순 SE4에서, 페이지 카운터(10) 내의 페이지 카운트 수를 예를 들면 1 증가시킨다.
(e) 이 후, 수순 SE5에서, 페이지 카운터(10)가 모든 페이지의 인덱스를 참조하였는지의 여부를 판정한다. 이것은, 페이지 카운터(10)를 1씩 증가시키는 수순 SE4의 시퀀스를 이용하고 있는 경우에는, 1 메모리 셀 블록에 포함되는 페이지 수와 비교하여 인덱스가 그 이하인지의 여부를 판정하는 것과 등가이다. 본 수순 SE5의 시퀀스로 페이지 수가 1 메모리 셀 블록에 포함되는 페이지 수 이하인 경우에는, 그 페이지에 리드 디스터브에 의한 오류 비트를 발생한 셀은 없으므로, 다음 페이지의 리드 디스터브를 조사하는 수순 SE2의 시퀀스로 이행한다. 또한, 페이지 수보다도 큰 경우에는, 본 메모리 셀 블록에 리드 디스터브한 셀은 없다고 하여 종료한다.
(f) 이어서, 수순 SE3에서 리드 디스터브에 의한 오류 비트가 검출된 경우에는, 수순 SE6의 제1 메모리 셀 블록의 데이터를 판독하고, 오류 정정한 데이터를 메모리 셀에 기입하는 시퀀스로 이행한다.
여기서, 전하 축적층(26)을 갖는 불휘발성 메모리에서, 리드 디스터브에 의한 임계값 변화는 특허 문헌1에서 개시된 바와 같이, 스트레스 인가 시간 ts에 대하여 log(ts)와 같이 의존하기 때문에, 스트레스 인가 후에 스트레스가 1회 추가되어도 임계값은 크게는 변화하지 않는다. 따라서, 판독 횟수가 큰 값인 경우에는, 리드 디스터브에 의한 오류 비트가 발생하는 1회당 판독에 대한 확률은 크게 감소한다. 즉, 예를 들면, n이 1000회 이상에서는 판독 횟수를 1회 증가시켜도, 리드 디스터브에 의한 오류 비트는 갑자기 증가하지 않는다. 따라서, 수순 SE6은 수순 SE3 직후에 행해질 필요는 없으며, 예를 들면 수순 SE3 후에 데이터 파괴를 나타내는 플래그나 해당 페이지의 위치 정보를 템포러리 메모리(101)에 기억해 두고, 수순 SE3과 수순 SE6과의 사이에서 통상의 정보 비트의 판독, 기입, 및 소거를 행한 후, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에 대한 데이터 입출력 요구 빈도가 낮을 때에, 템포러리 메모리(101)의 내용을 참조하여, 리드 디스터브에 의한 데이터 파괴가 발생하는 경우에, 수순 SE6을 행하도록 해도 된다. 또한, 예를 들면 수순 SE3의 시퀀스 후에, 데이터 파괴를 나타내는 플래그를 템포러리 메모리(101)에 기억해 두고, 제1 메모리 셀 블록 내의 페이지를, 예를 들면 모두 판독하고, 외부 입출력 I/O선(94)에 데이터 출력하는 것에 의해, 수순 SE6의 시퀀스보다도 먼저 제1 메모리 셀 블록 내의 필요한 페이지를 판독하는 처리를 행해도 된다.
이와 같이 하는 것에 의해, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 정보 데이터 판독 요구가 실행되었을 때에, 수순 SE6의 시퀀스에 기인하는 데이터 지연과 무관하게, 제1 메모리 셀 블록 내의 필요한 페이지를 판독하여 출력하고, 또한 데이터 입출력 요구 빈도가 낮을 때에, 정보 비트의 리프레시에 상당하는 수순 SE6을 행할 수 있다. 여기서, 수순 SE1로부터 수순 SE5까지는 메모리 셀 어레이(1)에의 정보 데이터의 기입 및 소거 동작에 수반하지 않고, 판독 조작만으로 행할 수 있으므로 고속 동작 가능하다. 한편, 수순 SE6은 메모리 셀어레이(1)에의 정보 데이터의 기입 및 소거 동작을 수반하기 때문에, 시간이 걸린다. 따라서, 데이터 입출력 요구 빈도가 낮을 때에, 정보 비트의 리프레시에 상당하는 수순 SE6을 행함으로써, 외부로부터 본 판독의 레이턴시(Latency)를 향상시킬 수 있다.
또한, 수순 SE1부터 수순 SE5까지의 시퀀스를 전원 투입 시에 행함으로써, 전원 투입 시에 이니셜 프로그램 로더와 파일 할당 테이블 등, 미리 결정된 블록을 판독하는 용도로는, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 특히 수순 SE1부터 수순 SE5까지의 데이터 파괴 검출 동작과 판독 동작을 동일한 동작으로 행함으로써, 판독 빈도가 높은, 즉 리드 디스터브에 의한 데이터 파괴 빈도가 다른 메모리 셀 블록보다도 높다고 예상되는 블록을 선택적으로 리프레시할 수 있다. 즉, 전체적으로 데이터 파괴가 더 적은 고신뢰의 데이터 기억 시스템을 실현할 수 있다. 또한, 이니셜 프로그램 로더와 파일 할당 테이블 등 미리 결정된 페이지의 정보 비트는, 당연히 전부 외부 입출력 I/O선(94)으로부터 판독할 수 있는 것이 바람직하다. 1 페이지를 동시에 판독한 경우의 데이터 대역 폭을 크게 하여, 고속으로 판독할 수 있기 때문이다.
(수순 SE6의 구체적 시퀀스)
이어서, 수순 SE6의 구체적 시퀀스 내용을 도 16을 이용하여 설명한다. 도 16에서는, 제1 메모리 셀 블록의 내용을 리드 디스터브에 의한 오류를 정정하여 제2 메모리 블록에 기입하는 것에 의해, 리드 디스터브에 의한 오류 비트를 포함하는 데이터를 리플레시하는 예가 도시되어 있다. 또한, 여기서 제2 메모리 셀 블록은 제1 메모리 셀 블록과 실질적으로 동일한 구조를 갖는 것이, 메모리 셀 어레이(1)의 면적을 축소하여, 보다 염가의 칩을 구성하는 데 바람직하다. 또한, 제2 메모리 셀 블록의 페이지 수는 적어도 제1 메모리 셀 블록의 총 페이지 수 이상인 것이 필요하다.
(g) 수순 SE7에서, 우선 제2 메모리 셀 블록을 소거한다. 이 시퀀스는, 이미 제2 메모리 셀 블록이 소거되어 있는 경우에는 불필요하다.
(h) 이어서, 수순 SE8에서, 페이지 카운터(10)를 첫 페이지를 나타낸 바와 같이 리세트한다.
(i) 이어서, 수순 SE9에서, 제1 메모리 셀 블록에 대하여, 페이지 카운터(10)가 나타내는 페이지를 판독하여, 오류를 정정하여 페이지 버퍼(11)에 기억한다. 이 때, 예를 들면, 제1 메모리 셀 블록의 판독 조작이, 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 외부로부터 지시되어 있는 경우에는, 필요에 따라 판독 내용을 외부 입출력 I/O선(94)으로부터 출력해도 된다.
(j) 또한, 수순 SE10에서, 페이지 카운터(10)가 나타내는 제2 메모리 셀 블록에, 페이지 버퍼(11)의 내용을 오류 검출 부호가 되도록 부호화하여 기입한다. 이 기입의 정보 비트 외에 데이터 기입 종료 플래그를, 기입 종료 후에 제2 메모리 셀 블록의 다른 비트에 기입해도 되고, 이와 같이 하는 것에 의해, 기입 시의 전원의 차단에 의한 기입 실패를 검출하여, 복귀 시퀀스를 행할 수 있다.
(k) 이어서, 수순 SE11의 시퀀스로 페이지 카운터(10)를, 예를 들면 1을 증가시킨다.
(l) 이 후, 수순(12)에서 페이지 카운터(10)가 모든 페이지의 인덱스를 참조했는지의 여부를 판정한다. 이것은, 페이지 카운터(10)를 1씩 증가시키는 수순 SE11의 시퀀스를 이용하고 있는 경우에는, 제1의 1메모리 셀 블록에 포함되는 총 페이지 수와 비교하여 인덱스가 그 이하인지의 여부를 판정하는 것과 등가이다. 수순 SE12의 시퀀스로 페이지 수가 1 메모리 셀 블록에 포함되는 페이지 수 이하인 경우에는, 다음 페이지의 내용을 리드 디스터브 수정하여 복사하는 수순 SE9의 시퀀스로 이행한다. 또한, 1 메모리 셀 블록에 포함되는 페이지 수보다도 큰 경우에는, 제1 메모리 셀 블록의 전 페이지의 정보 비트의 내용을, 리드 디스터브에 의한 부호 오류를 정정하여 제2 메모리 셀 블록에 복사한 것이 된다.
(m) 이 후, 수순 SE13에서, 예를 들면 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템으로서, 공지의 파일 할당 테이블을 이용하고 있는 경우에는, 그 파일 할당 테이블의 내용에서, 제1 메모리 셀 블록을 지시하는 부분을 제2 메모리 셀 블록을 지시하는 부분으로 변경하여 종료한다.
이상 설명한 수순 SE6의 조작에 의해, 해당 블록의 소거 임계값 및 기입 임계값은, 모두 리드 디스터브를 받기 전의 설정 임계값으로 재설정된다. 이 시퀀스를 「리프레시」라고 하기로 한다. 이와 같이, 리드 디스터브를 검출하여 리프레시를 행함으로써, [리드 디스터브 판정까지의 누계 리드 횟수]×[메모리 셀의 기입 소거 가능 횟수]까지, 판독 가능 횟수를 늘릴 수 있다. 따라서, 리프레시를 행하지 않는 종래예보다도 판독 횟수를 대폭 증가할 수 있으며, 보다 신뢰성이 높은 메모리 셀을 실현할 수 있다. 또, 기입 임계값 및 소거 임계값도, 리드 디스터브가나 장기간의 데이터 유지를 발생하기 전의 상태로 재설정되기 때문에, 리프레시 전의 임계값 저하도 보정할 수 있어, 보다 신뢰성이 높은 데이터 기억 시스템을 형성할 수 있다. 또한, 리드 디스터브 검출 동작에 의해 데이터 파괴가 발생하지 않으므로, 리드 디스터브 검출을 행한 후에도, 재기입을 행하지 않는 상태에서는 다시 해당 셀을 판독하는 것에 의해 리드 디스터브를 검출할 수 있다. 따라서, 복수 블록에서 리드 디스터브에 의한 오류 데이터 검출이 발생한 경우라도, 도 15의 흐름도에 도시한 1 블록마다의 리프레시를 복수회 반복하는 것에 의해, 1 블록씩 데이터 수정을 행하고, 리프레시의 빈도를 평균화할 수 있다.
여기서, 복수 블록, 예를 들면 메모리 셀의 전체 어레이의 리드 디스터브 수복을 행하기 위해서는, 도 15의 흐름도에 도시하는 시퀀스를, 상호 다른 제1 메모리 셀 블록에 대하여 행하면 된다. 이 경우, 예를 들면, 제3 복수의 메모리 셀을 준비하고, 그곳에 리드 디스터브에 의해 부호 오류가 발생한 경우에, 그 페이지의 위치 또는 블록의 위치를 지정하는 인덱스를 기록하면 된다. 또한, 제3 복수의 메모리 셀에 복수의 페이지 위치 또는 복수의 블록 위치의 인덱스를 기록할 수 있도록 하는 것이, 복수 블록에서 리드 디스터브에 의한 오류 데이터 검출이 발생한 경우에도, 도 15의 흐름도에 도시하는 1 블록마다의 리프레시를 복수의 블록으로 1회씩, 복수회 반복하는 것에 의해, 1 블록씩 데이터 수정을 행할 수 있으며, 리프레시 빈도를 평균화할 수 있어 바람직하다. 물론, 여기서 제3 복수의 메모리 셀로서는, DRAM이나 SRAM이어도 된다. 혹은, 제1 메모리 셀과 실질적으로 동일한 구조를 갖는 복수의 메모리 셀, 예를 들면 도 22 혹은 도 27에서, 템포러리 메모리로서 나타내는 메모리와 동일한 구조의 메모리라도 된다. 특히, 제1 메모리 셀과 실질상 동일한 구조를 갖는 복수의 메모리 셀의 경우에는 전원 차단 후에도 데이터 유지를 행할 수 있으며, 복수의 메모리 셀 블록의 리프레시 동작을 전원 차단, 전원 투입의 사이클이 존재해도 리프레시 빈도를 평균화할 수 있어 바람직하다.
[불휘발성 반도체 기억 장치의 리프레시·알고리즘]
도 17은, 상기 제1 실시 형태에 따른 데이터 기억 시스템에서, 불휘발성 반도체 기억 장치의 리프레시·알고리즘을 도시하는 흐름도이다.
(a) 도 17에 도시된 바와 같이, 수순 SR1에서 전원이 투입되면, 자동적으로 전체 클러스터의 전회의 리프레시로부터 지금까지의 총 판독 횟수 Yi가 판독되며, 총 판독 횟수를 카운트하는 페이지 카운터(10)로 프리셋된다. 그 후, CPU(108)는 메모리 매크로(7)로부터의 데이터의 판독을 모니터한다.
(b) 이어서, 수순 SR2에서 데이터의 판독이 행해지면, 수순 SR3에서 페이지 카운터(10)에 의해 총 판독 카운트 수 Yi를 1씩 증가시키고, 또한 수순 SR4에서 총 판독 횟수 Yi가 미리 설정된 기준 판독 횟수 Yc가 되었는지의 여부를 판정한다.
(c) 이어서, 수순 SR5에서, 총 판독 횟수 Yi가 기준값 Yc와 동일하게 되면, 전체 데이터가 판독되고, ECC 회로부(100)을 통하여 페이지 버퍼(11)에 기억된다. 이들 데이터 내의 오류가 ECC 회로부(100)에 의해 판정되어, ECC 회로부(100) 내의 오류 개수 카운터에 의해 개수 Ei가 계수된다.
(d) 이어서, 수순 SR6에서 오류 개수 Ei는 오류 개수 비교기에 미리 설정되어 있는 허용값 Ec와 비교된다. 또한, 허용값 Ec는 적절하게 변경할 수 있다.
(e) 이어서, 수순 SR7에서 오류 개수 Ei가 허용값 Ec를 초과하고 있을 때에는, i 번째의 클러스터 내의 전체 블록은 소거되고, 수순 SR8에서 에러 정정이 완료된 데이터가 재차 동일 클러스터에 기입되어, 데이터의 리프레시가 행해진다.
(f) 그 후, 수순 SR9에서, 클러스터 i에 대한 총 판독 횟수 Yi는 "0"으로 재기입되어, 리세트된다.
(g) 한편, 수순 SR6에서 오류 개수가 허용값을 초과하지 않은 경우에는, 데이터의 소거 및 재기록(수순 SR7, SR8)은 행해지지 않고, 수순 SR9에서 총 판독 횟수 Yi는 0으로 재기록되어 리세트된다.
(h) 이어서, 수순 SR9에서 일련의 동작을 반복한다.
이러한 불휘발성 반도체 기억 장치의 리프레시·알고리즘의 예에 대해서는, 일본 특개평8-279295호 공보에 개시되어 있는 바와 같다.
[본 발명의 제1 실시 형태의 특징]
(1) 본 발명의 제1 실시 형태에서는, 적어도 1 비트의 데이터 오류를 검출하여, 그 오류를 발생한 비트가 "1"인지 "0"인지 판별하는 수단을 포함하고 있다. 여기서, 리드 디스터브에 의한 소거 비트 "0"을 기입 비트 "1"로 틀리게 하는 방향은, 기입 비트 "1"을 소거 비트 "0"이라고 틀리게 하는 기입 데이터 유지 불량에 의한 틀리게 된 방향과 반대이며, 이들을 구별할 수 있다. 따라서, 예를 들면 기입 데이터 유지 불량의 리프레시를 행하지 않고 전자의 리드 디스터브에 의한 오류 비트를 선택적으로 리프레시하는 것에 의해, 판별하는 수단을 포함하지 않는 경우보다도 긴 리프레시 사이클을 얻을 수 있다.
또한, 기입 데이터 유지 불량 비트에 대해서는, 추가 기입을 행하면 되고, 리드 디스터브의 리프레시와 같이 전체 블록을 소거한 후에 재기입할 필요는 없다. 따라서, 이 방법으로는 오류를 발생한 비트가 "1"인지 "0"인지 판별하는 수단을 포함하는 것에 의해, 기입 데이터 유지 불량 비트에 대해서는 긴 시간을 갖는 소거 시간을 단축할 수 있어, 보다 전체 리프레시 시간을 단축할 수 있다.
(2) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에서, 메모리 매크로(7) 내에는 오류 정정 비트를 포함하는 복수의 반도체 메모리가 형성되어 있고, 오류 정정 비트를 포함하지 않는 기억 수단과 메모리 셀의 어레이의 로우 방향의 수가 상이할 뿐으로 데이터 파괴 검출 전용 셀 등 특별한 회로나 수단은 메모리 매크로(7)에는 필요가 없다. 따라서, 특히 오류 정정 비트와 정보 기억 비트를 인접하여 마찬가지의 패턴으로 반복하여 형성할 수 있기 때문에, 종래와 동일한 메모리 매크로(7)를 이용하여 염가로 칩 면적이 작은 데이터 기억 시스템을 실현할 수 있다. 또한, 리드 디스터브에 의해 오류 정정이 필요한 정보 비트가 발생한 시점보다 이후에 반드시 리드 디스터브 검지가 이루어진다. 따라서, 리드 디스터브를 발생하는 「하위 비트」의 통계적 거동이 칩 사이 또는 경시 변화에 따라 변화해도 정확하게 리드 디스터브 검지를 행할 수 있다.
(3) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템에는, 오류 비트 정정을 행할 수 있는 수단을 포함하고 있으며, 데이터를 외부 I/O선(94)에 출력하는 과정에서 "1"로부터 "0"으로의 데이터 오류이거나 "0"으로부터 "1"로의 데이터 오류 중 무엇이든 정정을 행할 수 있다. 따라서, 본 구성에서 리드 디스터브의 리프레시와 함께 기입 데이터 유지 불량의 데이터 정정도 행할 수 있다.
(4) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성에서는, 적어도 페이지 버퍼(11)에 상당하는 1차 기억 메모리를 가지면 되고, 블록 전체를 기억하는 용량을 준비할 필요는 없다. 따라서, 리프레시에 필요하게 되는 1차 기억 메모리의 용량을 더 작게 하고, 소비 전력이 작고, 더 작은 면적의 회로에 의해 데이터 기억 시스템을 실현할 수 있다.
(5) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성에서는, 종래예와 달리, 리드 디스터브에 의한 오류 비트를 오류 정정 부호화한 데이터로부터 직접 검출하고 있다. 따라서, 부호화한 임의의 비트가 매우 판독 스트레스에 약한 셀, 즉 「하위 비트」이어도, 데이터 오류가 발생한 시점에서 정확하게 리드 디스터브를 검출할 수 있다. 따라서, 데이터 리프레시 간격을 실제 메모리 셀의 「하위 비트」의 특성에 의거하여 설정할 수 있고, 보다 길게 하는 것에 의해 데이터 리프레시에 소비되는 시간을 짧게 할 수 있다.
(6) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성에서는, 1페이지에 대하여 1회의 데이터 판독에 의해 리드 디스터브에 의한 오류 비트 검출을 행하고 있다. 따라서, 종래의 리드 디스터브를 검출하지 않는 경우와 비교하여 판독에 걸리는 시간은 변화하지 않고, 고속으로 판독할 수 있다.
(7) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성에서는, 전원 차단, 전원 투입, 및 1개의 페이지의 데이터를 상기 외부 데이터 출력 단자로부터 판독하는 일련의 동작을 복수회 반복한 경우에 상기 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수는, 상기 1개의 페이지의 데이터를 연속적으로 판독하는 조작을 상기 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수보다도 많게 할 수 있다. 따라서, 시스템 외부로부터 보면, 메모리 매크로(7) 단체로부터 리드 디스터브에 대하여 신뢰성이 향상한 데이터 기억 시스템이 된다.
(8) 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성에서는, 제2 메모리 셀 블록을 소거하면 되고, 제1 메모리 셀 블록을 소거할 필요는 없다. 따라서 후술하는 제3 실시 형태보다도 메모리 셀 블록을 소거하는 시간을 단축할 수 있어, 리프레시에 점유되는 시간을 더 짧게 할 수 있다.
(제2 실시 형태)
본 발명의 제1 실시 형태에서는, 템포러리 메모리는 메모리 매크로(7)의 외부에 구축되는 구성을 나타내고 있었지만, 메모리 매크로(7)의 내부에 구축할 수도 있다. 또한, 템포러리 메모리의 구체예에 대해서는, 일본 특원2000-344364에 개시되어 있다. 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템은, 도 18에 도시한 바와 같이, 메모리 셀 어레이(1) 및 메모리 셀 어레이(1)와 동일 칩 상에 메모리 셀 어레이(1)와 인접하여 실질적으로 동일 회로로 구성된 템포러리 메모리(102)를 포함하는 메모리 매크로(7)와, 오류 비트 검출 회로(5) 및 오류 비트 판정 회로(6)를 포함하는 ECC 회로부(100)로 구성된다. 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)와의 사이에는 제1 내부 I/O선(92)이 배선되고, 메모리 매크로(7)와 ECC 회로부(100)와의 사이에는 제2 내부 I/O선(91)이 배선되어 있다.또한, 메모리 매크로(7)의 상세 내용은 도 19에 도시한 바와 같고, ECC 회로부(100)의 상세 내용은 도 3에 도시한 바와 같다.
[데이터 기억 시스템]
본 발명의 제2 실시 형태에서는, 도 19에 도시한 바와 같이 메모리 매크로(7) 내에서, 템포러리 메모리(102)를 메모리 셀 어레이(1)에 인접하여 동일 칩 상에 형성하고 있다. 여기서, 상기 도 15 및 도 16에 도시한 리프레시 동작에 대해서는, 예를 들면, 자세히 설명하면 도 20 및 도 21의 흐름도에 도시하는 시퀀스를, 도 19에서 도시하는 회로 구성에서 실행하면, 메모리 매크로(7)의 외부에 새롭게 템포러리 메모리를 이용하지 않아도 리드 디스터브가 발생하고 있는 메모리 셀 블록의 데이터를 리프레시할 수 있다. 여기서, 도 19는 기본적으로는 도 2와 동일하지만, 템포러리 메모리(102)와, 페이지 카운터(86)가 추가되어 있다. 여기서, 페이지 카운터(86)란, 1 블록 내의 페이지의 위치를 카운트하기 위한 장치로서, 예를 들면 플립플롭을 이용한 시프트 레지스터와 2진 카운터로부터 형성되어 있고, 템포러리 메모리(102) 내와 리드 디스터브가 발생하고 있는 메모리 셀 블록의 1 페이지 내에서, 데이터 제어선 드라이버(2, 205)를 통하여 어느 1개의 데이터 선택선을 카운터의 값에 따라 선택하도록 형성되어 있다. 또한, 이 페이지 카운터(86)의 입력으로서, 제어 회로(40)가 접속되어 있고, 페이지 카운터(86)의 초기화와 카운터값의 증가(인크리먼트)를 행하고 있다.
또한, 도 19에서의 템포러리 메모리(102)는, 예를 들면 도 22와 같이 메모리 셀 어레이(1)를 형성하고 있는 메모리 블록과 동일한 1 블록을 추가한 것을, 동일한 데이터 전송선 BL의 연장으로 형성하면 된다. 또한, 도 22는, 도 5에 대응하는 회로도이다. 도 22에서는 동일 데이터 선택선에 접속된 복수의 메모리 셀이 템포러리 메모리(102)로서 이용되고 있다. 이러한 구성을 이용함으로써, 템포러리 메모리(102)의 데이터 비트 수를 데이터를 기억하는 동일 데이터 선택선에 접속된 메모리 셀의 수와 일치시킬 수 있다. 또한, 템포러리 메모리(102)에 접속되는 데이터 제어선 드라이버(205)도 메모리 셀 어레이(1)에 접속되는 데이터 제어선 드라이버(2)와 동일한 회로라도 된다. 이와 같이 하는 것에 의해, 템포러리 메모리(102)의 면적을, 메모리 셀 어레이(1)와 마찬가지로 작게 디자인할 수 있다.
[데이터 비트 수 n과 1 페이지의 메모리 블록 수의 관계]
본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에서는, 일련의 시퀀스로 판독되는 데이터 비트 수 n이, m을 자연수로 하여, (2m-1-m)보다 크고 (2m-m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀 블록(49)을 도 22의 지면 좌우 방향, 즉 데이터 선택선이 연장되는 방향으로 병렬로 준비하고, 1페이지로서 이용한다. 또한, 도 19의 구성에서는 감지 증폭기의 수도 적어도 (2m-1)개 이상의 감지 증폭기/데이터 래치(46)를 준비하는 것이 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면 허밍 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 1 페이지의 비트 오류를 1 비트 검출하여, 그 위치를 구할 수 있다. 또한, 일반적으로는 t를 자연수로 하여 일련의 시퀀스로 판독되는 데이터 비트 수가, [2m-1-t×(m-1)-1]보다 크고 (2m-t×m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀(49)을 도 22의 지면 좌우 방향, 즉 데이터 선택선이 연장되는 방향으로 병렬로 준비하여, 1 페이지로서 이용한다. 또한, 1 페이지에 속하는 메모리 셀에 대해서는, 예를 들면 1개의 데이터 선택선 WL에 공통으로 접속된 복수의 메모리 셀로 하는 것이, 한번의 데이터 선택에 의해, 복수의 메모리 셀을 동시에 선택할 수 있어 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면, 블록 제어 헤더(BCH) 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 t 비트의 비트 오류를 검출하여, 그 위치를 구할 수 있다. 상기 사정은 본 발명의 다른 실시 형태에 따른 데이터 기억 시스템에서도 적용되는 것은 자명하다.
[리프레시 동작]
도 20 및 도 21의 흐름도를 이용하여 리프레시 동작의 시퀀스를 자세히 설명한다. 도 20은 리드 디스터브가 발생하고 있는 메모리 셀 블록의 데이터를 템포러리 메모리(102)에 복사하는 시퀀스이다.
(a) 우선, 수순 SE16에서 템포러리 메모리(102)를 블록 소거한다.
(b) 이어서, 수순 SE17에서, 페이지 카운터(86)를 초기값, 예를 들면 0으로 설정하여, 첫 페이지, 즉 WL0이 선택되도록 한다. 여기서 페이지 카운터(86)의 값이 i인 경우, 예를 들면 WLi가 선택되는 것으로 한다.
(c) 또한, 수순 SE18에서, 감지 증폭기/데이터 래치(46)에 리드 디스터브가 발생하고 있는 메모리 셀 블록의, i 페이지의 데이터를 판독한다. 여기서, 해당메모리 셀 블록은 블록 어드레스 래치(87)에 축적되어 있으므로, 이것을 어드레스 버퍼(47)에 전송하는 것에 의해, 해당 메모리 셀 블록을 선택할 수 있다. 또한, 감지 증폭기/데이터 래치(46)는 통상 동작으로 1 페이지를 판독할 필요가 있기 때문에, 당연히 1페이지분의 데이터를 축적할 수 있는 메모리를 갖고 있으며, 정보를 축적할 수 있다.
(d) 이어서, 수순 SE19에서, 감지 증폭기/데이터 래치(46)에 축적된 정보 1페이지분을, 템포러리 메모리(102)의 해당 1페이지로 복사한다.
(e) 또한, 수순 SE20에서 페이지 카운터(86)의 카운터값을 1 증가시킨다.
(f) 이 후, 수순 SE21에서, i가 1 메모리 셀 블록에 포함되는 페이지 수인 경우에는, 종료하고, 그 밖의 경우에는 SE18의 동작을 반복한다.
이 일련의 동작에 의해, 리드 디스터브가 발생하고 있는 메모리 셀 블록의 전체 데이터를, 템포러리 메모리(102)에 복사할 수 있다.
도 21의 흐름도는, 템포러리 메모리(102)로부터 리드 디스터브가 발생하고 있던 메모리 셀 블록에 데이터를 재기입하는 시퀀스이다.
(g) 우선, 수순 SE17에서, 페이지 카운터(86)를 초기값, 예를 들면 0으로 설정하여, 첫 페이지, 즉 WL0이 선택되도록 한다. 여기서 페이지 카운터(86)의 값이 i인 경우, 예를 들면 WLi가 선택되는 것으로 한다.
(h) 또한, 수순 SE22에서 감지 증폭기/데이터 래치(46)에 템포러리 메모리(102)의, i 페이지의 데이터를 판독한다. 여기서, 감지 증폭기/데이터 래치(46)는 통상 동작으로 1 페이지를 판독할 필요가 있기 때문에, 당연히 1 페이지분의 데이터를 축적할 수 있는 메모리를 갖고 있으며, 정보를 축적할 수 있다.
(i) 이어서, 수순 SE23에서 감지 증폭기/데이터 래치(46)에 축적된 정보 1페이지분을, 리드 디스터브가 발생하고 있던 메모리 셀 블록의 해당 1페이지로 복사한다.
(j) 또한, 수순 SE20에서 페이지 카운터(86)의 카운터값을 1 증가시킨다.
(k) 이 후, 수순 SE21에서 i가 1 메모리 셀 블록에 포함되는 페이지 수인 경우에는, 종료하고, 그 밖의 경우에는 SE18의 동작을 반복한다.
이 일련의 동작에 의해, 템포러리 메모리(102)의 전체 데이터를 리드 디스터브가 발생하고 있던 메모리 셀 블록에 재기입할 수 있다.
이들 도 20 및 도 21의 시퀀스에서, 감지 증폭기/데이터 래치(46)는 종래와 마찬가지로 1 페이지분의 정보를 축적할 뿐으로, 본 복사를 실현할 수 있으며, 외부 입출력 I/O선(94)으로부터 외부에 데이터를 판독할 필요는 없고, 또한 외부에 템포러리 메모리를 형성할 필요도 없다. 따라서, 외부 입출력 I/O선(94)을 통하는 것에 의한 데이터 전송에 시간이 걸리지 않으며, 고속으로 시퀀스를 실행할 수 있어, 외부 I/O 회로를 구동하는 전력을 삭감할 수 있다. 또, 예를 들면, 전원 투입 시나 차단 시의 외부 메모리 액세스가 없어 전원이 투입되어 있을 때에 이 리프레시 동작을 행하도록 하면, 외부로부터의 입력 없음에 자동적으로 리프레시 동작을 행할 수 있다. 따라서, 이와 같이 하면, 통상 사용 시의 판독, 기입, 소거의 액세스 시간 등을 종래와 동일하게 유지한 상태에서, 셀프 리프레시가 가능하게 된다.
본 발명의 데이터 기억 시스템을 이용하면, 데이터 기억용 메모리 셀과 별도로 데이터 파괴 검출용 메모리 셀을 형성하는 것이 불필요하고, 리드 디스터브에 의한 기입이 매우 빠른 비트가 존재해도, 정확하게 데이터 파괴 셀을 직접 검출할 수 있다. 또한, 리드 디스터브에 의해 오류 정정이 필요한 정보 비트가 발생한 시점보다 이후에 반드시 리드 디스터브 검지가 이루어진다. 따라서, 하위 비트의 통계적 거동이 칩 사이 또는 경시 변화에 따라 변화해도 정확하게 리드 디스터브 검지를 행할 수 있다. 또, 판독에 의한 데이터 파괴에 대하여 데이터 파괴 셀을 직접 검출하고, 또한 그 데이터를 완전하게 복원 가능하게 하는 것에 의해, 데이터 리프레시의 간격을 길게 하는 것이 가능하다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 따른 데이터 기억 시스템의 동작 방법은, 도 23에 도시한 바와 같이, 흐름도에서, 제1 실시 형태에 따른 데이터 기억 시스템의 동작 방법과 거의 동일하지만, 수순 SE6의 시퀀스가 상이하다. 또한, 제1 실시 형태와 동일한 부분이나 동일한 전압 관계에는 동일 부호를 붙여 자세한 설명은 생략한다.
[데이터 기억 시스템의 동작 방법]
제3 실시 형태에 따른 데이터 기억 시스템의 동작 방법으로는, 제1 메모리 셀 블록의 내용을 오류 정정하여 제2 메모리 셀 블록에 기입하고, 또한 제2 메모리 셀 블록의 내용을 제1 메모리 셀 블록에 기입하는 것에 의해, 제1 메모리 셀의 내용을 제1 메모리 셀의 장소에 리프레시하는 것을 특징으로 한다. 구체적인 수순 SE6에 상당하는 흐름은, 도 23에 도시한 바와 같이, 수순 SE7로부터 수순 SE12까지의 제1 메모리 셀 블록의 내용을 오류 정정하여 제2 메모리 셀 블록에 기입하는 부분은, 제1 실시 형태에서 설명했으므로 생략한다.
(n) 수순 SE12의 결과, N0이면, 수순 SE14에서 제1 메모리 셀 블록을 소거한다.
(o) 이어서, 수순 SE15에서 페이지 카운터(10)를 첫 페이지를 기재한 바와 같이 리세트한다.
(p) 이어서, 수순 SE24에서 제2 메모리 셀 블록에 대하여, 페이지 카운터(10)가 나타내는 페이지를 제1 메모리 셀 블록이 해당하는 페이지에 복사한다. 수순 SE9 및 수순 SE10 시퀀스로 이미 오류 정정되어 있으므로, 이 수순 SE24의 시퀀스에서는, 오류 정정할 필요는 없고, 메모리 매크로(7) 내의 복사 모드를 이용하여 직접 복사하면 된다. 이 기입의 정보 비트 외에 데이터 기입 종료 플래그를 기입 종료 후에 제1 메모리 셀 블록의 정보 비트 이외의 다른 비트에 기입해도 되고, 이와 같이 하는 것에 의해, 기입 시의 전원의 차단에 의한 기입 실패를 검출하여 회복할 수 있다.
(q) 또한, 수순 SE25에서 페이지 카운터(10)를 예를 들면 1 증가시킨다.
(r) 이 후, 수순 SE26에서, 페이지 카운터(10)가 모든 페이지의 인덱스를 참조하였는지의 여부를 판정한다. 이것은, 페이지 카운터(10)를 1씩 증가시키는 수순 SE25의 시퀀스를 이용하고 있는 경우에는, 제1 메모리 셀 블록에 포함되는 페이지 수와 비교하여 인덱스가 그 이하인지의 여부를 판정하는 것과 등가이다. 수순 SE26의 시퀀스로 페이지 수가 제1 메모리 셀 블록에 포함되는 페이지 수 이하인 경우에는, 다음 페이지의 내용을 제2 메모리 셀 블록으로부터 제1 메모리 셀 블록에 복사하는 수순 SE24의 시퀀스로 이행한다. 또한, 제1 메모리 셀 블록에 포함되는 페이지 수보다도 큰 경우에는, 제2 메모리 셀 블록의 전체 페이지의 정보 비트의 내용을, 제1 메모리 셀 블록에 복사한 것이 된다.
제3 실시 형태의 특징은 제1 실시 형태에서 설명한 (1) 내지 (8)의 특징 외에, 이하의 특징이 더 있다.
(9) 제3 실시 형태에서는, 제1 메모리 셀 블록의 데이터를 에러 정정하여, 제1 메모리 셀 블록에 재기입하고 있다. 따라서, 파일 할당 테이블을 이용한 데이터 기억 시스템에서, 제1 메모리 셀 블록에 정보 데이터를 기록한 경우에, 그 파일 할당 테이블을 변경할 필요가 없고, 파일 구조에 의존하지 않고 데이터의 리프레시를 행할 수 있다.
(10) 전원 투입 후에 이니셜 프로그램 로더나 파일 할당 테이블 등 미리 결정된 블록을 판독하는 용도라도, 결정된 메모리 셀 블록으로서, 제3 실시 형태에 관한 데이터 기억 시스템의 제1 블록 어드레스를 할당할 수 있다.
또한, 예를 들면 전원 투입 시에, 도 15에 도시하는 리드 디스터브에 의한 오류 비트 검지를, 데이터 판독과 함께 행함으로써, 판독 데이터의 레이턴시를 증가시키지 않고, 오류 비트 검지를 행하는 것이 가능하게 된다. 또한, 제1 실시 형태에서 도시한 바와 같이, 수순 SE3의 시퀀스에서 데이터 오류를 검출하고, 페이지의 위치 정보를 템포러리 메모리(101 또는 102)에 기억해 두면, 수순 SE6은 반드시 리드 디스터브에 의한 오류 비트를 검지한 직후에 행할 필요는 없다.
수순 SE6은, 수순 SE3의 직후에 행해질 필요는 없으며, 예를 들면 수순 SE3 후에 데이터 파괴를 나타내는 플래그나 해당 페이지의 위치 정보를 템포러리 메모리(101 또는 102)에 기억해 두고, 수순 SE3과 수순 SE6과의 사이에서 통상의 정보 비트의 판독, 기입, 및 소거를 행한 후, 본 발명의 제3 실시 형태에 따른 데이터 기억 시스템에 대한 데이터 입출력 요구 빈도가 낮을 때에, 템포러리 메모리(101 또는 102)의 내용을 참조하여, 리드 디스터브에 의한 데이터 파괴가 발생하고 있는 경우에, 수순 SE6을 행하도록 해도 된다. 또한, 예를 들면, 수순 SE3의 시퀀스 후에 데이터 파괴를 나타내는 플래그를 템포러리 메모리(101 또는 102)에 기억해 두고, 제1 메모리 셀 블록 내의 페이지를, 예를 들면 모두 판독하고, 외부 입출력 I/O선(94)에 데이터 출력하는 것에 의해, 수순 SE6의 시퀀스보다도 먼저 제1 메모리 셀 블록 내의 필요한 페이지를 판독하는 처리를 행해도 된다.
이와 같이 하는 것에 의해, 본 발명의 제3 실시 형태에 따른 데이터 기억 시스템에서, 정보 데이터 판독 요구가 실행되었을 때에, 수순 SE6의 시퀀스에 기인하는 데이터 지연과 무관하게, 제1 메모리 셀 블록 내의 필요한 페이지를 판독하여 출력하고, 또한 데이터 입출력 요구 빈도가 낮을 때에, 정보 비트의 리프레시에 상당하는 수순 SE6을 행할 수 있다. 여기서, 수순 SE1부터 수순 SE5까지는 메모리 셀 어레이(1)에의 정보 데이터의 기입 및 소거 동작을 따르지 않고, 판독 조작만으로 행할 수 있으므로 고속 동작이 가능하다. 한편, 수순 SE6은 메모리 셀 어레이(1)로의 정보 데이터의 기입 및 소거 동작을 수반하기 때문에, 시간이 걸린다. 따라서, 데이터 입출력 요구 빈도가 낮을 때에, 정보 비트의 리프레시에 상당하는 수순 SE6을 행함으로써, 외부로부터 본 판독의 레이턴시(Latency)를 향상시킬 수 있다.
예를 들면, 미리 결정된 데이터 영역을, 예를 들면 DRAM이나 SRAM에 판독한 후에는 본 발명의 제3 실시 형태에 따른 데이터 기억 시스템의 외부로부터의 데이터 입출력 액세스가 저감하므로, 이 때에 템포러리 메모리(101 또는 102)를 참조하여 리드 디스터브에 의한 데이터 파괴가 발생하는 경우에 수순 SE6의 리프레시 동작을 행하면 된다.
(제4 실시 형태)
본 발명의 제4 실시 형태에 따른 데이터 기억 시스템은, 도 24 및 도 25에 도시한 바와 같이, 본 발명의 제1 및 제2 실시 형태에 따른 데이터 기억 시스템에서, NAND형 메모리 셀 블록을, MONOS형 게이트 구조를 이용한 NAND 셀 어레이 블록으로 변경한 구조를 갖는다. 소자 단면 구조는, 도 24 및 도 25에 도시한 바와 같이, 도 8 및 도 9에 도시하는 구조에 대응하고 있으며, 도 7에 도시하는 패턴 평면도에서, 각각 II-II 방향 및 I-I 방향 단면도에 상당한다. II-II 방향 단면도는, 메모리 셀부 단면도에 상당한다. 또한, 평면도는 도 7과 동일하므로, 생략한다.
[MONOS 구조]
도 24 및 도 25에서, 예를 들면 SiN이나 SiON 또는 Al2O3을 전하 축적층(26)으로 한 MOS 트랜지스터로 이루어지는 불휘발성 메모리셀 트랜지스터 M0∼M15가 직렬로 접속되고, 일단이 선택 트랜지스터 S1을 통하여 BL로 되어 있는 데이터 전송선에 접속되어 있다. 또한 다른 일단은 선택 트랜지스터 S2를 통하여 SL로 되어 있는 공통 소스선에 접속되어 있다. 또한, 각각의 트랜지스터는 동일한 웰 상에 형성되어 있다. 도 24 및 도 25에서 예를 들면 붕소 불순물 농도가 1014㎝-3부터 1019㎝-3사이의 p형 웰 영역(23)에, 예를 들면 1㎜ 내지 10㎜의 두께로 이루어지는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 터널 게이트 절연막을 개재하여, 예를 들면 SiN, SiON 또는 Al2O3으로 이루어지는 전하 축적층(26)이 3㎜ 내지 50㎜의 두께로 형성되어 있다. 이 위에, 예를 들면, 두께 2㎜ 내지 10㎚ 사이의 실리콘 산화막과, Al2O3, HfSiO, ZrSiO, HfSiON, 또는 ZrSiON으로 이루어지는 블록 절연막(50)을 개재하여, 예를 들면 폴리실리콘이나 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 NiSi, MOSi, TiSi, CoSi와 폴리실리콘의 스택 구조로 이루어지는 제어 게이트 전극(27)이 10㎜ 내지 500㎜의 두께로 형성되어 있다. 이 제어 게이트 전극(27)은, 도 7에 도시한 바와 같이 인접하는 메모리 셀 블록 사이에서 접속되도록 지면 좌우 방향으로 블록 경계까지 형성되어 있고, 데이터 선택선 WL0∼WL15 및 선택 게이트 제어선 SSL, GSL을 형성하고 있다. 또한, p형 웰 영역(23)은, n형 실리콘 영역(22)에 의해, p형 반도체 기판(21)과 독립적으로 전압 인가할 수 있게 되어 있는 것이, 소거 시의 승압 회로 부하를 줄여 소비 전력을 억제하기 위해서는 바람직하다.
본 발명의 제4 실시 형태에 따른 데이터 기억 시스템의 게이트 구조에서는,p형 웰 영역(23)의 측벽이 소자 분리 절연막(24)으로 피복되어 있으므로, p형 웰 영역(23)의 측벽이 전하 축적층(26)을 형성하기 전의 에칭으로 노출하지 않고, 전하 축적층(26)이 p형 웰 영역(23)보다도 아래에 오는 것을 방지할 수 있다. 따라서, p형 웰 영역(23)과 소자 분리 절연막(24)과의 경계에서의, 게이트 전계 집중과 임계값 전압이 저하한 기생 트랜지스터가 발생하기 어렵다. 또한, 전계 집중에 기인하는 기입 임계값의 저하 현상, 소위 사이드워크 현상이 발생하기 어려워지기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.
이들 게이트 전극의 양측에는, 예를 들면 5㎜ 내지 200㎜ 두께의 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 측벽 절연막(43)을 사이에 두고 소스 또는 드레인 전극이 되는 n형 확산층(28)이 형성되어 있다. 이들 n형 확산층(28)과 전하 축적층(26), 제어 게이트 전극(27)에 의해, M-ONO-S형 불휘발성 EEPROM 셀이 형성되어 있고, 전하 축적층(26)의 게이트 길이로서는, 0.5㎛ 이하 0.01㎛ 이상으로 한다. 이들 소스·드레인 n형 확산층(28)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3내지 1021㎝-3로 되도록 깊이 10㎜ 내지 500㎜ 사이에 형성되어 있다. 또한, 이들 소스·드레인 n형 확산층(28)은 메모리 셀끼리 직렬로 접속되고, NAND 접속이 실현되어 있다. 또한, 도 24 및 도 25에서, 27SSL또한 27GSL은 각각 블록 선택선 SSL 및 GSL에 접속된 제어 게이트 전극이고, 상기 MOS형 EEPROM의 제어 게이트 전극(27)과 동층으로 형성되어 있다. 이들 제어 게이트 전극(27, 27SSL, 또한 27GSL)은, 예를 들면 3㎚ 내지 15㎚ 두께의 실리콘 산화막 또는옥시나이트라이드막으로 이루어지는 터널 게이트 절연막(25SSL및 25GSL)을 개재하여 p형 웰 영역(23)과 대향하여, MOS 트랜지스터를 형성하고 있다. 여기서, 제어 게이트 전극(27SSL및 27GSL)의 게이트 길이는, 메모리 셀의 게이트 전극의 게이트 길이보다도 길게, 예를 들면 1㎛ 이하 0.02㎛ 이상으로 형성하는 것에 의해, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
또한, 제어 게이트 전극(27SSL)의 편측에 형성된 소스 또는 드레인 전극이 되는 n형 확산층(28d)은 예를 들면, 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄으로 이루어지는 데이터 전송선(36)(BL)과 컨택트(31d)를 통하여 접속되어 있다. 여기서, 데이터 전송선(36)(BL)은, 인접하는 메모리 셀 블록에 접속되도록, 도 7의 지면 상하 방향으로 블록 경계까지 형성되어 있다. 한편, 제어 게이트 전극(27GSL)의 편측에 형성된 소스 또는 드레인 전극이 되는 n형 확산층(28s)은 컨택트(31s)를 통하여 소스선 SL과 접속되어 있다. 이 소스선 SL은 인접하는 메모리 셀 블록에 접속되도록, 도 7의 지면 좌우 방향으로 블록 경계까지 형성되어 있다. 물론, n형 확산층(28s)을 지면 좌우 방향으로 블록 경계까지 형성하는 것에 의해, 소스선으로 해도 된다. 이들 BL 컨택트 및 SL 컨택트로서는, 예를 들면 n형 또는 p형에 도핑된 폴리실리콘이나 텅스텐, 및 텅스텐 실리사이드, Al, TiN, Ti 등이 충전되어, 도전체 영역으로 되어 있다. 또한, 이들 소스선 SL 및 데이터 전송선 BL과, 상기 트랜지스터와의 사이에는, 예를 들면 SiO2나 SiN 등으로 이루어지는 소자 분리 절연막(68)에 의해 충전되어 있다. 또한, 이 데이터 전송선 BL 상부에는, 예를 들면 SiO2, SiN, 또는 폴리이미드 등으로 이루어지는 절연막 보호층(37)이나, 도면에는 도시되어 있지 않지만, 예를 들면 W, Al이나 Cu로 이루어지는 상부 배선이 형성되어 있다.
본 발명의 제4 실시 형태에 따른 데이터 기억 시스템에서는, 제1 및 제2 실시 형태의 특징 외에 MONOS형 셀을 이용하고 있기 때문에, 제1 및 제2 실시 형태에서 적용되는 부유 게이트형 EEPROM 셀보다도 기입 전압 및 소거 전압을 저전압화할 수 있다. 또한, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있으며, 보다 칩 면적을 축소할 수 있다. 또한, 제1 및 제2 실시 형태와 비교하여, 전하 축적층(26)의 두께를 20㎜ 이하로 작게 할 수 있고, 보다 게이트 형성 시의 어스펙트를 저감화할 수 있다. 또한, 게이트 전극의 가공 형상을 향상시켜, 소자 분리 절연막(68)의 게이트 사이의 매립도 향상시킬 수 있으며, 보다 내압을 향상시킬 수 있다. 또한, 부유 게이트 전극을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 프로세스 공정을 더 짧게 할 수 있다. 또한, MONOS형 EEPROM 셀을 이용하고 있기 때문에, 전하 축적층(26)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되어 있으므로, 방사선에 대하여 전하가 누출되기 어려워 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층(26)의 측벽 절연막(43)이 박막화해도, 전하 축적층(26)에 포획된 전하가 모두 누출되지 않고 양호한 유지 특성을 유지할 수 있다. 또한, 전하 축적층(26)을 p 웰 영역(23)과 오정렬없이 형성할 수 있기 때문에, 전하 축적층(26)과 p형 웰 영역(23)과의 사이의 용량을 더 균일하게 형성할 수 있다. 이에 의해, 메모리 셀의 용량 변동이나 메모리 셀 사이의 용량 변동을 저감할 수 있다.
(제5 실시 형태)
본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 메모리 셀 어레이(1)와 감지 증폭기/데이터 래치(46)의 레이아웃은, 그 일부를 추출하여 모식적으로 도시하면, 도 26 및 도 27에 도시한 바와 같이, 메모리 셀 어레이(1)와, 감지 증폭기 a, …, k를 포함하는 감지 증폭기/데이터 래치(46)와, 감지 증폭기 a, …, k와 데이터 입출력 버퍼(45)와의 사이에 접속되며, 컬럼 디코더(48)에 의해 선택되는 MOS 트랜지스터 Qaa, Qab, …, Qka, Qkb로 구성된다. 본 발명의 제5 실시 형태의 구조는, 제1 내지 제3 실시 형태에서, NAND형의 메모리 셀 어레이 블록(49)을 MONOS 구조로 형성된 가상 접지 구조의 셀 어레이 블록(49)으로 변경한 구성을 갖는 것이다. 또한, 도 5에 도시한 제1 실시 형태 및 도 22에 도시한 제2 실시 형태와 동일한 부분에는, 동일 부호를 붙여 자세한 설명은 생략한다. 또한, 제1 내지 제4 실시 형태에서, 실시 형태의 한정없이 상술하고 있는 동일한 효과에 대해서는 설명은 생략한다. 메모리 셀 어레이(1)는 도 26 및 도 27에 도시한 바와 같이, 불휘발성 메모리 셀을 병렬 접속한 메모리 셀 블록(49, 49')을 배열하여 구성된다. 이 메모리 셀 어레이(1)의 데이터 전송선 BL의 데이터를 감지하거나, 혹은 기입 데이터를 유지하기 위해 감지 증폭기/데이터 래치(46)가 데이터 전송선 선택 트랜지스터 Q1a, Q2a, …, Q1k, Q2k를 통하여 형성되어 있다. 이 감지 증폭기/데이터 래치(46)는, 예를 들면 플립플롭 회로를 주체로 하여 구성된다. 또한, 감지 증폭기/데이터 래치(46)는 데이터 입출력 버퍼(45)에 접속되어 있다. 이들 접속은, 어드레스 버퍼(47)로부터 어드레스 신호를 받는 컬럼 디코더(48)의 출력에 의해 제어되고, 데이터 입출력 버퍼(45)에 부여된 데이터를 메모리 셀 어레이(1)에 기입, 및 데이터를 제3 내부 I/O선(90)으로 판독 가능하게 되어 있다. 메모리 셀 어레이(1)에 대하여, 메모리 셀의 선택을 행하기 위해, 구체적으로 설명하면 데이터 제어선 WL1∼WL3, 및 데이터 전송선 선택 게이트선 sel1, sel2의 제어를 하기 위해, 로우 디코더(3)가 형성되어 있다.
본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 특히 도 26에 도시하는 구성에서는, 도 1에 도시한 바와 같이 메모리 셀 어레이(1)를 포함하는 메모리 매크로(7)와, 오류 비트 검출 회로(5) 및 오류 비트 판정 회로(6)를 포함하는 ECC 회로부(100)와, ECC 회로부(100)에 접속된 템포러리 메모리(101)로 구성된다. 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)와의 사이에는 제1 내부 I/O선(92)이 배선되고, 메모리 매크로(7)와 ECC 회로부(100)와의 사이에는 제2 내부 I/O선(91)이 배선되고, 오류 비트 판정 회로(6)와 템포러리 메모리(101)와의 사이에는 외부 I/O선(94)이 배선되어 있다. 또한, 메모리 매크로(7)의 상세 내용은 도 2에, 오류 비트 판정 회로(6)의 상세 내용은 도 3에 도시한 바와 같다.
본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 특히 도 27에 도시하는 구성에서는, 도 18에 도시한 바와 같이, 메모리 셀 어레이(1) 및 메모리 셀 어레이(1)와 동일 칩상에 인접하여 형성된 템포러리 메모리(102)를 포함하는 메모리 매크로(7)와, 오류 비트 검출 회로(5) 및 오류 비트 판정 회로(6)를 포함하는 ECC 회로부(100)로 구성된다. 오류 비트 검출 회로(5)와 오류 비트 판정 회로(6)와의 사이에는 제1 내부 I/O선(92)이 배선되고, 메모리 매크로(7)와 ECC 회로부(100)와의 사이에는 제2 내부 I/O선(91)이 배선되어 있다. 또한, 메모리 매크로(7)의 상세 내용은 도 19에 도시한 바와 같고, 오류 비트 판정 회로(6)의 상세 내용은 도 3에 도시한 바와 같다.
또한, 본 발명의 제5 실시 형태에서, 특히 도 27에 도시하는 구성에서는, 도 19에 도시한 바와 같이, 메모리 매크로(7) 내에서, 템포러리 메모리(102)를 메모리 셀 어레이(1)에 인접하여 동일 칩상에 실질적으로 동일 회로에 의해 형성하고 있다. 여기서, 상기 도 15 및 도 16에 도시한 리프레시 동작에 대해서는, 예를 들면 자세히 설명하면 도 20 및 도 21에서 도시하는 시퀀스를, 도 19에서 도시하는 회로 구성에서 실행하면, 메모리 매크로(7)의 외부에 새롭게 템포러리 메모리를 이용하지 않아도 리드 디스터브가 발생하는 블록의 데이터를 리프레시할 수 있다. 여기서, 도 19는 기본적으로는, 도 2와 동일하지만, 템포러리 메모리(102)와, 페이지 카운터(86)가 추가되어 있다. 여기서, 페이지 카운터(86)는 1 블록 내의 페이지의 위치를 카운트하기 위한 장치로서, 예를 들면 플립플롭을 이용한 시프트 레지스터와 2진 카운터로 형성되어 있고, 템포러리 메모리(102) 내와 리드 디스터브가 발생하고 있는 블록의 1 페이지 내에서, 데이터 제어선 드라이버(205)를 통하여 어느 1개의 데이터 선택선을 카운터의 값에 따라 선택하도록 형성되어 있다. 또한, 이 페이지 카운터(86)의 입력으로서, 제어 회로(40)가 접속되어 있고, 페이지 카운터(86)의 초기화와 카운터값의 증가(인크리먼트)를 행하고 있다.
또한, 도 19에서의 템포러리 메모리(102)는, 예를 들면 도 27과 같이 메모리 셀 어레이를 형성하고 있는 메모리 블록과 동일한 1 블록을 추가한 것을, 동일한 데이터 전송선의 연장으로 형성하면 된다. 또한, 도 27은, 도 5 및 도 22에 대응하는 회로도이다. 도 27에서는 동일 데이터 선택선에 접속된 복수의 메모리 셀이 템포러리 메모리(102)로서 이용되고 있다. 이러한 구성을 이용함으로써, 템포러리 메모리(102)의 데이터 비트 수를 데이터를 기억하는 동일 데이터 선택선에 접속된 메모리 셀의 수와 일치시킬 수 있다. 또한, 템포러리 메모리(102)에 접속되는 데이터 제어선 드라이버(205)도 메모리 셀 어레이(1)에 접속되는 데이터 제어선 드라이버(2)와 동일한 회로라도 된다. 이와 같이 하는 것에 의해, 템포러리 메모리(102)의 면적을, 메모리 셀 어레이(1)와 마찬가지로 작게 디자인할 수 있다.
[데이터 비트 수 n과 1 페이지의 메모리 블록 수의 관계]
또한, 본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서는, 일련의 시퀀스로 판독되는 데이터 비트 수 n이, m을 자연수로 하여, (2m-1-m)보다 크고 (2m-m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀 블록(49)을 도 26 또는 도 27의 지면 좌우 방향, 즉 데이터 선택선 WL이 연장되는 방향으로 병렬로 준비되고, 1 페이지로서 이용한다. 또한, 도 2 또는 도 19의 구성에서는, 감지 증폭기의 수도적어도 (2m-1)개 이상의 감지 증폭기/데이터 래치(46)를 준비하는 것이 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면 허밍 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 1 페이지의 비트 오류를 1 비트 검출하여, 그 위치를 구할 수 있다. 또한, 일반적으로는 t를 자연수로 하여 일련의 시퀀스로 판독되는 데이터 비트 수가 [2m-1-t×(m-1)-1]보다 크고 (2m-t×m-1) 이하인 경우, 적어도 (2m-1)개 이상의 메모리 셀(49)을 도 26 또는 도 27의 지면 좌우 방향, 즉 데이터 선택선 WL이 연장되는 방향으로 병렬로 준비하고, 1 페이지로서 이용한다. 또한, 1 페이지에 속하는 메모리 셀에 대해서는, 예를 들면 1개의 데이터 선택선 WL에 공통으로 접속된 복수의 메모리 셀로 하는 것이, 한번의 데이터 선택에 의해, 복수개의 메모리 셀을 동시에 선택할 수 있어 바람직하다. 이와 같이 메모리 셀을 준비하는 것에 의해, 예를 들면 블록 제어 헤더(BCH) 부호를 이용하여 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 t 비트의 비트 오류를 검출하여, 그 위치를 구할 수 있다. 상기 사정은 본 발명의 다른 실시 형태에 따른 데이터 기억 시스템에서도 적용되는 것은 자명하다.
[MONOS 구조]
본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서, 가상 접지 어레이 블럭 각각의 로우 방향, 및 컬럼 방향의 메모리 셀부 단면도는, 도 28 및 도 29에 도시한 바와 같이, 각각 2개의 메모리 셀이 접속된 구조를 나타내고 있다. 도 28은 MONOS 메모리의 단면도로, 제어 게이트 전극(27)에 의해 제어 전극(51)이 접속된 2개의 메모리 셀에 대하여 도시하고 있다. 또한, 도 29는 제어 전극(51)을 통하는 도 28과 직교한 단면에서의 단면 구조를 도시하고 있다.
본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서는, 소자 구조는 기본적으로는 MONOS 구조를 갖는 점에서, 제4 실시 형태와 마찬가지이지만, 제어 전극(51)에 접속되는 데이터 선택선 WL1, WL2, WL3(제어 게이트 전극(27)이나 금속 보강층(27')에 상당)의 형성 방향과 채널의 형성 방향이 일치하고 있는 점이, 제4 실시 형태와 상이하다. 또한, 본 발명의 제5 실시 형태에 따른 데이터 기억 시스템에서는, 메모리 셀 트랜지스터 각각의 소스 및 드레인 전극 근방에 전하를 축적시켜, 1 셀당, 적어도 2 비트의 정보를 기억하도록 형성되어 있다. 이러한 구조로, 소스 전극 및 드레인 전극의 전압의 방향에 의해, 예를 들면, 미국 특허 제6,201,282호 명세서에 개시된 공지인 방법을 이용하여 각각의 비트를 판독할 수 있다. 이 경우, 정보를 판독하지 않는 측의 비트와 정보를 판독하는 측의 비트의 전류 단자는 직렬 접속되어 있는 것과 등가이므로, 정보를 판독하지 않는 측의 비트는 NAND형 메모리 셀과 마찬가지의 리드 디스터브 스트레스가 인가된다. 따라서, 정보를 판독하지 않은 측의 비트는, 판독을 반복하는 것에 의해 소거 상태로부터 기입 상태로 변화한다.
도 28 및 도 29에서, 예를 들면 붕소 또는 인듐 불순물 농도가 1014㎝-3내지 1019㎝-3사이의 p형 웰 영역(23)에, 예를 들면 0.5㎜ 내지 10㎜의 두께를 갖는 실리콘 산화막 또는 옥시나이트라이드막으로 이루어지는 제1 터널 게이트 절연막(25)이형성되어 있다. 또한, 제1 터널 게이트 절연막(25)의 상부에는, 예를 들면 실리콘 질화막, SiON 또는 Al2O3으로 이루어지는 전하 축적층(26)이 3㎜ 내지 50㎜의 두께로 형성되어 있다. 이 위에, 예를 들면 두께 5㎜ 이상에서, 30㎜ 이하의 두께로 실리콘 산화막 또는 옥시나이트라이드막, Al2O3, ZrSiO, HfSiO, ZrSiON 또는 HfSiON으로 이루어지는 블록 절연막(제2 절연막 : 50)을 개재하여, 예를 들면 붕소 또는 인, 비소가 1×1019㎝-3내지 1×1021㎝-3의 범위에서 불순물 첨가된 제어 전극(51 및 27)이 10㎚ 내지 500㎜의 두께로 형성되어 있다. 여기서, 제어 전극(51) 및 제어 게이트 전극(27)을 형성하는 폴리실리콘층의 붕소, 인, 또는 비소의 농도는 1×1019㎝-3이상으로 하는 것이 바람직하다. 제어 전극(51)의 공핍화에 의해, ONO 적층막에 걸리는 전계가 작아져, 소거 시간 또는 기입 시간이 증대하는 것을 방지할 수 있기 때문이다.
또한, 예를 들면, 이 제어 게이트 전극(27)을 형성하는 폴리실리콘 상에, WSi(텅스텐 실리사이드) 또는, NiSi, MoSi, TiSi, CoSi, W, Al, AlCu로 이루어지는 제어 게이트 전극(27)의 금속 보강층(27')이 10㎜ 내지 500㎜의 두께로 형성되어 있어도 된다. 이들 폴리실리콘층이 제어 전극(51) 및 제어 게이트 전극(27)을 형성하고, 금속 보강층(27')이 제어 게이트 전극(27)을 저저항화하고 있다.
또한, 이 금속 보강층(27') 위에는, 예를 들면 실리콘 질화막이나 실리콘 산화막으로 이루어지는 절연막(60)이 5㎜ 내지 500㎜의 두께로 형성되어 있어도 된다. 이것은, 제어 전극(51)의 가공 시의 마스크가 되는 절연막으로서 기능한다. 또한, 이들 제어 전극(51)의 양측에는 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 측벽 절연막(19)이 형성되어 있다. 이 측벽 절연막(19) 중 적어도 제어 전극(51)에 접하는 측면은, 퇴적막으로 형성한 절연막보다도 전하 트랩 밀도를 작고, 절연 내압을 높게, 또한 제어 전극(51)과 측벽 절연막(19)과의 사이의 계면 준위 밀도를 낮게 하기 위해, 실리콘을 포함하는 제어 전극(51)의 산화 또는 산질화에 의해 형성되어 있다. 이와 같이, 게이트 측벽에 퇴적막보다도 품질이 높은 열 산화막을 이용하는 것이 가능하다. 도 28에서는, 소스 영역 및 드레인 영역을 형성하는 n형 확산층(28) 위에서 전하 축적층(26)이 일부 제거되고, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(68)이 형성되어 있는 예를 들었지만, 전하 축적층(26)이 절연체로 형성되어 있기 때문에, 소스 영역 및 드레인 영역을 형성하는 n형 확산층(28) 상에서 전하 축적층(26)을 반드시 제거할 필요는 없고, 연속적으로 형성되어 있어도 된다.
도 28에 도시한 MONOS 구조는, 예를 들면 다음과 같은 수순으로 형성할 수 있다.
(a) 예를 들면, 금속 보강층(27')을 형성하지 않고, 실리콘을 포함하는 제어 전극(51)을 적층하여, 터널 게이트 절연막(25)에 도달할 때까지 지면 표리 방향이 긴 쪽이 되도록 선 형상으로 패터닝하여 이방성 에칭을 행하여, 제어 전극(51), 블록 절연막(50), 전하 축적층(26), 터널 게이트 절연막(25)을 제거한다.
(b) 이 후, 측벽 절연막(19)을 제어 전극(51)의 산화 또는 산질화에 의해 형성하고, 소스 영역 및 드레인 영역이 되는 n형 확산층(28)을, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3내지 1021㎝-3으로 되도록 깊이 10㎜ 내지 500㎜의 사이에서 이온 주입하여 형성한다.
(c) 이 후, 전면에 소자 분리 절연막(68)이 되는 실리콘 산화막, 실리케이트 유리, 또는 무기 유리를 10㎜ 내지 1000㎜의 두께의 범위로 퇴적한다.
(d) 그 후, 예를 들면 화학적 기계 연마(CMP)에 의해 소자 분리 절연막(68)을 평탄화하고, 또한 제어 전극(51)의 상부 표면을 예를 들면 불화암모늄 용액 등의 웨트 에칭에 의해 노출시킨다.
(e) 이 후, 제어 게이트 전극(27)이 되는 예를 들면 폴리실리콘이나 SiGe 혼정으로 이루어지는 제2 게이트 전극재를 10㎜나 300㎜의 범위로 퇴적하고, 또한 금속 보강층(27'), 또한 마스크용의 절연막(60)을 전면 퇴적한다. 여기서, 제2 게이트 전극재의 붕소, 인, 또는 비소의 농도는 1×1019㎝-3이상으로 하는 것이, 제어 게이트 전극(27)의 공핍화에 의해, ONO 적층막에 걸리는 전계가 작아져, 소거 시간 또는 기입 시간이 증대하는 것을 방지하는데 바람직하다.
(f) 이어서, 메모리 셀 트랜지스터에서, 도 28의 패턴과 직교하는 방향에 선 형상으로 패터닝하고, 이방성 에칭을 행하여, 마스크용의 절연막(60), 금속 보강층(27'), 제어 게이트 전극(27), 및 제어 전극(51), 블록 절연막(50)까지 에칭을 행한다.
(g) 이 후, 도 29에서 도시한 2개의 제어 전극(51)으로 나타내는 메모리 셀의 채널 사이의 누설 전류를 적게 하기 위해, 예를 들면, 붕소나 BF2, 인듐을 표면 농도가 1016㎝-3내지 1018㎝-3로 되도록 깊이 10㎜ 내지 500㎜의 사이가 되도록 이온 주입하여, p형층(18)을 형성해도 된다. (h) 또한, 전면에 실리콘 질화막이나 실리콘 산질화막, 또는 알루미나막으로 이루어지는 절연막(61)을 예로 들면, 두께 5㎚ 내지 200㎚의 범위에서 형성한다. 이 절연막(61)은, 예를 들면 CVD법이나 스퍼터법으로 형성된 퇴적 절연막이다. 또한, 메모리셀 트랜지스터에 대하여 전면 퇴적되어 있는 것이, 절연막(61)보다 상방에 형성된 막으로부터의 가스 또는 래디컬, 이온이 메모리 셀 트랜지스터에 악영향을 미치게 하는 것을 방지할 수 있어 바람직하다.
(i) 또한, 절연막(61)의 상방에, 예를 들면 붕소 또는 인을 1×1020㎝-3이상 포함하는 BPSG, PSG, BSG의 실리케이트 유리로 이루어지는 층간 절연막(62)이 10㎚ 내지 1000㎜의 두께의 범위에서 형성한다. 이 실리케이트 유리는 알칼리 이온을 게터링하는 기능이 있으며, 메모리 셀 트랜지스터 상방 전면에 형성되는 것이 알칼리 이온에 의한 오염을 방지하기 위해서는 바람직하다. 도 28 및 도 29에 도시한 소자 구조 예에서는, 층간 절연막(62)은 절연막(61)에 직접 접하여 형성되어 있지만, 반드시 접하여 형성될 필요는 없으며, 예를 들면 배선 층간의 절연막이나 배선층 상의 절연막으로서 형성해도, 상기 게터링의 효과는 있으므로 무관하다.
(j) 실리케이트 유리는 일반적으로 퇴적 직후의 매립성이 나쁘므로, 퇴적 후에 예를 들면 750℃ 내지 1000℃ 사이에서 2분 내지 120분의 범위에서 어닐링하는것에 의해 점성 유동시켜 평탄화시킨다. 이 어닐링시에 실리케이트 유리에 포함되는 수분 또는 히드로늄 이온이 유리(遊離)하지만, 절연막(61)을 형성함으로써, 이 수분에 의해 메모리 셀 트랜지스터의 게이트단이 산화되어 제어 전극(51)단의 블록 절연막(50)이 후막화되어, 형상이 변화하는 것을 방지할 수 있다.
또한, 층간 절연막(62)으로는, 예를 들면 시클로펜타 실란 또는 폴리실라잔으로 형성된 무기 유리를 이용해도 된다. 이 경우, 시클로펜타 실란 또는 폴리실라잔을 무기 유리로 전환하기 위해서는 산화 공정이 필요하지만, 이 산화제가 메모리 셀 트랜지스터의 게이트 엣지 부분을 산화하기 위해 제어 전극(51)단의 블록 절연막(50)이 후막화되어 형상이 변화하는 문제를, 절연막(61)을 형성함으로써 방지할 수 있다. 또한, 층간 절연막(62)으로는, 예를 들면 테트라에톡시 실란(TEOS)이나 HDP에 의해 형성한 실리콘 산화막이나 수소실세스키옥산(HSQ), MSQ 등의 다른 층간막과의 적층 구조를 이용해도 된다.
(k) 또한, 층간 절연막(62)의 상방에는, 예를 들면 W, Al, AlCu나 Cu로 이루어지는 상부 배선(38)을 형성한다. 도 28 및 도 29에서 도시된 예에서는, 배선층으로서 상부 배선(38)은 1층의 예가 도시되어 있지만, 물론, 다층 배선 구조를 적층해도 된다.
(l) 또한, 상부 배선(38) 위에는, 예를 들면 TEOS나 HDP에 의해 형성한 실리콘 산화막이나 HSQ의 절연막 보호층(37)을 개재하여, 플라즈마 화학 기상 성장법을 이용하여, 실리콘 질화막층(37')을 20㎜ 내지 1㎛의 범위로 전면 퇴적한다. 이 실리콘 질화막층(37')은, 칩 외부(상면)로부터 확산되어 오는 수분을 차단하는 기능이 있다.
[본 발명의 제5 실시 형태의 특징]
본 발명의 제5 실시 형태에서는, 제1 내지 제4 실시 형태의 특징외에, 이하의 특징이 있다.
(11) 소스 영역 및 드레인 영역으로 되는 n형 확산층(28)이 형성되는 방향(도 28에서는 지면 표리 방향)과 직교하여 제어 게이트 전극(27)(도면에서는 지면 좌우 방향)이 형성되어 있으며, 인접하는 메모리 셀의 소스 전극 및 드레인 전극을 병렬 접속하는 구조, 예를 들면 가상 접지 어레이 AND형을 표현하고 있다. 메모리 셀 블록의 직렬 저항을 작고 일정하게 할 수 있으며, 다치화한 경우의 임계값을 안정시키기에 적합하다. 또한, 소자 분리 절연막(68)과 n형 확산층(28), 및 전하 축적층(26)을 자기 정합적으로 형성할 수 있으므로, 이들 층간에서의 오정렬의 여유를 확보할 필요가 없으므로, 보다 고밀도의 메모리 셀을 실현할 수 있다. 이들 메모리 셀 어레이 구조 및 특징에 대해서는, 예를 들면 당 발명자들에 의한 선행 출원인 일본 특원2001-264754호에 기재되어 있으므로, 여기서는 생략한다.
(12) 제5 실시 형태에 따른 데이터 기억 시스템에서는, 제1 내지 제3 실시 형태의 특징 외에 MONOS형 셀을 이용하고 있기 때문에, 제1 내지 제3 실시 형태에서 적용한 부유 게이트형 EEPROM 셀보다도 기입 전압 및 소거 전압을 저전압화할 수 있다. 이 때문에, 소자 분리 간격을 좁히고, 게이트 절연막 두께를 얇게 형성해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어, 보다 칩 면적을 축소할 수 있다. 또한, 제1 내지 제3 실시 형태와 비교하여, 전하 축적층(26)의 두께를 20㎚ 이하로 작게 할 수 있어, 보다 게이트 형성 시의 어스펙트를 저감할 수 있다. 이 때문에, 제어 전극(51)의 가공 형상을 향상시켜, 층간 절연막(62)의 게이트 사이의 매립을 향상시킬 수 있으며, 보다 내압을 향상시킬 수 있다. 또한, 부유 게이트 전극을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하여, 보다 프로세스 공정을 짧게 할 수 있다. 또, 전하 축적층(26)이 절연체이고, 하나하나의 전하 트랩에 전하가 포획되어 있으므로, 방사선에 대하여 전하가 누출되기 어려워 강한 내성을 갖게 할 수 있다.
본 발명의 제1 내지 제5 실시 형태에 따른 데이터 기억 시스템에서, 소자 분리막이나 층간 절연막의 절연막 형성 방법 자신은, 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 이들 이외의 방법, 예를 들면 산소 이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용해도 된다. 또한, 전하 축적층(26)으로서는, TiO2나 Al2O3, 혹은 탄탈 산화막, 티탄산 스트론튬이나 티탄산 바륨, 티탄산 지르코늄납이나, 이들 적층막을 이용해도 된다. 본 발명의 제1 내지 제5 실시 형태에서, 반도체 기판으로서 p형 반도체 기판을 상정했지만, 대신에 n형 반도체 기판을 이용해도 된다. 혹은 SOI 기판의 SOI 실리콘층, 또는 SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 단결정 반도체 기판을 이용해도 된다.
본 발명의 제4 및 제5 실시 형태에서, p형 웰 영역(23) 위의 n형 MONOS-FET의 형성에 대하여 설명했지만, n형 웰 영역 위의 p형 MONOS-FET의 형성으로 치환해도 되며, 그 경우 상술한 실시 형태의 소스·드레인 전극 및 반도체 영역에 대한 n형을 p형, p형을 n형으로 바꿔 읽고, 또한 도핑 불순물종의 As, P, Sb를 In, B 중 어느 하나로 바꿔 읽으면 된다. 또한, 제어 전극(51)은 Si 반도체, SiGe 혼정, SiGeC 혼정을 이용할 수 있고, 다결정이어도 되며, 이들 적층 구조로 해도 된다. 또한, 비정질 Si, 비정질 SiGe 혼정, 또는 비정질 SiGeC 혼정을 이용할 수 있고, 이들 적층 구조로 해도 된다. 단, 반도체인 것, 특히 Si를 포함한 반도체인 것이, 양호한 측벽 절연막(19)을 제어 전극(51)의 산화 또는 산질화에 의해 형성할 수 있어 바람직하다. 또한 전하 축적층(26)은 소스·드레인 사이에서 분리 형성되어 있어도 되며, 혹은 도트 형상으로 형성되어 있어도 되고, 상술한 본 발명의 제5 실시 형태의 설명에서 기재한 제조 방법을 적용할 수 있는 것은 물론이다. 또한, 상술한 본 발명의 제5 실시 형태에서는, 제어 게이트 전극(27) 상에 퇴적법에 의해 형성한 금속 보강층(27')의 단면을 도시했지만, 예를 들면, Ti나 Co, Ni, Mo, Pd, Pt의 금속과 제어 게이트 전극(27)을 반응시켜 실리사이드를 형성하여 금속 보강층(27')으로서 형성해도 된다.
(제6 실시 형태)
또한 본 발명의 실시 형태에서는, 주로 2치를 기억하는 반도체 메모리 셀을 이용한 예에 대하여 설명했지만, 3치 이상의 디지털값을 복수의 임계값으로서 기억하는 반도체 메모리셀 트랜지스터를 이용해도 된다. 다치 논리를 이용하는 경우가, 2치인 경우와 비교하여, 복수의 임계값 사이의 간격이 더 좁아, 리드 디스터브에 의한 비트 파괴가 문제된다. 따라서, 본 발명의 데이터 기억 시스템을 이용하면, 보다 큰 효과를 얻을 수 있는 것은 자명하다. 여기서, 1개의 메모리 셀에 기억하는 임계값으로서는, 2n치가 되는 것이, 정보 데이터의 디코드가 간단해지기 때문에 바람직하다.
특히 4치 논리를 이용하는 본 발명의 데이터 기억 시스템에서는, 메모리 셀 어레이(1)의 구조상, 2치 논리를 이용하는 상기와 동일한 마스크 구조로써 구성할 수 있다. 따라서, 상술한 본 발명의 제1 내지 제5 실시 형태에 따른 데이터 기억 시스템과 마찬가지의 구성으로써 메모리 매크로(7), ECC 회로부(100), 오류 비트 검출 회로(5), 오류 비트 판정 회로(6)를 구성할 수 있다. 또한, 메모리 매크로(7)의 외부에 템포러리 메모리(101)를 배치하는 구성, 혹은 메모리 매크로(7)의 내부에 템포러리 메모리(102)를 배치하는 구성 중 어느 경우에도, 4치 논리를 이용하는 본 발명의 데이터 기억 시스템을 구성할 수 있는 것은 물론이다.
특히, 제5 실시 형태와 마찬가지로, MONOS 구조의 AND형 가상 접지 어레이를 채용함으로써, 소스 영역 및 드레인 영역이 되는 n형 확산층(28)이 형성되는 방향(도 28에서는 지면 표리 방향)과 직교하여 제어 게이트 전극(27)(도면에서는 지면 좌우 방향)이 형성되고, 인접하는 메모리 셀의 소스 전극 및 드레인 전극을 병렬 접속하는 구조에서는, 메모리 셀 블록의 직렬 저항을 작고 일정하게 할 수 있어, 다치화한 경우의 임계값을 안정시키는데 적합하다. 또한, 소자 분리 절연막(68)과 n형 확산층(28), 및 전하 축적층(26)을 자기 정합적으로 형성할 수 있으므로, 이들 층간에서의 오정렬의 여유를 확보할 필요가 없어, 보다 고밀도의 메모리 셀을 실현할 수 있다.
다치 논리를 이용하는 경우가, 2치인 경우와 비교하여, 복수의 임계값 사이의 간격이 더 좁아, 리드 디스터브에 의한 비트 파괴가 문제가 되지만, 데이터 오류 부호 정정 회로(ECC)를 이용하여, 데이터 파괴가 발생하기 전에 리드 디스터브를 검출하여, 리프레시할 수 있다. 데이터 오류 부호 정정 회로(ECC)를 분석하는 것에 의해 리드 디스터브에 의한 불량 발생을 미연에 방지할 수 있다.
(제7 실시 형태)
본 발명의 실시 형태에 따른 데이터 기억 시스템에서, 메모리 셀 어레이(1)의 동작 모드는 크게 나누면 3개 존재한다. 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드라고 한다.
페이지 모드란, 도 30에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀 열을 일괄적으로 비트선(603)을 통하여 감지 증폭기(602) 내에 메모리 셀 열(605)로서 판독하거나, 혹은 일괄적으로 감지 증폭기(602)로부터 기입하는 동작을 행한다. 즉, 페이지 단위로 판독, 기입을 행하고 있다. 도 30에서, 워드선(604)과 비트선(603)의 교차 부분에 메모리 셀(607)이 배치되어 있다.
이것에 대하여, 바이트 모드는, 도 31에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내의 워드선(604) 상에 존재하는 메모리 셀(608)을 바이트 단위로 감지 증폭기(602) 내에 메모리 셀(613)로서 판독하거나, 혹은 바이트 단위로 감지 증폭기(602) 내의 메모리 셀(613)로부터 메모리 셀(608)에 대하여 기입하는 동작을행한다. 즉, 바이트 단위로 판독, 기입을 행하고 있는 점에서 페이지 모드와는 상이하다.
한편, ROM 영역을 갖는 EEPROM 모드란, 도 32에 도시한 바와 같이, 플래시 메모리 셀 어레이(601) 내를, 플래시 메모리(609) 부분과 ROM 영역을 갖는 EEPROM(610) 부분으로 분할하여, ROM 영역을 갖는 EEPROM(610) 부분을 시스템적으로 전환하여 동작시켜, 플래시 메모리 셀 어레이(601) 내의 정보를 페이지 단위 혹은 바이트 단위로 판독하고, 재기입하는 동작을 행한다. 플래시 메모리(609) 내의 동일한 워드선 상의 메모리셀 열(611)을 페이지 단위로 ROM 영역을 갖는 EEPROM(610)측에 메모리 셀 열(612)로서 판독하거나, 혹은 기입하는 예가 도 32에 도시되어 있다.
도 33은, 도 32에 도시한, 본 발명의 제7 실시 형태에 따른 불휘발성 반도체 기억 장치 시스템에 사용하는 ROM 영역을 갖는 EEPROM형 플래시 메모리의 모식적 회로 구성도를 도시한다. 도 33에 도시된 회로 예는 3 트랜지스터 NAND 셀 구성인 점에 특징을 갖는다. 즉, 1개의 NAND 메모리 셀에 대하여 2개의 스위칭용 트랜지스터를 배치하여, 3 트랜지스터/셀 방식의 NAND형 메모리 셀 어레이가 구성되어 있다. CGL은 컨트롤 게이트 라인, SSL은 소스측 스위칭 트랜지스터용의 게이트 라인, GSL은 드레인측 스위칭 트랜지스터용의 게이트 라인을 나타낸다. 행 방향의 1 블록 내에서는, 동일한 CGL 라인 상의 NAND형 메모리 셀이 1 페이지를 구성한다. 열 방향으로 비트선 BL0, BL1, B2, BL3, BL1022, BL1023이 배치되어 있다. 이러한 3 트랜지스터/셀 방식의 NAND 메모리 셀을 이용하여, 도 32에 도시한 ROM 영역을갖는 EEPROM 모드의 플래시 메모리 셀 어레이(601)를 실현할 수 있다.
상술한 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서도, 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드에 의해 동작시킬 수 있는 것은 물론이다. 또한, 상술한 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서, NAND형 플래시 메모리, 가상 접지형(AND형) 플래시 메모리의 예에 대하여 설명했지만, 이들 2개의 타입의 플래시 메모리 중 어느 경우에도, 각각 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드의 동작 모드를 실현할 수 있는 것은 자명하다. 특히, 후술한 바와 같이, 플래시 메모리를 메모리 카드, 혹은 IC 카드에 적용하여 사용하는 경우에는, 시스템 LSI를 구성하기 위해, 원칩화를 추진하는 의미에서도, 플래시 메모리를 시스템적으로 동작 가능한, ROM 영역을 갖는 EEPROM 모드가 중요하다.
[시스템 LSI]
본 발명의 제1 내지 제6 실시 형태에 따른 불휘발성 반도체 기억 장치에서는, 다양한 적용예가 가능하다. 이들 적용예의 몇개를 도 34 내지 도 47에 도시한다.
(적용예1)
일례로서, 반도체 메모리 디바이스(52)를 포함하는 메모리 카드(54)는, 도 34에 도시한 바와 같이 구성된다. 반도체 메모리 디바이스(52)에는, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에 사용하는 메모리 셀 어레이(1)가 적용 가능하다. 메모리 카드(54)는, 도 34에 도시한 바와 같이 외부디바이스(도시 생략)로부터 소정의 신호를 수신하거나, 혹은 외부 디바이스(도시 생략)에 소정의 신호를 출력하도록 동작 가능하다.
반도체 메모리 디바이스(52)를 내장하는 메모리 카드(54)에 대해서는, 시그널 라인 DAT, 커맨드 라인 인에이블 시그널 라인 CLE, 어드레스 라인 인에이블 시그널 라인 ALE 및 레디/비지 시그널 라인 R/B가 접속되어 있다. 시그널 라인 DAT는 데이터 신호, 어드레스 신호 혹은 커맨드 신호를 전송한다. 커맨드 라인 인에이블 시그널 라인 CLE는 커맨드 신호가 시그널 라인 DAT 상을 전송되어 있는 것을 나타내는 신호를 전달한다. 어드레스 라인 인에이블 시그널 라인 ALE는 어드레스 신호가 시그널 라인 DAT 상을 전송하고 있는 것을 나타내는 신호를 전달한다. 레디/비지 시그널 라인 R/B는 반도체 메모리 디바이스(52)가 레디인지의 여부를 나타내는 신호를 전달한다.
(적용예2)
메모리 카드(54)의 다른 구체예는, 도 35에 도시한 바와 같이 도 34의 메모리 카드의 예와는 달리, 반도체 메모리 디바이스(52) 외에, 반도체 메모리 디바이스(52)를 제어하고, 또한 외부 디바이스와의 사이에서 소정의 신호를 송수신하는 컨트롤러(76)를 더 구비하고 있다. 컨트롤러(76)는 인터페이스 유닛(I/F : 71, 72)과, 마이크로 프로세서 유닛(MPU : 73)과, 버퍼 RAM(74)과, 및 인터페이스 유닛(I/F : 72) 내에 포함되는 ECC 회로부(100)를 구비한다. 템포러리 메모리(102)에 대해서는, 본 발명의 제2 실시 형태에 기재한 바와 같이 반도체 메모리 디바이스(52)에 내장되어 있어도 된다. 혹은, 본 발명의 제1 실시 형태에 기재한 바와 같이 외부에 템포러리 메모리(101)를 접속해도 된다.
인터페이스 유닛(I/F : 71)은 외부 디바이스와의 사이에서 소정의 신호를 송수신하고, 인터페이스 유닛(I/F : 72)은 반도체 메모리 디바이스(52)와의 사이에서 소정의 신호를 송수신한다. 마이크로 프로세서 유닛(MPU : 73)은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(74)는 데이터를 일시적으로 기억한다. ECC 회로부(100)는 에러 정정 코드를 발생한다.
커맨드 신호 라인 CMD, 클럭 신호 라인 CLK, 및 시그널 라인 DAT는 메모리 카드(54)에 접속되어 있다. 제어 신호 라인의 개수, 시그널 라인 DAT의 비트 폭 및 컨트롤러(76)의 회로 구성은 적절하게 수정 가능하다.
(적용예3)
또 다른 메모리 카드(54)의 구성예는, 도 36에 도시한 바와 같이 인터페이스 유닛(I/F : 71, 72), 마이크로 프로세서 유닛(MPU : 73), 버퍼 RAM(74), 인터페이스 유닛(I/F : 72)에 포함되는 ECC 회로부(100) 및 반도체 메모리 디바이스 영역(501)을 전부 원칩화하여, 시스템 LSI 칩(507)으로서 실현하고 있다. 이러한 시스템 LSI 칩(507)이 메모리 카드(54) 내에 탑재되어 있다. 적용예2와 마찬가지로, 템포러리 메모리(102)에 대해서는, 본 발명의 제2 실시 형태에 기재한 바와 같이 반도체 메모리 디바이스 영역(501)에 내장되어 있어도 된다. 혹은, 본 발명의 제1 실시 형태에 기재한 바와 같이 외부에 템포러리 메모리(101)를 접속해도 된다.
(적용예4)
또 다른 메모리 카드(54)의 구성예는, 도 37에 도시한 바와 같이 마이크로프로세서 유닛(MPU : 73) 내에 반도체 메모리 디바이스 영역(501)을 형성하여 메모리 혼재 MPU(502)를 실현하고, 인터페이스 유닛(I/F : 71, 72), 버퍼 RAM(74) 및 인터페이스 유닛(I/F : 72)에 더 포함되는 ECC 회로부(100)를 전부 원칩화하여, 시스템 LSI 칩(506)으로서 실현하고 있다. 이러한 시스템 LSI 칩(506)이 메모리 카드(54) 내에 탑재되어 있다. 적용예2, 적용예3과 마찬가지로, 템포러리 메모리(102)에 대해서는, 본 발명의 제2 실시 형태에 기재한 바와 같이 반도체 메모리 디바이스 영역(501)에 내장되어 있어도 된다. 혹은, 본 발명의 제1 실시 형태에 기재한 바와 같이 외부에 템포러리 메모리(101)를 접속해도 된다.
(적용예5)
또 다른 메모리 카드(54)의 구성예는, 도 38에 도시한 바와 같이, 도 34 혹은 도 35에서 도시된 반도체 메모리 디바이스(52)를 대신하여, NAND형 플래시 메모리와 바이트형 EEPROM으로 구성되는 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)를 이용하고 있다.
ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)는, 도 36에 도시한 바와 같이, 컨트롤러(76) 부분과 동일 칩으로 형성하여, 원칩화된 시스템 LSI 칩(507)을 구성해도 되는 것은 물론이다. 또한, 도 37에서 도시된 바와 같이, 마이크로 프로세서 유닛(MPU : 73) 내에, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로 이루어지는 반도체 메모리 영역을 형성하여 메모리 혼재 MPU(502)를 실현하고, 또한 인터페이스 유닛(I/F : 71, 72), 버퍼 RAM(74)를 모두 원칩화하여, 시스템 LSI 칩(506)으로서 구성해도 되는 것은 물론이다. 적용예2, 적용예3, 적용예4와 마찬가지로, 템포러리 메모리(102)에 대해서는, 본 발명의 제2 실시 형태에 기재한 바와 같이 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로 이루어지는 반도체 메모리 영역에 내장되어 있어도 된다. 혹은, 본 발명의 제1 실시 형태에 기재한 바와 같이 외부에 템포러리 메모리(101)를 접속해도 된다.
(적용예6)
도 35 내지 도 38에서 도시된 메모리 카드(54)의 적용예로는, 도 39에 도시한 바와 같이, 메모리 카드 홀더(80)를 상정할 수 있다. 메모리 카드 홀더(80)는, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서 사용되는 메모리 매크로(7)를 반도체 메모리 디바이스(52)로서 구비한, 메모리 카드(54)를 수용할 수 있다.
메모리 카드 홀더(80)는, 전자 디바이스(도시 생략)에 접속되고, 메모리 카드(54)와 전자 디바이스와의 인터페이스로서 동작 가능하다. 메모리 카드 홀더(80)는, 도 35 내지 도 38에 개시된 메모리 카드(54) 내의 컨트롤러(76), 마이크로 프로세서 유닛(MPU : 73), 버퍼 RAM(74), ECC 회로부(100), 인터페이스(I/F : 71, 72) 등의 복수의 기능과 함께, 다양한 기능이 실행 가능하다.
(적용예7)
도 40을 참조하여, 또 다른 적용예를 설명한다. 메모리 카드(54) 혹은 메모리 카드 홀더(80)를 수용 가능한 접속 장치(190)에 대하여, 도 40에는 개시되어 있다. 메모리 카드(54) 혹은 메모리 카드 홀더(80) 중에서, 어느 하나에, 반도체 메모리 디바이스(52) 혹은 반도체 메모리 디바이스 영역(501), 메모리 혼재MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서 사용되는 메모리 매크로(7)를 구비하고 있다. 메모리 카드(54) 혹은 메모리 카드 홀더(80)는 접속 장치(190)에 장착되고, 게다가 전기적으로 접속된다. 접속 장치(190)는 접속 와이어(192) 및 인터페이스 회로(193)를 통하여, CPU(194) 및 버스(195)를 구비한 회로 보드(191)에 접속된다.
(적용예8)
도 41를 참조하여, 다른 적용예를 설명한다. 메모리 카드(54) 혹은 메모리 카드 홀더(80) 중, 어느 하나에, 반도체 메모리 디바이스(52) 혹은 반도체 메모리 디바이스 영역(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서 사용되는 메모리 매크로(7)를 구비하고 있다. 메모리 카드(54) 혹은 메모리 카드 홀더(80)는 접속 장치(190)에 대하여 장착되어, 전기적으로 접속된다. 접속 장치(190)는, 접속 와이어(192)를 통하여, 퍼스널 컴퓨터(PC : 350)에 접속되어 있다.
(적용예9)
도 42를 참조하여, 다른 적용예를 설명한다. 메모리 카드(54)는 반도체 메모리 디바이스(52) 혹은 반도체 메모리 디바이스 영역(501), 메모리 혼재 MPU(502), ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로서, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템에서 사용되는 메모리 매크로(7)를구비하고 있다. 이러한 메모리 카드(54)를 메모리 카드 홀더(80)를 내장하는 디지털 카메라(650)에 적용한 예를 도 42는 도시하고 있다.
(적용예10)
본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템의 다른 적용예는, 도 43 및 도 44에 도시한 바와 같이 반도체 메모리 디바이스(52)와 ROM(410)과 RAM(420)과 CPU(430)로 구성된 MPU(400)와, 플레인 터미널(600)을 포함하는 IC(interface circuit : IC) 카드(500)를 구성하고 있다. IC 카드(500)는 플레인 터미널(600)을 통하여 외부 디바이스와 접속 가능하다. 또한 플레인 터미널(600)은 IC 카드(500) 내에서, MPU(400)에 결합된다. CPU(430)는 연산부(431)와 제어부(432)를 포함한다. 제어부(432)는 반도체 메모리 디바이스(52), ROM(410) 및 RAM(420)에 결합되어 있다. MPU(400)는 IC 카드(500)의 한쪽의 표면 상에 몰드되어, 플레인 터미널(600)은 IC 카드(500)의 다른 쪽의 표면 상에서 형성되는 것이 바람직하다. 도 44에서, 반도체 메모리 디바이스(52)에 대하여, ECC 회로부(100)를 접속함으로써, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템을 적용할 수 있다. 또, 불휘발성 반도체 기억 장치의 동작상, 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드가 가능하다.
(적용예11)
또 다른 IC 카드(500)의 구성예는, 도 45에 도시한 바와 같이, ROM(410), RAM(420), CPU(430), 반도체 메모리 디바이스 영역(501), ECC 회로부(100)를 모두 원칩화하여, 시스템 LSI 칩(508)으로서 구성한다. 이러한 시스템 LSI 칩(508)이IC 카드(500) 내에 내장되어 있다. 도 45에서, 반도체 메모리 디바이스 영역(501)에 대하여, ECC 회로부(100)를 접속함으로써, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템을 적용할 수 있다. 또, 불휘발성 반도체 기억 장치의 동작상, 페이지 모드, 바이트 모드 및 ROM 영역을 갖는 EEPROM 모드가 가능하다.
(적용예12)
또 다른 IC 카드(500)의 구성예는, 도 46에 도시한 바와 같이, ROM(410)를 반도체 메모리 디바이스 영역(501) 내에 내장하여, 전체적으로, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)를 구성하고, 또한 이 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)와, RAM(420), CPU(430)와, ECC 회로부(100)를 모두 원칩화하여, 시스템 LSI 칩(509)를 구성하고 있다. 이러한 시스템 LSI 칩(509)이 IC 카드(500) 내에 내장되어 있다. 도 46에서, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)에 대하여, ECC 회로부(100)를 접속함으로써, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템을 적용할 수 있다.
(적용예13)
또 다른 IC 카드(500)의 구성예는, 도 47에 도시한 바와 같이, 도 44에 도시한 바와 같이 반도체 메모리 디바이스(52)에서 ROM(410)을 내장하여, 전체적으로 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)를 구성하고 있다. 이러한 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)는 MPU(400) 내에 내장되어 있는 점은, 도 44와 마찬가지이다. 도 47에서 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(510)에 대하여, ECC 회로부(100)를 접속함으로써, 본 발명의 제1 내지 제6 실시 형태에 따른 데이터 기억 시스템을 적용할 수 있다.
(그 밖의 실시 형태)
상기한 바와 같이, 본 발명은 실시 형태에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해하면 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 분명해질 것이다. 따라서, 본 발명의 기술 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
기타, 본 발명의 요지를 이탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다. 또, 상기 각 실시 형태는, 각각 조합하여 실시할 수 있다. 이와 같이, 본 발명은 여기서는 기재하지 않은 다양한 실시예 등을 포함하는 것은 물론이다.
본 발명의 데이터 기억 시스템에 의하면, 오류 정정 부호 회로(ECC)를 분석하는 것에 의해 리드 디스터브에 의한 불량 발생을 미연에 방지할 수 있다.

Claims (25)

  1. 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있으며, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과,
    상기 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하여, 그 오류 위치의 정보를 출력하는 회로와,
    오류를 발생한 비트의 데이터가 "1"인지 "0"인지 판별하는 회로
    를 구비하고, 상기 판별 결과가 "1" 또는 "0" 중 어느 하나로 선택적으로 상기 제1 페이지의 메모리 셀을 소거하고, 오류 정정한 데이터를 기입하는 것을 특징으로 하는 데이터 기억 시스템.
  2. 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있으며, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과,
    상기 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하여, 그 오류 위치의 정보를 출력하는 회로와,
    오류를 발생한 비트의 데이터가 "1"인지 "0"인지 판별하는 회로
    를 구비하고, 상기 판별 결과가 "1" 또는 "0" 중 어느 하나로 선택적으로 상기 제1 페이지와 상이한 페이지에 상기 제1 복수의 메모리 셀에 오류 정정한 데이터를 기입하는 것을 특징으로 하는 데이터 기억 시스템.
  3. 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있으며, 복수의 페이지로 이루어지는 제1 복수의 메모리 셀과,
    적어도 1개의 페이지로 이루어지는 제3 복수의 메모리 셀과,
    상기 제1 복수의 메모리 셀을 포함하는 적어도 1개의 제1 페이지의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하는 회로
    를 구비하고, 상기 제3 복수의 메모리 셀이 상기 오류 페이지의 위치 정보를 복수개 기록하는 것을 특징으로 하는 데이터 기억 시스템.
  4. 적어도 "1"과 "0"의 2치의 디지털 데이터를 복수회 비파괴로 판독할 수 있는 제1 복수의 메모리 셀과,
    상기 제1 복수의 메모리 셀의 디지털 데이터 출력을 입력으로 하고, 적어도 1 비트의 데이터 오류를 검출하는 제1 데이터 제어 회로
    로 이루어지며, 상기 제1 복수의 메모리 셀 중 적어도 1개는 "1" 또는 "0"의 유지 상태 중 어느 하나에 의해, 복수회 판독 조작을 행하면 비트 변화가 발생하고, 상기 제1 데이터 제어 회로는 외부 데이터 출력 단자를 갖고,
    전원 투입시, 상기 복수의 제1 메모리 셀의 제1 페이지는 외부 입출력으로부터 정보 비트를 모두 판독할 수 있으며, 전원 투입 시에 상기 제1 페이지를 판독할 수 있도록 구성되고,
    상기 제1 데이터 제어 회로에 대하여, 전원 차단, 전원 투입, 및 상기 적어도 1개의 페이지의 데이터를 상기 외부 데이터 출력 단자로부터 판독하는 일련의 동작을 복수회 반복한 경우에, 상기 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수는, 상기 적어도 1개의 페이지의 데이터를 연속적으로 판독하는 조작을 상기 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수보다도 많은 것을 특징으로 하는 데이터 기억 시스템.
  5. 메모리 셀 어레이를 포함하는 메모리 매크로와,
    상기 메모리 매크로와 접속된 오류 정정 부호 회로부와,
    상기 메모리 셀 어레이의 오류 정정에 있어서 일시적으로 사용되는 템포러리메모리
    를 구비하고, 상기 템포러리 메모리는, 상기 메모리 매크로 내에서, 상기 메모리 셀 어레이의 일부로서 형성되는 것을 특징으로 하는 데이터 기억 시스템.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 복수의 메모리 셀을 포함하는 페이지의 메모리 셀은, 1개의 데이터 선택선에 공통으로 접속되어 있는 것을 특징으로 하는 데이터 기억 시스템.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 복수의 메모리 셀을 포함하는 페이지의 메모리 셀은, 복수의 페이지에서 동시에 소거 동작이 행해지는 메모리 셀 블록을 구성하는 것을 특징으로 하는 데이터 기억 시스템.
  8. 제3항에 있어서,
    오류를 발생한 비트의 데이터가 "1"인지 "0"인지 판별하는 수단과,
    상기 판별 결과가 "1" 또는 "0" 중 어느 하나로 선택적으로 상기 제3 복수의 메모리 셀에 기록을 행하는 것을 특징으로 하는 데이터 기억 시스템.
  9. 제7항에 있어서,
    상기 제1 메모리 셀은, 데이터를 기입한 후에, 데이터 기입 종료를 나타내는 플래그를 추가 기입하는 것을 특징으로 하는 데이터 기억 시스템.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 복수의 메모리 셀은, 복수회 판독 조작을 행하면 기입 상태에로 비트 변화가 발생하는 것을 특징으로 하는 데이터 기억 시스템.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 복수의 메모리 셀은, 복수회 판독 조작을 행하면 기입 상태에로 비트 변화가 발생하고, 상기 오류를 발생한 비트의 데이터가, 오류 전에 소거 상태인 경우에, 선택적으로 판별을 행하는 것을 특징으로 하는 데이터 기억 시스템.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 메모리 셀이, 절연막으로 이루어지는 전하 축적층을 갖고, 상기 전하 축적층에 축적되는 전하량의 대소에 의한 정보를 기억하는 것을 특징으로 하는 데이터 기억 시스템.
  13. 제12항에 있어서,
    상기 전하 축적층은, 실리콘 질화막, 실리콘산질화막 또는 알루미나막을 포함하는 것을 특징으로 하는 데이터 기억 시스템.
  14. 제12항에 있어서,
    상기 전하 축적층은, 부유 게이트 전극을 포함하는 것을 특징으로 하는 데이터 기억 시스템.
  15. 제13항에 있어서,
    상기 제1 복수의 메모리 셀은, 메모리 셀의 전류 단자를 직렬로 접속한 NAND 구조의 메모리 셀로 이루어지는 것을 특징으로 하는 데이터 기억 시스템.
  16. 제14항에 있어서,
    상기 제1 복수의 메모리 셀은, 메모리 셀의 전류 단자를 직렬로 접속한 NAND구조의 메모리 셀로 이루어지는 것을 특징으로 하는 데이터 기억 시스템.
  17. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 복수의 메모리 셀은, 메모리 셀의 전류 단자를 직렬로 접속한 NAND 구조의 메모리 셀로 이루어지는 것을 특징으로 하는 데이터 기억 시스템.
  18. 제13항에 있어서,
    상기 제1 복수의 메모리 셀은, 메모리 셀의 전류 단자를 병렬로 접속한 가상 접지 구조의 메모리 셀로 이루어지는 것을 특징으로 하는 데이터 기억 시스템.
  19. 제18항에 있어서,
    상기 제1 복수의 메모리 셀은, 각각 1개의 메모리 셀에 복수의 디지털 비트를 전하 축적층이 상이한 위치에 기억하는 것을 특징으로 하는 데이터 기억 시스템.
  20. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 복수의 메모리 셀은, 메모리 셀의 전류 단자를 병렬로 접속한 가상 접지 구조의 메모리 셀로 이루어지는 것을 특징으로 하는 데이터 기억 시스템.
  21. 제20항에 있어서,
    상기 제1 복수의 메모리 셀은, 각각 1개의 메모리 셀에 복수의 디지털 비트를 전하 축적층이 상이한 위치에 기억하는 것을 특징으로 하는 데이터 기억 시스템.
  22. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 외부 입출력으로부터 "1"인지 "0"인지 기록할 수 있는 정보 비트의 수를 n으로 하고, m을 2m-1-1≤2m-m-1을 충족하는 자연수로 하면, 1 페이지의 메모리 셀 수는 (2m-1) 이상인 것을 특징으로 하는 데이터 기억 시스템.
  23. 제7항에 있어서,
    상기 제1 복수의 메모리 셀을 포함하는 페이지의 메모리 셀은, 검증 소거를 행하는 것을 특징으로 하는 데이터 기억 시스템.
  24. 제1항 내지 제5항 중 어느 한 항에 있어서,
    전원 투입시, 상기 복수의 제1 메모리 셀의 제1 페이지는 외부 입출력으로부터 정보 비트를 모두 판독할 수 있으며, 전원 투입 시에 상기 제1 페이지를 판독할 수 있도록 구성된 것을 특징으로 하는 데이터 기억 시스템.
  25. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 제1 메모리 셀은, 3치 이상의 디지털값을 복수의 임계값으로서 기억하는 반도체 메모리 셀 트랜지스터인 것을 특징으로 하는 데이터 기억 시스템.
KR1020040027797A 2003-04-22 2004-04-22 데이터 기억 시스템 KR100630996B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003117453A JP4256198B2 (ja) 2003-04-22 2003-04-22 データ記憶システム
JPJP-P-2003-00117453 2003-04-22

Publications (2)

Publication Number Publication Date
KR20040093411A true KR20040093411A (ko) 2004-11-05
KR100630996B1 KR100630996B1 (ko) 2006-10-09

Family

ID=33497334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027797A KR100630996B1 (ko) 2003-04-22 2004-04-22 데이터 기억 시스템

Country Status (3)

Country Link
US (2) US7099190B2 (ko)
JP (1) JP4256198B2 (ko)
KR (1) KR100630996B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882841B1 (ko) * 2007-06-19 2009-02-10 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
US7826263B2 (en) 2006-09-06 2010-11-02 Samsung Electronics Co., Ltd. Memory system including flash memory and method of operating the same
KR20150131948A (ko) * 2014-05-16 2015-11-25 에스케이하이닉스 주식회사 판독 장애 검출
US9471418B2 (en) 2007-06-19 2016-10-18 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof

Families Citing this family (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4041076B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 データ記憶システム
US20070277083A1 (en) * 2004-04-14 2007-11-29 Koninklijke Philips Electronics, N.V. Data Handling Device That Corects Errors In A Data Memory
JP2006004560A (ja) * 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置及びその誤り訂正方法
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
JP2006179101A (ja) * 2004-12-22 2006-07-06 Fujitsu Ltd 半導体記憶装置
DE102004063641B4 (de) * 2004-12-27 2011-12-08 Infineon Technologies Ag Nichtflüchtige Speichereinrichtung zum Speichern von Daten und Verfahren zum Löschen oder Programmieren derselben
US7243856B2 (en) * 2005-03-24 2007-07-17 Sandisk Il Ltd.. Loading internal applications on a smartcard
US7193901B2 (en) * 2005-04-13 2007-03-20 Intel Corporation Monitoring the threshold voltage of frequently read cells
WO2006132069A1 (ja) * 2005-06-09 2006-12-14 Sharp Kabushiki Kaisha 映像信号処理方法、映像信号処理装置、および表示装置
US20070086244A1 (en) 2005-10-17 2007-04-19 Msystems Ltd. Data restoration in case of page-programming failure
US7562283B2 (en) * 2005-12-27 2009-07-14 D.S.P. Group Ltd. Systems and methods for error correction using binary coded hexidecimal or hamming decoding
JP2007207397A (ja) * 2006-02-06 2007-08-16 Toshiba Corp 半導体記憶装置
US8069296B2 (en) 2006-01-23 2011-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device including control means and memory system
US7844886B1 (en) 2006-05-16 2010-11-30 Altera Corporation Parallel processing error detection and location circuitry for configuration random-access memory
US7634713B1 (en) * 2006-05-16 2009-12-15 Altera Corporation Error detection and location circuitry for configuration random-access memory
US7349254B2 (en) * 2006-05-31 2008-03-25 Qimonda Flash Gmbh & Co. Kg Charge-trapping memory device and methods for its manufacturing and operation
US7405964B2 (en) * 2006-07-27 2008-07-29 Qimonda North America Corp. Integrated circuit to identify read disturb condition in memory cell
US7440319B2 (en) * 2006-11-27 2008-10-21 Sandisk Corporation Apparatus with segmented bitscan for verification of programming
US7545681B2 (en) * 2006-11-27 2009-06-09 Sandisk Corporation Segmented bitscan for verification of programming
JP2008159198A (ja) * 2006-12-26 2008-07-10 Nec Electronics Corp 誤り訂正装置及び記録再生装置
JP2008181380A (ja) 2007-01-25 2008-08-07 Toshiba Corp メモリシステムおよびその制御方法
JP5661227B2 (ja) 2007-02-07 2015-01-28 株式会社メガチップス メモリコントローラ
JP5283845B2 (ja) * 2007-02-07 2013-09-04 株式会社メガチップス ビットエラーの予防方法、情報処理装置
US7915126B2 (en) * 2007-02-14 2011-03-29 Micron Technology, Inc. Methods of forming non-volatile memory cells, and methods of forming NAND cell unit string gates
KR100826654B1 (ko) * 2007-04-24 2008-05-06 주식회사 하이닉스반도체 플래시 메모리소자의 동작방법 및 이를 위한 제어회로
US7730346B2 (en) * 2007-04-30 2010-06-01 Globalfoundries Inc. Parallel instruction processing and operand integrity verification
US7577036B2 (en) * 2007-05-02 2009-08-18 Micron Technology, Inc. Non-volatile multilevel memory cells with data read of reference cells
JP2008287404A (ja) 2007-05-16 2008-11-27 Hitachi Ltd 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法
JP5130792B2 (ja) * 2007-06-08 2013-01-30 富士通セミコンダクター株式会社 半導体集積回路およびシステム
US8365040B2 (en) 2007-09-20 2013-01-29 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
WO2009037697A2 (en) * 2007-09-20 2009-03-26 Densbits Technologies Ltd. Improved systems and methods for determining logical values of coupled flash memory cells
US8466508B2 (en) * 2007-10-03 2013-06-18 Macronix International Co., Ltd. Non-volatile memory structure including stress material between stacked patterns
JP2009087509A (ja) 2007-10-03 2009-04-23 Toshiba Corp 半導体記憶装置
US8106443B2 (en) * 2007-10-09 2012-01-31 Genusion, Inc. Non-volatile semiconductor memory device
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
US8443242B2 (en) 2007-10-25 2013-05-14 Densbits Technologies Ltd. Systems and methods for multiple coding rates in flash devices
JP2009129070A (ja) 2007-11-21 2009-06-11 Hitachi Ltd フラッシュメモリ記憶装置の制御方法、その方法を用いたフラッシュメモリ記憶装置及びストレージシステム
US8335977B2 (en) 2007-12-05 2012-12-18 Densbits Technologies Ltd. Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells
WO2009072104A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Flash memory device with physical cell value deterioration accommodation and methods useful in conjunction therewith
US8607128B2 (en) 2007-12-05 2013-12-10 Densbits Technologies Ltd. Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
US8359516B2 (en) 2007-12-12 2013-01-22 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8276051B2 (en) 2007-12-12 2012-09-25 Densbits Technologies Ltd. Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications
WO2009078006A2 (en) 2007-12-18 2009-06-25 Densbits Technologies Ltd. Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith
KR101406279B1 (ko) 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
EP2077559B1 (en) 2007-12-27 2012-11-07 Hagiwara Solutions Co., Ltd. Refresh method of a flash memory
JP5150245B2 (ja) * 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
US20090199043A1 (en) * 2008-01-31 2009-08-06 Peter Schrogmeier Error correction in an integrated circuit with an array of memory cells
JP5214422B2 (ja) 2008-02-15 2013-06-19 株式会社東芝 データ記憶システム
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
JP4489127B2 (ja) 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
WO2009118720A2 (en) 2008-03-25 2009-10-01 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
US8031521B1 (en) * 2008-05-20 2011-10-04 Marvell International Ltd. Reprogramming non-volatile memory devices for read disturbance mitigation
US20090327581A1 (en) * 2008-06-30 2009-12-31 Coulson Richard L Nand memory
US8458536B2 (en) 2008-07-17 2013-06-04 Marvell World Trade Ltd. Data recovery in solid state memory devices
JP2010040994A (ja) * 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置、及びその製造方法
US8332725B2 (en) 2008-08-20 2012-12-11 Densbits Technologies Ltd. Reprogramming non volatile memory portions
JP2010067854A (ja) 2008-09-11 2010-03-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8291297B2 (en) * 2008-12-18 2012-10-16 Intel Corporation Data error recovery in non-volatile memory
US8370603B2 (en) * 2008-12-23 2013-02-05 Apple Inc. Architecture for address mapping of managed non-volatile memory
US20100195393A1 (en) * 2009-01-30 2010-08-05 Unity Semiconductor Corporation Data storage system with refresh in place
JP5185156B2 (ja) 2009-02-24 2013-04-17 株式会社東芝 メモリコントローラおよび半導体記憶装置
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US8438453B2 (en) * 2009-05-06 2013-05-07 Apple Inc. Low latency read operation for managed non-volatile memory
US8321647B2 (en) 2009-05-06 2012-11-27 Apple Inc. Multipage preparation commands for non-volatile memory systems
US8566510B2 (en) 2009-05-12 2013-10-22 Densbits Technologies Ltd. Systems and method for flash memory management
US8054691B2 (en) * 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
US8255773B2 (en) * 2009-06-29 2012-08-28 Sandisk Technologies Inc. System and method of tracking error data within a storage device
US8495332B2 (en) * 2009-07-24 2013-07-23 Apple Inc. Controller for optimizing throughput of read operations
US8176284B2 (en) 2009-08-11 2012-05-08 Texas Memory Systems, Inc. FLASH-based memory system with variable length page stripes including data protection information
US7818525B1 (en) 2009-08-12 2010-10-19 Texas Memory Systems, Inc. Efficient reduction of read disturb errors in NAND FLASH memory
US8189379B2 (en) 2009-08-12 2012-05-29 Texas Memory Systems, Inc. Reduction of read disturb errors in NAND FLASH memory
US8305812B2 (en) 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US8868821B2 (en) 2009-08-26 2014-10-21 Densbits Technologies Ltd. Systems and methods for pre-equalization and code design for a flash memory
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US8489907B2 (en) 2009-09-16 2013-07-16 Apple Inc. Method of selective power cycling of components in a memory device independently by reducing power to a memory array or memory controller
US8838877B2 (en) * 2009-09-16 2014-09-16 Apple Inc. File system derived metadata for management of non-volatile memory
US8352813B2 (en) * 2009-09-30 2013-01-08 Freescale Semiconductor, Inc. Transition fault testing for a non-volatile memory
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8626988B2 (en) 2009-11-19 2014-01-07 Densbits Technologies Ltd. System and method for uncoded bit error rate equalization via interleaving
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8607124B2 (en) 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
US8700970B2 (en) 2010-02-28 2014-04-15 Densbits Technologies Ltd. System and method for multi-dimensional decoding
JP2010160816A (ja) * 2010-03-29 2010-07-22 Toshiba Corp 半導体記憶装置の制御方法
US8527840B2 (en) 2010-04-06 2013-09-03 Densbits Technologies Ltd. System and method for restoring damaged data programmed on a flash device
US9104610B2 (en) 2010-04-06 2015-08-11 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US9021177B2 (en) 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
IT1399916B1 (it) * 2010-04-30 2013-05-09 Balluchi Dispositivo di memoria ad accesso di registro indicizzato
US8539311B2 (en) 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US8621321B2 (en) 2010-07-01 2013-12-31 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8467249B2 (en) 2010-07-06 2013-06-18 Densbits Technologies Ltd. Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
KR101577721B1 (ko) * 2010-07-09 2015-12-29 삼성전자주식회사 메모리 시스템 및 그것의 리프레쉬 방법
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US10079068B2 (en) 2011-02-23 2018-09-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Devices and method for wear estimation based memory management
JP5579108B2 (ja) * 2011-03-16 2014-08-27 株式会社東芝 半導体装置
US8693258B2 (en) 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
WO2012147136A1 (en) 2011-04-28 2012-11-01 Hitachi, Ltd. Semiconductor storage apparatus and method for controlling semiconductor storage apparatus
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US8667211B2 (en) 2011-06-01 2014-03-04 Densbits Technologies Ltd. System and method for managing a non-volatile memory
JP5813380B2 (ja) 2011-06-03 2015-11-17 株式会社東芝 半導体記憶装置
US8588003B1 (en) 2011-08-01 2013-11-19 Densbits Technologies Ltd. System, method and computer program product for programming and for recovering from a power failure
TWI442232B (zh) * 2011-08-03 2014-06-21 Novatek Microelectronics Corp 動態存取記憶體的更新裝置與方法
US9176800B2 (en) * 2011-08-31 2015-11-03 Micron Technology, Inc. Memory refresh methods and apparatuses
US8553468B2 (en) 2011-09-21 2013-10-08 Densbits Technologies Ltd. System and method for managing erase operations in a non-volatile memory
JP5878742B2 (ja) * 2011-11-30 2016-03-08 ルネサスエレクトロニクス株式会社 コントローラ
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
KR20130077401A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동 방법
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
JP2013164888A (ja) 2012-02-10 2013-08-22 Toshiba Corp 半導体記憶装置
KR102002933B1 (ko) * 2012-04-09 2019-07-23 삼성전자주식회사 메모리 컨트롤러의 동작 방법과 상기 메모리 컨트롤러를 포함하는 장치들
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US9337865B2 (en) 2012-05-04 2016-05-10 Seagate Technology Llc Log-likelihood ratio (LLR) dampening in low-density parity-check (LDPC) decoders
US9235346B2 (en) 2012-05-04 2016-01-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic map pre-fetching for improved sequential reads of a solid-state media
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US8972826B2 (en) 2012-10-24 2015-03-03 Western Digital Technologies, Inc. Adaptive error correction codes for data storage systems
US8930778B2 (en) 2012-11-15 2015-01-06 Seagate Technology Llc Read disturb effect determination
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
KR102015053B1 (ko) 2013-02-20 2019-08-27 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US9575829B2 (en) 2013-03-13 2017-02-21 Sandisk Technologies Llc Probability-based remedial action for read disturb effects
JP2014182848A (ja) * 2013-03-18 2014-09-29 Toshiba Corp 情報再生装置および情報再生方法
US9032264B2 (en) 2013-03-21 2015-05-12 Kabushiki Kaisha Toshiba Test method for nonvolatile memory
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
KR102164630B1 (ko) 2013-06-28 2020-10-12 삼성전자주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러의 동작 방법
WO2015037159A1 (ja) 2013-09-13 2015-03-19 株式会社 東芝 半導体記憶装置及びメモリシステム
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9361182B2 (en) * 2014-05-20 2016-06-07 Transcend Information, Inc. Method for read disturbance management in non-volatile memory devices
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
JP2016126813A (ja) * 2015-01-08 2016-07-11 マイクロン テクノロジー， インク． 半導体装置
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
TWI566094B (zh) * 2015-02-04 2017-01-11 慧榮科技股份有限公司 資料儲存裝置及其資料更新方法
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
DE102015215401B4 (de) * 2015-08-12 2020-10-01 Infineon Technologies Ag Speichervorrichtung und Verfahren zum Korrigieren einer gespeicherten Bitfolge
US9472773B1 (en) * 2015-12-09 2016-10-18 International Business Machines Corporation Stacked carbon nanotube multiple threshold device
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
KR102512448B1 (ko) * 2016-03-28 2023-03-22 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
US10290353B2 (en) * 2016-09-06 2019-05-14 Western Digital Technologies, Inc. Error mitigation for 3D NAND flash memory
US10482983B2 (en) * 2016-12-22 2019-11-19 Seagate Technology Llc Read disturb detection based on dynamic bit error rate estimation
WO2018163258A1 (ja) * 2017-03-06 2018-09-13 株式会社日立製作所 フラッシュメモリモジュール、ストレージシステム、及びフラッシュメモリの制御方法
JP6837419B2 (ja) * 2017-12-05 2021-03-03 ルネサスエレクトロニクス株式会社 半導体記憶装置、及び半導体記憶装置のリフレッシュ方法
JP7020989B2 (ja) * 2018-04-23 2022-02-16 株式会社メガチップス 不揮発性記憶装置、メモリ制御装置、及びメモリ制御方法
JP7291640B2 (ja) * 2020-01-24 2023-06-15 ラピスセミコンダクタ株式会社 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
TW202324112A (zh) 2021-12-09 2023-06-16 韓商愛思開海力士有限公司 用以動態管理儲存裝置中的主機讀取運作及讀取刷新運作的方法、儲存裝置及其記錄媒體

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63308800A (ja) 1987-06-10 1988-12-16 Hitachi Ltd 記憶装置
JPH0349099A (ja) 1989-04-27 1991-03-01 Nec Corp プログラマブルリードオンリーメモリ
JPH03283093A (ja) 1990-03-29 1991-12-13 Nec Corp Ｅ↑２ｐｒ０ｍへの書込み回路
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JPH06162786A (ja) 1992-11-18 1994-06-10 Hitachi Ltd フラッシュメモリを用いた情報処理装置
JPH08124394A (ja) 1994-10-27 1996-05-17 Nec Shizuoka Ltd フラッシュｒｏｍ書込み装置
JP3272903B2 (ja) * 1995-03-16 2002-04-08 株式会社東芝 誤り訂正検出回路と半導体記憶装置
JP3176019B2 (ja) 1995-04-05 2001-06-11 株式会社東芝 不揮発性半導体記憶部を含む記憶システム
JPH09305497A (ja) 1996-05-15 1997-11-28 Hitachi Ltd 記録再生装置およびそのコントローラ、データ保護方法
JP3605266B2 (ja) 1997-08-12 2004-12-22 新日本製鐵株式会社 半導体記憶装置及び読み出し方法並びに読み出し方法が記録された記録媒体
US6877116B1 (en) * 1997-08-28 2005-04-05 Seagate Technology Llc Method and apparatus for determining bit error rate in a sampled data system without requiring read channel circuitry
JP4810712B2 (ja) 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
KR100391404B1 (ko) * 1999-07-13 2003-07-12 가부시끼가이샤 도시바 반도체 메모리
AU7313600A (en) * 1999-09-17 2001-04-24 Hitachi Limited Storage where the number of error corrections is recorded
JP2002150783A (ja) 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
JP2003158243A (ja) * 2001-11-21 2003-05-30 Mitsubishi Electric Corp 半導体装置及び半導体装置の動作頻度の記録方法
KR100463201B1 (ko) * 2002-05-28 2004-12-23 삼성전자주식회사 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법
JP2004055098A (ja) 2002-07-24 2004-02-19 Renesas Technology Corp 不揮発性メモリの記憶システム
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
JP4236485B2 (ja) 2003-03-06 2009-03-11 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7826263B2 (en) 2006-09-06 2010-11-02 Samsung Electronics Co., Ltd. Memory system including flash memory and method of operating the same
KR100882841B1 (ko) * 2007-06-19 2009-02-10 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
US8316278B2 (en) 2007-06-19 2012-11-20 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof
US9471418B2 (en) 2007-06-19 2016-10-18 Samsung Electronics Co., Ltd. Memory system that detects bit errors due to read disturbance and methods thereof
KR20150131948A (ko) * 2014-05-16 2015-11-25 에스케이하이닉스 주식회사 판독 장애 검출

Also Published As

Publication number Publication date
US7453728B2 (en) 2008-11-18
US20060268608A1 (en) 2006-11-30
JP2004326867A (ja) 2004-11-18
US7099190B2 (en) 2006-08-29
US20040257888A1 (en) 2004-12-23
JP4256198B2 (ja) 2009-04-22
KR100630996B1 (ko) 2006-10-09

Similar Documents

Publication Publication Date Title
KR100630996B1 (ko) 데이터 기억 시스템
US7430693B2 (en) Data memory system
JP5214422B2 (ja) データ記憶システム
JP4065572B2 (ja) 半導体装置
KR100616391B1 (ko) 반도체 기억 장치
KR100416897B1 (ko) 불휘발성 반도체 기억 장치
JP4455017B2 (ja) 不揮発性半導体記憶装置
US20170133397A1 (en) Three-dimensional semiconductor device and manufacturing method thereof
JP5159477B2 (ja) 不揮発性半導体記憶装置およびその消去検証方法
JP2002026153A (ja) 半導体メモリ
JP4686520B2 (ja) データ記憶システム
JP5121874B2 (ja) データ記憶システムの設定方法
TWI826895B (zh) 半導體記憶裝置及其製造方法
EP4361814A1 (en) Ecc decoder and memory controller including the same
JP2006114925A (ja) 半導体装置の製造方法および半導体装置
KR101015342B1 (ko) 데이터 기억 시스템
CN115440672A (zh) 三维存储器及其制作方法以及存储系统
TW202109883A (zh) 半導體裝置及半導體裝置之製造方法
JP3955610B2 (ja) 不揮発性半導体装置の製造方法
JP2022142225A (ja) 半導体記憶装置及びその製造方法
KR20060007176A (ko) 비휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee