KR20060007176A - 비휘발성 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은, 드레인 콘택 플러그와 드레인 전극 간의 접촉 면적을 높여 드레인 콘택 저항을 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공한다. 본 발명에 의하면, 드레인 콘택 형성을 위한 식각시 일부 식각정지막은 잔류시키고 남아있는 식각 정지막은 스페이서 형성을 위한 식각 시에 제거되므로 반도체 기판으로 리세스 되는 현상은 억제되며, 또한 반도체 기판으로의 리세스가 거의 없기 때문에 드레인 전극 내에 스페이서가 형성되지 않게 된다.
드레인 콘택, 콘택 저항, 자기정렬콘택, 스페이서

Description

비휘발성 메모리 소자의 제조방법{Method for manufacturing nonvolatile memory device}
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 8은 드레인 콘택 저항의 분포를 도시한 그래프이다.
도 9는 드레인 콘택 전류의 분포를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
소오스 선택 라인: SSL 드레인 선택 라인: DSL
워드라인: WL CSL: 공통 소오스 라인
100: 반도체 기판 124: 소오스/드레인 전극
126: 스페이서 128: 식각 정지막
130: 제1 층간절연막 132: 제2 층간절연막
134, 134a: 드레인 콘택 136: 스페이서
138: 드레인 콘택 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다. 상기 셀 트랜지스터의 게이트 단자에는 워드라인이 연결되어 있다. 드레인 선택 트랜지스터의 게이트 단자에는 드레인 선택 라인이 연결되고, 소오스 선택 트랜지스터의 게이트 단자에는 소오스 선택 라인이 연결되어 있다.
낸드형 플래시 메모리 셀은 크기가 작고, 직렬로 연결되어 있어 고용량의 메모리를 구현할 수 있는 반면에, 셀 전류가 1㎂ 미만으로 매우 작기 때문에 독출 속도(read speed)가 매우 느리다. 또한, 프로그램에 사용되는 F-N(Fowler-Nordheim) 터널링에 의한 전류도 매우 작기 때문에 프로그램 속도 역시 매우 느리다. 낸드형 플래시 메모리 소자는 이러한 셀 특성을 극복하기 위하여 데이타 레지스터(Data Register)를 사용하여 셀 데이타를 한꺼번에 읽어내거나 프로그램할 수 있도록 하고 있다. 따라서, 이러한 셀을 구동시키기 위한 외부회로가 존재하여야 하며, 이러한 외부회로는 셀 스트링(Cell String)의 양끝 옆에 드레인 선택 트랜지스터와 소오스 선택 트랜지스터로 구성된다. 이러한 드레인 선택 트랜지스터에 의해 셀 스트링 내로 전압(전원 전압 Vcc 또는 접지 전압 0V)을 전달할 수 있게 되어 셀 어레이의 워드라인에 고전압을 인가시 프로그램되거나 소거(erase)된다.
종래의 낸드형 플래시 메모리 소자는 드레인 콘택 간에 스페이스(space)가 작아 드레인 콘택 형성을 위한 식각 후 실시하는 클리닝 공정에서 제1 층간절연막과 제2 층간절연막 사이의 계면에서 산화막의 손실(loss)이 일어나서 결국 드레인 콘택 플러그 간에 전기적 쇼트(short)가 발생하는 문제가 있었다. 이러한 이유로 드레인 콘택 측벽에 실리콘 질화막을 증착한 후 이방성 건식 식각하여 스페이서를 형성하는 공정을 추가하여 진행하고 있다.
한편, 종래에는 드레인 콘택 형성을 위한 층간절연막 식각 시 과도 식각을 실시하여 반도체 기판으로 소정 깊이 리세스(recess) 되도록 식각을 실시하였다. 이렇게 과도 식각을 실시한 후, 실리콘 질화막을 증착한 후 이방성 건식 식각을 실 시하여 드레인 콘택 측벽에 스페이서를 형성하였다. 그러나, 이와 같이 드레인 콘택 형성을 위한 식각과 스페이서 형성을 위한 식각에 의해 반도체 기판으로의 리세스는 더욱 심하게 된다. 또한, 리세스된 드레인 전극 내(반도체 기판 내)에도 스페이서가 형성되므로 콘택 사이즈(size)가 작아지고 이로 인해 콘택 저항이 증가하는 문제가 있다. 또한, 드레인 콘택 형성을 위한 식각 시에 드레인 콘택과 반도체 기판이 맞닫는 면적이 작기 때문에 드레인 콘택 측면이 취약한 구조를 가지고 있다. 반도체 기판과 맞닫는 콘택 측면에 실리콘 질화막 스페이서가 형성되기 때문에 드레인 콘택의 접촉 면적을 감소시키고, 이는 셀 전류를 감소시키고 드레인 콘택 저항(Rc)을 높이는 원인이 되고 있다. 반도체 소자가 고집적화됨에 따라 드레인 콘택 크기는 더욱 작아지게 되고 이러한 현상은 더욱 심화되게 된다.
본 발명이 이루고자 하는 기술적 과제는 드레인 콘택 플러그와 드레인 전극 간의 접촉 면적을 높여 드레인 콘택 저항을 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 소오스 선택 라인, 복수개의 워드라인 및 드레인 선택 라인을 형성되고, 활성 영역에 소오스/드레인 전극이 형성된 반도체 기판 상에 식각정지막을 형성하는 단계와, 식각 정지막이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막을 패터닝하여 상기 소오스 영역을 노출시키는 공통 소오스 라인 콘택을 형성하고, 도전 물질로 매립하여 공통 소오스 라인을 형성하는 단계와, 상기 공통 소오스 라인이 형성된 반도체 기판 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 식각 정지막을 패터닝하여 드레인 콘택을 형성하되, 식각 정지막의 일부는 잔류하도록 패터닝하는 단계와, 상기 드레인 콘택이 형성된 반도체 기판 상에 절연막을 증착한 후 이방성 건식 식각하여 상기 드레인 콘택의 측벽에 스페이서를 형성하면서 잔류하는 상기 식각 정지막을 제거하는 단계와, 상기 스페이서가 형성된 반도체 기판 상에 도전 물질을 증착하여 상기 드레인 콘택을 매립하는 드레인 콘택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자 의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 5는 도 4의 A 부분을 확대하여 도시한 단면도이고, 도 6 및 도 7은 도 5를 참조하여 설명한 공정 단계 이후의 공정을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 먼저 반도체 기판(100)을 준비한다. 반도체 기판(100) 내에는 도시하지는 않았지만 트리플 N-웰(triple N-well), 깊은 P-웰 및 얕은 P-웰이 형성되어 있을 수 있다.
반도체 기판(100)의 소정 영역에 서로 평행한 복수개의 활성영역을 한정하는 소자분리막(미도시)을 형성한다. 상기 소자분리막은 로코스(local oxidation of silicon; LOCOS) 또는 트렌치 소자분리 공정으로 형성한다. 상기 활성 영역 상에 터널 산화막(110)을 형성한다.
터널 산화막(110)이 형성된 반도체 기판(100) 상에 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 형성한다. 소오스 선택 라인(SSL), 드레인 선택 라인(DSL), 워드라인(WL)은 플로팅 게이트(112), 게이트 절연막(114), 콘트롤 게이트(116), 캐핑막(118)이 순차적으로 적층된 구조를 갖는다. 플로팅 게이트(112)는 폴리실리콘막으로 형성할 수 있다. 콘트롤 게이트(116)는 폴리실리콘막 또는 폴리실리콘막과 실리사이드막으로 형성할 수 있다. 캐핑막(118)은 실리콘 질화막(Si3N4), 실리콘 옥시나이트라이드막(SiOC) 또는 실리콘 산화막(SiO 2)으로 형성할 수 있다. 게이트 절연막(114)은 실리콘 산화막(SiO2)/실리콘 질화막(Si3N4)/실리콘 산화막(SiO2)이 순차적으로 적층된 구조의 ONO(Oxide-Nitride- Oxide) 절연막으로 형성할 수 있다.
이어서, 소오스 선택 라인(SSL), 복수개의 워드라인(WL) 및 드레인 선택 라인(DSL)을 이온주입 마스크로 사용하여 활성 영역에 불순물을 주입하여 소오스/드레인 영역(124)을 형성한다. 소오스 선택 라인(SSL)과 인접하고 워드라인(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 소오스 선택 라인(SSL)의 소오스 영역에 해당한다. 드레인 선택 라인(DSL)과 인접하고 워드라인(WL)의 반대편의 활성 영역에 형성된 불순물 영역은 드레인 선택 라인(DSL)의 드레인 영역에 해당한다.
도 2를 참조하면, 반도체 기판(100) 전면에 TEOS(Tetra Ethyl Ortho Silicate)와 같은 절연막(126)을 증착한 후, 에치백하여 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)의 측벽에 스페이서(126)를 형성한다.
도 3을 참조하면, 스페이서(126), 소오스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 이온주입 마스크로 사용하여 소오스 선택 라인(SSL)의 소오스 영역 및 드레인 선택 라인(DSL)의 드레인 영역에 고농도의 불순물을 주입하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 전극(124)을 형성한다.
소오스/드레인 전극(124)이 형성된 반도체 기판(100) 전면에 단차를 따라 식각정지막(128)을 형성한다. 식각정지막(128)은 후속 공정에서 형성되는 제1 층간절연막(130)에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다.
식각정지막(128)이 형성된 반도체 기판(100) 상에 제1 층간절연막(130)을 형성한다. 자기정렬 콘택 형성방법에 의해 상기 제1 층간절연막(130) 및 식각정지막 (128)을 패터닝하여 소오스 선택 라인(SSL)의 소오스를 노출시키는 공통 소오스라인 콘택을 형성한다. 상기 공통 소오스라인 콘택이 형성된 반도체 기판(100) 상에 도전막, 예컨대 도핑된 폴리실리콘막을 증착하고, 도전막을 화학기계적 연마(chemical mechanical polishing; CMP)하여 공통 소오스 라인(CSL)을 형성한다.
도 4 및 도 5(도 4의 A 부분을 확대하여 도시한 단면도임)를 참조하면, 공통 소오스 라인(CSL)이 형성된 반도체 기판(100) 상에 제2 층간절연막(132)을 형성한다. 상기 제2 층간절연막(132), 제1 층간절연막(130) 및 식각정지막(132)을 식각하여 드레인 콘택(134)을 형성한다. 상기 드레인 콘택(134) 형성을 위한 식각 시 식각 정지막(128)이 일부만 식각되고 소정 두께의 식각 정지막(128)은 잔류하도록 남겨둔다. 이때 사용하는 식각 가스로는 예컨대, CxFy(x, y는 자연수) 계열의 가스와 O2 가스의 조합 가스를 사용할 수 있다. 드레인 콘택(134) 형성을 위한 식각 시 소오스 파워 및 바이어스 파워는 식각할 제1 및 제2 층간절연막(130, 132)의 두께, 식각 정지막(128)의 두께 등을 고려하여 적절히 조절한다.
도 6을 참조하면, 드레인 콘택(134)의 측벽에 스페이서를 형성하기 위한 실리콘 질화막을 증착한다. 실리콘 질화막을 이방성 건식 식각하여 드레인 콘택 내의 측벽에 스페이서(136)를 형성한다. 드레인 콘택 간에 스페이스(space)가 작아 제1 층간절연막(130)과 제2 층간절연막(132) 사이의 계면에서 산화막의 손실(loss)이 일어나 결국 드레인 콘택 플러그 간에 전기적 쇼트(short)가 발생하는 문제가 있었는데, 이를 방지하기 위하여 드레인 콘택 측벽에 스페이서(136)를 형성하고 있다. 스페이서 형성을 위한 식각 시 사용하는 식각 가스로는 CxHFy(x, y는 자연수) 계열의 가스와 O2 가스의 조합 가스를 사용할 수 있다. 스페이서(136) 형성을 위한 식각 시 소오스 파워 및 바이어스 파워는 식각할 실리콘 질화막의 깊이(또는 두께) 등을 고려하여 적절히 조절한다. 제1 및 제2 층간절연막(130, 132)에 대하여 실리콘 질화막의 식각 선택비가 높은, 즉 제1 및 제2 층간절연막(130, 132)에 비하여 실리콘 질화막이 식각 속도가 빠른 식각 조건을 이용한다. 상기 스페이서(136) 형성을 위한 식각시 드레인 콘택 바닥에 잔류하는 식각 정지막(128)도 제거되게 된다. 종래에는 드레인 콘택 형성을 위한 식각과 스페이서 형성을 위한 식각으로 인해 과도 식각되어 반도체 기판으로 소정 깊이 리세스(recess) 되는 현상이 발생하였다. 또한, 리세스된 드레인 전극 내(반도체 기판 내)에도 스페이서가 형성되므로 콘택 사이즈(size)가 작아지고 이로 인해 콘택 저항이 증가하는 문제가 있었다. 그러나, 드레인 콘택(134) 형성을 위한 식각시 일부 식각정지막(128)은 잔류시키고 남아있는 식각 정지막(128)은 스페이서(136) 형성을 위한 식각 시에 제거되므로 반도체 기판(100)으로 리세스 되는 현상은 억제되며, 또한 반도체 기판(100)으로의 리세스가 거의 없기 때문에 드레인 전극(124) 내에 스페이서가 형성되지 않게 된다. 따라서, 드레인 콘택(134a)과 반도체 기판(100)이 맞닫는 지점에는 드레인 콘택 측면에 실리콘 질화막이 형성되지 않게 되어 드레인 콘택(134a)과 드레인 전극(124) 간의 접촉 면적을 넓힐 수 있다. 따라서, 종래에 비하여 콘택 저항을 낮출 수 있다.
도 7을 참조하면, 상기 제2 층간절연막을 패터닝한 후, 도전막을 매립하여 드레인 콘택 플러그(138)를 형성한다. 드레인 전극(124) 내에 스페이서가 형성되지 않으므로 드레인 콘택 플러그(138)와 드레인 전극(124) 간의 접촉 면적을 종래에 비하여 높일 수 있으므로 드레인 콘택 저항이 감소된다.
이후에, 일반적인 낸드형 플래시 메모리 소자의 제조 공정을 진행한다. 좀더 구체적으로 설명하면, 제3 층간절연막(미도시)을 형성한다. 다음에, 드레인 콘택 플러그(138)와 연결되는 비트라인(미도시)을 형성하고, 공통 소오스 라인(CSL)과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선(미도시)을 형성한다.
도 8은 드레인 콘택 저항의 분포를 도시한 그래프이다. 도 8에서 (a), (b), (c)는 종래의 방식에 따라 드레인 콘택 플러그를 형성한 경우이고, (d)는 본 발명의 실시예에 따라 드레인 콘택 플러그를 형성한 경우를 각각 나타낸다. 도 8에서 보는 바와 같이, 본 발명의 실시예에 따라 드레인 콘택 플러그를 형성한 경우가 콘택 저항이 작게 나타남을 알 수 있다.
도 9는 드레인 콘택 전류의 분포를 도시한 그래프이다. 도 9에서 (a)는 종래의 방식에 따라 드레인 콘택 플러그를 형성한 경우이고, (b)는 본 발명의 실시예에 따라 드레인 콘택 플러그를 형성한 경우를 각각 나타낸다. 도 9는 콘트롤 게이트에 4.5V를 인가하고 드레인 전극에 4.5V를 인가하며 반도체 기판에 0V를 인가하였을 때의 드레인 콘택 전류를 측정한 그래프이다. 도 9에서 보는 바와 같이, 본 발명의 실시예에 따라 드레인 콘택 플러그를 형성한 경우가 드레인 콘택 전류가 크게 나타남을 알 수 있다.
종래에는 드레인 콘택 형성을 위한 식각과 스페이서 형성을 위한 식각으로 인해 과도 식각되어 반도체 기판으로 소정 깊이 리세스 되는 현상이 발생하였다. 또한, 리세스된 드레인 전극 내에도 스페이서가 형성되므로 콘택 사이즈가 작아지고 이로 인해 콘택 저항이 증가하는 문제가 있었다.
본 발명에 의하면, 드레인 콘택 형성을 위한 식각시 일부 식각정지막은 잔류시키고 남아있는 식각 정지막은 스페이서 형성을 위한 식각 시에 제거되므로 반도체 기판으로 리세스 되는 현상은 억제되며, 또한 반도체 기판으로의 리세스가 거의 없기 때문에 드레인 전극 내의 드레인 콘택 측벽에 스페이서가 형성되지 않게 된다. 따라서, 드레인 콘택과 반도체 기판이 맞닫는 지점에는 드레인 콘택 측면에 실리콘 질화막이 형성되지 않게 되어 드레인 콘택과 드레인 전극 간의 접촉 면적을 넓힐 수 있다. 따라서, 종래에 비하여 콘택 저항을 낮출 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (4)

  1. 반도체 기판 상에 소오스 선택 라인, 복수개의 워드라인 및 드레인 선택 라인을 형성되고, 활성 영역에 소오스/드레인 전극이 형성된 반도체 기판 상에 식각정지막을 형성하는 단계;
    식각 정지막이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 패터닝하여 상기 소오스 영역을 노출시키는 공통 소오스 라인 콘택을 형성하고, 도전 물질로 매립하여 공통 소오스 라인을 형성하는 단계;
    상기 공통 소오스 라인이 형성된 반도체 기판 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 식각 정지막을 패터닝하여 드레인 콘택을 형성하되, 상기 식각 정지막의 일부는 잔류하도록 패터닝하는 단계;
    상기 드레인 콘택이 형성된 반도체 기판 상에 절연막을 증착한 후 이방성 건식 식각하여 상기 드레인 콘택의 측벽에 스페이서를 형성하면서 잔류하는 상기 식각 정지막을 제거하는 단계; 및
    상기 스페이서가 형성된 반도체 기판 상에 도전 물질을 증착하여 상기 드레인 콘택을 매립하는 드레인 콘택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 식각 정지막 및 스페이서는 동일한 물질막인 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 드레인 콘택 형성을 위한 식각 시 사용하는 식각 가스로는 CxFy(x, y는 자연수) 계열의 가스와 O2 가스의 조합 가스를 사용하고 상기 스페이서 형성을 위한 식각 시 사용하는 식각 가스로는 CxHFy(x, y는 자연수) 계열의 가스와 O2 가스의 조합 가스를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 드레인 콘택 플러그가 형성된 반도체 기판 상에,
    제3 층간절연막을 형성하는 단계; 및
    상기 제3 층간절연막을 패터닝하여 상기 드레인 콘택 플러그와 연결되는 비트라인을 형성하고, 상기 공통 소오스 라인과 연결되고 상기 비트라인과 평행하게 배열되는 금속 배선을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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