JP2015056198A

JP2015056198A - メモリチップ、記憶装置および読み出し方法

Info

Publication number: JP2015056198A
Application number: JP2013190566A
Authority: JP
Inventors: 宏行永嶋; Hiroyuki Nagashima
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-09-13
Filing date: 2013-09-13
Publication date: 2015-03-23
Also published as: US20150078094A1; US20170117050A1; US9543027B2; US9685236B2

Abstract

【課題】読み出し時間を短縮することができるメモリチップを得ること。
【解決手段】メモリチップは、複数のワード線および複数のビット線と、ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、第１のコマンドを受信した場合に、電源電位の供給点から接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードによりメモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、リード動作期間中のオペレーション電流のピーク値が第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、を備える。
【選択図】図３

Description

実施形態は、メモリチップ、記憶装置および読み出し方法に関する。

半導体記憶装置の１つとして、メモリセルを複数個直列に接続してブロックを構成するＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）がある。ＮＡＮＤメモリは、高集積化及び大容量化を実現することができる不揮発性半導体記憶装置として、注目されている。

ＮＡＮＤメモリにおいて、データの書込みおよび読み出しは、ページとよばれる一定データ量単位で行われる。ＮＡＮＤメモリでは、データの読み出し時には、ページ単位で、メモリセルに格納されたデータをセンスアンプによって確定させてデータレジスタに格納し、その後、データレジスタからデータを読み出して外部に転送する。

特開２０１２−１９８９４９号公報

ＮＡＮＤメモリでは、メモリセルを直列に接続している。このため、読み出し時に、ビットラインに接続するセルの数が多くなるとセル電流が小さくなり、ビット線の電位をセンスアンプが検出する時間が長くなり、読み出し時間が長くなる。また、微細化が進むにつれ、ワード線（ＷＬ）への電圧印可時間が長くなり、そのセットアップ時間が長くなるため、読み出し時間が長くなる。

本発明の一つの実施形態によれば、メモリチップは、複数のワード線および複数のビット線と、ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、第１のコマンドを受信した場合に、電源電位の供給点から接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードによりメモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、リード動作期間中のオペレーション電流のピーク値が第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、を備える。

図１は、第１の実施の形態の半導体記憶装置の構成例を示す図である。図２は、実施の形態のメモリパッケージの構成例を示す図である。図３は、メモリチップの構成例を示すブロック図である。図４は、メモリチップのメモリセルアレイの構成例を示す図である。図５は、センスアンプ回路（ＳＡ）の構成例を示す図である。図６は、選択セルが“１”の値のデータを保持している場合のビット線およびセンスノードのプリチャージの様子を示す図である。図７は、選択セルが“１”の値のデータを保持している場合のセンス電圧の放電の様子を示す図である。図８は、選択セルが“１”の値のデータを保持している場合のセンス電圧の放電の様子を示す図である。図９は、選択セルが“１”の値のデータを保持している場合のセンスの様子を示す図である。図１０は、選択セルが“０”の値のデータを保持している場合のセンスの様子を示す図である。図１１は、ファストリードのコマンドシーケンスの一例を示す図である。図１２は、ピーク電流Ｉｐの概念を示す模式図である。図１３は、実施の形態のファストリードにより読み出しを行う場合の動作手順の一例を示す図である。図１４は、第２の実施の形態の読み出し時のタイミングチャートの一例を示す図である。図１５は、ワード線電圧Ｖｗｌとビット線電圧Ｖｂｌの変化の様子の一例を示す図である。図１６は、ワード線電圧Ｖｗｌとビット線電圧Ｖｂｌの変化の様子の一例を示す図である。

以下に添付図面を参照して、実施形態にかかるメモリチップ、記憶装置および読み出し方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施の形態の半導体記憶装置（記憶装置）の構成例を示す図である。本実施の形態の半導体記憶装置１は、メモリコントローラ２と半導体メモリ部（不揮発性メモリ）３を備える。半導体記憶装置１は、ホスト４と接続可能であり、図１ではホスト４と接続された状態を示している。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

半導体メモリ部３は、データを不揮発に記憶するＮＡＮＤメモリである。半導体メモリ部３は、それぞれ並列にアクセス制御される複数（ここでは３つ）のメモリパッケージ３１−１〜３１−３を有し、メモリパッケージ３１−１〜３１−３はそれぞれ独立に信号線群（チャネルｃｈ＃０〜ｃｈ＃２）を介してメモリコントローラ２に接続されている。なお、ここでは、半導体メモリ部３が有するメモリパッケージの数を３としたが、半導体メモリ部３が有するメモリパッケージの数は３に限定されず、１以上であればよい。

本実施の形態では、半導体メモリ部３は、読み出しに関して、ノーマルリード（第１のリードモード）とファストリード（ＦａｓｔＲｅａｄ）（第２のリードモード）の２種類のモードを有する。ファストリードは、詳細は後述するが、ノーマルリードよりリード時間の短いモードである。

メモリコントローラ２は、ホスト４からの書込みコマンド（要求）に従って半導体メモリ部３への書き込みを制御し、またホスト４からの読み出しコマンド（要求）に従って半導体メモリ部３からの読み出しを制御する。メモリコントローラ２は、ＨｏｓｔＩ／Ｆ２１、メモリＩ／Ｆ（メモリインタフェース）２２、制御部２３、符号化／復号部２４を備える。符号化／復号部２４は、符号化部２５および復号部２６を備える。ＨｏｓｔＩ／Ｆ２１、メモリＩ／Ｆ２２、制御部２３、符号化部２５および復号部２６は、内部バス２０で接続されている。

ＨｏｓｔＩ／Ｆ２１は、ホスト４との間のインタフェース規格に従った処理を実施し、ホスト４から受信した命令、ユーザデータなどを内部バス２０に出力する。また、ＨｏｓｔＩ／Ｆ２１は、半導体メモリ部３から読み出されたユーザデータ、制御部２３からの応答などをホスト４へ送信する。

メモリＩ／Ｆ２２は、制御部２３の指示に基づいて、書込みデータを半導体メモリ部３へ書き込む処理および半導体メモリ部３からの読み出し処理を制御する。メモリＩ／Ｆ２２は、メモリパッケージ３１−１〜３１−３とそれぞれ独立して信号線と接続され、チャネルごとに独立して、読み出し処理、書込み処理を実施する。

制御部２３は、メモリコントローラ２の各構成要素を統括的に制御する制御部である。制御部２３は、ホスト４からＨｏｓｔＩ／Ｆ２１経由で命令を受けた場合に、その命令に従った制御を行う。例えば、制御部２３は、ホスト４からの命令に従って、半導体メモリ部３への符号語（ユーザデータおよびパリティ）の書き込み、半導体メモリ部３からの符号語の読み出しなどを、メモリＩ／Ｆ２２へ指示する。また、制御部２３は、半導体メモリ部３からの読み出しを、ノーマルリードにより実施するかファストリードにより実施するかを決定し、復号部２６によるユーザデータに誤りがあるか否かの判定結果に基づいて、リトライリードを制御する。

符号化部２５は、内部バス２０に転送されたユーザデータに基づいて、誤り訂正符号化処理を実施する。誤り訂正符号としては、どのような符号を用いてもよいが、例えば、ＢＣＨ符号、ＲＳ（Reed-Solomon）符号等を用いることができる。符号化部２５は、ページ単位で誤り訂正符号化処理を実施してパリティを生成する。すなわち、ページごとにパリティを生成する。なお、符号化部２５は、複数ページ単位でパリティを生成するようにしてもよいが、この場合、あるページを読み出す場合、復号時のために、当該ページのデータに対応するパリティを生成するために用いた複数ページを読み出す。

復号部２６は、半導体メモリ部３から読み出された符号語（ユーザデータおよびパリティ）に基づいてユーザデータに誤りがあるか否かを判定し、判定結果を制御部２３へ通知する。復号部２６は、ユーザデータに誤りの無い場合、半導体メモリ部３から読み出されたユーザデータをそのまま内部バス２０へ出力する。また、ユーザデータに誤りのある場合、復号部２６は、制御部２３からの指示に基づいて、パリティを用いて誤り訂正を行った後にユーザデータを内部バス２０へ出力する。

本実施の形態では、制御部２３は、復号部２６からのユーザデータに誤りがあるか否かの判定結果に基づいて、リトライリードを行うか否かを判断する。

次に、本実施の形態のファストリードについて説明する。図２は、本実施の形態のメモリパッケージ３１−１の構成例を示す図である。メモリパッケージ３１−２，３１−３もメモリパッケージ３１−１と同様の構成である。メモリパッケージ３１−１は、４つのメモリチップ４０（Chip＃０〜Chip＃３）を有する。なお、メモリパッケージ３１−１が有するメモリチップの数は、４に限定されず、１以上であればよい。各々のメモリチップ４０では、ページと言われるデータ単位でデータの書き込み、および読み出しが行われる。図示するように、メモリパッケージ３１−１には、メモリチップ４０を制御するための制御信号線と、コマンド、アドレス、およびデータが送信されてくるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号線と、電位供給線とが接続されている。なお、制御信号線は、チップイネーブル信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、ライトプロテクト信号（ＷＰ）、レディービジー信号（ＲＹ／ＢＹ）を含む。また、電位供給線は、電源電位Ｖｃｃ、インタフェース回路用電源電位Ｖｃｃｑおよび接地電位Ｖｓｓを供給する。図示するように、制御信号線およびＩ／Ｏ信号線はメモリパッケージ３１−１内で共通配線となっている。ここでは、Ｉ／Ｏ信号線は、一例として８ビットの信号線であるとするが、Ｉ／Ｏ信号線の伝送幅は８ビットに限定しない。

図３は、メモリチップ４０の構成例を示すブロック図である。図示するように、メモリチップ４０は、Ｉ／Ｏ信号処理回路４１、制御信号処理回路４２（制御回路）、チップ制御回路４３、コマンドレジスタ４４、アドレスレジスタ４５、データレジスタ４６、メモリセルアレイ（記憶領域）４７、カラムデコーダ４８、センスアンプ４９、ロウデコーダ５０、ＲＹ／ＢＹ生成回路５１を備えている。Ｉ／Ｏ信号処理回路４１には、Ｖｃｃｑ、Ｖｓｓが供給され、他の回路には、Ｖｃｃ、Ｖｓｓが供給される。

チップ制御回路４３は、制御信号処理回路４２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）であって、メモリチップ４０全体の動作を制御する。ＲＹ／ＢＹ生成回路５１は、チップ制御回路４３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。

Ｉ／Ｏ信号処理回路４１は、Ｉ／Ｏ信号線を介してメモリコントローラ２との間でＩ／Ｏ信号を送受信するためのバッファ回路である。具体的には、Ｉ／Ｏ信号処理回路４１は、Ｉ／Ｏ信号をデータ転送装置１に送り出すための出力バッファと、Ｉ／Ｏ信号をメモリチップ４０内部に取り込むための入力バッファ６１とを備えている。

図４は、メモリチップ４０のメモリセルアレイ４７の構成例を示す図である。図４の場合、ｉ個の直列接続されたメモリセルＭＣ０〜ＭＣｉ−１からなるメモリストリングスＭＳＴＲとその両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってメモリセルユニットが構成されている。選択ゲートトランジスタＳ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）に接続され、選択ゲートトランジスタＳ０、Ｓ１のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続される。読み出しが行われるメモリセルは、選択ゲート線ＳＧＳ、ＳＧＤとビット線により選択される。センスアンプ４９は、図４に示すように複数のセンスアンプ回路（ＳＡ：図４のＳＡ０〜ＳＡｊ−１）を備える。

図５は、本実施の形態のセンスアンプ回路（ＳＡ）の構成例を示す図である。図５では、本実施の説明に用いる要素を図示している。ここでは、全てのビット線を同時にセンスするＡＢＬ（All Bit Line）方式の例を説明する。センスアンプ回路は、ｎＭＯＳトランジスタＴ１〜Ｔ３、ＳＥＮ容量（センスノード（図５の黒丸）に接続されるcapacitor）およびラッチ回路を備える。ｎＭＯＳトランジスタＴ１，Ｔ２，Ｔ３のゲート電圧をそれぞれ、ＢＬＸ、ＢＬＣ、ＸＸＬとする。ｎＭＯＳトランジスタＴ１〜Ｔ３の閾値をＶｔとする。

図６は、ＳＡが接続されたビット線に接続されたメモリセルユニットにおける選択セルが“１”の値のデータを保持している場合のビット線およびセンスノードのプリチャージの様子を示す図である。例えば、ＢＬＸ＝Ｖｔ＋０．９Ｖ、ＢＬＣ＝Ｖｔ＋０．６５Ｖ、ＸＸＬ＝Ｖｔ＋１．１５Ｖとして、ビット線に０．６５Ｖをプリチャージし、センスノード（ＳＥＮ）に２．５Ｖをプリチャージする。ＣＯＭ電圧はＴ１でクランプされ、０．９Ｖである。メモリセルは、データが“１”、すなわちオンの状態であるため、電流を流しながらビット線およびセンスノードをプリチャージする。

図７、８は、選択セルが“１”の値のデータを保持している場合のセンス電圧の放電の様子を示す図である。図６で述べたプリチャージの後、図７（１）に示すように、ＳＥＮの充電を行う。次に、図７（２）に示すように、電流Ａに引っ張られて電流Ｂが流れる。このため、ＳＥＮ電圧は、放電により０．９Ｖとなる。セル電流（電流Ａ）は、流れた状態のままとなるため、ソース線ノイズ（浮き）が大きく、セル電流の流れにくいセルは後述のラッチ動作が正しく行われない可能性がある。このため、通常のセンスでは２回の読み出し（２回のセンス）が必要となる。なお、ソース線は全ブロック共通である。１回目の読み出しでは、セル電流の流れやすいセルを読み出し、２回目の読み出しでは、ソース線ノイズを減らし電流の流れにくいセルを読み出す。

次に、図８（１）に示すように、ＳＥＮ電圧が０．９Ｖとなり、電流Ａに引っ張られ、ＣＯＭ電圧が０．９Ｖより低下する。図８（２）に示すように、電流Ｃが流れ出し、ＣＯＭ電圧を充電する。結果的に図８（３）に示すように、ＣＯＭ電圧は０．９Ｖに保持される。ビット線電圧は、０．６５Ｖに保持される。すなわち、ＳＥＮ電圧の放電中にビット電圧の変動は無い。このため、隣接ビット線をシールドする必要がない。

図９は、選択セルが“１”の値のデータを保持している場合のセンスの様子を示す図である。図７、８のセンス電圧の放電の後、ＳＥＮ電圧は０．９Ｖより低下すると、図９（１）に示すようにＶｄｄに接続するスイッチがＯＮとなるとＳＡにＶｄｄが供給され、ラッチ回路にＶｄｄが保持されるラッチされる。ラッチ回路にＶｄｄが保持されると、図９（２）に示すように、セル電流のためのＶｄｄの供給が停止され、Ｖｓｓの放電を開始する。これにより、図９（３）に示すように、ビットライン電圧とＳＥＮ電圧が放電される。ここまでの動作で、１回目のセンスが終了する。このように、センスアンプ回路は、SEN電圧の低下により、ラッチ回路にＶｄｄがラッチされた場合、選択セルの値は“１”であると検出することができる。

図１０は、選択セルが“０”の値のデータを保持している場合のセンスの様子を示す図である。選択セルが“０”の値の場合に、図６と同様にプリチャージが行われる。選択セルが“０”の値の場合、すなわちメモリセルがオフであるため、ＳＥＮ電圧の放電は行われずＳＥＮ電圧は２．５Ｖである。図１０（３）に示すように、ＢＬ電圧は０．６５Ｖに保持される。この状態で、図１０（１）のスイッチをオンにしても、ラッチ回路はＶｓｓを保持する。そして、図１０（２）に示すように、ラッチ回路はＶｓｓを保持していることにより、Ｖｄｄの供給もされ続け、Ｖｓｓの放電もされない。センスアンプ回路は、ラッチ回路にＶｓｓが保持された場合に、選択セルの値は“０”であると検出することができる。

上述のように、通常（ノーマルモード時）は、セル電流の流れにくいセルを考慮して、センス動作が２回行われる。これに対し、ファストリード時には、センス回数を１回とする。これにより、読み出しの所要時間をノーマルリードより短くすることができる。なお、ここでは、ノーマルリードのセンス回数を２回としファストリードのセンス回数を１回としているが、センス回数は、これに限らずノーマルリードよりファストリードの方が少なければよい。また、ファストリード時には、センス時間（SENの放電時間）を短くすることでも読み出し時間を短くすることができる。

図１１は、ファストリードのコマンドシーケンスの一例を示す図である。図１１は、半導体メモリ部３のメモリセルとして、２ビット／セルのＭＬＣを用いる例について説明する。なお、図１１の上側には、ファストリードのコマンドシーケンスの一例を示し、図１１の下側には、ノーマルリードのコマンドシーケンスの一例を示している。図１１に示すように、ファストリードでは、ノーマルリードのコマンドシーケンスに対し、先頭にＸＸｈ（ＸＸは任意の値）を追加している。ファストリードの場合、先頭のＸＸｈの後に、リードであることを示す００ｈと３０ｈのコマンドの間に、５サイクルのアドレス（Ａｄｄ）が配置される。３０ｈのコマンドの後に、データの書込み動作（Read Operation）が実施される。データ（ユーザデータおよびパリティ）の読み出し動作では、図１１の上側のファストリードの場合は、ファストリード動作（Fast Read Operation）が実施され、下側のノーマルリードの場合は、ノーマルリード動作（Normal Read Operation）が実施される。ファストリード動作の所要時間ｔＲ（READ transfer time）は、上述したとおりノーマルリードの場合に比べセンス時間の短縮および／またはセンス回数の低減が実施されるため、ノーマルリード動作の所要時間より短い。ＳＬＣ（Single Level Cell）の場合、ＴＬＣ（Triple Level Cell）の場合等も同様に、ファストリードでは、ノーマルリードの場合のコマンドシーケンスの先頭にＸＸｈを追加するようにすればよい。なお、図１１のコマンドシーケンスは一例であり、ノーマルリードとファストリードを区別できるようなシーケンスであれば、どのようなものを用いてもよい。

また、ファストリードとノーマルリードのどちらとするか（読み出し方法）の指定は、上記のようにコマンドを用いる例に限定されず、パラメータセット（内部パラメータの変更）により指定するようにしてもよい。ファストリードとノーマルリードのどちらとするか（読み出し方法）の決定は、メモリコントローラ２の制御部２３が実施する。メモリコントローラ２の制御部２３は、コマンドを用いる場合、読み出し方法をメモリＩ／Ｆ２２へ指示する。メモリＩ／Ｆ２２は、制御部２３からの指示にしたがって対応するコマンドを半導体メモリ部３へ入力する。半導体メモリ部３では、制御信号処理回路４２が、受信したコマンドに従って、センスアンプ４９等を制御し、ノーマルリードまたはファストリードの動作を実現する。パラメータセットにより指定する場合、制御部２３は、読み出し方法を変更する際に、メモリＩ／Ｆ２２経由で半導体メモリ部３に対して内部パラメータの変更を指示する。

本実施の形態のファストリードでは、センスアンプ回路によるセンス時間を短くしているため、ＶｃｃからＶｓｓへ流れる電流Ｉoperation（オペレーション電流）のリード動作期間中のピーク電流Ｉｐ（ピーク値）がノーマルリードより大きくなる。図１２は、ピーク電流Ｉｐの概念を示す模式図である。ファストリードでは、このようなピーク電流Ｉｐが、ノーマルリードの場合より大きくなる。また、ＶｃｃからＶｓｓへ流れる電流Ｉoperation（オペレーション電流）のリード動作期間中の平均電流Ｉave（平均値）もノーマルリードより大きくなる。

以上のように、ファストリードでは、リード動作のｔＲを短くするが、一方で、センス時間を短くおよび／またはセンス回数を少なくしているため、ノーマルリードに比べて、読み出したデータの精度が低下する。これについては、以下に示すように読み出したデータに誤りがあった場合に、リトライリードを実施することにより補償する。

図１３は、本実施の形態のファストリードにより読み出しを行う場合の動作手順の一例を示す図である。図１３に示すように、メモリコントローラ２の制御部２３は、ファストリードを行う場合、メモリＩ／Ｆ２２へファストリードによるデータ（ユーザデータおよびパリティ）の読み出しを指示する（ステップＳ１）。メモリＩ／Ｆ２２は、半導体メモリ部３へファストリードコマンドを入力し（またはパラメータセットし）、半導体メモリ部３からユーザデータおよびパリティを読み出す。

メモリコントローラ２の制御部２３は、復号部２６へ復号処理の開始を指示し、復号部２６は、半導体メモリ部３から読み出されたユーザデータおよびパリティに基づいて、誤り検出処理を実施し、ユーザデータの誤りの有無を制御部２３へ通知する（ステップＳ２）。

制御部２３は、復号部２６からの通知に基づいてユーザデータに誤りがあったか否かを判断し（ステップＳ３）、誤りがあった場合（ステップＳ３Ｙｅｓ）、リトライリードとしてノーマルリードによるデータ（ユーザデータおよびパリティ）の読み出し（再読み出し）を指示する（ステップＳ４）。メモリコントローラ２の制御部２３は、復号部２６へ復号処理の開始を指示し、復号部２６は、半導体メモリ部３からノーマルリードにより読み出されたユーザデータおよびパリティに基づいて、誤り検出処理を実施し、ユーザデータの誤りの有無を制御部２３へ通知する（ステップＳ５）。

制御部２３は、復号部２６からの通知に基づいてユーザデータに誤りがあったか否かを判断し（ステップＳ６）、誤りがあった場合（ステップＳ６Ｙｅｓ）、リトライリードをＮ（Ｎは１以上の整数）回実施したか否かを判断する（ステップＳ７）。リトライリードをＮ回実施した場合、復号部２６へ誤り訂正処理の実施を指示する（ステップＳ８）。復号部２６は、読み出されたユーザデータおよびパリティに基づいて誤り位置を算出し、算出した位置のビット値を反転させることにより誤り訂正処理を実施する。そして、制御部２３は、ユーザデータ（誤り訂正処理後のユーザデータ、または誤りの無い場合には、読み出したユーザデータ）をＨｏｓｔＩ／Ｆ２１経由でホスト４へ送信し（ステップＳ９）、処理を終了する。

ステップＳ３で誤りが無い場合（ステップＳ３Ｎｏ）、およびステップＳ６で誤りが無い場合（ステップＳ６Ｎｏ）は、ステップＳ９へ進む。ステップＳ７でリトライリードをＮ回実施していない場合（ステップＳ７Ｎｏ）、ステップＳ４へ戻る。

なお、図１３の例では、リトライリードとして、ノーマルリードを実施するようにしたが、Ｎ回のリトライのうち１回以上を、ノーマルリードと異なる読み出し電圧を用いてリードするシフトリードとしてもよい。例えば、１回目のリトライリードをノーマルリードとし、２回目のリトライリードをシフトリードとするようにしてもよい。また、Read時間を延ばすことにより、更に信頼性の高いReadを行うリトライリードをするようにしてもよい。

以上のように、本実施の形態では、センスアンプ回路のセンス時間および／またはセンス回数を削減することにより、リード動作のｔＲをノーマルリードより短くするようにした。このため、リード動作を高速化することができ、ランダムリード性能を向上させることができる。また、読み出しデータに誤りがある場合には、ノーマルリードによるリトライリードを実施することによりデータの読み出し精度の低下を防ぐことができる。

（第２の実施形態）
次に、第２の実施の形態の読み出し方法について説明する。本実施の形態の半導体記憶装置は、第１の実施の形態の半導体記憶装置１の構成と同様である。以下、第１の実施の形態と異なる点を説明する。第１の実施の形態と同様の機能を有する構成要素については、重複する説明を省略する。第１の実施の形態と同様の機能を有する構成要素は、第１の実施の形態と同一の符号を用いて説明する。

第１の実施の形態では、センスアンプ回路のセンス時間および／またはセンス回数を削減することによりリード動作のｔＲを短くした。本実施の形態のファストリードでは、ＢＬ充電時間および／またはＷＬ充電時間をノーマルリードより短くすることにより、リード動作のｔＲを短くする。この場合も、ファストリードでは、オペレーション電流のピーク電流Ｉｐおよび平均電流Ｉave（平均値）が、ノーマルリードの場合より大きくなる。

図１４は、本実施の形態の読み出し時のタイミングチャートの一例を示す図である。ここでは、ＷＬ６６に接続されるメモリセルを読み出すとして説明する。ｔＡ１００〜ｔＡ１０１は初期状態である。初期状態から、時刻ｔＡ１０１〜ｔＡ１０２の期間で、選択ゲート線ＳＧＳ及びＳＧＤを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。また、ワード線ＷＬ３〜ＷＬ６６を電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧する。その結果、ビット線ＢＬと共通ソース線ＣＥＬＳＲＣが電気的に接続され、メモリセルＭＣのチャネル電位が初期化される。但し、時刻ｔＡ１０１〜ｔＡ１０２の期間のSGS/SGD/選択WL/非選択WLの電圧印可は省略される、または他のタイミングに変更される場合もある。

続いて、時刻ｔＡ１０２〜ｔＡ１０３の期間で、選択ワード線ＷＬ６６を例えば電圧Ｖｓｓ（０Ｖ）まで放電させる。続いて、時刻ｔＡ１０３〜ｔＡ１０４の期間で、ビット線ＢＬを電圧Ｖｂｌ（例えば、０．５Ｖ）まで充電する。続いて、時刻ｔＡ１０４〜ｔＡ１０５の期間で、選択ワード線ＷＬ６６にデータの読み出しに必要な電圧Ｖｃｇ（例えば、０．５Ｖ）を印加する。その結果、選択メモリセルＭＣ６６に記憶されたデータに応じてビット線ＢＬの電圧が変化する。この電圧の変化をセンスアンプ回路ＳＡで検知することでデータの値を判別する。尚、このｔＡ１０４〜ｔＡ１０５の期間がセンス時間となり、第１の実施の形態で述べたセンス時間を短縮する例では、Fast Read時にはこのセンス時間を短くすることにより、読み出し時間を短縮する。

続いて、時刻ｔＡ１０５〜ｔＡ１０６の期間で、ビット線ＢＬを例えば電圧Ｖｓｓ（０Ｖ）まで放電させる。最後に、時刻ｔＡ１０６〜ｔＡｅの期間で、選択ゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ３〜ＷＬ６６の電圧を放電する。

以上の動作を行う際に、非選択ＷＬ（図１４では、ＷＬ３、ＷＬ６４）電圧をノーマルリードとファストリードとで異なる値とする。図１４のノーマルリード電圧１００は、ノーマルリード時の非選択ＷＬ電圧のプロファイル例を示し、ファストリード電圧１０１は、のファストリード時の非選択ＷＬ電圧のプロファイル例を示す。図１４に示すように、非選択ＷＬ電圧Ｖｒｅａｄを、ファストリード時にはノーマルリード時より高くする、または、Ｖｒｅａｄを転送するトランジスタの供給能力を上げる。これにより、ＷＬ充電時間が、ノーマルリードでは、ｔＡ１０１〜ｔＡ１０２であるのに対し、ファストリードでは、ｔＡ１０１〜ｔＡ１０７に短縮することができる。また、ｔＡ１０２〜ｔＡ１０３も短縮することが可能となる。このため、ファストリードでは、図ｔ１０７の後に、ノーマルリードにおけるｔＡ１０２以降の処理を実施することができ（図１４では、図の共通化のため、ファストリードにおけるｔＡ１０２以降の処理を前倒ししたプロファイルは省略）、全体として、ｔＡ１０１〜ｔＡ１０３の所要時間を短縮することができる。

以上の動作を行う際に、ＢＬ電圧をノーマルリードとファストリードとで異なる値とする。図１４のノーマルリードＢＬ電圧１０２は、ノーマルリード時のＢＬ電圧のプロファイル例を示し、ファストリードＢＬ電圧１０３は、のファストリード時のＢＬ電圧のプロファイル例を示す。図１４に示すように、Ｖｂｌを、ファストリード時にはノーマルリード時より高くする。これにより、ＢＬ充電時間が、ノーマルリードでは、ｔＡ１０３〜ｔＡ１０４であるのに対し、ファストリードでは、ｔＡ１０３〜ｔＡ１０８に短縮することができる。これにより、ファストリードでは、ｔＡ１０８の後に、ノーマルリードにおけるｔ１０４以降の処理を実施することができ（図１４では、図の共通化のため、ファストリードにおけるｔＡ１０４以降の処理を前倒ししたプロファイルは省略）、全体として、「ｔＡ１０３〜ｔＡ１０４の所要時間」−「ｔＡ１０３〜ｔＡ１０８の所要時間」だけ読み出し時間を短縮することができる。

また、上記の例では、Ｖｒｅａｄ、Ｖｂｌの値を変更してＷＬ充電時間の短縮とＢＬ充電時間を短縮するようにしたが、Ｖｒｅａｄ、Ｖｂｌに昇圧させるための傾き（ｄＶ／ｄｔ：電圧時間変化率）を増加させることにより、ＷＬ充電時間、ＢＬ充電時間を短縮するようにしてもよい。また、Ｖｂｌファストリードにおいて、以上述べたＷＬ充電時間の短縮とＢＬ充電時間の短縮との両方を実施してもよいし、一方を実施してもよい。また、その他のセンス方法でも同様のコンセプトで時短が可能である。例えば、同様に、ＢＬ放電時間および／またはＷＬ放電時間を短縮してもよい。ＢＬ充電時間および／またはＷＬ充電時間とＢＬ放電時間および／またはＷＬ放電時間の両方を短縮するようにしてもよい。

図１５、１６は、ワード線電圧Ｖｗｌとビット線電圧Ｖｂｌの変化の様子の一例を示す図である。図１５は、ＭＬＣ（２ｂｉｔ／セル）のupperページを読み出す例を示し、図１６はＴＬＣ（３ｂｉｔ／セル）の読み出し例である。ＭＬＣの読出し閾値をＡ，Ｂ，Ｃとし、ＴＬＣの読出し閾値をＡ，Ｂ，…，Ｇとしている。本実施例では、選択WL電圧の変更タイミング、BL電圧のリカバリータイミング、または、WL/BL電圧のリカバリータイミングをNormal Readに対して、Fast Readでは時短することにより、読み出し時間を短縮することができる。

以上述べた以外の本実施の形態の動作およびリードコマンドは、第１の実施の形態と同様である。第１の実施の形態の図１３で示したように、リトライリードを実施することにより、データの読み出し精度の劣化を防ぐことができる。

以上のように、本実施の形態では、ＢＬ充電時間、ＷＬ充電時間、ＢＬ放電時間、およＷＬ放電時間のうち少なくともいずれか１つを短くすることにより、ファストリード動作のｔＲをノーマルリードより短くするようにした。このため、リード動作を高速化することができ、ランダムリード性能を向上させることができる。また、読み出しデータに誤りがある場合には、ノーマルリードによるリトライリードを実施することによりデータの読み出し精度の低下を防ぐことができる。また、ファストリードにおいて、本実施の形態で述べたＢＬ充電時間および／またはＷＬ充電時間の短縮と実施の形態１で述べたセンス回数の削減との両方を行うようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体記憶装置、２メモリコントローラ、３半導体メモリ部、２２メモリＩ／Ｆ、２３制御部、２５符号化部、２６復号部、４０メモリチップ、４２制御信号処理回路、４７メモリセルアレイ、４９センスアンプ。

Claims

複数のワード線および複数のビット線と、前記ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、
第１のコマンドを受信した場合に、電源電位の供給点から接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流のピーク値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する、または、前記リード動作期間中の前記オペレーション電流が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流のピーク値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、
を備えることを特徴とするメモリチップ。
複数のワード線および複数のビット線と、前記ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、
第１のコマンドを受信した場合に、電源電位の供給点から接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流の平均値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する、または、前記リード動作期間中の前記オペレーション電流が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流の平均値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、
を備えることを特徴とするメモリチップ。
前記メモリセルに格納されたデータ値を検出するセンスアンプ回路、
を備え、
前記第２のリードモードにおける前記センスアンプ回路によるデータ値を検出する動作であるセンス動作の回数が、前記第１のリードモードにおける前記センス動作の回数より少ないことを特徴とする請求項１または２に記載のメモリチップ。
前記第２のリードモードにおける前記ワード線の充電時間が、前記第１のリードモードにおける前記ワード線の充電時間より短いことを特徴とする請求項１、２または３に記載のメモリチップ。
前記第２のリードモードにおける非選択ワード線の電圧が、前記第１のリードモードにおける非選択ワード線の電圧より大きいことを特徴とする請求項４に記載のメモリチップ。
前記第２のリードモードにおける前記ワード線の充電時間時のワード線電圧の時間変化率が、前記第１のリードモードにおける前記ワード線の充電時間時のワード線電圧の時間変化率より大きいことを特徴とする請求項４に記載のメモリチップ。
前記第２のリードモードにおける前記ビット線の充電時間が、前記第１のリードモードにおける前記ビット線の充電時間より短いことを特徴とする請求項１、２または３に記載のメモリチップ。
前記第２のリードモードにおける前記ビット線の充電後のビット線電圧が、前記第１のリードモードにおける前記ビット線の充電後のビット線電圧より大きいことを特徴とする請求項７に記載のメモリチップ。
前記第２のリードモードにおける前記ビット線の充電時間時のビット線電圧の時間変化率が、前記第１のリードモードにおける前記ビット線の充電時間時のビット線電圧の時間変化率より大きいことを特徴とする請求項７に記載のメモリチップ。
前記第２のリードモードにおける前記ワード線の放電時間が、前記第１のリードモードにおける前記ワード線の放電時間より短いことを特徴とする請求項１、２または３に記載のメモリチップ。
前記第２のリードモードにおける前記ビット線の放電時間が、前記第１のリードモードにおける前記ビット線の放電時間より短いことを特徴とする請求項１、２または３に記載のメモリチップ。
１つ以上のメモリチップを有する不揮発性メモリと前記不揮発性メモリを制御するメモリコントローラとを備える記憶装置であって、
前記メモリチップは、
複数のワード線および複数のビット線と、前記ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、
第１のコマンドを受信した場合に、前記メモリチップへの電源電位の供給点から前記メモリチップへの接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流のピーク値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、
を備え
前記メモリコントローラは、
前記メモリチップへの書き込み、および前記メモリチップからの読み出しを制御するメモリインタフェースと、
前記メモリチップからのデータの読み出し時に、前記第１のコマンドまたは前記第２のコマンドを前記メモリチップへ送信するよう前記メモリインフェースへ指示する制御部と、
を備えることを特徴とする記憶装置。
１つ以上のメモリチップを有する不揮発性メモリと前記不揮発性メモリを制御するメモリコントローラとを備える記憶装置であって、
前記メモリチップは、
複数のワード線および複数のビット線と、前記ワード線およびビット線に接続される複数のメモリセルとを備えるメモリセルアレイと、
第１のコマンドを受信した場合に、前記メモリチップへの電源電位の供給点から前記メモリチップへの接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中の平均値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施し、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流の平均値が前記第１の値より大きい第２の値となる第２のリードモードによりメモリセルからの読み出しを実施する制御回路と、
を備え
前記メモリコントローラは、
前記メモリチップへの書き込み、および前記メモリチップからの読み出しを制御するメモリインタフェースと、
前記メモリチップからのデータの読み出し時に、前記第１のコマンドまたは前記第２のコマンドを前記メモリチップへ送信するよう前記メモリインフェースへ指示する制御部と、
を備えることを特徴とする記憶装置。
前記メモリコントローラは、
前記メモリチップへ書き込むデータを誤り訂正符号化してパリティを生成する符号化部と、
前記メモリチップより読み出された前記データおよび前記パリティを復号する復号部と、
を備え、
前記メモリインタフェースは、前記データおよび前記パリティを前記メモリチップへ書き込むよう制御し、前記メモリチップから前記データおよび前記パリティを読み出すよう制御し、
前記復号により前記データに誤りが検出された場合、前記制御部は、前記第１のコマンドまたは第２のコマンドにより誤りが検出されたデータおよび対応するパリティの再読み出しを実施するようメモリインタフェースへ指示することを特徴とする請求項１２または１３に記載の記憶装置。
前記復号部が前記再読み出しされた前記データおよび前記パリティを復号して、前記データに誤りが検出された場合、前記制御部は、再読み出しの回数が所定の回数となるまで再読み出しを繰り返すよう制御し、前記再読み出しの回数が所定の回数となった場合、前記復号部に対して前記データの誤り訂正処理を実施するよう指示することを特徴とする請求項１４に記載の記憶装置。
前記制御部は、前記第３のコマンドを前記メモリチップへ送信するよう前記メモリインフェースへ指示し、
前記制御回路は、前記第３のコマンドを受信した場合に、前記第１のリードモードの読み出し電圧と異なる読み出し電圧を用いる第３のリードモードによりメモリセルからの読み出しを実施し、
前記所定の回数の再読み出しのうち１回以上を前記第１のコマンドによる再読み出しとすることを特徴とする請求項１５に記載の記憶装置。
前記制御部は、前記第３のコマンドを前記メモリチップへ送信するよう前記メモリインフェースへ指示し、
前記制御回路は、前記第３のコマンドを受信した場合に、前記第１のリードモードの読み出し電圧と異なる読み出し電圧を用いる第３のリードモードによりメモリセルからの読み出しを実施し、
前記所定の回数の再読み出しのうち１回以上を前記第３のコマンドによる読み出しとすることを特徴とする請求項１５または１６に記載の記憶装置。
前記制御部は、前記第３のコマンドを前記メモリチップへ送信するよう前記メモリインフェースへ指示し、
前記制御回路は、前記第３のコマンドを受信した場合に、前記第１のリードモードより読み出し時間の長い第３のリードモードによりメモリセルからの読み出しを実施し、
前記所定の回数の再読み出しのうち１回以上を前記第３のコマンドによる読み出しとすることを特徴とする請求項１５または１６に記載の記憶装置。
複数のメモリセルを備える１つ以上のメモリチップを有する不揮発性メモリと前記不揮発性メモリを制御するメモリコントローラとを備える記憶装置における読み出し方法であって、
前記メモリコントローラが、前記メモリチップからのデータの読み出し時に、第１のコマンドまたは第２のコマンドを前記メモリチップへ送信する第１のステップと、
前記メモリチップが、第１のコマンドを受信した場合に、前記メモリチップへの電源電位の供給点から前記メモリチップへの接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中のピーク値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施する第２のステップと、
前記メモリチップが、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流のピーク値が前記第１の値より大きい第２の値となる第２のリードモードにより前記メモリセルからの読み出しを実施する第３のステップと、
を含むことを特徴とする読み出し方法。
複数のメモリセルを備える１つ以上のメモリチップを有する不揮発性メモリと前記不揮発性メモリを制御するメモリコントローラとを備える記憶装置における読み出し方法であって、
前記メモリコントローラが、前記メモリチップからのデータの読み出し時に、第１のコマンドまたは第２のコマンドを前記メモリチップへ送信する第１のステップと、
前記メモリチップが、第１のコマンドを受信した場合に、前記メモリチップへの電源電位の供給点から前記メモリチップへの接地電位の供給点へ流れる電流であるオペレーション電流のリード動作期間中の平均値が第１の値となる第１のリードモードにより前記メモリセルからの読み出しを実施する第２のステップと、
前記メモリチップが、第２のコマンドを受信した場合に、前記リード動作期間中の前記オペレーション電流の平均値が前記第１の値より大きい第２の値となる第２のリードモードにより前記メモリセルからの読み出しを実施する第３のステップと、
を含むことを特徴とする読み出し方法。