JP2012198949A - 半導体記憶装置 - Google Patents

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Abstract

【課題】消去回数増大に伴う消去動作の信頼性劣化を抑制した半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、複数のワード線及び複数のビット線、並びに、前記ワード線及びビット線によって選択される複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイのメモリセルを消去する消去回路とを備え、前記メモリセルアレイは、複数のブロックに分割され、前記各ブロックは、一部のワード線を特定ワード線として当該特定ワード線によりアクセスされるメモリセルの少なくとも一部又は全部が特定メモリセルに設定され、この特定メモリセルにユーザデータ以外の特定データを記憶し、前記消去回路は、所定の前記ブロックに属するメモリセルの消去動作時に、当該ブロックに属する特定メモリセルに記憶された特定データを参照することを特徴とする。
【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。
従来から、半導体記憶装置は、メモリセルの微細化によって大容量化を実現している。その点、半導体記憶装置の中でもＮＡＮＤ型フラッシュメモリは、メモリセルを多数直列につなぐことによってメモリセル１個当たりに占めるコンタクトの割合を少なくすることができるため微細加工が容易である。
しかし、メモリセルの微細化が進むにつれ、セル間干渉の影響増大によるデータ破壊が発生しやすくなったり、消去回数の増大に伴う信頼性の劣化がより顕著になったりするなどの問題が生じる。
特開２００９−５９４５１号公報
本発明が解決しようとする課題は、消去回数増大に伴う消去動作の信頼性劣化を抑制した半導体記憶装置を提供することを目的とする。
実施形態に係る半導体記憶装置は、複数のワード線及び複数のビット線、並びに、前記ワード線及びビット線によって選択される複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイのメモリセルを消去する消去回路とを備え、前記メモリセルアレイは、複数のブロックに分割され、前記各ブロックは、一部のワード線を特定ワード線として当該特定ワード線によりアクセスされるメモリセルの一部又は全部が特定メモリセルに設定され、この特定メモリセルにユーザデータ以外の特定データを記憶し、前記消去回路は、所定の前記ブロックに属するメモリセルの消去動作時に、当該ブロックに属する特定メモリセルに記憶された特定データを参照することを特徴とする。
第１の実施形態に係る半導体記憶装置のブロック図である。 同半導体記憶装置のメモリセルアレイの回路図である。 同半導体記憶装置のワード線の機能割り当てを説明する図である。 同半導体記憶装置のワード線の機能割り当てを説明する図である。 同半導体記憶装置の消去期間中の動作シーケンスを示す図である。 同半導体記憶装置の消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置に消去期間中の動作波形を示す図である。 同半導体記憶装置の書き込み期間中の動作シーケンスを示す図である。 第２の実施形態に係る半導体記憶装置の特定データの書き込み及び読み出し方法を説明する図である。 第３の実施形態に係る半導体記憶装置の特定データの書き込み及び読み出し方法を説明する図である。 第４の実施形態に係る半導体記憶装置の特定データの書き込み及び読み出し方法を説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。 側壁転写プロセスを説明する図である。
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
［第１の実施形態］
＜半導体記憶装置の構成＞
図１は、第１の実施形態に係る半導体記憶装置であるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びこのＮＡＮＤチップ１０を制御するコントローラ１１を備えて構成されている。
ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後に説明するように、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び高電圧発生回路８は、データの消去を行う消去回路に含まれる。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路を備えて、メモリセルアレイ１のページ単位のデータ読み出し及び書き込みを行う。
ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込みや読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する読み出し制御の一部をＮＡＮＤチップ１０側で行うようにしても良いことは言うまでもない。
図２は、セルアレイ１の構成を示す。図２の場合、ｎ個の直列接続されたメモリセルＭＣ０〜ＭＣｉ−１からなるメモリストリングスＭＳＴＲとその両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってＮＡＮＤセルユニット４が構成されている。選択ゲートトランジスタＳ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）に接続され、選択ゲートトランジスタＳ０、Ｓ１のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続される。
なお、図２に示す通り、必要に応じてメモリストリングスＭＳＴＲと選択トランジスタＳ０、Ｓ１との間に、それぞれワード線ＷＬと同等の構造を有するダミーワード線ＷＬＤＳ、ＷＬＤＤと、メモリセルＭＣと同等の構造を有するダミーセルＤＣ０、ＤＣ１を設けても良い。この場合、選択ゲートトランジスタＳ０、Ｓ１から受けるゲート誘導ドレインリーク電流の影響が緩和されるため、メモリストリングスＭＳＴＲの両端のメモリセルＭＣ０、ＭＣｎ−１のディスターブ耐性をより向上させることができる。
一つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータ読み出し及びデータ書き込みの単位となるページになる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤセルユニット４の範囲が、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０〜ＢＬＫｋ−１を配列して、セルアレイ１が構成されている。
ワード線ＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡ（ＳＡ０〜ＳＡｊ−１）に接続されている。
高密度大容量の半導体装置を実現する場合、以上の構成におけるメモリセルＭＣ０〜ＭＣｉ−１を微細化すれば良い。例えば、微細加工技術の一つである側壁転写プロセスを用いた場合、リソグラフィ技術の解像度を超える微細なピッチのラインアンドスペースパターン（以下、「Ｌ／Ｓパターン」と呼ぶ）によってメモリセルＭＣ０〜ＭＣｉ−１を形成することができる。
しかし、メモリセルの微細化が進んだ場合、セル間干渉の影響増大によるデータ破壊が生じやすくなったり、消去回数の増大に伴う信頼性の劣化が顕著になったりする。このような微細化に伴う変化の度合は、メモリセルアレイにおけるブロックの位置によってもバラツキが生じる。
更に、メモリセルの書き込み速度は、メモリセルアレイの中央部と端部では異なる傾向にあるため、ブロックの位置によって書き込み方法を変更する必要がある。
その点、半導体記憶装置は、例えば、メモリセルアレイのＲＯＭヒューズ領域に装置全体に共通な回路動作パラメータを用意しておき、この回路動作パラメータを用いることで装置全体に対する適切な回路動作を実現しているが、これだけでは、ブロックの位置によって異なる特性のバラツキを吸収することが困難である。
そこで、本実施形態では、ユーザデータ以外のデータの一例として、装置全体に共通な回路動作パラメータの他、ブロック毎に異なる特定データを用意する。この特定データは、アクセスするブロック毎に最適に回路を動作させるためのデータであり、例えば、アクセスするブロックに応じて回路動作パラメータを調整するものである。
この特定データは、後述のように、ブロックを構成する所定のメモリセルに記憶されるものであり、当該ブロックのアクセスに応じて更新されて使用される。例えば、特定データとして書き込み／消去回数を記憶させた場合、ブロック毎に書き込み／消去回数に応じた最適な書き込み／消去動作を実現することができる。
このように、ブロックや書き込み／消去回数に応じて、回路動作を制御することで、書き込み／消去回数増大による劣化を抑制したり、ブロック毎の特性のバラツキを吸収したりすることができる。
＜特定データを記憶するメモリセルの配置＞
ここでは、本実施形態に係る半導体記憶装置における特定データを記憶するメモリセルの配置について説明する。
以下では、特定データを記憶するメモリセルを「特定メモリセル」、ユーザデータのみを記憶するメモリセルを「一般メモリセル」、ユーザデータを記憶しないメモリセルを「ダミーセル」と呼ぶ事もある。したがって、特定メモリセルが多ビット記憶可能な場合、この特定メモリセルには、特定データとユーザデータの双方を混在させて記憶することもできる。
また、１以上の特定メモリセルが接続されたワード線を「特定ワード線」、ダミーセルのみが接続されたワード線を「ダミーワード線」、その他のワード線を「一般ワード線」と呼ぶ事もある。したがって、ワード線で選択されるメモリセルが特定データのみを記憶している場合、このワード線は特定ワード線とダミーワード線を兼ねこともできる。
図３は、図２においてｉ＝６４とした場合のワード線の機能割り当てを説明する図である。図中では、特定ワード線を“ＢＴＲＤ”（Ｂｌｏｃｋ Ｔｒｉｍｍｉｎｇ ＲＯＭ ｆｕｓｅ Ｄａｔａ）、一般ワード線を“Ｄａｔａ”、ダミーワード線を“Ｄｕｍｍｙ”で表わしている。
なお、ケース１は、本実施形態との比較例であり、ワード線ＷＬＤＳ及びＷＬＤＤをそのままダミーワード線として用いる例であり、特定ワード線を備えない例である。
ケース２は、ケース１ではダミーワード線として用いられているワード線ＷＬＤＳを特定ワード線として用いた例である。
ケース３は、ドレインゲート側のワード線ＷＬ６３及びＷＬＤＤを特定ワード線として用いる例である。この例では、ワード線ＷＬＤＳ及びＷＬ０〜ＷＬ６２を一般ワード線として用いることで、ケース１と同様、６４本の一般ワード線を確保している。
ケース１１は、ソースゲート側のワード線ＷＬＤＳ及びＷＬ０を特定ワード線として用いる例である。この例では、ワード線ＷＬ１〜ＷＬ６３及びＷＬＤＤを一般ワード線として用いることで、ケース１と同様、６４本の一般ワード線を確保している。
上記ケースのうち、ケース３及びケース１１は、ケース２に比べて多くの特定データを扱うことができる。
ところで、例えば、リソグラフィ技術の解像度による最小加工寸法Ｆのラインパターンから、２回の側壁転写プロセスによってライン幅１／４Ｆの配線を４本形成する場合などがある。この場合、プロセス構築上、ワード線を４の倍数の本数とすることが望ましい。
そこで、次に、ワード線が４の倍数である６８本ある場合のワード線の機能割り当てについて図４を参照しながら説明する。
なお、ケース１〜ケース３は、本実施形態との比較例であり、特定ワード線を備えない例である。
ケース１では、ワード線ＷＬ２〜ＷＬ６５を一般ワード線、ワード線ＷＬ０、ＷＬ１、ＷＬ６６及びＷＬ６７をダミーワード線として用いている。ケース２では、ワード線ＷＬ３〜ＷＬ６６を一般ワード線、ワード線ＷＬ０〜ＷＬ３及びＷＬ６７をダミーワード線として用いている。ケース３では、ワード線ＷＬ１及びＷＬ６５〜ＷＬ６７を特定ワード線、ワード線ＷＬ０及びＷＬ６５〜ＷＬ６７をダミーワード線として用いている。ケース１〜ケース３いずれの場合も、６８本のワード線のうち６４本を一般ワード線として用い、４本をダミーワード線として用いている。
これらケース１〜ケース３に対し、本実施形態では、以下のようなワード線に対する機能割り当てを行う。
ケース１１〜ケース１４は、ケース１の４本のダミーワード線のうち１本を特定ワード線として用いる例である。ケース１１、ケース１２、ケース１３、ケース１４は、それぞれワード線ＷＬ６６、ＷＬ１、ＷＬ６７、ＷＬ０を特定ワード線として用いている。
ケース２１〜ケース２３は、ケース３の４本のダミーワード線のうち１本を特定ワード線として用いる例である。ケース２１、ケース２２、ケース２３は、それぞれワード線ＷＬ６６、ＷＬ６５、ＷＬ０を特定ワード線として用いている。
ケース２４は、ケース３の４本のダミーワード線のうちワード線ＷＬ６６及びＷＬ６７を特定ワード線として用いている。
ケース３１〜ケース３３は、ケース２の４本のダミーワード線のうち１本を特定ワード線として用いる例である。ケース３１、ケース３２、ケース３３は、それぞれワード線ＷＬ６７、ＷＬ２、ＷＬ１を特定ワード線として用いている。
ケース３４は、ケース３の４本のダミーワード線のうちワード線ＷＬ２及びＷＬ１を特定ワード線として用いている。
上記ケースのうちケース２４及びケース３４は、他のケースに比べて多くの構成データを扱うことができる。また、ケース１３、ケース１４、ケース２１及びケース２３の場合、特定ワード線と一般ワード線の間にダミーワード線が設けられているためユーザデータのアクセスによって生じる特定データのディスターブを抑制することができる。中でも、ケース２１及びケース３３は、特定ワード線の両隣のワード線がダミーワード線になっているため、特定データのディスターブをより抑制できるワード線の機能割り当てと言える。
なお、特定ワード線の割り当てについては、図３及び図４に示すケースに限られない。
＜消去期間中のシーケンス＞
ここでは、本実施形態に係る半導体記憶装置の消去期間中の動作シーケンスについて説明する。
ここで、消去期間とは、特定のブロックに対してデータの消去を行う消去動作と、この消去動作のための周辺回路の準備や後処理とを含む期間をいう。この期間は、典型的には、消去ビジー信号がアクティブの期間と考えられるが、必ずしもこの期間と一致しなくても良い。
図５は、消去期間中の動作シーケンスを示す図である。図中斜線で示されたステップＳ１０１、Ｓ１０４及びＳ１０８は、従来の消去期間中の動作シーケンスに相当するものである。但し、これらステップＳ１０１、Ｓ１０４及びＳ１０８における動作は、従来の場合と必ずしも一致するものではない。
始めに、ステップＳ１０１では、コントローラ１１を介して外部から消去するプレーン及びブロックのアドレスとコマンドが入力される。このプレーン及びブロックのアドレスは、Ｉ／Ｏバッファ９を介してロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂに送信される。また、コマンドは、ロジック制御回路６を介してシーケンス制御回路７に送信される。
続いて、ステップＳ１０２において、消去対象となるブロック（以下、「消去ブロック」と呼ぶ）の特定メモリセルに記憶された特定データをページバッファ３に読み出す。
続いて、ステップＳ１０３において、ページバッファ３に保持された特定データをシーケンス制御回路７などの周辺回路のレジスタにセットする。
続いて、ステップＳ１０４において、周辺回路のレジスタにセットされた特定データを用いて回路動作パラメータを調整した上で、この調整後の回路動作パラメータに応じて周辺回路を動作させ消去ブロックのデータを消去する（消去動作）。
続いて、ステップＳ１０５において、ステップＳ１０４における消去動作の処理時間やメモリセルへの印加電圧などの情報に基づいて新たな特定データを生成し、この新たな特定データをページバッファ３のセンスアンプ回路ＳＡにロードしておく。
続いて、ステップＳ１０６において、ページバッファ３のセンスアンプ回路ＳＡにロードしておいた特定データを消去ブロックの特定メモリセルに書き込む。
最後に、ステップＳ１０７において、周辺回路のレジスタに保持されている特定データを所定のデフォルト値にリセットし、消去期間を終了させる（ステップＳ１０８）。
以上のように、本実施形態では、ブロック毎に用意された特定データを用いて回路動作パラメータが調整されるため、ブロック毎に最適な消去動作を実現することができる。
なお、本実施形態に係る半導体記憶装置の消去期間中の動作は、図５に示す動作シーケンスに限定されるものではない。例えば、ステップＳ１０６の特定データの書き込みについては、ステップＳ１０３よりも後であれば、いずれのタイミングでも実行可能である。
図５に示す本実施形態の消去期間中の動作シーケンスの場合、従来の場合と比べて、特定データの読み出しや書き込みなどのステップが追加されることになる。しかし、これら新たなステップはブロック単位で実行される消去動作に比べて極めて短時間で処理できるため、従来と比べて消去期間はそれほど長くなるものではない。
次に、図５に示す動作シーケンスの各ステップにおける動作波形について説明する。なお、以下で説明する動作波形は、図４に示すケース１１を想定しており、特定データは、ワード線ＷＬ６６に接続された１ビット／セルの特定メモリセルに記憶されるものとする。また、各ステップの動作波形は動作方式によって異なってくるためいくつかの代表的な動作方式を想定して説明する。
なお、図５中のステップＳ１０３は、ステップＳ１０４の処理中にバックグラウンドで処理されるか、ステップＳ１０２及びＳ１０４間で処理されるものであり、メモリセルのノードには現れない動作である。同様に、図５中のステップＳ１０５は、ステップＳ１０４の処理中にバックグラウンドで処理されるか、ステップＳ１０４及びＳ１０６間で処理されるものであり、メモリセルのノードには現れない動作である。したがって、これらステップの動作波形の説明は省略する。
先ず、ステップＳ１０２について説明する。
図６は、偶数番目のビット線と奇数番目のビット線とが同時にアクセスされるＡＢＬ（Ａｌｌ Ｂｉｔ Ｌｉｎｅ）方式を用いた場合のステップＳ１０２の動作波形である。
時刻ｔＡ１００〜ｔＡ１０１の期間は、ステップＳ１０２開始時点の初期状態である。
続いて、時刻ｔＡ１０１〜ｔＡ１０２の期間において、選択ゲート線ＳＧＳ及びＳＧＤを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。また、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧する。その結果、ビット線ＢＬと共通ソース線ＣＥＬＳＲＣが電気的に接続され、メモリセルＭＣのチャネル電位が初期化される。但し、時刻ｔＡ１０１〜ｔＡ１０２の期間は、省略される場合もある。
続いて、時刻ｔＡ１０２〜ｔＡ１０３の期間において、特定ワード線ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＡ１０３〜ｔＡ１０４の期間において、ビット線ＢＬを電圧Ｖｂｌ（例えば、０．５Ｖ）まで充電する。
続いて、時刻ｔＡ１０４〜ｔＡ１０５の期間において、特定ワード線ＷＬ６６に特定データの読み出しに必要な電圧Ｖｃｇ（例えば、０．５Ｖ）を印加する。その結果、特定メモリセルＭＣ６６に記憶された特定データに応じてビット線ＢＬの電圧が変化する。この電圧の変化をページバッファ３のセンスアンプ回路ＳＡで検知することで特定データを判別する。
続いて、時刻ｔＡ１０５〜ｔＡ１０６の期間において、ビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
最後に、時刻ｔＡ１０６〜ｔＡｅの期間において、選択ゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ３〜ＷＬ６６の電圧を放電する。
以上が、ＡＢＬ方式を用いた場合のステップＳ１０２となる。本実施形態の場合、時刻ｔＡ１０４〜ｔＡ１０５の期間において、特定ワード線ＷＬ６６の電圧が、一般ワード線ＷＬ２〜ＷＬ６５の電圧に比べて低いことに留意されたい。
なお、図６の場合、共通ソース線ＣＥＬＳＲＣを電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。また、メモリセルＭＣが形成されたウエルＣＰＷＥＬＬの電圧を電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。この場合、概ねビット線ＢＬ、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６の電圧もその分だけ高くなる。
図７は、偶数番目のビット線と奇数番目のビット線とを交互にアクセスし、アクセスしない方のビット線をシールド線とするビット線シールド方式を用いた場合のステップＳ１０２の動作波形である。
時刻ｔＡ１００〜ｔＡ１０２の期間については、図２４に示す場合と同様であるため説明を省略する。
続いて、時刻ｔＡ１０２〜ｔＡ１０３の期間において、選択ゲート線ＳＧＳ及び特定ワード線ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＡ１０３〜ｔＡ１０４において、ビット線ＢＬを電圧Ｖｂｌ（例えば、０．５Ｖ）まで充電する。
続いて、時刻ｔＡ１０４〜ｔＡ１０４´の期間において、特定ワード線ＷＬ６６に特定データの読み出しに必要な所定の電圧Ｖｃｇ（例えば、０．５Ｖ）を印加する。
続いて、時刻ｔＡ１０４´〜ｔＡ１０５の期間において、選択ゲート線ＳＧＳを電圧Ｖｓｇ（例えば、０．５Ｖ）まで充電する。その結果、特定メモリセルＭＣ６６に記憶された特定データに応じてビット線ＢＬの電圧が変化する。この電圧の変化をページバッファ３のセンスアンプ回路ＳＡで検知することで特定データを判別する。
続く時刻ｔＡ１０５〜ｔＡｅの期間については、図６に示す場合と同様であるため説明を省略する。
以上が、ビット線シールド方式を用いた場合のステップＳ１０２となる。本実施形態の場合、時刻ｔＡ１０４´〜ｔＡ１０５の期間において、特定ワード線ＷＬ６６の電圧が、一般ワード線ＷＬ２〜ＷＬ６５の電圧に比べて低いことに留意されたい。
なお、図７に示す場合、共通ソース線ＣＥＬＳＲＣが電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。また、メモリセルＭＣが形成されたウエルＣＰＷＥＬＬの電圧を電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。この場合、概ねビット線ＢＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ２〜ＷＬ６６の電圧もその分だけ高くなる。
次に、ステップＳ１０４について説明する。
ステップＳ１０４は、消去ベリファイリードステップＢＶ→書き込みステップＢＰ→消去ステップＢＥ→消去ベリファイリードステップＢＶ→書き込みステップＢＰ２→消去ベリファイリードステップＢＶ２→・・・（以降、消去ステップＢＥ→消去ベリファイリードステップＢＶ→書き込みステップＢＰ２→消去ベリファイリードステップＢＶ２の繰り返し）の各ステップで実現されている。
図８は、ＡＢＬ方式を用いた場合のステップＳ１０４の消去ベリファイステップＢＶの動作波形である。
時刻ｔＢＶ１００〜ｔＢＶ１０１の期間は、消去ベリファイステップＢＶ開始時点の初期状態である。
続いて、時刻ｔＢＶ１０１〜ｔＢＶ１０２の期間において、選択ゲート線ＳＤＧ及びＳＧＳを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。また、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧する。その結果、ビット線ＢＬと共通ソース線ＣＥＬＳＲＣが電気的に接続され、メモリセルＭＣのチャネル電位が初期化される。但し、時刻ｔＢＶ１０１〜ｔＢＶ１０２の期間は、省略される場合もある。更に、これと同時に、ビット線ＢＬ、共通ソース線ＣＥＬＳＲＣ、メモリセルＭＣが形成されたウエルＣＰＷＥＬＬの電圧を電圧Ｖｓｒｃｅ（例えば、１Ｖ）まで充電する。
続いて、時刻ｔＢＶ１０２〜ｔＢＶ１０３の期間において、ワード線ＷＬ２〜ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＢＶ１０３〜ｔＢＶ１０５の期間において、ビット線ＢＬを電圧Ｖｂｌｅ（＝Ｖｓｒｃｅ＋Ｖｂｌ＝１．５Ｖ）まで充電する。その後、ビット線ＢＬの電圧が変化する。この電圧の変化をページバッファ３のセンスアンプ回路ＳＡで検知し、その結果、ビット線ＢＬからの放電が検知されれば消去動作が完了したことになる。
続いて、時刻ｔＢＶ１０５〜ｔＢＶ１０６の期間において、ビット線ＢＬ、共通ソース線ＣＥＬＳＲＣ及びウエルＣＰＷＥＬＬを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
最後に、時刻ｔＢＶ１０６〜ｔＢＶｅの期間において、選択ゲート線ＳＧＳ及びＳＧＤを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
以上が、ＡＢＬ方式を用いた場合のステップＳ１０４の消去ベリファイリードステップＢＶとなる。本実施形態の場合、時刻ｔＢＶ１０３〜ｔＢＶ１０５の期間において、ワード線ＷＬ６４及びＷＬ６６の電圧が、選択ゲート線ＳＧＳ及びＳＧＤの電圧に比べて低いことに留意されたい。
以上のステップＳ１０４の消去ベリファイリードステップＢＶによって、メモリセルＭＣの閾値が概ね−１Ｖよりも高いか低いかを検知することができる。
ＡＢＬ方式を用いた場合のステップＳ１０４の消去ベリファイリードステップＢＶは、動作方式によっては、偶数番目のワード線ＷＬｅと奇数番目のワード線ＷＬｏについて別々に実行されることもある。
具体的には、図９に示すように、時刻ｔＢＶ１００〜ｔＢＶ２００の期間において、偶数番目のワード線ＷＬｅについての消去ベリファイを実行し、時刻ｔＢＶ２００〜ｔＢＶｅの期間において、奇数番目のワード線ＷＬｏについての消去ベリファイを実行する。
ここで、図９に示す時刻ｔＢＶ１００〜ｔＢＶ２００の期間は、奇数番目のワード線ＷＬｏの動作波形を除き、図８に示す時刻ｔＢＶ１００〜ｔＢＶｅの期間と同じである。図９の場合、ワード線ＷＬｏは、時刻ｔＢＶ１０２〜ｔＢＶ１０６の期間において電圧Ｖｒｅａｄ（例えば、６Ｖ）が維持され、時刻ｔＢＶ１０６〜ｔＢＶ２００の期間において例えば電圧ＶＳＳ（０Ｖ）まで放電される。
また、図９に示す時刻ｔＢＶ２００〜ｔＢＶｅの期間は、偶数番目のワード線ＷＬｅの動作波形を除き、図８に示す時刻ｔＢＶ１００〜ｔＢＶｅの期間と同じである。図９の場合、ワード線ＷＬｅは、時刻ｔＢＶ２０２〜ｔＢＶ２０６の期間において電圧Ｖｒｅａｄ（例えば、６Ｖ）が維持され、時刻ｔＢＶ２０６〜ｔＢＶｅの期間において例えば電圧ＶＳＳ（０Ｖ）まで放電される。
以上が、ＡＢＬ方式を用いた場合であって、偶数番目のワード線ＷＬｅと奇数番目のワード線ＷＬｏについて別々に実行される場合のステップＳ１０４の消去ベリファイリードステップＢＶとなる。
図１０は、ビット線シールド方式を用いた場合のステップＳ１０４の消去ベリファイステップＢＶの動作波形である。
時刻ｔＢＶ１００〜ｔＢＶ１０１の期間は、消去ベリファイステップＢＶ開始時点の初期状態である。
続いて、時刻ｔＢＶ１０１〜ｔＢＶ１０２の期間において、選択ゲート線ＳＧＳを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。また、共通ソース線ＣＥＬＳＲＣを電圧ＶＤＤ（例えば、２．５Ｖ）まで充電する。
続いて、時刻ｔＢＶ１０２〜ｔＢＶ１０３の期間において、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｃｇｅ（例えば、０．５Ｖ）まで昇圧する。
続いて、時刻ｔＢＶ１０３〜ｔＢＶ１０５の期間において、選択ゲート線ＳＧＤを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。その結果、偶数番目のビット線ＢＬｅの電圧が変化する。このビット線ＢＬｅの電圧Ｖｂｌが高くなればビット線ＢＬｅについてのメモリセルＭＣｅの消去動作が完了したことになる。
続いて、時刻ｔＢＶ１０５〜ｔＢＶ１０６の期間において、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＢＶ１０６〜ｔＢＶ２００において、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続く時刻ｔＢＶ２００〜ｔＢＶｅの期間は、奇数番目のビット線ＢＬｏについて時刻ｔＢＶ１００〜ｔＢＶ２００の期間と同様の動作を実行する。
以上が、ビット線シールド方式を用いた場合のステップＳ１０４の消去ベリファイリードステップＢＶとなる。本実施形態の場合、時刻ｔＢＶ１０３〜ｔＢＶ１０５及びｔＢＶ２０３〜ｔＢＶ２０５の期間において、ワード線ＷＬ６４及びＷＬ６６の電圧が、選択ゲート線ＳＧＳ及びＳＧＤの電圧に比べて低いことと、ウエルＣＰＷＥＬＬの電圧が０Ｖであることに留意されたい。
以上のステップＳ１０４の消去ベリファイリードステップＢＶによって、メモリセルＭＣに流れるセル電流にも依るが、メモリセルＭＣの閾値が概ね−０．５Ｖ〜−１．５Ｖ程度よりも高いか低いかを検知することができる。
ビット線シールド方式を用いた場合のステップＳ１０４の消去ベリファイステップＢＶは、動作方式によっては、偶数番目のワード線ＷＬｅと奇数番目のワード線ＷＬｏについて別々に実行されることもある。
具体的には、図１１に示すように、時刻ｔＢＶ１００〜ｔＢＶ３００の期間において、偶数番目のワード線ＷＬｅについての消去ベリファイを実行し、時刻ｔＢＶ３００〜ｔＢＶｅの期間において、奇数番目のワード線ＷＬｏについての消去ベリファイを実行する。
ここで、図１１に示す時刻ｔＢＶ１００〜ｔＢＶ３００の期間は、奇数番目のワード線ＷＬｏの動作波形を除き、図１０に示す時刻ｔＢＶ１００〜ｔＢＶｅの期間と同じである。図１１の場合、ワード線ＷＬｏは、時刻ｔＢＶ１０２〜ｔＢＶ１０５及びｔＢＶ２０２〜ｔＢＶ２０５の期間において電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧される。
また、図１１に示す時刻ｔＢＶ３００〜ｔＢＶｅの期間は、偶数番目のワード線ＷＬｅの動作波形を除き、図１０に示す時刻ｔＢＶ１００〜ｔＢＶｅの期間と同じである。図１１の場合、ワード線ＷＬｅは、時刻ｔＢＶ３０２〜ｔＢＶ３０５及びｔＢＶ４０２〜ｔＢＶ４０５の期間において電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧される。
以上が、ビット線シールド方式を用いた場合であって、偶数番目のワード線ＷＬｅと奇数番目のワード線ＷＬｏとについて別々に実行される場合のステップＳ１０４の消去ベリファイリードステップＢＶとなる。
ステップＳ１０４の消去ベリファイステップＢＶ２は、電圧Ｖｓｒｃｅ又はＶｃｇｅが図８〜図１１に示す場合よりも高いことを除き、ステップＳ１０４の消去ベリファイステップＢＶと同じである。
後述のステップＳ１０４の書き込みステップＢＰ２では、消去されたメモリセルＭＣに対する過消去を防止するため、この消去されたメモリセルＭＣを少し書き戻す操作をする。そのため、消去ベリファイステップＢＶ２では、そのベリファイリードとして、消去ベリファイの判定閾値電圧（Ｖｓｒｃｅ又はＶｃｇｅ）と同じか又はやや高い閾値電圧でベリファイリードする。そして、判定閾値電圧を越えたメモリセルＭＣが所定の個数を越えた場合に書き込みステップＢＰ２の書き込み（書き戻し）ベリファイリードを完了させる。
次に、ステップＳ１０４の書き込みステップＢＰの前提として、書き込みステップＢＰ２について説明する。
図１２は、ブロック内の全てのワード線について一斉に書き込みをする場合のステップＳ１０４の書き込みステップＢＰ２の動作波形である。
時刻ｔＢＰ１００〜ｔＢＰ１０１の期間は、書き込みステップＢＰ２開始時点の初期状態である。
続いて、時刻ｔＢＰ１０１〜ｔＢＰ１０２の期間において、共通ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＳ及びＳＧＤをそれぞれ電圧Ｖｓｒｃ（例えば、２Ｖ）、Ｖｓｇｓ（例えば、１．５Ｖ）、Ｖｓｇｄ（例えば、２．５Ｖ）まで充電する。
続いて、時刻ｔＢＰ１０２〜ｔＢＰ１０３の期間において、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｐａｓｓ（例えば、８Ｖ）まで充電する。
続いて、時刻ｔＢＰ１０３〜ｔＢＰ１０４の期間において、ワード線ＷＬ２〜ＷＬ６６をデータの書き込みに必要な電圧Ｖｓｐｇｍ（例えば、１３Ｖ程度）まで充電する。また、書き込みしないビット線ＢＬを電源電圧ＶＤＤ（例えば、２．５Ｖ）、書き込みするビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで充電する。
続いて、時刻ｔＢＰ１０４〜ｔＢＰ１０５の期間において、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｐａｓｓ（例えば、８Ｖ）まで放電させる。
続いて、時刻ｔＢＰ１０５〜ｔＢＰ１０６の期間において、ビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＢＰ１０６〜ｔＢＰ１０７の期間において、ワード線ＷＬ２〜ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
最後に、時刻ｔＢＰ１０７〜ｔＢＰｅの期間において、共通ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＤ及びＳＧＳを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
以上が、ブロック内の全てのワード線について一斉に書き込みをする場合のステップＳ１０４の書き込みステップＢＰ２となる。本実施形態の場合、全てのワード線ＷＬ２〜ＷＬ６６が、時刻ｔＢＰ１０３〜ｔＢＰ１０４の期間において、最も高い電圧（例えば、１３Ｖ程度）になっていることに留意されたい。
なお、図１２に示す場合、時刻ｔＢＰ１００〜ｔＢＰ１０１の期間において別の充放電が追加される場合もある。また、ウエルＣＰＷＥＬＬの電圧は０Ｖである。
ステップＳ１０４の書き込みステップＢＰは、消去ステップＢＥ前に実行されるステップであり、消去状態にあるメモリセルＭＣに対して書き込みを行い、等がメモリセルＭＣの閾値を書き込み状態のメモリセルＭＣと同程度まで高くするための動作である。
この書き込みステップＢＰは、電圧Ｖｓｐｇｍ（例えば、２０Ｖ）が高い点を除き、ステップＳ１０４の書き込みステップＢＰと同じである。
図１３は、ステップＳ１０４の消去ステップＢＥの動作波形である。ここで、信号線ＳＧＳＩＮ、ＳＧＤＩＮ及びＣＧ２〜ＣＧ６６は、それぞれ選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６にロウデコーダ２ａの転送トランジスタを介して接続されており、それぞれ選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６を検知することができる信号線である。
時刻ｔＢＥ１００〜ｔＢＥ１０１は、消去ステップＢＥ開始時点の初期状態である。
続いて、時刻ｔＢＥ１０１〜ｔＢＥ１０２の期間において、選択ゲート線ＳＧＳ、ＳＧＤを電源電圧ＶＤＤ（例えば、２．５Ｖ程度）まで充電する共に、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｉｓｏ（０．５Ｖ程度）まで初期充電する。その際、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６は、ロウデコーダ２ａの転送トランジスタの閾値落ちする電圧まで充電された後、転送トランジスタがカットオフすることによってフローティング状態になる。
続いて、時刻ｔＢＥ１０２〜ｔＢＥ１０６の期間において、ウエルＣＰＷＥＬＬの電圧を消去に必要な電圧Ｖｅｒａ（例えば、２０Ｖ）まで昇圧する。その結果、容量結合によって、図中破線に示すように、フローティング状態の選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６が電圧Ｖｅｒａ近傍まで昇圧される。また、メモリセルＭＣ内の拡散層接合の順方向バイアスによって、図中破線に示すように、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣも電圧Ｖｅｒａ近傍まで昇圧される。
続いて、時刻ｔＢＥ１０６〜ｔＢＥ１０７の期間において、ウエルＣＰＷＥＬＬを０Ｖまで放電させる。その結果、ビット線ＢＬ、共通ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６が、時刻ｔＢＥ１０２における電圧の近傍まで降圧される。
最後に、時刻ｔＢＥ１０７〜ｔＢＥｅの期間において、信号線ＳＧＳＩＮ、ＳＧＤＩＮ及びＣＧ２〜ＣＧ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。その結果、ロウデコーダ２ａの転送トランジスタを介して選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６も０Ｖまで放電される。
以上が、ステップＳ１０４の消去ステップＢＥとなる。本実施形態の場合、時刻ｔＢＥ１０２〜ｔＢＥ１０６の期間において、ウエルＣＰＷＥＬＬの電圧が電圧Ｖｅｒａ（例えば、１５Ｖ〜２０Ｖ程度）に昇圧されることに留意されたい。
次に、ステップＳ１０６について説明する。
ステップＳ１０６は、書き込みベリファイリードステップＣＶ→書き込みステップＣＰ→書き込みベリファイリードステップＣＶ→・・・（以降、書き込みステップＣＰ→書き込みベリファイリードステップＣＶの繰り返し）の各ステップで実現されている。なお、ステップＳ１０６の最初と最後のステップは、書き込みステップＣＰ及び書き込みベリファイリードステップＣＶのいずれの場合も有り得る。
図１４は、ステップＳ１０６の書き込みステップＣＰの動作波形である。
時刻ｔＣＰ１００〜ｔＣＰ１０１は、書き込みステップＣＰ開始時点の初期状態である。
続いて、時刻ｔＣＰ１０１〜ｔＣＰ１０２の期間において、共通ソース線ＣＥＬＳＲＣ、選択ゲートＳＧＳ及びＳＧＤをそれぞれ電圧Ｖｓｒｃ（例えば、２Ｖ）、Ｖｓｇｓ（例えば、１．５Ｖ）、Ｖｓｇｄ（例えば、２．５Ｖ）まで充電する。
続いて、時刻ｔＣＰ１０２〜ｔＣＰ１０３の期間において、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｐａｓｓ（例えば、８Ｖ）まで充電する。
続いて、時刻ｔＣＰ１０３〜ｔＣＰ１０４の期間において、特定ワード線ＷＬ６６を特定データの書き込みに必要な電圧Ｖｐｇｍ（例えば、２０Ｖ程度）まで充電する。また、書き込みしないビット線ＢＬを電源電圧ＶＤＤ（例えば、２．５Ｖ）、書き込みするビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで充電する。
続いて、時刻ｔＣＰ１０４〜ｔＣＰ１０５の期間において、特定ワード線ＷＬ６６を電圧Ｖｐａｓｓ（例えば、８Ｖ）まで放電させる。
続いて、時刻ｔＣＰ１０５〜ｔＣＰ１０６の期間において、ビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＣＰ１０６〜ｔＣＰ１０７の期間において、ワード線ＷＬ２〜ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
最後に、時刻ｔＣＰ１０７〜ｔＣＰｅの期間において、共通ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＳ及びＳＧＤを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
以上が、ステップＳ１０６の書き込みステップＣＥとなる。本実施形態の場合、時刻ｔＣＰ１０３〜ｔＣＰ１０４において、特定ワード線ＷＬ６６の電圧が一般ワード線ＷＬ２〜ＷＬ６５よりも高い電圧であることに留意されたい。
なお、図１４に示す場合、時刻ｔＣＰ１００〜ｔＣＰ１０１の期間において別の充放電が追加される場合もある。また、ウエルＣＰＷＥＬＬの電圧は０Ｖである。
図１５は、ＡＢＬ方式を用いた場合のステップＳ１０６の書き込みベリファイリードステップＣＶの動作波形である。
時刻ｔＣＶ１００〜ｔＣＶ１０１の期間は、ステップＳ１０６の書き込みベリファイリードステップＣＶ開始時点の初期状態である。
続いて、時刻ｔＣＶ１０１〜ｔＣＶ１０２の期間において、選択ゲート線ＳＧＳ及びＳＧＤを電圧Ｖｓｇ（例えば、３．５Ｖ）まで昇圧する。また、ワード線ＷＬ２〜ＷＬ６６を電圧Ｖｒｅａｄ（例えば、６Ｖ）まで昇圧する。その結果、ビット線ＢＬと共通ソース線ＣＥＬＳＲＣが電気的に接続され、メモリセルＭＣのチャネル電位が初期化される。但し、時刻ｔＣＶ１０１〜ｔＣＶ１０２の期間は、省略される場合もある。
続いて、時刻ｔＣＶ１０２〜ｔＣＶ１０３の期間において、特定ワード線ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＣＶ１０３〜ｔＣＶ１０４の期間において、ビット線ＢＬを電圧Ｖｂｌ（例えば、０．５Ｖ）まで充電する。
続いて、時刻ｔＣＶ１０４〜ｔＣＶ１０５の期間において、特定ワード線ＷＬ６６に特定データの読み出しに必要な電圧Ｖｃｇｖ（例えば、０．５Ｖ）を印加する。その後、ビット線ＢＬの電圧が変化する。この電圧の変化をページバッファ３のセンスアンプ回路ＳＡで検知し、その結果、ビット線ＢＬからの放電が検知されれば書き込み動作が完了したことになる。
続いて、時刻ｔＣＶ１０５〜ｔＣＶ１０６の期間において、ビット線ＢＬを例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
最後に、時刻ｔＣＶ１０６〜ｔＣＶｅの期間において、選択ゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ３〜ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
以上が、ＡＢＬ方式を用いた場合のステップＳ１０６の書き込みベリファイリードＣＶとなる。本実施形態の場合、時刻ｔＣＶ１０４〜ｔＣＶ１０５の期間において、特定ワード線ＷＬ６６の電圧が、一般ワード線ＷＬ２〜ＷＬ６５の電圧に比べて低いことに留意されたい。
なお、図１５の場合、共通ソース線ＣＥＬＳＲＣを電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。また、メモリセルＭＣが形成されたウエルＣＰＷＥＬＬの電圧を電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。この場合、概ねビット線ＢＬ、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ２〜ＷＬ６６の電圧もその分だけ高くなる。
図１６は、ビット線シールド方式を用いた場合のステップＳ１０６の書き込みベリファイリードステップＣＶの動作波形である。
時刻ｔＣＶ１００〜ｔＣＶ１０２の期間については、図１５に示す場合と同様であるため説明を省略する。
続いて、時刻ｔＣＶ１０２〜ｔＣＶ１０３の期間において、選択ゲート線ＳＧＳ及び特定ワード線ＷＬ６６を例えば電圧ＶＳＳ（０Ｖ）まで放電させる。
続いて、時刻ｔＣＶ１０３〜ｔＣＶ１０４において、ビット線ＢＬを電圧Ｖｂｌ（例えば、０．５Ｖ）まで充電する。
続いて、時刻ｔＣＶ１０４〜ｔＣＶ１０４´の期間において、特定ワード線ＷＬ６６に特定データの読み出しに必要な電圧Ｖｃｇｖ（例えば、０．５Ｖ）を印加する。
続いて、時刻ｔＣＶ１０４´〜ｔＣＶ１０５の期間において、選択ゲート線ＳＧＳを電圧Ｖｓｇ（例えば、０．５Ｖ）まで充電する。その後、ビット線ＢＬの電圧が変化する。この電圧の変化をページバッファ３のセンスアンプ回路ＳＡで検知し、その結果、ビット線ＢＬからの放電が検知されれば書き込み動作が完了したことになる。
続く時刻ｔＣＶ１０５〜ｔＣＶｅの期間については、図３３に示す場合と同様であるため説明を省略する。
以上が、ビット線シールド方式を用いた場合のステップＳ１０６の書き込みベリファイリードステップＣＶとなる。本実施形態の場合、時刻ｔＣＶ１０４´〜ｔＣＶ１０５の期間において、特定ワード線ＷＬ６６の電圧が、一般ワード線ＷＬ２〜ＷＬ６５の電圧に比べて低いことに留意されたい。
なお、図１６に示す場合、共通ソース線ＣＥＬＳＲＣが電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。また、メモリセルＭＣが形成されたウエルＣＰＷＥＬＬの電圧を電圧ＶＳＳ（０Ｖ）よりも高い電圧で充電する場合もある。この場合、概ねビット線ＢＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びワード線ＷＬ２〜ＷＬ６６の電圧もその分だけ高くなる。
＜書き込み期間中のシーケンス＞
ここでは、本実施形態に係る半導体記憶装置の書き込み期間中の動作シーケンスについて説明する。
ここで、書き込み期間とは、特定のブロックの特定のページに対してデータの書き込みを行う書き込み動作と、この書き込み動作のための周辺回路の準備や後処理とを含む期間をいう。この期間は、典型的には、書き込みビジー信号がアクティブの期間と考えられるが、必ずしもこの期間と一致しなくても良い。
図１７は、書き込み期間中の動作シーケンスを示す図である。図中斜線で示されたステップＳ２０１、Ｓ２０４及びＳ２０６は、従来の書き込み期間中の動作シーケンスに相当するものである。但し、これらステップＳ２０１、Ｓ２０４及びＳ２０６における動作は、従来の場合と必ずしも一致するものではない。
始めに、ステップＳ２０１では、コントローラ１１を介して外部から書き込みするプレーン、ブロック及びページのアドレスとコマンドが入力される。このプレーン、ブロック及びページのアドレスは、Ｉ／Ｏバッファ９を介してロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂに送信される。また、コマンドは、ロジック制御回路６を介してシーケンス制御回路７に送信される。
続いて、ステップＳ２０２において、書き込み対象となるブロック（以下、「書き込みブロック」と呼ぶ）が記憶する特定データをページバッファ３に読み出す。
続いて、ステップＳ２０３において、ページバッファ３に保持された特定データをシーケンス制御回路７などの周辺回路のレジスタにセットする。
続いて、ステップＳ２０４において、周辺回路のレジスタにセットされた特定データを用いて回路動作パラメータを調整した上で、この調整後の回路動作パラメータに応じて周辺回路を動作させ書き込みブロックのページにデータを書き込む（書き込み動作）。
最後に、ステップＳ２０７において、周辺回路のレジスタに保持されている特定データを所定のデフォルト値にリセットし、書き込み期間を終了させる（ステップＳ２０８）。
以上のように、本実施形態では、ブロック毎に用意された特定データを用いて回路動作パラメータが調整されるため、ブロック毎に適切な書き込み動作を実現することができる。
＜本実施形態のまとめ＞
以上、本実施形態によれば、動作回路パラメータとは別に、ブロック毎の特定データを用いて消去動作或いは書き込み動作がなされるため、微細化が進んだ場合であっても信頼性ないしパフォーマンスの悪化が抑制された半導体記憶装置を提供することができる。また、特定データをメモリセルに記憶させるため、記憶可能な特定データを増やすことが容易であるばかりでなく、メモリセルが不揮発性の場合には、不慮の電源遮断に対する特定データ消滅のリスクを低減することができる。
［第２の実施形態］
第２の実施形態に係る半導体記憶装置の特定データの書き込み及び読み出し方法を説明する。
特定データは、ブロックにおけるデータの書き込み動作、消去動作時の周辺回路の動作を適切にするものであり非常に高い信頼性が要求される。
したがって、セル間干渉による特定メモリセルの閾値変動を抑制するため、１ビット／セルで特定データを記憶することが望ましい。
また、第２の実施形態では、より信頼性を向上させるため、図１８に示すように、特定データを取り扱う。
図１８に示す場合、１ビットの特定データＡ、Ｂ、・・・をそれぞれＮ個（例えば、８個（１バイト））の特定メモリセルに書き込んでおく。そして、Ｎ個の特定メモリセルから特定データを読み出した後、カラムデコーダ２ｂで多数決を取り、特定データＡ、Ｂ、・・・を確定させる。
以上、第２の実施形態によれば、第１の実施形態と同様の効果を有するばかりでなく、複数の特定メモリセルによって特定データを記憶しておくので、セル間干渉等によって一部の特定メモリセルの閾値が変動してしまった場合であっても、正常な特定データを読み出すことが可能である。
［第３の実施形態］
第３の実施形態は、セル間干渉による特定メモリセルの閾値変動を抑制する半導体記憶装置である。
本実施形態では、図１９に示すように、特定ワード線ＷＬに接続されたメモリセルのうち偶数番目のビット線ＢＬｅ及び偶数番目のビット線ＢＬｏの一方のビット線（図１９に示す場合、ビット線ＢＬｅ）で選択されるメモリセルを特定メモリセルとして用い、他方のビット線（図１９に示す場合、ビット線ＢＬｏ）で選択されるメモリセルは例えば消去状態（Ｅｒ）のダミーセルとして用いる。
１ビットの特定データＡ、Ｂ、・・・を、第１の実施形態と同様、それぞれＮ個（例えば、８個（１バイト））の特定メモリセルに書き込む場合、１ビットの特定データの記憶には、特定メモリセルとダミーセルとを合わせて合計２Ｎ個のメモリセルを要する。
特定データの読み出しについては、第２の実施形態と同様であるため説明を省略する。
以上、第３の実施形態によれば、第１及び第２の実施形態と同様の効果を有するばかりでなく、特定メモリセル間のダミーセルが配置されているため、第２の実施形態に比べて、セル間干渉の影響が少なく信頼性の高い特定データの記憶が可能になる。
［第４の実施形態］
第４の実施形態も、第２の実施形態と同様、セル間干渉による特定メモリセルの閾値変動を抑制する半導体記憶装置である。本実施形態は、図２２に示すケース２４及びケース３４のように、複数の特定ワード線が隣接して配置されている場合に適用することができる。
本実施形態では、ワード線方向に特定メモリセル及びダミーセルを交互に配置し、且つ、ビット線方向に特定メモリセルが隣接しないように配置する。
図２０の場合、２本の特定ワード線ＷＬ及びＷＬ´が配置されており、このうち特定ワード線ＷＬについては、偶数番目のビット線ＢＬｅで選択されるメモリセルを特定メモリセルとして用い、奇数番目のビット線ＢＬｏで選択されるメモリセルを消去状態（Ｅｒ）のダミーセルとして用いている。他方、特定ワード線ＷＬ´については、奇数番目のビット線ＢＬｏで選択されるメモリセルを特定メモリセルとして用い、奇数番目のビット線ＢＬｅで選択されるメモリセルを消去状態（Ｅｒ）のダミーセルとして用いている。
特定データの読み出しについては、第２及び第３の実施形態と同様であるため説明を省略する。
なお、特定データＡ、Ｂ、・・・をそれぞれＮ個（例えば、８個（１バイト））の特定メモリセルに書き込む場合、第３の実施形態と同様、１ビットの特定データの記憶には、特定メモリセルとダミーセルとを合わせて合計２Ｎ個のメモリセルを要する。
以上、第４の実施形態によれば、第１及び第２の実施形態と同様の効果を得られるばかりでなく、ワード線方向及びビット線方向に隣接する特定メモリセル間のセル間干渉効果の増大を抑制しつつ、第３の実施形態よりも多くの特定データを扱うことができる。
［側壁転写プロセス］
ここでは、上記実施形態の説明でも触れた、本実施形態に係る半導体装置の製造にも用いることができる側壁転写プロセスについて補足する。
先ず、ライン幅Ｆ／２、スペース幅Ｆ／２のＬ／Ｓパターンの形成する場合の側壁転写プロセスについて図２１〜図２７を参照しながら説明する。ここで、Ｆはリソグラフィ技術の解像度による最小加工寸法を示している。
始めに、図２１に示すように、メモリセルや配線の材料からなる被加工膜１１０を形成した後、被加工膜１１０上にＳｉＯ２等からなる第１のマスク１２０及び第２のマスク１３０を順次積層する。更に、第２のマスク１３０の上面にスピンコート法などを用いてフォトレジスト１４０を塗布する。
続いて、図２２に示すように、フォトレジスト１４０にライン幅Ｆ、スペース幅ＦのＬ／Ｓパターンを露光する。
続いて、図２３に示すように、リソグラフィ技術を用いてフォトレジスト１４０のＬ／Ｓパターンを第２のマスク１３０に転写する。これによって、第２のマスク１３０にライン幅Ｆ、スペース幅ＦのＬ／Ｓパターンが形成される。
続いて、図２４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によるスリミング技術を用いて第２のマスク１３０のラインの両側面をＦ／４ずつ除去する。これによって、第２のマスク１３０にライン幅Ｆ／２、スペース幅（３／２）ＦのＬ／Ｓパターンが形成される。
続いて、図２５に示すように、第２のマスク１３０のラインを芯材１３１として、その両側面にＳｉＯ２等からなる幅Ｆ／２の側壁１５１を形成する。
続いて、図２６に示すように、例えばＤＨＦ（希フッ酸）を用いたウェットエッチングによって芯材１３１を除去する。これによって、ライン幅Ｆ／２、スペース幅Ｆ／２ののＬ／Ｓパターン１５０が形成される。
続いて、図２７に示すように、ＲＩＥ法などの異方性エッチングを用いて第１のマスク１２０に、ライン幅Ｆ／２、スペース幅Ｆ／２のＬ／Ｓパターンを形成する。
その後、この第２のマスク１２０のＬ／Ｓパターンを用いたエッチングを施すことで、被加工膜１１０を最小加工寸法Ｆ／２で加工することができる。
次に、ライン幅Ｆ／４、スペース幅Ｆ／４のＬ／Ｓパターンの形成する場合の側壁転写プロセスについて図２８〜図３８を参照しながら説明する。
始めに、図２８に示すように、メモリセルや配線の材料からなる被加工膜２１０を形成した後、被加工膜２１０上にＳｉＯ２等からなる第１のマスク２２０、第２のマスク２３０及び第３のマスク２４０を順次積層する。更に、第３のマスク２４０の上面にスピンコート法などを用いてフォトレジスト２５０を塗布する。
続いて、図２９に示すように、フォトレジスト２５０にライン幅Ｆ、スペース幅ＦのＬ／Ｓパターンを露光する。
続いて、図３０に示すように、リソグラフィ技術を用いてフォトレジスト２５０のＬ／Ｓパターンを第３のマスク２４０に転写する。これによって、第３のマスク２４０にライン幅Ｆ、スペース幅ＦのＬ／Ｓパターンが形成される。
続いて、図３１に示すように、ＲＩＥ法によるスリミング技術を用いて第３のマスク２４０のラインの両側面をＦ／４ずつ除去する。これによって、第３のマスク２４０にライン幅Ｆ／２、スペース幅（３／２）ＦのＬ／Ｓパターンが形成される。
続いて、図３２に示すように、第３のマスク２４０のラインを芯材２４１として、その両側面にＳｉＯ２等からなる幅Ｆ／２の側壁２６１を形成する。
続いて、図３３に示すように、例えばＤＨＦを用いたウェットエッチングによって芯材２４１を除去する。これによって、ライン幅Ｆ／２、スペース幅Ｆ／２のＬ／Ｓパターン２６０が形成される。
続いて、図３４に示すように、ＲＩＥ法などの異方性エッチングを用いて第２のマスク２３０に、ライン幅Ｆ／２、スペース幅Ｆ／２のＬ／Ｓパターンを形成する。
続いて、図３５に示すように、ＲＩＥ法によるスリミング技術を用いて第２のマスク２３０のラインの両側面をＦ／８ずつ除去する。これよって、第２のマスク２３０にライン幅Ｆ／４、スペース幅（３／４）ＦのＬ／Ｓパターンが形成される。
続いて、図３６に示すように、第２のマスク２３０のラインを芯材２３１として、その両側面にＳｉＯ２等からなる幅Ｆ／４の側壁２７１を形成する。
続いて、図３７に示すように、例えばＤＨＦを用いたウェットエッチングによって芯材２３１を除去する。これによって、ライン幅Ｆ／４、スペース幅Ｆ／４のＬ／Ｓパターン２７０が形成される。
続いて、図３８に示すように、ＲＩＥ法などの異方性エッチングを用いて第１のマスク２２０に、ライン幅Ｆ／４、スペース幅Ｆ／４のＬ／Ｓパターンを形成する。
その後、この第１のマスク２２０のＬ／Ｓパターンを用いたエッチングを施すことで、被加工膜２１０を最小加工寸法Ｆ／４で加工することができる。
以上、図２１〜図２７、図２８〜図３８を用いて説明したように、側壁転写プロセスを繰り返し行うことで、最小加工寸法を１／２ずつに微細化していくことが可能となる。
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・メモリセルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４・・・ＮＡＮＤセルユニット、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・高電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ、１１・・・コントローラ、１１０、２１０・・・被加工膜、１２０、１３０、２２０、２３０、２４０・・・マスク、１３１、２３１、２４１・・・芯材、１４０、２５０・・・フォトレジスト、１５０、２６０、２７０・・・ラインアンドスペースパターン、１５１、２６１、２７１・・・側壁。

Claims (6)

  1. 複数のワード線及び複数のビット線、並びに、前記ワード線及びビット線によって選択される複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイのメモリセルを消去する消去回路と
    を備え、
    前記メモリセルアレイは、複数のブロックに分割され、
    前記各ブロックは、一部のワード線を特定ワード線として当該特定ワード線によりアクセスされるメモリセルの少なくとも一部又は全部が特定メモリセルに設定され、この特定メモリセルにユーザデータ以外の特定データを記憶し、
    前記消去回路は、所定の前記ブロックに属するメモリセルの消去動作時に、当該ブロックに属する特定メモリセルに記憶された特定データを参照する
    ことを特徴とする半導体記憶装置。
  2. 前記特定データは、所定の前記ブロックに属するメモリセルの消去動作を含む消去期間における前記消去動作の後に、当該所定のブロックに属する特定メモリセルに書き込まれる
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記特定データは、前記メモリセルの消去動作を含む消去期間における前記消去動作の前に、前記特定メモリセルから読み出される
    ことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記メモリセルアレイは、前記ユーザデータを記憶するメモリセルを選択するワード線の他に前記ユーザデータの記憶には用いないダミーワード線を有する
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記特定ワード線は、前記ダミーワード線を兼ねる
    ことを特徴とする請求項４記載の半導体記憶装置。
  6. 前記特定メモリセルの一部は、前記特定データのみ記憶し、
    所定の前記特定ワード線で選択される複数のメモリセルのうちの当該特定ワード線で選択される特定メモリセルに隣接するメモリセルは、データの記憶に用いないダミーセルであり、
    前記メモリセルアレイは、隣接する２本の前記特定ワード線を有し、これら前記２本の特定ワード線のうち、一方の前記特定ワード線で選択される特定メモリセルと、他方の前記特定ワード線で選択される特定メモリセルとは隣接しておらず、
    前記メモリセルアレイは、同一の前記特定データを複数の前記特定メモリセルに書き込み、
    前記消去回路は、前記特定データの参照の際、前記同一の特定データを書き込んだ複数の特定メモリセルが記憶するデータの多数決を取る
    ことを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。
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