KR101882681B1 - 메모리 장치 및 그 구동 방법 - Google Patents

메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR101882681B1
KR101882681B1 KR1020110110684A KR20110110684A KR101882681B1 KR 101882681 B1 KR101882681 B1 KR 101882681B1 KR 1020110110684 A KR1020110110684 A KR 1020110110684A KR 20110110684 A KR20110110684 A KR 20110110684A KR 101882681 B1 KR101882681 B1 KR 101882681B1
Authority
KR
South Korea
Prior art keywords
parity
normal data
subset
refresh
memory device
Prior art date
Application number
KR1020110110684A
Other languages
English (en)
Other versions
KR20130046230A (ko
Inventor
정부일
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110110684A priority Critical patent/KR101882681B1/ko
Priority to US13/597,416 priority patent/US8874996B2/en
Publication of KR20130046230A publication Critical patent/KR20130046230A/ko
Application granted granted Critical
Publication of KR101882681B1 publication Critical patent/KR101882681B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4062—Parity or ECC in refresh operations

Abstract

메모리 장치 및 그 구동 방법이 제공된다. 상기 메모리 장치는 제1 및 제2 노말 데이터를 각각 저장하는 제1 및 제2 서브셋을 포함하는 노말 저장 영역; 상기 제1 및 제2 노말 데이터에 각각 대응되는 제1 및 제2 패러티를 저장하는 패러티 저장 영역; 상기 제1 및 제2 노말 데이터, 상기 제1 및 제2 패러티를 제공받고, 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부를 검출하는 에러 검출기; 및 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부에 따라, 상기 제1 서브셋의 리프레시 동작과 상기 제2 서브셋의 리프레시 동작을 다르게 설정하는 리프레시 컨트롤러를 포함한다.

Description

메모리 장치 및 그 구동 방법{Memory device and driving method thereof}
본 발명은 메모리 장치 및 그 구동 방법에 관한 것이다.
동적 메모리 장치의 메모리 셀은 스위치 역할을 하는 트랜지스터와 데이터를 저장하는 커패시터로 구성된다. 그런데, MOS 트랜지스터의 PN접합 등에서 누설 전류가 발생하여, 커패시터에 저장된 초기의 데이터가 소멸될 수 있다. 따라서, 동적 메모리 장치는 데이터가 소멸되기 전에 메모리 셀 내에 데이터를 재충전하는 리프레쉬(refresh) 동작이 요구된다.
이러한 리프레쉬 동작에는 오토 리프레쉬(auto refresh)와 셀프 리프레쉬(self refresh) 등이 있다. 오토 리프레쉬는 외부의 리프레쉬 지시 신호를 받아 리프레쉬를 수행하는 것을 의미하며, 셀프 리프레쉬(self refresh)는 리프레쉬 지시 신호에 응답하여 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬를 수행하는 것을 의미한다.
그런데, 리프레쉬는 정해진 주기에 따라 반복하게 되는데, 이와 같은 재충전 주기를 리프레쉬 주기(tREF)라 한다. 리프레쉬 주기는 데이터 리텐션 시간(data retention time)에 의해 결정되는데, 데이터 리텐션 시간은 PVT(Process, Voltage, Temperature) 변화에 따라 변하게 된다. 또한, 데이터 리텐션 시간은, 패키징 과정이나 세트 조립시에 가해지는 열이나 기타 환경 요인에 의해서 변할 수 있다(VRT, Variable Retention Time). 이 경우, 리프레시 특성이 변경되는 정도를 예측하기 어렵다. 즉, 패키징 과정이나 세트 조립시에 리프레시 특성이 나빠질 수 있기 때문에, 테스트 단계에서 확보해야 하는 리프레시 주기의 마진(margin)은 상당히 커야 한다.
따라서, 패키징 후, 세트 조립된 후를 포함하는 모든 생산 단계에서 리프레시 특성이 열화되는 메모리 셀을 구제할 수 있는 수단이 필요하다.
본 발명이 해결하려는 과제는 리프레시 특성이 향상된 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 리프레시 특성이 향상된 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 메모리 장치의 일 태양은 제1 및 제2 노말 데이터를 각각 저장하는 제1 및 제2 서브셋을 포함하는 노말 저장 영역; 상기 제1 및 제2 노말 데이터에 각각 대응되는 제1 및 제2 패러티를 저장하는 패러티 저장 영역; 상기 제1 및 제2 노말 데이터, 상기 제1 및 제2 패러티를 제공받고, 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부를 검출하는 에러 검출기; 및 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부에 따라, 상기 제1 서브셋의 리프레시 동작과 상기 제2 서브셋의 리프레시 동작을 다르게 설정하는 리프레시 컨트롤러를 포함한다.
상기 과제를 해결하기 위한 본 발명의 메모리 장치의 다른 태양은 서브셋과 리던던시 서브셋을 포함하고, 상기 서브셋에 노말 데이터를 저장시키는 노말 저장 영역; 상기 노말 데이터에 대응되는 패러티를 저장하는 패러티 저장 영역; 상기 노말 데이터와 상기 패러티를 제공받아, 상기 노말 데이터 또는 패러티의 에러 여부를 검출하는 에러 검출기; 및 상기 노말 데이터 또는 패러티의 에러 여부에 따라, 상기 서브셋을 리던던시 서브셋으로 리페어하는 것을 포함하는 리페어 컨트롤러를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 메모리 장치의 구동 방법의 일 태양은 각각 제1 및 제2 노말 데이터를 각각 저장하는 제1 및 제2 서브셋을 포함하는 노말 저장 영역과, 상기 제1 및 제2 노말 데이터에 각각 대응되는 제1 및 제2 패러티를 저장하는 패러티 저장 영역을 포함하는 메모리 장치를 제공하고, 상기 제1 및 제2 노말 데이터, 상기 제1 및 제2 패러티를 제공받고, 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부를 검출하고, 상기 제1 및 제2 노말 데이터 또는 패러티의 에러 여부에 따라, 상기 제1 서브셋의 리프레시 동작과 상기 제2 서브셋의 리프레시 동작을 다르게 설정하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 제3 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 5는 본 발명의 제4 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 6은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함한 애플리케이션 시스템을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 도 2는 본 발명의 제1 실시예에 따른 메모리 장치의 구동 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 메모리 장치(1)는 입력 버퍼(10), 커맨드 및 어드레스 디코더(20), 패러티 인코더(30), 노말 저장 영역(51), 패러티 저장 영역(52), 에러 검출기(70), 리프레시 컨트롤러(80), 출력 버퍼(90) 등을 포함한다.
입력 버퍼(10)는 노말 데이터(TDATA)를 제공받아 일시 저장하고, 노말 데이터(TDATA)를 패러티 인코더(30) 및 제1 드라이브(41)에 전달한다.
커맨드 및 어드레스 디코더(20)는, 커맨드(CMD)를 디코딩하여 리프레시 동작으로의 진입을 감지한다. 또한, 어드레스(ADDR)를 디코딩하여 리프레시 동작의 대상이 되는 서브셋(subset)을 지정한다. 여기서, 서브셋은 노말 저장 영역(51) 내에서 어드레스(ADDR)에 대응되는 영역을 의미한다. 예를 들어, 서브셋은 단수의 메모리 셀일 수도 있고, 다수의 메모리 셀의 로우(row), 컬럼(column), 2차원 형태(예를 들어, 매트릭스(matrix)) 또는 3차원 형태(예를 들어, 블록(block))일 수도 있다. 또한, 어드레스(ADDR)는 리프레시 컨트롤러(80)에도 전달된다.
패러티 인코더(30)는 노말 데이터(TDATA)를 입력받아, 패러티(EDP)를 생성한다. 여기서, 패러티(EDP)는 특정한 형태의 코드로 한정되는 것은 아니다. 예를 들어, 패러티(EDP)는 심플 이븐 또는 오드 패러티 코드(simple even or odd parity code), 해밍 코드(hamming code), 터보 코드(turbo code), 순회 코드(cyclic code), 저밀도 패러티 체크 코드(low-density parity-check code), 리드-뮐러 코드(Reed-Muller code), 리드-솔로몬 에러 수정 코드(Reed-Solomon error correction code) 등 어떤 형태의 코딩 방식을 이용하여 생성된 것이라도 무관하나, 에러의 검출만을 위해서라면 심플 패러티 코드를 사용하는 것이 오버헤드 측면에서 유리하다.
본 발명의 제1 실시예에 따른 메모리 장치(1)에서, 패러티(EDP)는 검출 전용 코드이다. 표 1은 검출 전용 심플 패리티 코드와 해밍 코드(hamming code)로 패러티를 생성한 경우의 오버헤드를 비교한 것을 나타낸다. 표 1을 참조하면, 검출 전용 코드로 사용된 심플 패러티는, 오버헤드(overhead)를 최소화하는 것을 알 수 있다. 예를 들어, 해밍 코드의 경우 8비트의 노말 데이터의 싱글 비트 에러 정정(single bit error correction)을 위해서, 4비트의 패러티가 필요하다. 오버헤드(overhead)를 계산하면, 4/8*100 = 50.00% 이다. 반면, 8비트의 노말 데이터의 싱글 비트 에러 검출(single bit error detection)을 위해서는, 1비트의 패러티가 필요하다. 오버헤드를 계산하면, 1/8*100 = 12.50% 이다.
테스트 데이터의
비트수		 패러티의 비트수
(검출 전용)		 오버헤드
(%)		 패러티의 비트수
(검출 및 정정용)		 오버헤드
(%)
8 1 12.50 4 50.00
16 1 6.25 5 31.25
32 1 3.12 6 18.75
64 1 1.56 7 10.93
128 1 0.78 8 6.25
또한, 본 발명의 제1 실시예에 따른 메모리 장치(1)는 마스킹 동작(masking operation)을 채용하는 경우에 오버헤드를 최소화 할 수 있다. 마스킹 동작은 일정한 범위의 데이터 처리를 제한하는 것을 의미한다. 즉, 마스킹 동작을 제어하는 신호가 인에이블되면, 라이트 명령이 인에이블되더라도 해당하는 데이터는 라이트되지 않는다. 이와 같은 마스킹 동작이 채택된 경우에는, 하나로 묶어서 인코딩 또는 디코딩할 수 있는 노말 데이터(TDATA)의 비트수는 마스킹 동작 단위의 비트수보다 클 수 없다. 왜냐하면, 하나로 묶어서 인코딩 또는 디코딩하는 노말 데이터(TDATA)의 비트수가 마스킹 동작 단위의 비트수보다 크면, 마스킹 되는 비트들은 인코더가 알 수 없으므로 인코딩 동작이 불가능하기 때문이다. 즉, 마스킹 동작 단위가 8비트(즉, 1바이트)라면, 최대 8비트의 노말 데이터(TDATA)마다 패러티를 생성할 수 있다. 예를 들어, 64비트 프리페치(pre-fetch)이면서, 8비트 단위 마스킹을 채택한 메모리 장치(1)의 경우, 검출 전용 코드의 패러티는 8비트가 된다. 여기서, 오버헤드를 계산하면, 8/64*100 = 12.50% 이다. 반면, 검출 및 정정용 코드의 패러티는 8비트당 4비트씩 도합 32비트가 되어 오버헤드는 32/64*100=50% 이다.
또한, 본 발명의 제1 실시예에 따른 메모리 장치(1)는 마스킹 동작을 채용하지 않는다면, 노말 데이터(TDATA)의 비트수는 프리페치의 비트수와 동일할 수 있다. 예를 들어, 64비트 프리페치의 메모리 장치(1)의 경우, 패러티는 1비트가 된다. 이 경우, 오버헤드는 1/64*100=1.56% 이다. 128비트 프리페치의 메모리 장치(1)의 경우, 패러티는 1비트가 된다. 이 경우, 오버헤드는 1/128*100=0.78% 이다.
한편, 제1 드라이브(41)는 어드레스(ADDR)에 대응되는 노말 저장 영역(51)에 노말 데이터(TDATA)를 라이트한다. 또한, 제2 드라이브(42)는 어드레스(ADDR)에 대응되는 패러티 저장 영역(52)에 패러티(EDP)를 라이트한다.
여기서, 노말 저장 영역(51)과 패러티 저장 영역(52) 각각은 2차원 형태(예를 들어, 매트릭스 형태)일 수도 있고, 3차원 형태(예를 들어, 블록 형태)일 수도 있다. 또한, 노말 저장 영역(51)과 패러티 저장 영역(52) 각각은, 리프레시가 필요한 다수의 동적 메모리 셀을 포함할 수 있다.
제1 센스 앰프(61)는 노말 저장 영역(51)으로부터 노말 데이터(TDATA)를 리드한다. 제2 센스 앰프(62)는 패러티 저장 영역(52)으로부터 저장된 패러티(EDP)를 리드한다.
에러 검출기(70)는 리드한 테스트 데이터(TDATA)와 패러티(EDP)를 제공받고, 이들을 이용하여 노말 데이터(TDATA) 또는 패러티의 에러 여부를 검출한다.
리프레시 컨트롤러(80)는 노말 데이터(TDATA) 또는 패러티의 에러 여부에 따라서, 리프레시 동작 설정을 조정한다. 구체적으로, 노말 데이터(TDATA) 또는 패러티에 에러가 발생한 경우에는, 에러가 발생한 노말 데이터(TDATA) 또는 패러티를 저장한 서브셋의 어드레스(ADDR)와 이에 해당하는 리프레쉬 주기를 어드레스 저장부(82)에 저장한다. 어드레스 저장부(82)는 파워 오프(power off)가 되어도 어드레스와 이에 해당하는 리프레쉬 주기를 저장할 수 있도록 전기 퓨즈(electrical fuse) 또는 비휘발성 메모리를 사용할 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 리프레시 컨트롤러(80)는 저장된 어드레스(ADDR)에 대응되는 서브셋의 리프레시 주기를 짧게 할 수 있다.
여기서 도 2를 참조하여 예를 들어 설명한다. 노말 저장 영역(51)은 제1 서브셋(SUBSET1), 제2 서브셋(SUBSET2)을 포함하고, 제1 서브셋(SUBSET1)은 제1 노말 데이터(TDATA1)를 저장하고, 제2 서브셋(SUBSET2)은 제2 노말 데이터(TDATA2)를 저장한다. 패러티 저장 영역(52)은 제1 노말 데이터(TDATA)에 대응되는 패러티(EDP1), 제2 노말 데이터(TDATA)에 대응되는 패러티(EDP2)를 저장한다.
제1 노말 데이터(TDATA1)는 에러(즉, 로우 리텐션(low retention) 상태임)이고, 제2 노말 데이터(TDATA2)는 노말 리텐션(normal retention) 상태라고 가정하자. 리프레시 컨트롤러(80)는 제1 서브셋(SUBSET1)의 리프레시 주기를 변경한다. 즉, 제1 서브셋(SUBSET1)의 리프레시 주기(도 2의 tREF1)를 제2 서브셋(SUBSET2)의 리프레시 주기(도 2의 tREF2)보다 짧게 한다.
이와 같이 하면 다음과 같은 효과가 있다.
본 발명의 제1 실시예에 따른 메모리 장치(1)가 가진 고유의 리드, 라이트 기능을 이용하여 테스트를 수행한다. 따라서, 시스템상에서 테스트를 위해 추가적으로 구비해야 하는 부담이 없다.
또한, 본 발명의 제1 실시예에 따른 메모리 장치(1)는 고유의 리드, 라이트 기능을 이용하여 테스트/리페어하기 때문에, 칩(chip) 생산시뿐만 아니라, 패키징 후(post package repair), 세트 조립된 후(post set assembly repair)에도 이러한 테스트/리페어 방법을 적용할 수 있다. 뿐만 아니라, 사용자(end user)도 이러한 테스트/리페어 방법을 사용할 수 있다. 따라서, 예측 불가능한 VRT(Variable Retention Time)에 대비해서, 리프레시 특성 열화로부터 메모리 셀을 구제할 수 있다.
또한, 전술한 것과 같이, 본 발명의 제1 실시예에 따른 메모리 장치(1)에서 검출 전용의 패러티(EDP)를 사용하기 때문에, 검출 및 정정에 사용되는 패러티를 사용하는 것에 비해서 오버헤드가 매우 작다.
도 3은 본 발명의 제2 실시예에 따른 메모리 장치의 구동 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 내용과 다른 내용 위주로 설명하도록 한다.
도 3을 참조하면, 노말 저장 영역(51)은 제3 서브셋(SUBSET3) 내지 제6 서브셋(SUBSET6)을 포함하고, 제3 서브셋(SUBSET3) 내지 제6 서브셋(SUBSET6)은 각각 제3 노말 데이터(TDATA3) 내지 제6 노말 데이터(TDATA6)를 저장한다.
패러티 저장 영역(52)은 제3 노말 데이터(TDATA3) 내지 제6 노말 데이터(TDATA6)에 각각 대응되는 패러티(EDP3~EDP6)를 저장한다.
제3 노말 데이터(TDATA3) 및 패러티는 노말 리텐션 상태이고, 제4 노말 데이터(TDATA4) 및 패러티는 로우 리텐션 상태이고, 제5 및 제6 노말 데이터(TDATA5, TDATA6) 및 패러티는 하이 리텐션 상태라고 가정하자. 이러한 경우, 제4 노말 데이터(TDATA4) 및 패러티에 대응되는 제4 서브셋(SUBSET4)의 어드레스와 리프레쉬 주기가 어드레스 저장부(82)에 저장된다.
여기서, 리프레시 컨트롤러(80)는 하이 리텐션 상태의 다른 서브셋(SUBSET5, SUBSET6)의 리프레시 기회를 빌려와서, 저장된 어드레스에 대응되는 서브셋(SUBSET4)의 리프레시 동작을 수행할 수 있다.
이와 같이 하면, 제4 서브셋(SUBSET4)의 리프레시 주기(tREF4)는 제3 서브셋(SUBSET3)의 리프레시 주기(tREF3)보다 짧고, 제3 서브셋(SUBSET3)의 리프레시 주기(tREF3)는 제5 및 제6 서브셋(SUBSET5, SUBSET6)의 리프레시 주기(tREF5, tREF6)보다 짧다. 예를 들어, 제4 서브셋(SUBSET4)의 리프레시 주기(tREF4)는 제3 서브셋(SUBSET3)의 리프레시 주기(tREF3)의 1/2이고, 제3 서브셋(SUBSET3)의 리프레시 주기(tREF3)는 제5 및 제6 서브셋(SUBSET5, SUBSET6)의 리프레시 주기(tREF5, tREF6)의 1/2일 수 있으나, 이에 한정되는 것은 아니다.
도 4는 본 발명의 제3 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 내용과 다른 내용 위주로 설명하도록 한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 메모리 장치(3)에서, 패러티(EDP)는 선택적으로 에러 검출 전용으로 사용될 수도 있고, 에러 검출 및 정정에 사용될 수도 있다.
전술한 것과 같이, 본 발명의 제3 실시예에 따른 메모리 장치(3)가 마스킹 동작을 사용할 경우, 8비트의 노말 데이터(TDATA) 당 1비트의 검출 전용 패러티(EDP)가 생성될 수 있다(표 1 참조). 따라서, 마스킹 동작이 사용될 때, 64(=8×8)비트의 노말 데이터(TDATA) 당 8(=1×8)비트의 검출 전용 패러티(EDP)가 필요하다. 이 때, 오버헤드는 12.50%이다. 반면, 마스킹 동작을 사용하지 않는다면, 64비트의 노말 데이터(TDATA) 당 7비트의 검출 및 정정 패러티(EDP)가 필요하다. 이 때, 오버헤드는 10.93%이다(표 1 참조). 즉, 12.50%와 10.93%를 비교하면, 마스킹 동작이 사용되지 않을 때, 검출 및 정정에 사용되는 패러티(EDP)는 오버헤드가 크지 않음을 알 수 있다.
다른 예로, 마스킹 동작이 사용될 때, 128(=8×16)비트의 노말 데이터(TDATA) 당 16(=1×16)비트의 검출 전용 패러티(EDP)가 필요하다. 이 때, 오버헤드는 12.50%이다. 반면, 마스킹 동작을 사용하지 않는다면, 128비트의 노말 데이터(TDATA) 당 8비트의 검출 및 정정 패러티(EDP)가 필요하다. 이 때, 오버헤드는 6.25%이다(표 1 참조). 즉, 12.50%와 6.23%를 비교하면, 마스킹 동작이 사용되지 않을 때, 검출 및 정정에 사용되는 패러티(EDP)는 오버헤드가 크지 않음을 알 수 있다.
즉, 본 발명의 제3 실시예에 따른 메모리 장치(3)에서, 검출 및 정정에 사용되는 패러티(EDP)의 오버헤드가 크지 않는 경우, 선택적으로 검출 및 정정에 사용되는 패러티(EDP)를 이용한다. 이 경우, 에러 정정기(72)가 리드된 노말 데이터(TDATA)와 검출 및 정정에 사용되는 패러티(EDP)를 제공받아, 노말 데이터(TDATA)를 정정하여 출력한다. 출력 버퍼(90)가 정정된 노말 데이터(TDATA)를 외부로 출력한다.
정리하면, 본 발명의 제3 실시예에 따른 메모리 장치(3)가 마스킹 동작을 사용할 경우, 각 서브셋은 n(단, n은 자연수)비트이고, 각 패러티(EDP)는 k(단, k는 자연수) 비트일 수 있다. 이 경우, 각 패러티(EDP)는 검출 전용 코드이다.
반면, 메모리 장치(3)가 마스킹 동작을 사용하지 않을 경우, 각 서브셋은 n×q(단, q는 2이상의 자연수)비트이고, 각 패러티(EDP)는 k비트보다 크고 k×q 비트보다 같거나 작을 수 있다. 이 경우, 각 패러티(EDP)는 검출 및 정정에 이용되는 코드이다. 여기서, n×q 비트는, 프리페치(pre-fetch)의 비트수일 수 있다.
도 5는 본 발명의 제4 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 내용과 다른 내용 위주로 설명하도록 한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 메모리 장치(4)은, 리페어 컨트롤러(84)를 포함하여, 노말 데이터(TDATA) 또는 패러티의 에러 여부에 따라 서브셋을 리던던시 서브셋으로 리페어한다.
구체적으로, 노말 저장 영역(51)은 리던던시 영역(58)을 포함한다. 리던던시 영역(58)은 리던던시 서브셋을 포함한다. 패러티 저장 영역(52)은 노말 데이터(TDATA)에 대응되는 패러티(EDP)를 저장한다. 에러 검출기(70)는 테스트 데이터(TDATA)와 패러티(EDP)를 제공받아, 테스트 데이터(TDATA) 또는 패러티의 에러 여부를 검출한다. 리페어 컨트롤러(84)는 노말 데이터(TDATA) 또는 패러티의 에러 여부에 따라, 서브셋을 리던던시 서브셋으로 리페어하게 된다. 또한, 리페어 컨트롤러(84)는 어드레스 저장부(82)를 포함하고, 어드레스 저장부(82)는 노말 데이터(TDATA) 또는 패러티가 에러일 때, 노말 데이터(TDATA) 및 패러티를 저장하는 서브셋의 어드레스(ADDR) 및 리프레쉬 주기를 저장한다.
전술한 것 같이, 패러티(EDP)는 검출 전용 코드일 수 있다. 본 발명의 제4 실시예에 따른 메모리 장치(4)는 마스킹 동작을 채용한 경우, 각 노말 데이터(TDATA)의 비트수는 마스킹 동작 단위의 비트수와 동일할 수 있다. 반면, 본 발명의 제4 실시예에 따른 메모리 장치(4)는 마스킹 동작을 채용하지 않은 경우, 각 노말 데이터(TDATA)의 비트수는 프리페치(pre-fetch)의 비트수와 동일할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함한 애플리케이션 시스템을 설명하기 위한 도면이다. 여기서, 애플리케이션 시스템은 컴퓨팅 시스템, 모바일 기기 등 다양한 시스템으로 구현될 수 있다.
도 6을 참조하면, 애플리케이션 시스템(700)은 버스(710)에 전기적으로 연결된 마이크로프로세서(720), 사용자 인터페이스(730), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(750) 및 메모리 장치(760)를 포함한다. 여기서, 메모리 장치(760)는 도 1 내지 도 5에서 설명된 것과 동일한 메모리 장치로 구현될 것이다. 메모리 장치(760)는 마이크로 프로세서(720)에 의하여 처리되거나 처리될 데이터를 저장한다. 애플리케이션 시스템(700)이 모바일 기기일 경우, 애플리케이션 시스템(700)의 동작 전압을 공급하기 위한 배터리(740)가 추가적으로 제공될 수 있다.
비록 도면에는 도시되지는 않았지만, 애플리케이션 시스템(700)은 응용 칩셋(application chip set), 카메라 이미지 프로세서(CIS), 낸드 플래시 메모리 장치 등을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 입력 버퍼 20: 커맨드 및 어드레스 디코더
30: 패러티 인코더 51: 노말 저장 영역
52: 패러티 저장 영역 70: 에러 검출기
80: 리프레시 컨트롤러 82: 어드레스 저장부
90: 출력 버퍼

Claims (10)

  1. 제1 및 제2 노말 데이터를 각각 저장하는 제1 및 제2 서브셋을 포함하는 노말 저장 영역;
    상기 제1 및 제2 노말 데이터에 각각 대응되는 제1 및 제2 패러티를 저장하는 패러티 저장 영역;
    상기 제1 및 제2 노말 데이터, 상기 제1 및 제2 패러티를 제공받고, 상기 제1 및 제2 노말 데이터 또는 상기 제1 및 제2 패러티의 에러 여부를 검출하는 에러 검출기; 및
    상기 제1 및 제2 노말 데이터 또는 상기 제1 및 제2 패러티의 에러 여부에 따라, 상기 제1 서브셋의 리프레시 동작과 상기 제2 서브셋의 리프레시 동작을 다르게 설정하는 리프레시 컨트롤러를 포함하고,
    상기 리프레시 컨트롤러는 어드레스 저장부를 포함하고,
    상기 어드레스 저장부는, 상기 제1 노말 데이터 또는 상기 제1 패러티가 에러일 때, 상기 어드레스 저장부는 상기 제1 서브셋의 어드레스 및 리프레쉬 주기를 저장하고,
    상기 리프레시 컨트롤러는, 상기 제1 노말 데이터 또는 상기 제1 패러티가 에러이고 상기 제2 노말 데이터 또는 상기 제2 패러티는 하이 리텐션 상태일 때, 상기 제2 서브셋의 리프레시 기회를 빌려와서, 상기 제1 서브셋의 리프레시 동작을 수행하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 패러티 각각은 검출 전용 코드인 메모리 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 리프레시 컨트롤러는,
    상기 제1 노말 데이터 또는 상기 제1 패러티가 에러이고 상기 제2 노말 데이터 또는 상기 제2 패러티는 노말 리텐션 상태일 때, 상기 제1 서브셋의 리프레시 주기를 변경하는 메모리 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 메모리 장치는 마스킹 동작(masking operation)을 채용하고, 상기 각 노말 데이터의 비트수는 마스킹 동작 단위의 비트수와 동일한 메모리 장치.
  7. 제 6항에 있어서,
    상기 메모리 장치가 마스킹 동작을 사용할 경우, 각 서브셋은 n(단, n은 자연수)비트이고, 각 패러티는 k(단, k는 자연수) 비트이고,
    상기 메모리 장치가 마스킹 동작을 사용하지 않을 경우, 각 서브셋은 n×q(단, q는 2이상의 자연수)비트이고, 각 패러티는 k비트보다 크고 k×q 비트보다 같거나 작은 메모리 장치.
  8. 제 1항에 있어서,
    상기 메모리 장치는 패키징되거나 세트 조립된 메모리 장치.
  9. 삭제
  10. 삭제
KR1020110110684A 2011-10-27 2011-10-27 메모리 장치 및 그 구동 방법 KR101882681B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110110684A KR101882681B1 (ko) 2011-10-27 2011-10-27 메모리 장치 및 그 구동 방법
US13/597,416 US8874996B2 (en) 2011-10-27 2012-08-29 Memory device having reconfigurable refresh timing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110110684A KR101882681B1 (ko) 2011-10-27 2011-10-27 메모리 장치 및 그 구동 방법

Publications (2)

Publication Number Publication Date
KR20130046230A KR20130046230A (ko) 2013-05-07
KR101882681B1 true KR101882681B1 (ko) 2018-07-31

Family

ID=48173727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110110684A KR101882681B1 (ko) 2011-10-27 2011-10-27 메모리 장치 및 그 구동 방법

Country Status (2)

Country Link
US (1) US8874996B2 (ko)
KR (1) KR101882681B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097041A (zh) * 2014-05-05 2015-11-25 华邦电子股份有限公司 存储器装置及其诊断方法
US9703632B2 (en) * 2014-11-07 2017-07-11 Nxp B. V. Sleep mode operation for volatile memory circuits
KR20170023249A (ko) * 2015-08-19 2017-03-03 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US10482943B2 (en) 2017-06-28 2019-11-19 Qualcomm Incorporated Systems and methods for improved error correction in a refreshable memory
KR102350957B1 (ko) 2017-10-26 2022-01-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법
KR102623234B1 (ko) * 2018-08-14 2024-01-11 삼성전자주식회사 스토리지 장치 및 그것의 동작 방법
CN112202625B (zh) * 2019-07-08 2023-08-15 中国移动通信集团浙江有限公司 网元异常诊断方法、装置、计算设备及计算机存储介质
KR20210149445A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 모듈 및 메모리 모듈의 동작 방법
EP4198981A1 (en) * 2021-01-29 2023-06-21 Changxin Memory Technologies, Inc. Refresh circuit and memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050169083A1 (en) * 2004-01-30 2005-08-04 Elpida Memory, Inc. Semiconductor storage device and refresh control method therefor

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777608A (en) * 1989-03-10 1998-07-07 Board Of Regents, The University Of Texas System Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories
US5758148A (en) * 1989-03-10 1998-05-26 Board Of Regents, The University Of Texas System System and method for searching a data base using a content-searchable memory
US20010052062A1 (en) * 1994-03-01 2001-12-13 G. Jack Lipovski Parallel computer within dynamic random access memory
DE10057275C1 (de) * 2000-11-18 2002-06-06 Infineon Technologies Ag Schaltung und Verfahren zum Auffrischen von Speicherzellen in einem DRAM
US6700827B2 (en) * 2001-02-08 2004-03-02 Integrated Device Technology, Inc. Cam circuit with error correction
US7085971B2 (en) * 2001-10-25 2006-08-01 International Business Machines Corporation ECC based system and method for repairing failed memory elements
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
JP2005293785A (ja) 2004-04-05 2005-10-20 Elpida Memory Inc 半導体記憶装置及びそのセルフリフレッシュ制御方法
US7050318B1 (en) * 2004-10-01 2006-05-23 Netlogic Microsystems, Inc. Selective match line pre-charging in a CAM device using pre-compare operations
US20060112230A1 (en) * 2004-11-24 2006-05-25 Christian Sichert Integrated memory device and memory module
US20070011596A1 (en) * 2005-06-22 2007-01-11 Jungwon Suh Parity check circuit to improve quality of memory device
JP4413840B2 (ja) * 2005-09-20 2010-02-10 株式会社東芝 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
KR100714487B1 (ko) 2005-11-29 2007-05-07 삼성전자주식회사 동적 메모리 장치 및 그 리프레쉬 주기 결정 방법
KR100644223B1 (ko) * 2005-12-06 2006-11-10 삼성전자주식회사 리프레쉬 전류소모를 최소화하는 반도체 메모리 장치 및이에 대한 구동방법
US7945840B2 (en) * 2007-02-12 2011-05-17 Micron Technology, Inc. Memory array error correction apparatus, systems, and methods
US8042022B2 (en) * 2007-03-08 2011-10-18 Micron Technology, Inc. Method, system, and apparatus for distributed decoding during prolonged refresh
EP2169558B1 (en) 2007-07-18 2015-01-07 Fujitsu Limited Memory refresh device and memory refresh method
US7957216B2 (en) * 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size
KR101578789B1 (ko) 2008-12-08 2015-12-18 삼성전자 주식회사 동적 메모리 장치의 리프레쉬 주기 결정 방법 및 그 동작 메모리 장치
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8468319B1 (en) * 2010-01-19 2013-06-18 Infinidat Ltd. Concurrent access to a single disk track by combining reads and writes to a disk with a mask
US8381075B2 (en) * 2010-03-18 2013-02-19 Texas Instruments Incorporated Low-power redundancy for non-volatile memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050169083A1 (en) * 2004-01-30 2005-08-04 Elpida Memory, Inc. Semiconductor storage device and refresh control method therefor

Also Published As

Publication number Publication date
US20130111296A1 (en) 2013-05-02
US8874996B2 (en) 2014-10-28
KR20130046230A (ko) 2013-05-07

Similar Documents

Publication Publication Date Title
KR101882681B1 (ko) 메모리 장치 및 그 구동 방법
US11734106B2 (en) Memory repair method and apparatus based on error code tracking
KR101120346B1 (ko) 반도체 메모리 장치 및 그의 제어 방법
US8091010B2 (en) Error correction circuit and method for reducing miscorrection probability and semiconductor memory device including the circuit
US8788905B2 (en) Flash memory device error correction code controllers and related methods and memory systems
US11204826B2 (en) Memory error detection and correction
US10198314B2 (en) Memory device with in-system repair capability
CN110970081A (zh) 存储器器件、错误校正码系统和校正错误的方法
US11265022B2 (en) Memory system and operating method thereof
US7075851B2 (en) Semiconductor memory device inputting/outputting data and parity data in burst operation
JP2003059290A5 (ko)
US10901842B2 (en) Memory system and operating method thereof
US10915398B2 (en) Memory system and operating method thereof
TWI537971B (zh) Storage device and access method thereof
US8078947B2 (en) Data processing circuit and method
US9160371B2 (en) Memory controller, storage device and memory control method
JP2009087491A (ja) 半導体メモリ
CN116954982A (zh) 数据写入方法以及处理系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant