KR101120346B1 - 반도체 메모리 장치 및 그의 제어 방법 - Google Patents

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Abstract

반도체 메모리 장치는 복수의 데이터 항목들에서의 에러를 검출하기 위해 복수의 검출 코드들을 생성하도록 각각 구성된 복수의 검출 코드 생성기들, 복수의 제1 데이터 블록들에서의 에러들을 정정하기 위해 복수의 제1 정정 코드들을 생성하도록 각각 구성된 복수의 제1 정정 코드 생성기들 - 각각의 제1 데이터 블록들은 데이터 항목들 중 하나 및 대응하는 검출 코드를 포함함 -, 제1 데이터 블록들을 포함하는 제2 데이터 블록에서의 에러들을 정정하기 위해 제2 정정 코드를 생성하도록 구성된 제2 정정 코드 생성기들, 및 제2 데이터 블록, 제1 정정 코드들 및 제2 정정 코드를 비휘발적으로 저장하도록 구성된 반도체 메모리를 포함한다.
반도체 메모리 장치, 검출 코드 생성기, 에러 정정, 정정 코드 생성기

Description

반도체 메모리 장치 및 그의 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제어 방법에 관한 것이고, 예를 들어, 정보를 비휘발적으로 저장하고 에러 정정 회로를 갖는 메모리 장치 및 그 메모리 장치를 제어하는 방법에 관한 것이다.
일부 종류의 비휘발성 메모리 장치들에서, 데이터 저장을 제어하는 물리적 양의 상태는 시간의 경과에 따라 변한다. 경과 시간이 사전결정된 기간에 도달하면, 데이터가 손실될 수 있다. 그러한 독특한 특징을 갖는 각종 메모리 장치들이 존재한다. 그러한 메모리 장치들 중 하나는, 예를 들어, 메모리 셀들로서 소위 적층 게이트 구조로 불리는 구조를 갖는 트랜지스터들을 사용하는 비휘발성 반도체 메모리 장치이다.
적층 게이트 구조는 기판 상에 연속하여 적층되는 터널 절연막, 플로팅 게이트 전극, 전극간 절연막 및 제어 게이트 전극을 포함한다. 메모리 셀에 정보를 저장하기 위해, 터널 절연막을 통해 기판으로부터 플로팅 게이트 전극으로 전자들이 주입된다. 플로팅 게이트 전극에 축적된 전하들은 정보를 보유한다. 플로팅 게이트 전극에 축적된 전하들은 시간 경과에 따라 터널 절연막을 통해 기판으로 누설된 다. 그 이유는, 메모리 셀에 보유된 정보는 시간의 경과에 따라 손실될 수 있기 때문이다(정보에서 에러가 발생할 수 있다).
정보 저장 시간으로부터의 경과 시간이 짧다면, 정보에서 에러가 거의 발생할 수 없다. 한편, 정보 저장 이후에 긴 시간이 경과하면, 정보에서 에러가 발생할 수 있는 확률이 높다. 그러한 복수의 메모리 셀들을 갖는 메모리 장치는 때때로, 에러 정보를 올바른 상태로 복원하기 위한 에러 정정 메커니즘을 포함한다.
일반적으로, 예를 들어, 정보 기록으로부터의 시간 경과로 인한 복수의 비트로 형성된 데이터에 포함되는 다수의 에러들을 정정하기 위해서는, 높은 에러 정정 능력을 갖는 정정 메커니즘이 필요하다. 높은 에러 정정 능력을 갖는 정정 메커니즘은 대형 회로 규모를 갖고 높은 전력 소모 및 긴 처리 기간을 필요로 한다. 보통, 정보 저장으로부터 긴 시간이 경과한 후일지라도 정정 정보를 복원하는 것을 보장하기 위해, 메모리 장치는, 높은 에러 정정 능력을 갖는 정정 메커니즘을 사용한다. 고성능 에러 정정 메커니즘은 정보 저장으로부터의 경과 시간의 기간에 관계없이 동등하게 적용된다.
이 이유로 인해, 단지 짧은 시간 동안 저장된 정보를 판독하는데 있어서 조차, 고성능 에러 정정 메커니즘이 사용된다. 판독될 정보는 그렇게 많은 에러들을 포함하지 않기 때문에, 고성능 에러 정정 메커니즘의 사용은 비경제적이다. 이는 메모리 장치에 전력 낭비를 일으킨다.
에러 정정 능력을 증가시키기 위해, 일반적으로, 에러 정정 대상(target) 정보의 크기는 클 필요가 있다. 예를 들어, 512 바이트 데이터가 아니라 예를 들어, 복수의 512 바이트 데이터를 연관시킴으로써 획득되는 4 키로바이트(kbyte) 데이터에 대해 에러 정정 코드가 생성된다. 이는 에러 정정 능력을 증가시킨다. 그러나, 이러한 방법에서, 512 바이트 데이터를 판독하는데 있어서 조차 4 키로바이트 데이터를 항상 판독하는 것이 필수적이다. 이 역시 메모리 장치에서의 전력 낭비를 일으킨다.
본원과 관련된 종래 기술 참조 문헌 정보는 JP 공개 63-275225이다.
참조 문헌에, 높은 에러 정정 능력을 갖는 정정 기기가 개시된다.
본 발명의 양태에 따르면, 복수의 데이터 항목들 내의 에러들을 각각 검출하기 위한 복수의 검출 코드들을 생성하도록 구성된 복수의 검출 코드 생성기들; 복수의 제1 데이터 블록들 내의 에러들을 각각 정정하기 위한 복수의 제1 정정 코드들을 생성하도록 구성된 복수의 제1 정정 코드 생성기들 - 각각의 제1 데이터 블록들은 데이터 항목들 중 하나 및 대응하는 검출 코드를 포함함 - ; 제1 데이터 블록들을 포함하는 제2 데이터 블록 내의 에러들을 정정하기 위한 제2 정정 코드를 생성하도록 구성된 제2 정정 코드 생성기들; 및 제2 데이터 블록, 제1 정정 코드들 및 제2 정정 코드를 비휘발적으로 저장하도록 구성된 반도체 메모리를 포함하고, 제2 정정 코드의 에러 정정 능력은 제1 정정 코드의 에러 정정 능력보다 높은, 반도체 메모리 장치가 제공된다.
본 발명의 양태에 따르면, 복수의 데이터 항목들 내의 에러들을 각각 검출하기 위한 복수의 검출 코드들을 생성하는 단계; 복수의 제1 데이터 블록 내의 에러들을 각각 정정하기 위한 복수의 제1 정정 코드들을 생성하는 단계 - 각각의 제1 데이터 블록들은 데이터 항목들 중 하나 및 대응하는 검출 코드를 포함함 ; 제1 데이터 블록들을 포함하는 제2 데이터 블록 내의 에러들을 정정하기 위해 제2 정정 코드를 생성하는 단계; 및 제2 데이터 블록, 제1 정정 코드들 및 제2 정정 코드를 비휘발적으로 저장하는 단계를 포함하고, 제2 정정 코드의 오류 정정 능력은 제1 정정 코드의 오류 정정 능력보다 높은, 반도체 메모리 장치를 제어하는 방법이 제공된다.
도 1은 실시예에 따른 반도체 메모리 장치를 개략적으로 도시하는 블록도이다.
도 2는 데이터 기입과 연관된 에러 정정 회로의 주요 부분을 도시하는 블록도이다.
도 3은 기입 시 임시 저장 회로(3)의 데이터 상태를 도시하는 도면이다.
도 4는 도 3 다음의 상태를 도시하는 도면이다.
도 5는 도 4 다음의 상태를 도시하는 도면이다.
도 6은 데이터 판독과 연관된 에러 정정 회로의 주요 부분을 도시하는 블록도이다.
도 7은 제2 에러 정정부의 동작의 예를 도시하는 도면이다.
도 8은 필요한 정정 능력 및 기입으로부터의 경과 시간 간의 관계를 도시하는 그래프이다.
도 9는 제1 에러 정정부(11) 및 제2 에러 정정부(13)의 프로세스 범위의 개념을 도시하는 도면이다.
도 10은 제2 에러 정정부의 에러율과 사용 확률 간의 관계를 도시하는 그래프이다.
도 11은 제2 에러 정정부의 에러율과 평균 치엔 검색(Chien search) 간의 관계를 도시하는 그래프이다.
본 발명의 실시예는 첨부하는 도면을 참조하여 기술될 것이다. 다음 설명에서, 동일한 참조 번호들은 거의 동일한 기능 및 배열을 갖는 구성 요소들을 지칭하고, 반복적인 설명은 필요시에만 행해질 것이다.
아래 기술될 실시예들은 단지, 본 발명의 기술적 범위를 포함하는 기기 또는 방법의 예들이다. 본 발명의 기술적 범위는 그 구성요소들의 재료들, 형상들, 구조들 및 배열들을 아래 기술된 것들로 한정하지 않는다. 본 발명의 기술적 범위는 첨부된 특허청구범위에서의 다양한 변경 및 수정을 허여한다.
본 발명의 실시예들에 대한 기능 블록들은 하드웨어, 컴퓨터 소프트웨어 또는 그의 결합에 의해 구현될 수 있다. 블록들은 그들의 기능들의 관점에서 일반적으로 아래 기술될 것이지만, 그들은 하드웨어 및 소프트웨어 둘 다에 의해 구현될 수 있다는 것은 명백하다. 하드웨어 또는 소프트웨어로서 기능을 행하는지는 특정 실시예들 또는 전체 시스템의 설계 제한들에 의존한다. 본 기술분야의 당업자들은 특정 실시예들 각각에 대해 다양한 방법들로 그 기능을 구현할 수 있으며, 본 발명은 그러한 구현을 포함한다.
도 1은 실시예에 따른 반도체 메모리 장치를 개략적으로 도시하는 블록도이 다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(10)는 에러 정정 회로(1) 및 반도체 메모리(2)를 포함한다. 에러 정정 회로(1) 및 반도체 메모리(2)는, 예를 들어, 단일 반도체 칩 상에 하나의 반도체 집적 회로로서 형성된다. 반도체 메모리(2)는, 그것이 정보를 비휘발적으로 저장할 수 있는 임의의 메모리 장치일 수 있으므로, 그 저장된 데이터가 변경될 수 있다. 반도체 메모리(2)의 예는 NAND 플래시 메모리이다.
NAND 플래시 메모리는 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 소위 적층 게이트 구조를 갖는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)로 형성된다. 적층 게이트 구조를 갖는 MOS 트랜지스터는 터널 절연막, 플로팅 게이트 전극, 전극간 절연막, 제어 게이트 전극 및 소스 및 드레인 확산층들을 포함한다. 각각의 메모리 셀 트랜지스터의 임계 전압은 플로팅 게이트 전극에 축적된 전하량에 따라 변화되고, 각각의 메모리 셀 트랜지스터는 그 임계 전압의 변화에 대응하는 정보를 저장한다. 메모리 셀 트랜지스터는 1비트 정보 또는 복수의 비트의 정보를 저장하도록 설계될 수 있다. 반도체 메모리(2)에서 감지 증폭기 및 전위 생성 회로를 포함하는 제어 회로는, 메모리 셀 트랜지스터들에 공급되는 데이터를 반도체 메모리(2)에 기입할 수 있거나 또는 메모리 셀 트랜지스터에 저장되는 데이터를 반도체 메모리(2) 외부로 출력할 수 있다.
동일 행(row)에 속하는 메모리 셀 트랜지스터들의 제어 게이트 전극들이 단일 워드선에 접속된다. 선택 게이트 트랜지스터는 동일 열(column)에 속하고 직렬 로 접속되는 메모리 셀 트랜지스터들의 종단들 각각에 제공된다. 하나의 선택 게이트 트랜지스터는 비트선에 접속된다. 이러한 규칙에 기초하여, 메모리 셀 트랜지스터들, 선택 게이트 트랜지스터들, 워드선들 및 비트선들이 제공된다. 복수의 메모리 셀 트랜지스터들의 각각의 세트에 대해 데이터 기입 및 판독이 행해진다. 메모리 셀 트랜지스터들의 세트로 형성되는 저장 영역은 1 페이지에 대응한다. 복수의 페이지들은 블록을 형성한다. NAND 플래시 메모리는 각각의 블록 내의 데이터를 소거한다.
반도체 메모리(2)에 기입되도록 요구되는 데이터(기입 데이터)는 외부에서 반도체 메모리 장치(10)에 공급된다. 에러 정정 회로(1)는 에러-정정 코드 및 에러-검출 코드를 기입 데이터에 추가하고, 그것을 반도체 메모리(2)에 공급한다. 반도체 메모리(2)는 에러-정정 코드 및 에러-검출 코드를 갖는 기입 데이터를 저장한다.
반도체 메모리 장치(10)에 공급되는 제어 신호에 응답하여, 반도체 메모리(2)는 판독되도록 요구되는 데이터(판독 데이터), 및 그 판독 데이터에 추가된 에러-정정 코드 및 에러-검출 코드를 에러 정정 회로(1)에 공급한다. 에러 정정 회로(1)는 판독 데이터의 에러를 검출하여 정정한다. 에러가 존재하면, 에러 정정 회로(1)는 그 에러를 정정하고, 에러-정정 코드 및 에러-검출 코드를 제거하여 외부 장치에 판독 데이터를 출력한다.
[기입 시스템 회로의 구성]
도 2는 데이터 기입과 연관된 에러 정정 회로(1)의 주요 부분을 도시하는 블 록도이다. 에러 정정 회로(1)는, 각각 사전결정된 크기를 갖는 각각의 복수의 기입 데이터에 대해 에러-정정 코드를 생성하고, 또한 복수의 기입 데이터의 세트에 대해 다른 에러-정정 코드를 생성한다. 기입 데이터의 수는 사용될 에러 정정 코드들 및 달성하기에 바람직한 에러 정정 능력에 따라 결정된다. 기입 데이터의 수가 8인 예가 아래 기술될 것이다.
도 2에 도시된 바와 같이, 에러 정정 회로(1)는 기입 데이터 항목들 Da1 내지 Da8을 수신한다. 제1 크기는 예를 들어, 반도체 메모리(2)의 기입 또는 판독 데이터의 크기와 매칭될 수 있다. 보다 구체적으로는, NAND 플래시 메모리가 반도체 메모리(2)로서 사용되면, 기입 데이터 크기는 예를 들어, 512 바이트인 1 페이지의 크기에 대응한다. 설명의 편의를 위해, 다음 예에서의 제1 크기는 512 바이트이다.
에러 정정 회로(1)는 임시 저장 회로(3)를 포함한다. 임시 저장 회로(3)는 예를 들어, 휘발성 저장 회로로 형성되고, 예를 들어, DRAM(동적 랜덤 액세스 메모리)일 수 있다. 임시 저장 회로(3)는 반도체 메모리(2)에 데이터를 기입하기 위해 에러-검출 코드 및 에러-정정 코드를 생성할 때, 기입 시 임시 저장 영역으로서의 역할을 한다. 기입 시, 임시 저장 회로(3)는 기입 데이터 항목들 Da1 내지 Da8을 수신한다. 임시 저장 회로(3)는 기입 데이터 항목들 Da1 내지 Da8을 저장한다.
기입 데이터 항목들 Da1 내지 Da8은 에러-검출 코드 생성부들(41 내지 48)(일부는 도시되지 않음) 각각에 공급된다.
에러-검출 코드 생성부들(41 내지 48)은 기입 데이터 항목들 Da1 내지 Da8에 대해 각각 에러-검출 코드들 Db1 내지 Db8(의 데이터)을 생성한다. 에러-검출 코드들 Db1 내지 Db8은 기입 데이터 항목들 Da1 내지 Da8에서의 에러들을 검출하는데 사용된다. 에러-검출 코드 생성부들이 코드들을 쉽게 산출하고 전력 소모를 줄이는 한편 상기 기술된 목적을 달성하도록 하는 코드는 에러-검출 코드들 Db1 내지 Db8로서 사용된다. 예를 들어, CRC(순환 중복 체크섬)(32) 또는 CRC16은 에러-검출 코드로서 이용가능하다. 에러-검출 코드들 Db1 내지 Db8은 임심 저장 회로(3)에 공급된다.
에러-검출 코드들 Db1 내지 Db8은 또한 제1 에러-정정 코드 생성부들(61 내지 68) 각각에 공급된다. 제1 에러-정정 코드 생성부들(61 내지 68)은 또한 기입 데이터 항목들 Da1 내지 Da8 각각을 수신한다.
제1 에러-정정 코드 생성부들(61 내지 68)은 기입 데이터 항목들 Da1 내지 Da8 및 에러-검출 코드들 Db1 내지 Db8을 사용하는 제1 에러-정정 코드들을 생성한다. 제1 에러-정정 코드 생성부(61)에 의해 생성된 제1 에러-정정 코드는 기입 데이터 항목 Da1 및 에러-검출 코드 데이터 Db1에서의 에러들을 정정하는데 사용된다. 마찬가지로, 제1 에러-정정 코드 생성부들(62 내지 68)에 의해 생성된 제1 에러-정정 코드들은 기입 데이터 항목들 Da2 내지 Da8 및 에러-검출 코드 데이터 Db2 내지 Db8에서의 에러들을 정정하는데 사용된다.
제1 에러-정정 코드로서, 예를 들어, 약 1비트의 상대적으로 낮은 에러 정정 능력을 갖고, 산출 시에 높은 전력 및 긴 시간을 요구하지 않으며, 단지 실행을 위한 작은 규모의 회로만을 필요로 하는 코드가 이용가능하다. 보다 구체적으로, 예 를 들어, 해밍 코드(Hamming code)가 제1 에러-정정 코드로서 이용가능하다.
제1 에러-정정 코드 생성부들(61 내지 68)은 제1 에러-정정 코드들 Dc1 내지 Dc8(의 데이터) 각각을 출력한다. 제1 에러-정정 코드들 Dc1 내지 Dc8은 임시 저장 회로(3)에 공급된다.
에러-검출 코드들 Db1 내지 Db8은 제2 에러-정정 코드 생성부(8)에 공급된다. 제2 에러-정정 코드 생성부(8)는 또한 기입 데이터 항목들 Da1 내지 Da8을 수신한다. 제2 에러-정정 코드 생성부(8)는 기입 데이터 항목들 Da1 내지 Da8 및 에러-검출 코드들 Db1 내지 Db8을 사용하는 제2 에러-정정 코드를 생성한다. 제2 에러-정정 코드는 기입 데이터 항목들 Da1 내지 Da8 및 에러-검출 코드들 Db1 내지 Db8에서의 에러들을 정정하는데 사용된다.
제2 에러-정정 코드로서, 예를 들어, 산출량이 크다하더라도, 제1 에러-정정 코드를 사용하는 에러 정정보다 더 높은 능력으로 에러 정정이 가능하고, 다수의 비트들의 에러들을 정정할 수 있는 코드가 이용가능하다. 보다 구체적으로, 예를 들어, BHC 코드, RS(리드-솔로몬) 코드, 또는 LDPC(저밀도 패리티 검사) 코드가 제2 에러-정정 코드로서 이용가능하다. 제2 에러-정정 코드 생성부(8)의 회로 규모, 전력 소모 및 산출 시간은, 큰 산출량으로 인해 제1 에러-정정 코드 생성부들(61 내지 68)의 것을 초과한다. 그러나, 제2 에러-정정 코드 생성부(8)는 제1 에러-정정 코드 생성부들(61 내지 68)보다 높은 에러 정정 능력을 갖는다.
제2 에러-정정 코드 생성부(8)는 제2 에러-정정 코드 Dd(의 데이터)를 임시 저장 회로(3)에 공급한다. 임시 저장 회로(3)는, 기입 데이터 항목들 Da1 내지 Da8, 에러-검출 코드들 Db1 내지 Db8, 제1 에러-정정 코드들 Dc1 내지 Dc8, 및 제2 에러-정정 코드 Dd를 반도체 메모리(2)에 공급하고, 그 구조들이 이후에 기술될 것이다.
[데이터 기입에서의 동작]
데이터 기입에서의 에러 정정 회로(1)의 동작은 도 3 내지 도 6을 참조하여 다음에 기술될 것이다. 도 3 내지 도 6은 기입 시의 임시 저장 회로(3)의 데이터 상태들을 순차적으로 개략적으로 도시한다.
우선, 도 3에 도시된 바와 같이, 반도체 메모리(2)에 기입될 8개의 기입 데이터 항목들 Da1 내지 Da8은 에러 정정 회로(1)에 공급된다. 기입 데이터 항목들 Da1 내지 Da8은 임시 저장 회로(3)에 저장된다.
다음으로, 도 4에 도시된 바와 같이, 기입 데이터 항목들 Da1 내지 Da8은 에러-검출 코드 생성부들(41 내지 48)에 각각 공급된다. 에러-검출 코드 생성부들(41 내지 48)은 기입 데이터 항목들 Da1 내지 Da8에 대해 각각 에러-검출 코드들 Db1 내지 Db8을 생성한다. CRC32가 에러-검출 코드들로서 사용될 때, 에러-검출 코드들 Db1 내지 Db8 각각은 32비트의 크기를 갖는다.
기입 데이터 항목 Da1 이후에 연결되는 기입 데이터 항목 Da1 및 에러-검출 코드 Db1은 에러 정정의 단위인 제1 데이터 블록 D1을 형성한다. 마찬가지로, 기입 데이터 항목들 Da2 내지 Da8 이후에 연결되는 기입 데이터 항목들 Da2 내지 Da8 및 에러-검출 코드들 Db2 내지 Db8은 제1 데이터 블록들 D2 내지 D8을 형성한다. 제1 데이터 블록들 D1 내지 D8은 임시 저장 회로(3)에 저장된다. 본 기술분야의 기술자들은 에러-검출 코드 생성부들(41 내지 48)의 상세 구성을 이미 알고 있어, 그에 대한 설명은 생략될 것이다. 이러한 실시예에서, 에러-검출 코드 생성부들(41 내지 48)은 검출 코드 생성 동작들을 병렬적으로 수행한다. 에러-검출 코드 생성부들(41 내지 48)의 병렬 동작들은 처리 시간을 단축시킨다.
다음으로, 도 5에 도시된 바와 같이, 제1 데이터 블록들 D1 내지 D8은 제1 에러-정정 코드 생성부들(61 내지 68) 각각에 공급된다. 제1 에러-정정 코드 생성부(61)는 제1 데이터 블록 D1을 사용하여, 제1 데이터 블록 D1에서의 에러들을 정정하기 위한 제1 에러 정정 코드 Dc1을 생성한다. 제1 에러-정정 코드 Dc1은 기입 데이터 항목 Da2 이전 및 에러-검출 코드 Db1 이후에 연결되어 임시 저장 회로(3)에 저장된다.
마찬가지로, 제1 에러-정정 코드 생성부들(62 내지 68)은 각각, 제1 데이터 블록들 D2 내지 D8을 사용하여, 제1 데이터 블록들 D2 내지 D8에서의 에러들을 정정하기 위한 제1 에러-정정 코드들 Dc2 내지 Dc8을 생성한다. 제1 에러-정정 코드 Dc2는 기입 데이터 항목 Da3 이전 및 에러-검출 코드 Db2 이후에 연결되어 임시 저장 회로(3)에 저장된다. 마찬가지로, 제1 에러-정정 코드들 Dc3 내지 Dc7은 기입 데이터 항목들 Da4 내지 Da8 이전 및 에러-검출 코드들 Db3 내지 Db7 이후에 각각 연결되어 임시 저장 회로(3)에 저장된다. 제1 에러-정정 코드 Dc8은 에러-검출 코드 Db8 이후에 연결되어 임시 저장 회로(3)에 저장된다.
해밍 코드가 제1 에러-정정 코드로서 사용될 때, 제1 데이터 블록들 D1 내지 D8 각각은 기입 데이터(4096비트)+에러-검출 코드(32비트)에 대응하는 크기를 갖는 다. 제1 데이터 블록 D1 내지 D8에서의 1비트 에러를 정정하기 위해, 제1 에러-정정 코드들 Dc1 내지 Dc8 각각은 예를 들어, 13비트의 크기를 갖는다. 본 기술분야의 기술자들은 제1 에러-정정 코드 생성부들(61 내지 68)의 상세 구성을 이미 알고 있어, 그에 대한 설명은 생략될 것이다. 이러한 실시예에서, 제1 에러-정정 코드 생성부들(61 내지 68)은 정정 코드 생성 동작들을 병렬로 수행한다. 제1 에러-정정 코드 생성부들(61 내지 68)의 병렬 동작들은 처리 시간을 단축시킨다.
제2 데이터 블록을 형성하기 위해 제1 데이터 블록들 D1 내지 D8이 연결된다. 제2 데이터 블록은 제2 에러-정정 코드 생성부(8)에 공급된다. 제2 데이터 블록은 제2 에러-정정 코드를 생성하기 위해 제2 에러-정정 코드 생성부에 의해 사용될 데이터의 단위이다. 제2 에러-정정 코드 생성부(8)는, 제2 데이터 블록을 사용하여, 제2 데이터 블록에서의 에러들을 정정하기 위한 제2 에러-정정 코드 Dd를 생성한다. 제2 에러-정정 코드 Dd는 제2 데이터 블록 이후에 연결되어 임시 저장 회로(3)에 저장된다.
RS 코드가 제2 에러-정정 코드로서 사용되면, 제2 데이터 블록은 기입 데이터(4096비트)×8 + 에러-검출 코드(32비트)×8에 대응하는 크기를 갖고, 제2 데이터 블록에서의 12비트 에러를 정정한다. 제2 데이터 블록에서 그러한 크기를 갖는 에러를 정정하기 위해, 제2 에러-정정 코드 Dd는 예를 들어, 192비트의 크기를 갖는다. 본 기술분야의 기술자들은 제2 에러-정정 코드 생성부(8)의 상세 구성을 이미 알고 있어, 그에 대한 설명은 생략될 것이다.
제2 에러-정정 코드 Dd는 상술된 프로세스에서 제2 데이터 블록 이후에 연결 되어 전송 데이터 블록(도 5에서의 임시 저장 회로(3)에서의 구조)을 획득한다. 전송 데이터 블록은 반도체 메모리(2)에 공급된다. 반도체 메모리(2)는 각각의 전송 데이터 블록을 저장한다.
[판독 시스템 회로의 구성]
도 6은 데이터 판독과 연관된 에러 정정 회로(1)의 주요 부분을 도시하는 블록도이다.
도 6에 도시된 바와 같이, 반도체 메모리(2)는 신호 S1을 제1 에러 정정부(11)에 공급한다. 신호 S1은 전송 데이터 블록(도 5에서의 임시 저장 회로(3)의 구조)으로 형성된다.
제1 데이터 블록들 D1 내지 D8이 에러들을 포함한다면, 제1 에러 정정부(11)는 제1 에러 정정부(11)의 능력 범위 내에서, 신호 S1의 제1 에러-정정 코드들 Dc1 내지 Dc8을 사용하여 제1 데이터 블록들 D1 내지 D8에서의 에러들을 각각 정정한다. 보다 구체적으로, 제1 에러 정정부(11)는 제1 에러-정정 코드 Dc1을 사용하여 제1 데이터 블록 D1에서의 에러들을 정정한다. 마찬가지로, 제1 에러 정정부(11)는, 제1 에러 정정부(11)의 능력 범위 내에서, 에러-정정 코드들 Dc2 내지 Dc8을 사용하여 제1 데이터 블록들 D2 내지 D8에서의 에러들을 정정한다.
제1 에러 정정부(11)는 제1 에러-정정 코드들을 사용하여 신호 S1에서의 에러들을 정정함으로써 획득되는 신호 S2를 출력한다. 에러 정정 이전의 제1 데이터 블록들 D1 내지 D8에서의 에러 비트들의 수가 제1 에러 정정부(11)의 에러 정정 능력 이하라면, 에러 정정 이후의 신호 S2의 제1 데이터 블록들 D1 내지 D8은 에러들 을 포함하지 않는다. 그러나, 에러 정정 이전의 제1 데이터 블록들 D1 내지 D8에서의 에러 비트들의 수가 제1 에러 정정부(11)의 에러 정정 능력을 초과한다면, 에러 정정 이후의 신호 S2의 제1 데이터 블록들 D1 내지 D8은 여전히 에러들을 포함한다.
신호 S2는 에러 검출부(12) 및 제2 에러 검출부(13)에 공급된다. 에러 검출부(12)는 에러-검출 코드들 Db1 내지 Db8을 사용하여 기입 데이터 항목들 Da1 내지 Da8에서의 에러들을 검출한다. 에러 검출부(12)는 선택부(14)에 신호 S2를 직접 공급한다. 에러 검출부(12)는 또한, 선택부(14)에, 제1 데이터 블록들 D1 내지 D8 모두에서의 에러 검출의 유무를 나타내는 신호 S3을 공급한다. 에러 검출부(12)는 제2 에러 정정부(13)에, 에러 검출의 유무에 부가하여 제1 데이터 블록들 D1 내지 D8에서의 에러 검출 위치들을 나타내는 정보를 포함하는 신호 S4를 공급한다.
제2 에러 정정부(13)는 신호 S4를 분석하여 에러들이 에러 검출부(12)에 의해 에러 검출 시 검출되지는 여부를 나타내는 정보를 획득한다. 에러들이 검출되지 않으면, 에러 정정은 더이상 필요없다. 예를 들어, 제2 에러 정정부(13)는 전원 회로(도시되지 않음)로부터의 전원 공급 또는 클록 회로(도시되지 않음)로부터의 클록 신호 공급이 중지됨에 따라 프로세스 대상의 신호 S2에 대한 동작을 중지한다.
신호 S4를 분석하여 에러들이 신호 S2에서 검출되는지를 나타내는 정보를 획득함에 따라, 제2 에러 정정부(13)는 제2 에러-정정 코드 Dd를 사용하여 제1 데이 터 블록들 D1 내지 D8에서의 에러들을 정정한다. 이 시점에서, 제2 에러 정정부(13)는 에러들을 포함하는 제1 데이터 블록들 D1 내지 D8에 대해서만 에러 정정을 실행하다. 도 7은 이러한 상태에 대한 예를 도시한다.
도 7은 에러들이 제1 데이터 블록들 D2, D4 및 D5에서 검출되는 예를 도시한다. 제2 에러 정정부(13)는 제1 데이터 블록들 D1 내지 D8 모두에 대해 제2 에러-정정 코드 Dd를 사용하여 신드롬 계산(syndrome calcualtion)을 실행한다. 한편, 제2 에러 정정부(13)는 검출된 에러들을 포함하는 제1 데이터 블록들 D2, D4 및 D5에 대해서만 치엔 검색을 실행한다. 제2 에러 정정부(13)는 제2 에러-정정 코드 Dd를 사용하여 제1 데이터 블록들 D2, D4 및 D5에서의 에러들을 정정한다. 제2 에러 정정부(13)는 제2 에러-정정 코드를 사용하여 신호 S2에서의 에러들을 정정함으로써 획득된 신호 S5를 출력한다.
제2 에러 정정부(13)에 의한 에러 정정은 종래 기술과는 다르게, 제1 데이터 블록들 D1 내지 D8에서 검출된 에러들에 대해 순차적으로 실행된다. 즉, 제1 데이터 블록들 D1 내지 D8 각각에 전용인 에러 정정 회로는 제공되지 않는다. 이는 제2 에러 정정부(13)의 전력 소모 및 회로 규모를 감소시킨다.
에러 정정을 받을 제1 데이터 블록들의 수에 따라, 필요한 시간은 제1 데이터 블록들 D1 내지 D8의 전용 회로들에 의한 병렬 에러 정정보다 더 길 수 있다. 이 실시예에서, 그러나, 제2 에러 정정부(13)는, 제1 데이터 블록들 D1 내지 D8 중 검출된 에러들을 포함하는 데이터 블록들에 대해서만 치엔 검색을 실행한다. 부가적으로, 제1 에러-정정 코드는 제1 에러-정정 코드를 사용하는 정정에 의해서만 제 1 데이터 블록들 D1 내지 D8에서의 에러들의 대부분 (거의 100%)을 정정할 수 있도록 설계된다. 이 이유는 제2 에러-정정 코드는 거의 사용되지 않기 때문이다. 이러한 실시예에서, 따라서, 제1 데이터 블록들 D1 내지 D8에 대해 에러 정정 회로를 공유함으로써 처리 시간의 임의의 증가 없이 제2 에러 정정부(13)의 전력 소모 및 회로 규모를 감소시키는 것이 가능하다.
메모리 장치로부터 소정의 전송 데이터 블록을 반복적으로 판독하는 프로세스에서, 에러 검출부(12)가 제1 시간 동안 판독되는 전송 데이터 블록에서 어떠한 에러도 검출하지 않는다고 가정하자. 이 경우에, 제2 및 이후 시간 동안 전송 데이터 블록을 판독할 때, 제2 에러 정정부(13)에 대한 전원 공급 및 클록 신호 공급 중 적어도 하나는 미리 중지된다. 이는 동일한 전송 데이터 블록을 판독할 때 에러 정정 회로(1)에서의 전력 소모를 크게 감소시킨다.
제1 에러 정정부(11)의 정정 능력 및 에러 검출부(12)의 정정 능력을 결정하는 방법이 다음에 기술될 것이다. 제1 에러 정정부(11)의 정정 능력은 또한 제1 에러-정정 코드 생성부들(61 내지 68)이 제1 에러-정정 코드들 Dc1 내지 Dc8을 생성하도록 하는 프로세스를 포함한다는 점에 주목한다. 마찬가지로, 제2 에러 정정부(13)의 정정 능력은 또한 제2 에러-정정 코드 생성부(8)가 제2 에러-정정 코드 Dd를 생성하도록 하는 프로세스를 포함한다.
도 8은 반도체 메모리(2)에서의 데이터 기입으로부터의 경과 시간과 필요한 정정 능력 간의 관계를 도시하는 그래프이다. 도 8에 도시된 바와 같이, 경과 시간이 길어짐에 따라, 반도체 메모리(2)에 기입된 데이터에서의 에러들의 수가 증가 한다. 에러 정정 능력은 에러들의 수의 증가에 따라 변화된다. 제1 에러 정정부(11)의 에러 정정 능력 및 제2 에러 정정부(13)의 에러 정정 능력은 지나치거나 또는 불충분한 에러 정정 능력이 사용되도록 결정된다. 보다 구체적으로, 제1 에러 정정부(11)의 에러 정정 능력 및 제2 에러 정정부(13)의 에러 정정 능력은, 경과 시간이 짧을 때는 에러 정정이 제1 에러 정정부(11)에 의해 단독으로 행해질 수 있는 한편, 경과 시간이 사전결정된 시간(에러들의 수가 갑자기 증가할 때의 시간)을 초과할 때는 제1 에러 정정부(11) 및 제2 에러 정정부(13)가 에러 정정을 실행할 수 있도록 결정된다.
도 9는 본 실시예에 따른 제1 에러 정정부(11)의 프로세스 범위 및 제2 에러 정정부(13)의 프로세스 범위에 대한 개념을 도시한다. 도 9에서의 횡좌표는 반도체 메모리(2)의 사전결정된 범위(NAND 플래시 메모리의 페이지) 내의 에러들의 수를 나타낸다. 세로좌표는 에러 발생 확률을 나타낸다. 점선은 (기입 바로 이후의) 반도체 메모리(2)의 성능저하(degradation) 이전의 관계를 나타낸다. 실선은 (보장된 데이터 유지 시간이 경과된 이후의) 반도체 메모리(2)의 성능저하 이후의 관계를 나타낸다.
도 9에 도시된 바와 같이, 제1 에러 정정부(11)의 에러 정정 능력은, 제1 에러 정정부(11)만이 사전결정된 범위 내의 에러들의 수가 작을 때 모든 에러들을 정정할 수 있도록 결정된다. 보다 구체적으로, 정정가능한 비트들의 수, 에러 정정 방법 및 에러 정정 코드의 비트들의 수가 결정된다. 예를 들어, 제1 에러 정정부(11)의 에러 정정 능력은, 제1 에러 정정부(11)가 성능저하 이전의 에러들의 거 의 100% 및 성능저하 이후의 에러들의 약 99%를 정정할 수 있도록 결정된다. 한편, 제2 에러 정정부(13)의 에러 정정 능력은 성능저하 이후의 에러들의 나머지 1%를 정정하도록 결정된다.
결과적으로, 제2 에러 정정부(13)의 사용 확률은 도 10에 도시된 바와 같이, 에러율의 증가에 따라 증가한다.
상술된 바와 같이, 더 낮은 에러 정정 능력을 갖지만 더 짧은 처리 시간 및 더 낮은 전력 소모를 요구하는 제1 에러 정정부(11)는 거의 모든 에러들을 정정한다. 더 긴 처리 시간 및 더 높은 전력 소모를 요구하지만 더 높은 에러 정정 능력을 갖는 제2 에러 정정부(13)는 나머지 에러들을 정정한다. 에러 정정 회로(1)는 따라서, 짧은 처리 시간, 낮은 전력 소모, 및 작은 회로 규모를 달성하는 한편 높은 에러 정정 능력을 유지할 수 있다.
도 11은 제2 에러 정정부(13)의 에러율과 평균 치엔 검색 범위 간의 관계를 도시한다. 본 실시예에서(실선), 제1 에러 정정부(11)의 에러 정정 능력은, 상술된 바와 같이, 대부분의 에러들이 제1 에러 정정부(11)에 의해서만 정정될 수 있도록 설정된다. 그 이유는, 종래 기술(점선)과 비교하여, 에러율이 높을 때 조차, 제2 에러 정정부(13)는 에러 정정에 거의 관여하지 않기 때문이다.
상술된 바와 같이, 본 실시예의 반도체 메모리 장치에 따르면, 각각 복수의 기입 데이터 항목들의 대응하는 항목을 포함하는 복수의 제1 데이터 블록들 D1 내지 D8이 형성된다. 복수의 제1 에러-정정 코드들 Dc1 내지 Dc8은 복수의 제1 데이터 블록들 D1 내지 D8에 대해 각각 생성된다. 부가적으로, 제2 에러-정정 코드 Dd 는 복수의 제1 데이터 블록들 D1 내지 D8로 형성된 제2 데이터 블록에 대해 생성된다. 에러 비트들의 수가 작으면, 낮은 능력을 갖지만 낮은 전력 소모 및 작은 회로 규모를 요구하는 제1 에러-정정 코드들 Dc1 내지 Dc8을 사용하여 정정이 행해진다. 에러 비트들의 수가 크면, 제1 에러-정정 코드들 Dc1 내지 Dc8 및 높은 전력 소모 및 큰 회로 규모를 요구하지만 높은 능력으로 정정을 허여하는 제2 에러-정정 코드 Dd를 사용하여 정정이 행해진다. 따라서, 적절한 회로 규모 및 전력 소모를 갖고 에러 정정 능력을 희생함 없이 에러 정정 시간을 단축하는 에러 정정 회로(1)를 갖는 반도체 메모리 장치가 제공된다.
이러한 실시예에서, 제1 데이터 블록들 D1 내지 D8 중 제1 에러-정정 코드들 Dc1 내지 Dc8을 사용한 에러 정정 이후 조차 에러들을 포함하는 데이터에 대해서만 제2 에러-정정 코드 Dd를 사용하는 에러 정정이 실행된다. 이는, 제2 에러-정정 코드 Dd를 사용하여 에러 정정을 실행하기 위한 회로들이 복수의 제1 데이터 블록들 D1 내지 D8와 대응하여 제공되는 예와 비교하여, 제2 에러 정정부(13)의 회로 규모를 크게 감소시킬 수 있다.
본 기술분야의 기술자들에게 있어 추가 이점들 및 수정들이 쉽게 일어날 수 있다. 따라서, 본 발명의 광범위한 양태들의 발명은 본원에 도시되고 기술된 특정 상세들 및 대표적인 실시예들로 제한되지 않는다. 따라서, 첨부된 특허청구범위 및 그의 등가물들에 의해 정의된 바와 같이 일반적인 발명의 개념에 대한 사항 또는 범위에서 벗어남 없이 다양한 수정들이 이루어질 수 있다.

Claims (17)

  1. 반도체 메모리 장치로서,
    복수의 데이터 항목들 내의 에러들을 각각 검출하기 위한 복수의 검출 코드들을 생성하도록 구성된 복수의 검출 코드 생성기들;
    복수의 제1 데이터 블록들 내의 에러들을 각각 정정하기 위한 복수의 제1 정정 코드들을 생성하도록 구성된 복수의 제1 정정 코드 생성기들 - 각각의 상기 제1 데이터 블록들은 상기 데이터 항목들 중 하나 및 대응하는 검출 코드를 포함함 - ;
    상기 제1 데이터 블록들을 포함하는 제2 데이터 블록 내의 에러들을 정정하기 위한 제2 정정 코드를 생성하도록 구성된 제2 정정 코드 생성기들; 및
    상기 제2 데이터 블록, 상기 제1 정정 코드들 및 상기 제2 정정 코드를 비휘발적으로 저장하도록 구성된 반도체 메모리
    를 포함하고,
    상기 제2 정정 코드의 에러 정정 능력은 상기 제1 정정 코드의 에러 정정 능력보다 높은, 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 정정 코드들을 사용하여 상기 제1 데이터 블록들 내의 상기 에러들을 정정하도록 구성된 제1 정정기;
    상기 검출 코드들을 사용하여 상기 제1 정정기에 의해 정정된 상기 데이터 항목들 내의 에러들을 검출하고, 각각의 정정된 상기 데이터 항목들 내의 에러의 유무를 나타내는 제1 에러 정보를 생성하도록 구성된 검출기; 및
    상기 제1 에러 정보 및 상기 제2 정정 코드를 사용하여, 정정된 상기 데이터 항목들 중 상기 에러들을 포함하는 다수의 데이터 항목들 내의 에러들을 정정하도록 구성된 제2 정정기
    를 더 포함하는, 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 정정기에 의해 정정된 상기 데이터 항목들로 형성된 제1 정정된 데이터 및 상기 제2 정정기에 의해 정정된 상기 데이터 항목들로 형성된 제2 정정된 데이터 중 하나를 선택하여 출력하도록 구성된 선택기를 더 포함하는, 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 검출기는 상기 제1 정정된 데이터 내의 에러의 유무를 나타내는 제2 에러 정보를 생성하고,
    상기 선택기는, 상기 제2 에러 정보에 기초하여, 상기 제1 정정된 데이터가 에러를 포함하지 않고 있지 않으면 상기 제1 정정된 데이터를 출력하고, 상기 제1 정정된 데이터가 에러를 포함하고 있으면 상기 제2 정정된 데이터를 출력하는, 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 검출기는 상기 정정된 데이터 항목들 내의 에러 검출 위치들을 나타내는 제3 에러 정보를 생성하고,
    상기 제2 정정기는, 상기 제1 에러 정보, 상기 제3 에러 정보 및 상기 제2 정정 코드를 사용하여, 상기 정정된 데이터 항목들 중 에러들을 포함하는 다수의 데이터 항목들에 대하여만 에러들을 정정하는, 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 반도체 메모리는 제1 크기를 최소 단위로서 사용하는 판독 또는 기입 데이터를 실행하고,
    각각의 상기 데이터 항목들은 상기 제1 크기와 동일한 크기를 갖는, 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 데이터 항목들 및 상기 검출 코드들을 임시로 저장하도록 구성된 임시 저장 회로를 더 포함하는, 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 검출 코드 생성기들은 상기 검출 코드들을 생성하는 프로세스들을 병렬로 실행하고,
    상기 제1 정정 코드 생성기들은 상기 제1 정정 코드들을 생성하는 프로세스들을 병렬로 실행하는, 반도체 메모리 장치.
  9. 제2항에 있어서,
    상기 제2 정정기는, 상기 제1 정정기에 의해 정정된 상기 데이터 항목들이 에러를 포함하고 있지 않으면 정정 프로세스를 중지하는, 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 반도체 메모리는 NAND 플래시 메모리인, 반도체 메모리 장치.
  11. 반도체 메모리 장치를 제어하는 방법으로서,
    복수의 데이터 항목들 내의 에러들을 각각 검출하기 위한 복수의 검출 코드들을 생성하는 단계;
    복수의 제1 데이터 블록 내의 에러들을 각각 정정하기 위한 복수의 제1 정정 코드들을 생성하는 단계 - 각각의 상기 제1 데이터 블록들은 상기 데이터 항목들 중 하나 및 대응하는 검출 코드를 포함함 ;
    상기 제1 데이터 블록들을 포함하는 제2 데이터 블록 내의 에러들을 정정하기 위해 제2 정정 코드를 생성하는 단계; 및
    상기 제2 데이터 블록, 상기 제1 정정 코드들 및 상기 제2 정정 코드를 비휘발적으로 저장하는 단계
    를 포함하고,
    상기 제2 정정 코드의 오류 정정 능력은 상기 제1 정정 코드의 오류 정정 능력보다 높은, 반도체 메모리 장치의 제어 방법.
  12. 제11항에 있어서,
    상기 제1 정정 코드들을 사용하여 상기 제1 데이터 블록들 내의 상기 에러들을 정정하는 단계;
    상기 검출 코드들을 사용하여, 상기 제1 정정 코드들을 사용하여 정정된 상기 데이터 항목들 내의 에러들을 검출하여 상기 정정된 데이터 항목들 각각에서의 에러의 유무를 나타내는 제1 에러 정보를 생성하는 단계; 및
    상기 제1 에러 정보 및 상기 제2 정정 코드를 사용하여, 상기 정정된 데이터 항목들 중 상기 에러들을 포함하는 다수의 데이터 항목들 내의 에러들을 정정하는 단계
    를 더 포함하는, 반도체 메모리 장치의 제어 방법.
  13. 제12항에 있어서,
    상기 제1 정정 코드들을 사용하여 정정된 상기 데이터 항목들로 형성된 제1 정정된 데이터 및 상기 제2 정정 코드를 사용하여 정정된 상기 데이터 항목들로 형성된 제2 정정된 데이터 중 하나를 선택하여 출력하는 단계를 더 포함하는, 반도체 메모리 장치의 제어 방법.
  14. 제13항에 있어서,
    상기 제1 정정된 데이터 내의 에러의 유무를 나타내는 제2 에러 정보를 생성하는 단계를 더 포함하고,
    상기 출력하는 단계에서, 상기 제2 에러 정보에 기초하여, 상기 제1 정정된 데이터가 에러를 포함하고 있지 않으면 상기 제1 정정된 데이터가 출력되고, 상기 제1 정정된 데이터가 에러를 포함하고 있으면 상기 제2 정정된 데이터가 출력되는, 반도체 메모리 장치의 제어 방법.
  15. 제12항에 있어서,
    상기 정정된 데이터 항목들 내의 에러 검출 위치들을 나타내는 제3 에러 정보를 생성하는 단계; 및
    상기 제1 에러 정보, 상기 제3 에러 정보 및 상기 제2 정정 코드를 사용하여, 상기 정정된 데이터 항목들 중 에러들을 포함하는 다수의 데이터 항목들에 대하여만 에러들을 정정하는 단계를 더 포함하는, 반도체 메모리 장치의 제어 방법.
  16. 제11항에 있어서,
    각각의 상기 데이터 항목들은 판독 데이터 또는 기입 데이터의 크기와 동일한 크기를 갖는, 반도체 메모리 장치의 제어 방법.
  17. 제11항에 있어서,
    상기 검출 코드 생성 단계에서, 상기 검출 코드들을 생성하는 프로세스들이 병렬로 실행되고,
    상기 제1 정정 코드 생성 단계에서, 상기 제1 정정 코드들을 생성하는 프로세스들이 병렬로 실행되는, 반도체 메모리 장치의 제어 방법.
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