JP2005216437A - 誤り訂正機能付き半導体記憶装置およびその誤り訂正方法 - Google Patents
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Abstract
【課題】 冗長度が低く、不良救済率が高い誤り訂正機能付き半導体記憶装置およびその誤り訂正方法を提供する。
【解決手段】 サブワードごとに付与された第一の誤り検出訂正符号に基づいてサブワードごとに誤り検出および訂正を行う第一の誤り検出訂正回路9と、列データごとに付与された第二の誤り検出訂正符号に基づいて誤りビットを含む列データを特定し、また、第一の誤り検出訂正回路9による誤り検出および訂正の結果により誤りビットが存在するサブワードを特定し、特定された列データおよびサブワードの両方に含まれるビットを誤りビットと特定し訂正する第二の誤り検出訂正回路10とを備える。また、誤りの検出および訂正を3階層以上にわたって行う構成をとってもよい。また、ワードを構成するサブワードの数が、歩留りの値が所定値以上になるように設定する。
【選択図】 図1
【解決手段】 サブワードごとに付与された第一の誤り検出訂正符号に基づいてサブワードごとに誤り検出および訂正を行う第一の誤り検出訂正回路9と、列データごとに付与された第二の誤り検出訂正符号に基づいて誤りビットを含む列データを特定し、また、第一の誤り検出訂正回路9による誤り検出および訂正の結果により誤りビットが存在するサブワードを特定し、特定された列データおよびサブワードの両方に含まれるビットを誤りビットと特定し訂正する第二の誤り検出訂正回路10とを備える。また、誤りの検出および訂正を3階層以上にわたって行う構成をとってもよい。また、ワードを構成するサブワードの数が、歩留りの値が所定値以上になるように設定する。
【選択図】 図1
Description
本発明は、少数ビットの誤りを自動的に訂正する機能を有する半導体記憶装置に関するものである。
従来、半導体記憶装置においては少数ビット不良による歩留り低下を低減するために、不良救済機能として誤り自動訂正機能や冗長ブロックなどを搭載している(例えば、特許文献1参照。)。特に誤り自動訂正機能においては、複数ビットからなるデータブロックごとに特定の計算式より求まる誤り訂正用の符号を専用の冗長ビットに記憶しておき、読み出し時に読み出したデータを用いて再度この符号を求め、冗長ビットから読み出した符号と比較することでデータブロック中の誤りの有無を検出し、場合により自動的に訂正を行う。
図9に、従来の誤り訂正機能付き半導体記憶装置の構成例を示す。この訂正機能付き半導体記憶装置200は、外部より入力されるアドレスA0〜Anをカラムアドレスおよびロウアドレスに変換して出力するアドレスデコーダ/バッファ1と、アドレスデコーダ/バッファ1から出力されるカラムアドレスおよびロウアドレスが入力されるカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3と、データビットおよび冗長ビットを有しカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3からそれぞれ与えられるカラムアドレスおよびロウアドレスによってアクセス位置が指定されるメモリ部5と、メモリ部5に接続されてメモリ部5からのデータの読み出しおよびメモリ部5へのデータの書き込みを行うセンスアンプ/データラッチ6と、センスアンプ/データラッチ6に接続されてデータバッファ8を介して外部より入力されるデータD0〜Dnに対して冗長ビットを付加してセンスアンプ/データラッチ6へ供給するとともに、センスアンプ/データラッチ6から供給されるデータに対して冗長ビットを利用して誤り訂正を行ってデータバッファ8を介して外部へ出力する誤り訂正回路7と、外部より入力される制御信号に基づいてアドレスデコーダ/バッファ1とセンスアンプ/データラッチ6と誤り訂正回路7とデータバッファ8とに各制御信号を与える制御回路4とを備える。
特許第3370804号公報
しかし、従来の訂正機能付き半導体記憶装置200では誤り訂正回路7を一通りしか用いておらず、救済率を上げるためにはこの誤り訂正回路7において複数のビット救済を実施する必要があり、その場合には冗長ビットが多数必要となるという問題がある。
しかし、冗長ビットを増やせば増やすほど不良ビットの救済率は高くなるが、その代わりにメモリセルの総容量が増えてしまう。また、冗長ビットにも不良が発生する可能性があるため、冗長度が高くなるほど不良ビットの発生個数も多くなる。従って、不良救済率と冗長度の関係は必ずしも比例せず、チップ面積の問題等から冗長ビットはできるだけ少なくし、不良救済率を高める手法が望まれている。
しかし、冗長ビットを増やせば増やすほど不良ビットの救済率は高くなるが、その代わりにメモリセルの総容量が増えてしまう。また、冗長ビットにも不良が発生する可能性があるため、冗長度が高くなるほど不良ビットの発生個数も多くなる。従って、不良救済率と冗長度の関係は必ずしも比例せず、チップ面積の問題等から冗長ビットはできるだけ少なくし、不良救済率を高める手法が望まれている。
そこで本発明は、冗長度が低く、不良救済率が高い誤り訂正機能付き半導体記憶装置およびその誤り訂正方法を提供することを目的とする。
上記目的を達成するため、本発明に係る半導体記憶装置は、複数のビットからなるサブワードを複数有するワード構成の半導体記憶装置であって、前記ワードを記憶する記憶手段と、前記記憶手段へ前記ワードを書き込む書き込み手段と、前記記憶手段に記憶された前記ワードを読み出す読み出し手段と、前記読み出し手段により読み出された前記ワードについて、各前記サブワードに付与された第一の誤り検出訂正符号に基づいて各前記サブワードごとに誤り検出および訂正を行う第一の誤り検出訂正手段と、前記第一の誤り検出訂正手段による誤り検出および訂正の結果と、一部または全部の各前記サブワードのそれぞれ特定の順番のビットからなる列データごとに付与された第二の誤り検出訂正符号とに基づいて、前記ワードごとに誤り検出および訂正を行う第二の誤り検出訂正手段とを備えることを特徴とする。なお、列データとは、ワードを構成する複数のサブワードにおける同一の桁(ビット)を集めたデータである。
さらに、前記第二の誤り検出訂正手段は、前記第一の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットが存在するサブワードを特定し、前記第二の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットを含む列データを特定し、前記特定されたサブワードおよび列データに重複して含まれるビットを誤りビットと特定し訂正することを特徴とする。
このように、誤り訂正をデータを構成する階層ごとに実施することにより、不良救済率を向上させることができる。また、各階層における誤り訂正回路で訂正すべきビット数を減らすことができ、全体として少ない冗長ビットで効果的にデータの誤り検出および訂正を実現することが可能となる。また、半導体記憶装置のサイズを小さくすることができ、コスト削減につながる。
さらに、前記第一の誤り検出訂正手段は、各前記サブワード中に1つの誤りビットが存在するときにそれぞれ誤り検出および訂正し、各前記サブワード中に2つの誤りビットが存在するときにそれぞれ誤り検出を行うことを特徴とする。
また、前記第一の誤り検出訂正符号は、ハミング符号であることを特徴とする。
また、前記第二の誤り検出訂正符号は、パリティ符号であることを特徴とする。
また、前記第一の誤り検出訂正符号は、ハミング符号であることを特徴とする。
また、前記第二の誤り検出訂正符号は、パリティ符号であることを特徴とする。
これにより、従来技術では救済できないサブワード中の2ビットエラーを高い確率で救済できるようになり、冗長ビットの増分も少なくすることが可能となる。
さらに、前記第一の誤り検出訂正符号と前記第二の誤り検出訂正符号とは、異なる誤り検出訂正符号であることを特徴とする。
また、前記第二の誤り検出訂正手段では、複数の異なる誤り検出訂正符号を用いることを特徴とする。
さらに、前記第一の誤り検出訂正符号と前記第二の誤り検出訂正符号とは、異なる誤り検出訂正符号であることを特徴とする。
また、前記第二の誤り検出訂正手段では、複数の異なる誤り検出訂正符号を用いることを特徴とする。
これにより、救済率、冗長度、検出および訂正の可能なビット数を調整することが可能になる。
さらに、前記書き込み手段は、前記ワードを構成する全てのビットを一度の書き込み動作で書き込み、前記読み出し手段は、前記ワードを構成する全てのビットを一度の読み出し動作で読み出すことを特徴とする。
さらに、前記書き込み手段は、前記ワードを構成する全てのビットを一度の書き込み動作で書き込み、前記読み出し手段は、前記ワードを構成する全てのビットを一度の読み出し動作で読み出すことを特徴とする。
これにより、ワードごとの冗長データをデータと一括して読み書きできるため、動作速度を損なうことがなくなる。
さらに、前記ワードを構成する前記サブワードの個数が、歩留りの値が所定値以上になるように設定されていることを特徴とする。
これにより、サブワードの数を最適な数に設定することで、チップの歩留りの最適化を行うことができる。
さらに、前記ワードを構成する前記サブワードの個数が、歩留りの値が所定値以上になるように設定されていることを特徴とする。
これにより、サブワードの数を最適な数に設定することで、チップの歩留りの最適化を行うことができる。
本発明により、誤り訂正をデータを構成する階層ごとに実施することにより、不良救済率を向上させることができる。また、各階層における誤り検出訂正手段で訂正すべきビット数を減らすことができ、全体として少ない冗長ビットで効果的にデータの誤り検出および訂正を実現することが可能となる。また、それにより半導体記憶装置のサイズを小さくすることができ、コスト削減につながる。
また、従来技術では救済できないサブワード中の2ビットエラーを高い確率で救済できるようになり、冗長ビットの増分も少なくすることが可能となる。
さらに、救済率、冗長度、誤り検出および訂正の可能なビット数を調整することが可能になる。
また、サブワードの数を最適な数に設定することで、チップの歩留りの最適化を行うことができる。
さらに、救済率、冗長度、誤り検出および訂正の可能なビット数を調整することが可能になる。
また、サブワードの数を最適な数に設定することで、チップの歩留りの最適化を行うことができる。
例えば、冗長度は従来の2ビット訂正回路より小さく、かつ、救済率を従来の2ビット訂正回路より高くすることも可能である。
また、本発明は、誤り訂正機能付き半導体記憶装置として適用できるだけでなく、その誤り訂正方法としても適用可能である。
また、本発明は、誤り訂正機能付き半導体記憶装置として適用できるだけでなく、その誤り訂正方法としても適用可能である。
本発明の実施の形態について、図面を用いて説明する。
(実施の形態1)
図1に、本発明の実施の形態1に係る誤り訂正機能付き半導体記憶装置の構成図を示す。
本訂正機能付き半導体記憶装置100は、外部より入力されるアドレスA0〜Anをカラムアドレスおよびロウアドレスに変換して出力するアドレスデコーダ/バッファ1と、アドレスデコーダ/バッファ1から出力されるカラムアドレスおよびロウアドレスが入力されるカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3と、データビットおよび冗長ビットを有しカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3からそれぞれ与えられるカラムアドレスおよびロウアドレスによってアクセス位置が指定されるメモリ部5と、メモリ部5に接続されてメモリ部5からのデータの読み出しおよびメモリ部5へのデータの書き込みを行うセンスアンプ/データラッチ6と、データバッファ8を介して外部より入力されるデータD0〜Dnに対して冗長ビットを付加して第一の誤り訂正回路9に出力するとともに、第一の誤り訂正回路9から供給されるデータに対して冗長ビットを利用してワードごとに誤り検出・訂正を行ってデータバッファ8を介して外部へ出力する第二の誤り訂正回路10と、センスアンプ/データラッチ6と第二の誤り訂正回路10とに接続されて第二の誤り訂正回路10より入力されたデータと冗長ビットをセンスアンプ/データラッチ6へ供給するとともに、センスアンプ/データラッチ6より入力されたデータに対して冗長ビットを利用してサブワードごとに誤り検出・訂正を行って第二の誤り訂正回路10に出力する第一の誤り訂正回路9と、外部より入力される制御信号に基づいてアドレスデコーダ/バッファ1とセンスアンプ/データラッチ6と第二の誤り訂正回路10とデータバッファ8とに各制御信号を与える制御回路4とを備える。
(実施の形態1)
図1に、本発明の実施の形態1に係る誤り訂正機能付き半導体記憶装置の構成図を示す。
本訂正機能付き半導体記憶装置100は、外部より入力されるアドレスA0〜Anをカラムアドレスおよびロウアドレスに変換して出力するアドレスデコーダ/バッファ1と、アドレスデコーダ/バッファ1から出力されるカラムアドレスおよびロウアドレスが入力されるカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3と、データビットおよび冗長ビットを有しカラムアドレスデコーダ/バッファ2およびロウアドレスデコーダ/バッファ3からそれぞれ与えられるカラムアドレスおよびロウアドレスによってアクセス位置が指定されるメモリ部5と、メモリ部5に接続されてメモリ部5からのデータの読み出しおよびメモリ部5へのデータの書き込みを行うセンスアンプ/データラッチ6と、データバッファ8を介して外部より入力されるデータD0〜Dnに対して冗長ビットを付加して第一の誤り訂正回路9に出力するとともに、第一の誤り訂正回路9から供給されるデータに対して冗長ビットを利用してワードごとに誤り検出・訂正を行ってデータバッファ8を介して外部へ出力する第二の誤り訂正回路10と、センスアンプ/データラッチ6と第二の誤り訂正回路10とに接続されて第二の誤り訂正回路10より入力されたデータと冗長ビットをセンスアンプ/データラッチ6へ供給するとともに、センスアンプ/データラッチ6より入力されたデータに対して冗長ビットを利用してサブワードごとに誤り検出・訂正を行って第二の誤り訂正回路10に出力する第一の誤り訂正回路9と、外部より入力される制御信号に基づいてアドレスデコーダ/バッファ1とセンスアンプ/データラッチ6と第二の誤り訂正回路10とデータバッファ8とに各制御信号を与える制御回路4とを備える。
図2は、本発明の実施の形態2に係る誤り訂正回路のデータの構成を示す図である。
図2(a)は、サブワード構成を示している。サブワード35は、データD1〜Dmと冗長ビットE1〜Epとからなる。図2(b)は、物理的配置のワード構成を示している。ワード45は、n個のサブワードS1〜Sn、データ用のパリティブロック13、およびパリティブロック13用のECC14とからなる。図2(c)は、仮想配置のワード構成を示している。すなわち、パリティビットをサブビットを構成するデータビットの個数分だけに限定している。この構成にすることにより、これらのパリティビットの誤り訂正機能はサブビット毎に備える第一の誤り訂正回路と同一のものが使えることから、回路の設計が容易となる。
図2(a)は、サブワード構成を示している。サブワード35は、データD1〜Dmと冗長ビットE1〜Epとからなる。図2(b)は、物理的配置のワード構成を示している。ワード45は、n個のサブワードS1〜Sn、データ用のパリティブロック13、およびパリティブロック13用のECC14とからなる。図2(c)は、仮想配置のワード構成を示している。すなわち、パリティビットをサブビットを構成するデータビットの個数分だけに限定している。この構成にすることにより、これらのパリティビットの誤り訂正機能はサブビット毎に備える第一の誤り訂正回路と同一のものが使えることから、回路の設計が容易となる。
ハミング符号を用いた誤り訂正回路では、例えば8ビットのデータに対して4ビットの冗長ビットを付加することにより8+4すなわち12ビット中1ビットの誤り検出とその誤りの訂正が可能となる。ただし、この方法では12ビット中に2ビット以上の誤りが生じた場合には正しく検出できず、間違った訂正を行う可能性がある。
そこで、冗長ビットをさらに1ビット追加して、8ビットのデータに対して5ビットの冗長ビットを付加することにより8+5すなわち13ビット構成にすると、13ビット中の1ビットの誤り訂正と2ビットの誤り検出が可能となる。この場合、1ビットの誤りについては誤り箇所が特定できるため、自動的に訂正して出力することができるが、2ビットの誤りがあった場合には2ビット誤りであることを検出できるが、誤りビットの特定まではできない。
そこで、冗長ビットをさらに1ビット追加して、8ビットのデータに対して5ビットの冗長ビットを付加することにより8+5すなわち13ビット構成にすると、13ビット中の1ビットの誤り訂正と2ビットの誤り検出が可能となる。この場合、1ビットの誤りについては誤り箇所が特定できるため、自動的に訂正して出力することができるが、2ビットの誤りがあった場合には2ビット誤りであることを検出できるが、誤りビットの特定まではできない。
そこでさらに、直交する2方向の誤り検出演算を行うこと、すなわち、2ビットの誤りを含むサブワードの検出と、そのワード中のパリティの検出結果による誤りを含む列データを特定することにより、2ビットの誤りを含むサブワードと特定された列データの交わる箇所から誤りビットを特定する。
第二の誤り訂正機能は、データ8ビット毎に5ビットの冗長ビットを設けた第一の誤り検出・訂正回路と第一の誤り検出・訂正回路と直交する列データ毎の排他的論理和を算出した結果を用いる。
第二の誤り訂正機能は、データ8ビット毎に5ビットの冗長ビットを設けた第一の誤り検出・訂正回路と第一の誤り検出・訂正回路と直交する列データ毎の排他的論理和を算出した結果を用いる。
第二の誤り検出回路は、1つのワード中に含まれる複数のサブワードを構成する第一番目のビットの集合の中に存在するデータ“1”の個数またはデータ“0”の個数が偶数個であるか、奇数個であるかを記憶しておくことで、これらの集合のうち1ビットのデータが誤って反転した場合には、新たに計算した結果は以前の結果と異なることから、データの変化すなわち誤りが生じたことを検出する。
このような誤り検出回路を、先のワード内でサブワードを構成する第二番目のビットの集合、第三番目のビットの集合という様に第n番目のビット集合ごとに計算し、それらを記憶しておくことで、これらのビット集合ごとの誤りの有無を判別する。
このビット集合ごとのパリティビットは、サブワードを構成するデータビットの個数分は必要である。
このビット集合ごとのパリティビットは、サブワードを構成するデータビットの個数分は必要である。
図3は、本発明の実施の形態1に係る誤り訂正回路の誤り訂正の一例を示す図である。仮に、図のようにk番目のサブワードのp番目とq番目のビットに誤りが発生したものとする。そうすると、このワードを構成しているサブワードの各ECCをチェックすることで、k番目のサブワード中のデータに2ビットの誤りがあることが認識される。なお、k番目以外のサブワードには誤りがないと認識される。一方、パリティをチェックすることで、p列目とq列目の列データに含まれるいずれかのビットにそれぞれ1ビットの誤りがあると認識される。従って、結局この2つの情報から、このワードにおいてk番目のサブワード中のp番目とq番目のビットがそれぞれ誤っていると検出することができ、訂正が可能になる。
なお、さらにk番目のサブワード以外のサブワードに1ビットの誤りがある場合には、その1ビットの誤りを含むサブワードのECCによりその誤りは検出および訂正される。このとき、その誤りビットを含む列データがp列目とq列目以外であれば、その誤りビットに起因するパリティの反転チェックと、k番目のサブワード中のp列目とq列目の誤りビットに起因するパリティの反転チェックとが区別できるので、結局3ビットの誤りがすべて訂正できる。一方、サブワード中の1ビットの誤りビットを含む列データがp列目またはq列目であれば、そのp列目またはq列目のパリティビットは反転チェックにかからないので、さらにその列データ中に他の誤りビットが含まれていることが認識されるため、結局この場合も3ビットの誤りがすべて訂正できる。
このように、サブワードを構成する誤り訂正符号ビットの集合(ワード)ごとにパリティ(偶奇検査)ビットを設けることで、誤り訂正の精度をより高くすることができる。また、これらのパリティビットを記録するメモリセルにも誤りが生じる可能性があることから、これらのパリティビットに対して第一の誤り訂正機能と同様の機能をもたせることでさらに精度向上が図れる。
以上説明を行ったように、本発明の実施の形態に係る誤り訂正機能付き半導体記憶装置を用いることで、1バイト中の1ビット誤りは全て修正可能であり、2ビットエラーについてもある条件のもとでは救済が可能となる。また、従来技術では救済できないサブワード中の2ビットエラーを高い確率で救済できるようになり、冗長ビットの増分も少なくすることが可能となる。また、半導体記憶装置のサイズを小さくすることができ、コスト削減につながる。
(実施の形態2)
本発明の実施の形態2は、データのワード構成が実施の形態1と異なる。
本発明の実施の形態2は、データのワード構成が実施の形態1と異なる。
図4は、本発明の実施の形態1に係る誤り訂正回路のデータの構成を示す図である。
図4(a)は、サブワード構成を示している。サブワード30は、データD1〜Dmと冗長ビットE1〜Epとからなる。図4(b)は、物理的配置のワード構成を示している。ワード40は、n個のサブワードS1〜Sn、サブワードS1〜Sn用のパリティブロック11、およびパリティブロック11用のECC12とからなる。図4(c)は、仮想配置のワード構成を示している。ここで、パリティブロックはm+pビット必要となっている。
図4(a)は、サブワード構成を示している。サブワード30は、データD1〜Dmと冗長ビットE1〜Epとからなる。図4(b)は、物理的配置のワード構成を示している。ワード40は、n個のサブワードS1〜Sn、サブワードS1〜Sn用のパリティブロック11、およびパリティブロック11用のECC12とからなる。図4(c)は、仮想配置のワード構成を示している。ここで、パリティブロックはm+pビット必要となっている。
この構成であっても、実施の形態1で説明を行った効果等が同様に得られることはいうまでもない。
(実施の形態3)
本誤り訂正方式では、ワード中のサブワードの数がパラメータとして自由に設定可能である。従って、サブワードの数を変化させることで、チップの歩留りの最適化を行うことができる。
本誤り訂正方式では、ワード中のサブワードの数がパラメータとして自由に設定可能である。従って、サブワードの数を変化させることで、チップの歩留りの最適化を行うことができる。
図5は、本発明に係る誤り訂正回路および従来の誤り訂正回路におけるビット不良率と歩留りとの関係を算出した結果を示す図である(有効メモリ容量が256Kbチップの場合)。図において、1ワードの構成を1〜1024SW(サブワード)の間の11段階に設定した場合の歩留りをそれぞれ示している。なお、右側のカッコ内の数字がそれぞれの場合の冗長度を示している。また、参考としてECCなしの場合、および従来型ECCの1〜3ビット訂正の場合の歩留りの値も示している。図からわかるように、本方式は適切にサブワードの数を選択することで、従来型ECCの2ビット訂正より低い冗長度で同等かそれ以上の歩留りが得られる。例えば、16ワード構成の場合、平均ビット不良率が0.3%のとき、従来型2bit訂正ECC(冗長度:1.88)の歩留り67.58%に対し、本方式(冗長度:1.74)では68.08%となる。
図6は、本発明に係る誤り訂正回路および従来の誤り訂正回路における冗長度と歩留りとの関係の一例を算出した結果を示す図である(有効メモリ容量が256Kbで、ビット不良率0.3%の場合)。図に示すように、本方式において1ワードにおけるサブワードの構成数をある領域(冗長度:1.64〜1.86、すなわち1ワード構成が8〜128サブワード)にすることで、従来型ECCより歩留りが良くなる。実質的には16〜32サブワード構成が有効である。
以上のように、本誤り訂正方式では、サブワードの数を最適な数に設定することで、チップの歩留りの最適化を行うことができる。
また、図7は、本発明に係る誤り訂正回路および従来の誤り訂正回路におけるビット不良率と歩留りとの関係を算出した結果を示す図である(有効メモリ容量が1Mbチップの場合)。図には、誤り訂正を用いない1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係15、従来の1ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係16、本発明に係る階層型誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係17、および、従来の2ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係18が示されている。この図からわかるように、本発明の方式は、サブワードの数を適切に選ぶことで、従来の2ビット救済ECCには及ばないが、従来の1ビット救済ECCと比べて高い救済率を実現していることがわかる。
また、図7は、本発明に係る誤り訂正回路および従来の誤り訂正回路におけるビット不良率と歩留りとの関係を算出した結果を示す図である(有効メモリ容量が1Mbチップの場合)。図には、誤り訂正を用いない1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係15、従来の1ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係16、本発明に係る階層型誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係17、および、従来の2ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係18が示されている。この図からわかるように、本発明の方式は、サブワードの数を適切に選ぶことで、従来の2ビット救済ECCには及ばないが、従来の1ビット救済ECCと比べて高い救済率を実現していることがわかる。
以上説明を行ったように、本発明に係る誤り訂正回路によれば、冗長度は従来の2ビット訂正回路より小さく、救済率を従来の1ビット訂正回路より高くできる。さらに、あるビット不良率の場合には、救済率を従来の2ビット訂正回路より高くすることも可能になる。
(実施の形態4)
図8は、本発明の実施の形態4に係る誤り訂正回路のデータの構成を示す図である。本実施の形態では、誤りの検出および訂正を3階層にわたって行う構成をとっている。
図8は、本発明の実施の形態4に係る誤り訂正回路のデータの構成を示す図である。本実施の形態では、誤りの検出および訂正を3階層にわたって行う構成をとっている。
n個のサブワードとそれに対応する1個のパリティブロックからなるシートがx個重なった構造に、さらに1枚のn+1個のパリティブロックからなるシートが備えられている。このn+1個のパリティブロックからなるシートには、深さ方向の列データに対するそれぞれのパリティビットを備えるパリティワードが、パリティブロックz1〜znおよびzに格納されている。各シート内の誤り訂正方法は、実施の形態1および2で説明したものと同じである。
この構成により、もしいずれかのサブワードに3個以上の誤りがあった場合、n+1個のパリティブロックからなるシートにおいて該当する誤りビットを含むパリティブロックのビット位置が特定できる。また、誤りの生じたシート内のパリティブロックの該当するビット位置も特定できる。従って、その両方の列データに重複して含まれるビットが誤りの生じたビットとして特定でき、結局誤りを生じた全ビットとも訂正が可能になる。
また、図示はしていないが、4階層以上の構成をとることももちろん可能であり、階層の増加に応じて同様の誤り検出および訂正方法を用いることによりさらに救済率の向上が図れる。
このように、誤り訂正をデータを構成する階層ごとに実施することにより、不良救済率を向上させることができる。
このように、誤り訂正をデータを構成する階層ごとに実施することにより、不良救済率を向上させることができる。
以上のように、複数回に分けて各階層において誤り訂正を行うという本発明に係る誤り訂正方法を用いれば、各階層における誤り訂正回路で訂正すべきビット数を減らすことができ、全体として少ない冗長ビットで効果的にデータの誤り訂正を実現することが可能となる。
このとき、データの最小単位を構成する最下層の階層で、誤りの自動訂正を行い、この階層で訂正不可能な誤りを含む場合はそのことを上位の階層に伝えることにより、上位の階層で別の誤り訂正機能を用いてこの誤りを訂正することができる可能性が高まる。
このとき、データの最小単位を構成する最下層の階層で、誤りの自動訂正を行い、この階層で訂正不可能な誤りを含む場合はそのことを上位の階層に伝えることにより、上位の階層で別の誤り訂正機能を用いてこの誤りを訂正することができる可能性が高まる。
また、1ワード分のデータは一度の読み出し動作で読み出しが完了し、また一度の書き込み動作で書き込みが完了する構成であれば、ワードごとの冗長データをデータと一括して読み書きできるため、動作速度を損なうことがない。
なお、一般的に誤り訂正の手法としては、偶奇判別(パリティ)方式、ハミング符号方式、巡回符号(CRC)方式などがあり、各階層においていずれの方法を用いて誤り訂正を行ってもよい。また、複数の異なる誤り検出訂正符号を用いることで、救済率、冗長度、検出および訂正の可能なビット数を調整することが可能になる
なお、一般的に誤り訂正の手法としては、偶奇判別(パリティ)方式、ハミング符号方式、巡回符号(CRC)方式などがあり、各階層においていずれの方法を用いて誤り訂正を行ってもよい。また、複数の異なる誤り検出訂正符号を用いることで、救済率、冗長度、検出および訂正の可能なビット数を調整することが可能になる
本発明に係る誤り訂正機能付き半導体記憶装置およびその誤り訂正方法は、強誘電体メモリ等の不揮発性メモリに適用できる。
1 アドレスデコーダ回路およびそのバッファ回路
2 カラムアドレスデコーダ回路およびそのバッファ回路
3 ロウアドレスデコーダ回路およびそのバッファ回路
4 制御回路
5 メモリセル部
6 センスアンプ回路およびデータ保持回路
7 誤り訂正回路
8 データバッファ回路
9 第一の誤り訂正回路
10 第二の誤り訂正回路
11 第二の誤り訂正用冗長符号
12 第二の誤り訂正用冗長符号のための誤り訂正符号
13 第二の誤り訂正用冗長符号
14 第二の誤り訂正用冗長符号のための誤り訂正符号
15 誤り訂正を用いない1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係
16 従来の1ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
17 本発明に係る階層型誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
18 従来の2ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
30、35 サブワード
40、45 ワード(物理的配置)
41、46 ワード(仮想配置)
100、200 誤り訂正機能付き半導体記憶装置
2 カラムアドレスデコーダ回路およびそのバッファ回路
3 ロウアドレスデコーダ回路およびそのバッファ回路
4 制御回路
5 メモリセル部
6 センスアンプ回路およびデータ保持回路
7 誤り訂正回路
8 データバッファ回路
9 第一の誤り訂正回路
10 第二の誤り訂正回路
11 第二の誤り訂正用冗長符号
12 第二の誤り訂正用冗長符号のための誤り訂正符号
13 第二の誤り訂正用冗長符号
14 第二の誤り訂正用冗長符号のための誤り訂正符号
15 誤り訂正を用いない1メガビットメモリにおける平均ビット不良率とチップ歩留まりの関係
16 従来の1ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
17 本発明に係る階層型誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
18 従来の2ビット誤り訂正を用いた1メガビットメモリにおける平均ビット不良率とチップ歩留まりとの関係
30、35 サブワード
40、45 ワード(物理的配置)
41、46 ワード(仮想配置)
100、200 誤り訂正機能付き半導体記憶装置
Claims (17)
- 複数のビットからなるサブワードを複数有するワード構成の半導体記憶装置であって、
前記ワードを記憶する記憶手段と、
前記記憶手段へ前記ワードを書き込む書き込み手段と、
前記記憶手段に記憶された前記ワードを読み出す読み出し手段と、
前記読み出し手段により読み出された前記ワードについて、各前記サブワードに付与された第一の誤り検出訂正符号に基づいて各前記サブワードごとに誤り検出および訂正を行う第一の誤り検出訂正手段と、
前記第一の誤り検出訂正手段による誤り検出および訂正の結果と、一部または全部の各前記サブワードのそれぞれ特定の順番のビットからなる列データごとに付与された第二の誤り検出訂正符号とに基づいて、前記ワードごとに誤り検出および訂正を行う第二の誤り検出訂正手段と
を備えることを特徴とする半導体記憶装置。 - 前記第二の誤り検出訂正手段は、前記第一の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットが存在するサブワードを特定し、前記第二の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットを含む列データを特定し、前記特定されたサブワードおよび列データに重複して含まれるビットを誤りビットと特定し誤り訂正する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第一の誤り検出訂正手段は、各前記サブワード中に1つの誤りビットが存在するときにそれぞれ誤り検出および訂正し、各前記サブワード中に2つの誤りビットが存在するときにそれぞれ誤り検出を行う
ことを特徴とする請求項1または2記載の半導体記憶装置。 - 前記第一の誤り検出訂正符号は、ハミング符号である
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記第二の誤り検出訂正符号は、パリティ符号である
ことを特徴とする請求項1〜4のいずれか1項に記載の半導体記憶装置。 - 前記第一の誤り検出訂正符号と前記第二の誤り検出訂正符号とは、異なる誤り検出訂正符号である
ことを特徴とする請求項1〜5のいずれか1項に記載の半導体記憶装置。 - 前記第二の誤り検出訂正手段では、複数の異なる誤り検出訂正符号を用いる
ことを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置。 - 前記書き込み手段は、前記ワードを構成する全てのビットを一度の書き込み動作で書き込み、
前記読み出し手段は、前記ワードを構成する全てのビットを一度の読み出し動作で読み出す
ことを特徴とする請求項1〜7のいずれか1項に記載の半導体記憶装置。 - 前記ワードを構成する前記サブワードの個数が、歩留りの値が所定値以上になるように設定されている
ことを特徴とする請求項1〜8のいずれか1項に記載の半導体記憶装置。 - 複数のビットからなるサブワードを複数有するワード構成の半導体記憶装置の誤り訂正方法であって、
前記ワードを書き込む書き込みステップと、
前記ワードを読み出す読み出しステップと、
前記読み出しステップにおいて読み出された前記ワードについて、各前記サブワードに付与された第一の誤り検出訂正符号に基づいて各前記サブワードごとに誤り検出および訂正を行う第一の誤り検出訂正ステップと、
前記第一の誤り検出訂正ステップにおける誤り検出および訂正の結果と、一部または全部の各前記サブワードのそれぞれ特定の順番のビットからなる列データごとに付与された第二の誤り検出訂正符号とに基づいて、前記ワードごとに誤り検出および訂正を行う第二の誤り検出訂正ステップと
を含むことを特徴とする半導体記憶装置の誤り訂正方法。 - 前記第二の誤り検出訂正ステップでは、前記第一の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットが存在するサブワードを特定し、前記第二の誤り検出訂正符号による誤り検出または訂正の結果に基づいて誤りビットを含む列データを特定し、前記特定されたサブワードおよび列データに重複して含まれるビットを誤りビットと特定し訂正する
ことを特徴とする請求項10記載の半導体記憶装置の誤り訂正方法。 - 前記第一の誤り検出訂正ステップでは、各前記サブワード中に1つの誤りビットが存在するときにそれぞれ誤り検出および訂正し、各前記サブワード中に2つの誤りビットが存在するときにそれぞれ誤り検出を行う
ことを特徴とする請求項10または11記載の半導体記憶装置の誤り訂正方法。 - 前記第一の誤り検出訂正符号は、ハミング符号である
ことを特徴とする請求項10〜12のいずれか1項に記載の半導体記憶装置の誤り訂正方法。 - 前記第二の誤り検出訂正符号は、パリティ符号である
ことを特徴とする請求項10〜13のいずれか1項に記載の半導体記憶装置の誤り訂正方法。 - 前記第一の誤り検出訂正符号と前記第二の誤り検出訂正符号とは、異なる誤り検出訂正符号である
ことを特徴とする請求項10〜14のいずれか1項に記載の半導体記憶装置の誤り訂正方法。 - 前記第二の誤り検出訂正ステップでは、複数の異なる誤り検出訂正符号を用いる
ことを特徴とする請求項10〜15のいずれか1項に記載の半導体記憶装置の誤り訂正方法。 - 前記書き込みステップでは、前記ワードを構成する全てのビットを一度の書き込み動作で書き込み、
前記読み出しステップでは、前記ワードを構成する全てのビットを一度の読み出し動作で読み出す
ことを特徴とする請求項10〜16のいずれか1項に記載の半導体記憶装置の誤り訂正方法。
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JP2004024365A JP2005216437A (ja) | 2004-01-30 | 2004-01-30 | 誤り訂正機能付き半導体記憶装置およびその誤り訂正方法 |
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JP2004024365A Withdrawn JP2005216437A (ja) | 2004-01-30 | 2004-01-30 | 誤り訂正機能付き半導体記憶装置およびその誤り訂正方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011210023A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 情報処理装置および情報処理方法 |
US8078938B2 (en) | 2007-05-30 | 2011-12-13 | Fujitsu Semiconductor Limited | Semiconductor memory, semiconductor memory system, and error correction method for semiconductor memory |
-
2004
- 2004-01-30 JP JP2004024365A patent/JP2005216437A/ja not_active Withdrawn
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Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |