TWI406289B - 半導體記憶體裝置及其控制方法 - Google Patents

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Description

半導體記憶體裝置及其控制方法
本發明關係於半導體記憶體裝置及其控制方法，例如，有關於設有一校正電路的半導體記憶體裝置，該校正電路用以校正非揮發儲存在半導體記憶體中之資訊中的錯誤，及控制該裝置的方法。
取決於非揮發記憶體裝置的類型，對應於儲存在其中之資料量的記憶體實體量狀態隨著時間而改變。當經過一預設時間時，資料可能遺失。各種記憶體裝置有此特性。例如，一使用具有所謂積層閘結構的電晶體作為記憶格的非揮發半導體記憶體裝置於此等記憶體裝置中。
積層閘結構包含一隧道絕緣膜、浮動閘電極、閘間絕緣膜及控制閘電極。為了儲存資訊於一記憶格中，電子被經由該隧道絕緣膜，由基材側注入至浮動閘電極。累積在浮動閘電極中之電荷作為資訊。因為隨著時間經過，累積在浮動閘電極中之電荷經由該隧道絕緣膜洩漏至該基材，結果隨著時間經過儲存在記憶格中之資訊可能遺失(將在資訊中產生錯誤)。
如果開始儲存資訊經過的時間很短，則在資訊中發生錯誤的可能性很小。相反地，如果開始儲存資訊的時間很長，則在資訊中發生錯誤的可能性很高。包含此記憶格的記憶體裝置可以被設有校正資訊中之錯誤的錯誤校正機 制。
通常，有需要具有高錯誤校正效能的校正機制，以校正由於經過很久時間後，發生在資訊中之錯誤，該資訊係由多數位元所構成。具有高錯誤校正效能的校正機制通常具有大電路規模、消耗大量功率，並需要很多時間作處理用。然而，為了保證即使在資料儲存開始已經過很久時間，資料仍能正確回復，設有具有高錯誤校正效能的校正機制，並不管資料儲存所經過的時間仍能一直被使用。
因此，即使讀取經過短時間儲存的資訊，即，即使讀取未含有太多錯誤的資訊時，仍使用具有高錯誤校正效能的校正機制。這是在功率上之浪費。
再者，通常，為了加強校正效能，有必要放大予以受到錯誤校正的資訊。例如，為了加強錯誤校正效能，以例如4k位元組資料片段為單位地產生錯誤校正碼，而不是512位元組資料片段(每一4k位元組資料片段係由耦合多數512位元組資料片段所形成)。在此時，即使當讀取512位元組資料時，仍必須讀取4k位元組資料。這也增加了記憶體裝置的功率消耗。
以下文獻係被視為有關於本案之先前技藝：JP－A63－275225(公開)
在參考文獻中，揭示了具有較高錯誤校正能力的校正設備。
依據本發明態樣，其中提供有一半導體記憶體裝置，包含：一暫時儲存電路，架構以接收多數資料項及以行及列方式，儲存資料項；一檢測碼產生器，架構以產生多數第一檢測碼，用以分別檢測在該多數資料項中之錯誤；一第一校正碼產生器，架構以產生多數第一校正碼，該多數第一校正碼用以分別校正對應於該等行中之多數第一資料區塊中之錯誤，各個該多數第一資料區塊包含安排在對應一行中之資料項數；一第二校正碼產生器，架構以產生多數第二校正碼，該多數第二校正碼用以分別校正對應於該等列中之多數第二資料區塊中之錯誤，各個該等第二資料區塊包含安排在對應一列中之資料項數；及半導體記憶體，架構以非揮發儲存資料項、該第一檢測碼、第一校正碼及第二校正碼。
依據本發明態樣，提供有控制半導體記憶體裝置的方法。該方法包含：接收多數資料項並以列與行方式，儲存該等資料項於一暫時儲存電路中；產生多數第一檢測碼，用以分別檢測在多數資料項中之錯誤；產生多數第一校正碼，用以分別校正在對應於該等行中之多數第一資料區塊的錯誤，各個該等第一資料區塊包含安排在對應一行中之資料項數；產生多數第二校正碼，用以分別校正在對應於該等列之多數第二資料區塊中的錯誤，各個第二資料區塊包含安排於對應列中之資料項數；及非揮發儲存資料項、第一檢測碼、第一校正碼及第二校正碼於一半導體記憶體中。
本發明的實施例將參考附圖加以說明。在以下說明中，相同元件符號表示相同元件，及其重復說明只有在必要時才會進行。
下述之實施例只是用以實施本發明技術想法的設備與方法例，結構元件的材料、形狀、結構及/或配置並不限於下述者。它們可以在不脫離本發明範圍下，以各種方式加以修改。
再者，在本發明實施例中，各個功能方塊可以以硬體、軟體或其組合加以實現。為了澄清如此，每一方塊只以其功能方式加以描述。各個功能係以硬體或軟體方式加以實現，則取決於對特定實施例或整個系統的設計侷限而定。熟習於本技藝者可以使用各種方法實施這些功能為特定實施例，此等實現係在本發明之範圍內。
圖1為依據本發明實施例之半導體記憶體裝置10的方塊圖。半導體記憶體裝置10包含一錯誤校正電路11及半導體記憶體12。錯誤校正電路11及半導體記憶體12係被認為包含在單一半導體積體電路中並提供在單一半導體晶片上。半導體記憶體12可以為非揮發儲存資訊的任意儲存器，及所儲存資訊隨著經過時間改變。半導體記憶體12係例如為NAND快閃記憶體。在實施例中，NAND快閃記憶體將被描述為半導體記憶體12例。
NAND快閃記憶體係由多數記憶體區塊BLK形成，以 被抹除之資料為單位。參考圖2，將描述記憶體區塊BLK的結構。圖2為顯示一記憶體區塊BLK結構的等效電路圖。
記憶體區塊BLK包含m(m為不小於1之整數)NAND串，沿著X軸排列。每一NAND串包含選擇電晶體ST1及ST2，及n(n為不小於1之整數)記憶格電晶體MT。包含在該m個NAND串中之個別選擇電晶體ST1令其汲極連接至位元線BL1至BLm，及其閘極連接至共同之選擇閘極線SGD。再者，選擇電晶體ST2令其源極連接至共同源極線SL，及其閘極連接至共同選擇閘極線SGS。
每一記憶格電晶體MT為金屬氧化物半導體場效電晶體(MOSFET)，其具有積層閘結構並被形成在半導體基材上，其間設有一閘絕緣膜。積層閘結構包含一電荷累積層(浮動閘)，形成在閘絕緣膜上，及一控制閘電極，被形成在電荷累積層上，其間形成有閘間絕緣膜。在每一NAND串中，n個記憶格電晶體MT令其電流路連串聯於選擇電晶體ST1的閘極與選擇電晶體ST2的汲極之間。即，n個記憶格電晶體MT係沿著Y軸串聯連接，使得每一擴散區(源極/汲極區)係被共享於對應對的鄰接電晶體MT之間。
記憶格電晶體MT的個別控制閘電極係連接至字元線WL1至WLn，以最接近汲極側的記憶格電晶體MT開始。因此，連接至字元線WL1的記憶格電晶體MT的汲極係連 接至選擇電晶體ST2的源極。同樣地，連接至字元線WLn的記憶格電晶體MT的源極係連接至選擇電晶體ST2的汲極。
字元線WL1至WLn各個彼此連接至在記憶體區塊BLK的NAND串間之共同的對應記憶格電晶體MT的控制閘電極。即，安排在記憶體區塊BLK的每一列中之記憶格電晶體MT的控制閘電極係藉由字元線WL而彼此連接。為相同字元線WL所連接之記憶格係被視為一頁，及資料寫入及讀取係以頁為單位加以執行。
再者，位元線BL1至BLn各個連接至記憶體區塊BLK間之對應選擇電晶體ST1的汲極。即，安排在同一列中之在記憶體區塊BLK間之NAND串係被連接至相同位元線BL。
在每一記憶格電晶體MT中，臨限電壓隨著在累積在浮動閘電極中之電子數量加以改變，因此，儲存著對應於如此設定臨限值的資訊。每一記憶格電晶體MT可以被設計以儲存一位元或多數位元的資訊。包含在半導體記憶體12中之例如含電位產生電路的控制電路(未示出)具有令予以被供給至半導體記憶體12的資料寫入或讀出記憶格電晶體MT的結構。
半導體記憶體裝置10係由外部裝置供給予以寫至半導體記憶體12的資料(寫入資料)。錯誤校正電路11將錯誤校正碼及錯誤檢測碼加入至寫入資料，及供給所得資料至半導體記憶體12。半導體記憶體12非揮發儲存具有 錯誤校正碼及錯誤檢測碼的寫入資料。
再者，回應於控制信號由外部裝置供給至半導體記憶體裝置10，半導體記憶體12供給予以讀取之資料(讀取資料)，及錯誤校正碼及錯誤檢測碼加入至其中。錯誤校正電路11檢測於讀取資料中之錯誤。如果有錯誤，則錯誤校正電路11校正該錯誤並將錯誤校正碼及錯誤檢測碼由該處移除，藉以輸出校正之讀取資料至外側。將描述錯誤校正電路11的特定架構例。
[寫入電路的架構]
圖3為有關資料寫入之錯誤校正電路11的主要部份的方塊圖。圖4為資料由錯誤校正電路11傳送至半導體記憶體12的格式示意圖。
錯誤校正電路11產生預設大小之資料項D為單位之錯誤檢測碼。預設大小例如為512位元組。錯誤校正電路11也產生第一錯誤校正碼，以多數寫入資料項(包含錯誤檢測碼)為單位安排在每一行，及第二錯誤校正碼，以多數寫入資料項為單位安排在每一列中。作為產生一錯誤校正碼之單元的寫入資料項的數量係根據想要錯誤校正效能及所用之錯誤校正碼加以決定。
至於錯誤檢測碼，可以使用循環冗餘檢查碼(CRC)32、CRC16等等。因此，在實施例中，錯誤檢測碼產生單元21為CRC產生單元21。因為CRC產生單元21的特定結構係為熟習於本技藝者所知，則其說明不再進行。CRC 產生單元21產生以512位元組為單位之寫入資料項D的CRC。在此實施例中，CRC的大小為4位元組。
至於第一錯誤校正碼，可以使用能校正一位元或多數位元的錯誤校正碼(ECC)。更明確地說，也可以使用波士－削大立－胡昆罕(BCH)碼或密度同位檢查碼(LDPC)。在該實施例中，第一錯誤校正碼產生單元22係被舉例為ECC產生單元22。因為ECC產生單元22的特定結構係為熟習於本技藝者所知，所以，不再說明。ECC產生單元22產生以第一資料區塊UDa為單位的ECC碼，每一資料區塊包含例如8寫入資料項D及對應8CRC碼。在此時，ECC大小為24位元組。
至於第二錯誤校正碼，可使用能校正例如多數位元，即較第一錯誤校正碼為高效能的錯誤校正的錯誤校正碼。更明確地說，例如使用李德所羅門(RS)碼作為第二錯誤校正碼。因此，在此實施例中，第二錯誤校正碼產生單元23為RS產生單元23。因為RS產生單元23的特定結構係為熟習於本技藝者所知，所以，不再說明。RS產生單元23例如以第二資料區塊UDb為單位，產生四個RS碼。因此，RS產生單元23可以校正包含在1024寫入資料項D中的四個寫入資料項中的錯誤，該1024資料項D形成單一第二資料區塊UDb。
錯誤校正電路11具有暫時儲存電路20。暫時儲存電路20例如為揮發記憶體電路，例如動態隨機存取記憶體(DRAM)。錯誤校正電路11外部接收多數寫入資料項D (1，1)至D(8，1024)。暫時儲存電路20暫時儲存寫入資料項D(1，1)至D(8，1024)於行及列中。圖5顯示暫時儲存電路20的資料結構。
如圖5所示，暫時儲存電路20儲存8寫入資料項D(1，p)至(8，p)為行資料項，其係被認為是為ECC產生單元22所處理的一單元，及儲存1024寫入資料項D(q，1)至(q，1024)作為列資料項，這些被認為是為RS產生單元23所處理的一單元。p為包含在1至1024中之任意數，及q為包含在1至8中之任意數。
CRC產生單元21包含對應於8寫入資料項D(1，p)至(8，p)作為行資料項的8個CRC產生單元21－1至21－8。8個CRC產生單元21－1至21－8產生對應於8個寫入資料項D(1，p)至(8，p)的8CRC碼。8CRC碼係被用以檢測在8個寫入資料項D(1，p)至(8，p)中之錯誤。該8個CRC碼被送至ECC產生單元22。
ECC產生單元22以第一資料區塊UDap為單位產生一ECC碼，各個第一資料區塊包含8個寫入資料項D(1，p)至(8，p)及與之對應的8個CRC碼。ECC碼係被用以校正在第一資料區塊UDap中之錯誤。在該實施例中，由各個第一資料區塊UDap及對應ECC碼所形成之資料的大小對應於一頁的大小(見圖4)。
再者，在本實施例中，RS產生單元23產生以第二資料區塊UDb為單位之一RS碼，各第二資料區塊包含1024寫入資料項D(1，1)至D(1，1024)作為列資料項。 RS產生單元23包含對應於暫時儲存電路20的寫入資料列之8個RS產生單元23－1至23－8。RS產生單元23－1產生用於第二資料區塊UDb1之四RS碼RS(1，1)至RS(1，4)。同樣地，RS產生單元23－2至23－8也可以對應於第2至第8列。
CRC產生單元21－1至21－8產生用於8個RS碼(1，r)至(8，r)之CRC碼。R為1至4中之任意數。同樣地，ECC產生單元22產生用於第三資料區塊UDc的ECC碼，包含8個RS碼(1，r)至(8，r)及其對應8個CRC碼。第三資料區塊UDc具有與第一資料區塊UDa相同的資料大小。
寫入資料D、及CRC、ECC及RS碼係以圖4所示之頁為單位，由錯誤校正電路11送至半導體記憶體12。半導體記憶體12以頁為順序儲存資料。例如，當一記憶體區塊BLK係由1028頁形成時，示於圖4之資料係被儲存在半導體記憶體12中之一記憶體區塊BLK中。
[資料寫入操作]
參考圖6至8，將對在資料寫入時之為錯誤校正電路11所執行之錯誤檢測碼產生操作及錯誤校正碼產生操作進行說明。
首先，如圖6所示，8個予以被入至半導體記憶體12之寫入資料項D(1，1)至D(8，1)係被供給至錯誤校正電路11，藉以儲存在暫時儲存電路20中。
隨後，如圖7所示，8個寫入資料項D(1，1)至D(8，1)係分別被送至CRC產生單元21－1至21－8。CRC產生單元21－1至21－8隨後產生8個錯誤檢測碼(CRC)給個別8個寫入資料項D(1，1)至D(8，1)。8個CRC碼係被附至個別寫入資料項D的末端，以形成第一資料區塊UDa1。在該實施例中，CRC產生單元21－1至21－8並聯執行其個別檢測碼產生操作，藉以降低所需處理時間。
隨後，第一資料區塊UDa1被送至ECC產生單元22，如圖8所示。ECC產生單元22使用第一資料區塊UDa1，產生第一錯誤校正碼(ECC)，用以校正在第一資料區塊UDa1中之錯誤。ECC碼被附至第一資料區塊UDa1的末端，以形成頁1之資料。頁1的資料被送出並儲存在半導體記憶體12。
與上述相同的操作係被重復，以形成如圖4所示之資料。頁2至1024的資料項係被送出並儲存在半導體記憶體12中。
隨後，RS產生單元23產生第二錯誤校正碼(RS)。在此時，暫時儲存電路20已經如圖5所示將寫入資料項D(1，1)至D(8，1024)於行及列中。
如圖9所示，第二資料區塊UDb1係由被安排在第一列之1024寫入資料項D(1，1)至D(1，1024)所形成，並經由暫時儲存電路20被送至RS產生單元23－1。同樣地，第二資料區塊UDb2至UDb8被形成並經由暫時 儲存電路20送至RS產生單元23－2至23－8。
隨後，如圖10所示，RS產生單元23－1使用第二資料區塊UDb1產生四個RS碼RS(1，1)至RS(1，4)。RS產生單元23－2至23－8執行與RS產生單元23－1相同的RS產生操作。在此實施例中，RS產生單元23－1至23－8並聯執行其個別校正碼產生操作。RS產生單元23－1至23－8並聯操作降低處理所需的時間。
當李德－所羅門碼被使用作為錯誤校正碼時，通常使用四個冗餘碼以取得兩個錯誤位置資訊項及兩錯誤校正資訊項，因此，兩個錯誤校正為有可能。然而，在該實施例中，為了指明在寫入資料D中之錯誤的位置，也可使用CRC碼。因此，在該實施例中，有可能使用四個冗餘碼進行四錯誤校正。即，包含在1024寫入資料項D(1，1)至D(1，1024)中之四個錯誤可以被校正。
隨後，當在RS產生單元23－1至23－8時，CRC產生單元21－1至21－8產生8個排列在一行中之CRC碼RS(1，1)至RS(8，1)。如此取得之8個CRC碼係被附著至個別8個RS碼之末端，以形成第三資料區塊UDc1。ECC產生單元22使用第三資料區塊UDc1以產生ECC碼，用以校正在第三資料區塊UDc1中之錯誤。ECC碼係被附至第三資料區塊UDc1的末端，以形成頁1025的資料項。頁1025的資料項被送至並儲存於半導體記憶體12中。
與上述相同的操作係被重覆以形成頁1026至1028的 資料項，藉以形成圖4所示之資料。頁1026至1028的資料項係被送至並儲存於半導體記憶體12中。
[讀取電路架構]
圖11為有關資料讀取的錯誤校正電路11的主要部份的方塊圖。當讀取資料時，儲存於半導體記憶體12之一記憶體區塊BLK中之區塊資料(圖4所示之資料)被送至並儲存於暫時儲存電路20中。
錯誤校正電路11包含一ECC校正單元31。ECC校正單元31使用以頁為單位產生之錯誤校正碼(ECC)，以校正包含在第一資料區塊UDap中之錯誤，其包含有8個讀取資料項D(1，p)至D(8，p)及8個對應CRC碼。為ECC校正單元31所校正之第一校正資料DC1被送至暫時儲存電路20。暫時儲存電路20更新儲存於其中並對應至第一校正資料DC1之資料。
錯誤校正電路11也包含CRC檢測單元32。CRC檢測單元32包含8個對應於8個排成一行，即對應於列數量之讀取資料項D(1，p)至D(8，p)的CRC檢測單元32－1至32－8。該8個CRC檢測單元32－1至32－8使用8個產生用於讀取資料項D(1，p)至D(8，p)的CRC碼，以檢測在讀取資料項D(1，p)至D(8，p)中之錯誤。CRC檢測單元32之特定結構係為熟習於本技藝者所知，並不再說明。
錯誤校正電路11更包含一RS校正單元33。RS校正 單元33包含排列於一行中之對應於8個讀取資料項D(1，p)至D(8，p)的RS校正單元33－1至33－8。例如，RS校正單元33－1使用四個RS碼RS(1，1)至RS(1，4)，以校正安排在第一列中之由1024個讀取資料項D(1，1)至D(1，1024)所形成之第二資料區UDb1中的錯誤。RS校正單元33之特定結構係為熟習於本技藝者所知，並不再說明。
在實施例中，李德－所羅門(RS)碼係被使用作為第二錯誤校正碼，及四個RS碼RS(1，1)至RS(1，4)均被使用於錯誤校正。因此，RS校正單元33－1可以校正包含1024個讀取資料項D(1，1)至D(1，1024)中之四個讀取資料項。對應於第二至第八列之CRC檢測單元32－2至32－8也可以如此。為RS校正單元33－1至33－8之任一所校正之第二校正資料DC2被送至暫時儲存電路20。暫時儲存電路20隨後更新儲存於其中並對應第二校正資料DC2之資料。
為ECC校正單元31及RS校正單元33－1至33－8所校正之讀取資料項D(1，1)至D(8，1024)被由錯誤校正電路11輸出至外部。
[資料讀取操作]
參考圖12至15，將描述在資料讀取時所執行之錯誤校正電路11的錯誤檢測操作及錯誤校正操作。
在錯誤校正操作之前，儲存於半導體記憶體12之一 記憶體區塊BLK中之區塊資料(圖4中之資料)被送至並儲存於暫時儲存電路20中。
首先，ECC校正單元31執行第一錯誤校正操作。明確地說，頁1的資料被經由暫時儲存電路20送至ECC校正單元31。ECC校正單元31使用包含在頁1之資料中之錯誤校正碼(ECC)，以校正包含在頁1之第一資料區塊UDa1中之錯誤。同樣地，ECC校正單元31校正包含在頁2至1028之資料中之第一資料區塊UDa2至UDa1028。為ECC校正單元31所校正之第一校正資料DC1係被送至暫時儲存電路20。暫時儲存電路20更新儲存於其中及對應至第一校正資料DC1之資料。
隨後，CRC檢測單元32執行第一錯誤檢測操作。明確地說，CRC檢測單元32－1至32－8使用個別CRC碼，以檢測在讀取資料項D(1，1)至D(8，1)中之錯誤。在錯誤檢測後，CRC檢測單元32－1至32－8產生錯誤資訊項S1至S8，以分別表示哪一讀取資料D包含錯誤。錯誤資訊項S1至S8被分別送至RS校正單元33－1至33－8。CRC檢測單元32－1至32－8對頁2至1028的資料執行相同的錯誤檢測操作。CRC檢測單元32－1至32－8的錯誤檢測操作係被並聯執行，以降低處理所需之時間。
圖12顯示在ECC校正單元31之第一錯誤校正後所包含的區塊資料例。在圖12中，斜線部份表示即使在ECC校正單元31的第一錯誤校正及CRC檢測單元32－1至32－8檢測後，仍存在有錯誤的資料項。
如果在ECC校正單元31的第一錯誤校正後，在所有讀取資料項中均沒有錯誤，則完成錯誤校正操作。即，後述之RS校正單元33的錯誤校正不再進行。例如，由電源電路(未示出)之電力供給至RS校正單元33，或來自時鐘電路(未示出)之時鐘信號供給至33被停止，以停止其錯誤校正操作。這降低了只有少量錯誤存在時的資料讀取時間。再者，在此時，因為RS校正單元33並未執行錯誤校正操作，所以功率消耗降低。
隨後，RS校正單元33執行第一錯誤校正操作。明確地說，由1024個讀取資料項D(1，1)至D(1，1024)所形成之第二資料區塊UDb1及對應於第二資料區塊UDb1之四個RS碼RS(1，1)至RS(1，4)係經由暫時儲存電路20被送至RS校正單元33。RS校正單元33－1使用四個RS碼RS(1，1)至RS(1，4)以校正在讀取資料項D(1，1)至D(1，1024)中之錯誤。對應於第二至第八列之RS校正單元33－2至33－8執行如上相同之處理。
在該實施例中，RS校正單元33－1至33－8並聯執行其校正操作。RS校正單元33－1至33－8之並聯操作降低處理時間。為RS校正單元33－1至33－8所校正之第二校正資料DC2係被送至暫時儲存電路20。暫時儲存電路20更新儲存於其中並對應至第二校正資料DC2之資料。
圖13顯示在RS校正單元33之第一錯誤校正後所取得之區塊資料例。如圖13所示，包含在讀取資料項D (1，2)至D(1，6)中之錯誤係為RS校正單元33所校正。再者，在讀取資料項D(8，2)至D(8，1024)中之錯誤係為RS校正單元33－8所處理。
如前所述，在RS校正單元33執行錯誤校正前，包含錯誤的讀取資料的位置係為CRC檢測單元32所指明。因此，如果RS校正單元33只對具有一檢測錯誤的讀取資料執行錯誤校正則足夠。這可以降低RS校正單元33執行校正所需之時間，並降低功率消耗。
隨後，ECC校正單元31執行頁1至1028的資料之第二錯誤校正。第二錯誤校正係與ECC校正單元31所執行之第一錯誤校正相同。圖14顯示ECC校正單元31所執行之第二錯誤校正後取得之區塊資料例。如圖14所示，在讀取資料項D(2，1)、D(3，2)及D(2，1022)中之錯誤係為ECC校正單元31所校正。
隨後，CRC檢測單元32－1至32－8檢測在所有讀取資料項D及錯誤校正碼(RS)中之錯誤。此檢測係與CRC檢測單元32－1至32－8之前述第一錯誤檢測相同。隨後，RS校正單元33－1至33－8分別對第二資料區塊UDb1至UDb8執行第二錯誤校正。第二錯誤校正係與RS校正單元33－1至33－8所執行之前述第一錯誤校正相同。
圖15顯示在RS校正單元33執行第二錯誤校正後取得之區塊資料例。如圖15所示，在讀取資料項D(2，5)中之錯誤係為RS校正單元33－2所校正。再者，在讀取資料項D(3，4)、D(3，7)及D(3，1023)中之錯 誤係為RS校正單元33－3所校正。因此，在讀取資料項D(1，1)至D(8，1024)中之所有錯誤均被校正。
已校正錯誤的讀取資料項D(1，1)至D(8，1024)係由暫時儲存電路20被輸出至外部。
圖16顯示在資料被寫入至半導體記憶體12後時間經過與所需校正效能間之關係。如圖16所示，經過時間愈久，則包含在寫至半導體記憶體12中之資料的錯誤數量愈多。因此，錯誤校正效能係依據錯誤數量之增加而改變。第一錯誤校正單元(ECC校正單元)31及第二錯誤校正單元(RS校正單元)33的錯誤校正效能係被決定以不會有過量或不足的錯誤校正效能。明確地說，第一錯誤校正單元31及第二錯誤校正單元33的錯誤校正效能係被決定以使得當經過時間短時，只有第一錯誤校正單元31執行錯誤校正，及在一預定時間經過(即當錯誤量突然增加時)，第一錯誤校正單元31及第二錯誤校正單元33均執行錯誤校正。
如上所詳述，在實施例中，首先，第一錯誤校正碼(ECC)係用以校正錯誤，及校正結果係使用第二錯誤校正碼(RS)受到進一步錯誤校正。因此，即使當第一錯誤校正單元31及第二錯誤校正單元33的錯誤校正效能位準設定為低時，仍可以在不改變或減少電路規格下完成想要的校正效能。
再者，如果為ECC校正單元31所執行之第一錯誤校正的結果表示在所有讀取資料中均沒有錯誤，則RS校正 單元33並不執行校正，藉以降低當在資料中只有少量錯誤時，讀取資料所需的時間。結果，完成了當只包含少量錯誤時，資料讀取時間的降低，及當包含有大量錯誤時，又實現了高校正效能。再者，因為RS校正單元33的操作被條件式地停止，所以減低功率消耗。
另外，第一錯誤校正碼(ECC)被用以校正安排在一行中之資料中之錯誤，及第二錯誤校正碼(RS)被用以校正安排在一列中之資料中之錯誤。因此，當使用NAND快閃記憶體作為半導體記憶體12時，錯誤校正可以對在每一記憶體區塊中之所有頁的資料執行。因此，因為錯誤校正可以對錯誤發生或然率高的區域執行若干次，所以，本實施例在半導體記憶體中特別有效，其中錯誤發生的或然率顯著與資料儲存位置有所不同。
再者，包含錯誤的讀取資料的位置係為CRC檢測單元32所檢測及RS校正單元33只對檢出之讀取資料執行錯誤校正。因此，RS校正單元33之處理時間被最小化。
因為使用錯誤檢測碼(CRC)所檢測之包含錯誤的資料D的位置被檢出，所以，RS校正單元33並不需要執行錯誤檢測。因此，所有RS碼(在實施例中之四RS碼)可以用作錯誤檢測。
本發明之其他優點及修改可以為熟習於本技藝者迅速了解。因此，本發明並不限於代表實施例所示及所述之特定細節。因此，在不脫離本發明之精神及範圍下可以完成各種修改，本發明之精神及範圍係由以下之申請專利範圍 與其等效所界定。
10‧‧‧半導體記憶體裝置
11‧‧‧錯誤校正電路
12‧‧‧半導體記憶體
20‧‧‧暫時儲存電路
21‧‧‧CRC產生單元
22‧‧‧ECC產生單元
23‧‧‧RS產生單元
31‧‧‧ECC校正單元
32‧‧‧CRC檢測單元
33‧‧‧RS校正單元
BLK‧‧‧記憶體區塊
ST1，ST2‧‧‧選擇電晶體
MT‧‧‧記憶格電晶體
SGD‧‧‧選擇閘極線
SL‧‧‧源極線
SGS‧‧‧選擇閘極線
WL1－WLn‧‧‧字元線
BL1－BLn‧‧‧位元線
圖1為依據一實施例之半導體記憶體裝置10的方塊圖；圖2為包含在NAND快閃記憶體中之記憶體區塊BLK的結構之等效電路圖；圖3為有關於資料寫入之錯誤校正電路11的主要部份的方塊圖；圖4為由錯誤校正電路11轉移至半導體記憶體12的資料格式示意圖；圖5為用以寫入之暫時儲存電路20所用之資料結構圖；圖6為錯誤校正電路11的錯誤檢測碼產生操作及錯誤校正碼產生操作的一部份示意圖；圖7為在圖6所示部份後的錯誤檢測碼產生操作及錯誤校正碼產生操作的示意圖；圖8為在圖7所示部份後的錯誤檢測碼產生操作及錯誤校正碼產生操作的示意圖；圖9為在圖8所示部份後的錯誤檢測碼產生操作及錯誤校正碼產生操作的示意圖；圖10為在圖9所示部份後的錯誤檢測碼產生操作及錯誤校正碼產生操作的示意圖；圖11為有關資料讀取之錯誤校正電路11的主要部份 的方塊圖；圖12為ECC校正單元31所取得之第一錯誤校正的區塊資料圖；圖13為RS校正單元33所取得之第一錯誤校正的區塊資料圖；圖14為ECC校正單元31所取得之第二錯誤校正的區塊資料圖；圖15為RS校正單元33所取得之第二錯誤校正的區塊資料區；及圖16為由寫入開始經過的時間與所需校正效能間之關係圖。
20‧‧‧暫時儲存電路
D(1,1)~D(1,1024)‧‧‧資料項
D(2,1)~D(2,1024)‧‧‧資料項
D(3,1)~D(3,1024)‧‧‧資料項
D(8,1)~D(8,1024)‧‧‧資料項
23－1‧‧‧RS產生單元
23－2‧‧‧RS產生單元
23－3‧‧‧RS產生單元
23－8‧‧‧RS產生單元
RS(1,1)~RS(1,4)‧‧‧RS碼
RS(2,1)~RS(2,4)‧‧‧RS碼
RS(3,1)~RS(3,4)‧‧‧RS碼
RS(8,1)~RS(8,4)‧‧‧RS碼
21－1‧‧‧CRC產生單元
21－2‧‧‧CRC產生單元
21－3‧‧‧CRC產生單元
21－8‧‧‧CRC產生單元
22‧‧‧ECC產生單元
12‧‧‧半導體記憶體

Claims (20)

  1. 一種半導體記憶體裝置，包含：一暫時儲存電路，架構以接收多數資料項及儲存該多數資料項於行與列中；一檢測碼產生器，架構以產生多數分別用以檢測在該多數資料項中之錯誤的多數第一檢測碼；一第一校正碼產生器，架構以產生多數第一校正碼，該等多數第一校正碼係分別用以校正在多數對應該等行之第一資料區塊中之錯誤，各個該第一資料區塊包含安排在該等行之一對應行中之資料項數；一第二校正碼產生器，架構以產生多數第二校正碼，該多數第二校正碼用以分別校正在對應於該等列之多數第二資料區塊中的錯誤，各個該等第二資料區塊包含安排在該等列之一對應列中的資料項數；及一半導體記憶體，架構以非揮發地儲存該等資料項、該等第一檢測碼、該等第一校正碼及該等第二校正碼。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置，更包含：一第一校正器，架構以使用該多數第一校正碼，校正在該多數第一資料區塊中之錯誤；一檢測器，架構以使用該多數第一檢測碼，檢測在被該第一校正器校正之該等第一資料區塊中之錯誤；及一第二校正器，架構以使用該多數第二校正碼，校正在被該檢測器檢測之該等資料項中之錯誤。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中各個該等第一資料區塊包含多數第一檢測碼，產生用於安排在該等行之一對應行中的該等資料項。
  4. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該檢測碼產生器，更產生多數第二檢測碼，用以檢測在該多數第二校正碼中之錯誤。
  5. 如申請專利範圍第4項所述之半導體記憶體裝置，其中該第一校正碼產生器更產生一第三校正碼，用以校正由該多數第二校正碼所形成之第三資料區塊中之錯誤。
  6. 如申請專利範圍第5項所述之半導體記憶體裝置，其中該第三資料區塊包含多數第二檢測碼。
  7. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該第一及第二校正器交替地重覆個別之校正操作。
  8. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該暫時儲存電路更新該等校正第一資料區塊。
  9. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該檢測器產生錯誤資訊，表示檢測出具有一錯誤的一資料項，及該第二校正器根據該錯誤資訊，執行錯誤校正。
  10. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該半導體記憶體使用第一資料大小作為最小單元，執行資料讀取及資料寫入，各個該等第一資料區塊具有該第一資料大小。
  11. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該半導體記憶體為一NAND快閃記憶體。
  12. 一種控制半導體記憶體裝置的方法，該方法包含：接收多數資料項並儲存該等資料項於一暫時儲存電路之列與行中；產生多數第一檢測碼，用以分別檢測在該多數資料項中之錯誤；產生多數第一校正碼，用以分別校正在對應於該等行中之多數第一資料區塊內的錯誤，各個該等第一資料區塊包含安排在該等行之一對應行中之資料項數；產生多數第二校正碼，用以分別校正在對應於該等列之多數第二資料區塊中的錯誤，各個該等第二資料區塊包含安排於該等列之一對應列中之資料項數；及非揮發儲存該等資料項、該等第一檢測碼、該等第一校正碼及該等第二校正碼於一半導體記憶體中。
  13. 如申請專利範圍第12項所述之方法，更包含：使用該多數第一校正碼，以校正在該多數第一資料區塊中之錯誤；使用該多數第一檢測碼，檢測使用該多數第一校正碼校正之該等第一資料區塊中之錯誤；及使用該等多數第二校正碼，校正使用該多數第一檢測碼檢測之該等資料項中之錯誤。
  14. 如申請專利範圍第12項所述之方法，其中各個該 等第一資料區塊包含多數第一檢測碼，被產生用於被安排在該等行中之一對應行內的該等資料項。
  15. 如申請專利範圍第12項所述之方法，其中該產生該多數第一檢測碼包含產生多數第二檢測碼，用以檢測在該多數第二校正碼中之錯誤。
  16. 如申請專利範圍第15項所述之方法，其中該產生該多數第一校正碼包含產生一第三校正碼，用以校正由該多數第二校正碼所形成的第三資料區塊中之錯誤。
  17. 如申請專利範圍第16項所述之方法，其中該第三資料區塊包含該多數第二檢測碼。
  18. 如申請專利範圍第13項所述之方法，其中使用該多數第一與第二校正碼的兩校正操作被交替重覆。
  19. 如申請專利範圍第13項所述之方法，其中該暫時儲存電路更新該等校正之第一資料區塊。
  20. 如申請專利範圍第12項所述之方法，其中該半導體記憶體為NAND快閃記憶體。
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