JPS6151253A - 誤り訂正回路 - Google Patents

誤り訂正回路

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Publication number
JPS6151253A
JPS6151253A JP59172670A JP17267084A JPS6151253A JP S6151253 A JPS6151253 A JP S6151253A JP 59172670 A JP59172670 A JP 59172670A JP 17267084 A JP17267084 A JP 17267084A JP S6151253 A JPS6151253 A JP S6151253A
Authority
JP
Japan
Prior art keywords
memory
circuit
parity
data
error correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59172670A
Other languages
English (en)
Inventor
Hiroshi Masuhara
増原　恢
Koichi Kimura
恒一 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP85305873A priority patent/EP0176218B1/en
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Priority to US06/767,596 priority patent/US4716566A/en
Publication of JPS6151253A publication Critical patent/JPS6151253A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、メモリの誤り訂正回路に関する。
（従来の技術および発明が解決しようとする問題点） 従来のメモリ誤り訂正回路では、メモリのビット自体の
誤りに対しては、誤り訂正回路がこれを訂正することに
よる冗長効果を持つのであるが、誤り訂正回路そのもの
については、その誤動作によって正しいメモリ読み出し
内容を誤訂正してしまう危険が残っている。
本発明の目的は、上記従来の欠点を除去し、誤り訂正回
路が誤動作したときのメモリ読み出し内容の誤訂正を防
止するメモリ誤り訂正回路を提供することにある。
（発明の構成） 本発明によるメモリｐｂ訂正回路は、誤り訂正符号によ
るメモリ誤り訂正回路と、パリティ−ビット付加による
メモリパリティ−エラーが同時に発生したときのみメモ
リ読み出し出力を訂正する回路によって構成される。
（発明の実施例） 次に本発明の実施例について、１髪参照して説明する。
本発明によるメモリ誤り訂正回路は、データレジスタｌ
と、誤り訂正符号のエンコーダ／デコーダ２と、パリテ
ィ−発生回路３と、エクスクルー７ブＯＲ回路４と、出
力バツ７ア５と、入カッ（ツファ６と、メモリ７と、誤
り修正回路８によって構成される。
メモリ沓き込みデータａは、データレジスタ１に保持さ
れ、そのあとデータｂとして出力される。
データｂは、誤り訂正符号のエンコーダ／デコーダ２と
、パリティ−発生回路３に送られる。エンコーダ／デコ
ーダ２では、誤り訂正符号を付加して、データｄとして
出力する。パリティ−発生回路３からはパリティ−符号
りが出力される。パリティ−符号りとエンコーダ／デコ
ーダの出力データｄは、出力バッファ５に送られ、出力
バッファ５祉その出力データｅをメモリ７に書き込む。
メモリ７から読み出された出力ｆは、入力バッファ６に
送られ、入カパッ７ア６の出力ｇは、データレジスタｌ
に戻される。データレジスタ１に送られたメモリ読み出
し出力ｇは、データビットｂと、３　　　　　　　％ｈ
り訂正符号Ｃと、パリティ−ビットｉに別けられ、デー
タビットｂはエンコーダ／デコーダ２と、パリティ−発
生回路３と、誤り修正回Ｍ８に送られる。誤り訂正符号
Ｃはエンコーダ／デコーダ２に送られ、パリティ−ビッ
トｉではエクスクル−シブＯＲ回路４に送られる。エン
コーダ／デコーダ２では、データピッ）ｂと誤り訂正符
号Ｃを処理して、ＥＣ修正信信号を発生し誤り修正回路
８に送る。パリティ−ビットｉと、パリティ−発生回路
３で再度発生されたパリティ−符号りは、エクスクル−
シブＯＲ１回路４でパリティ−エラー信号ｊとして出力
され、諜シ修正回路８に送られる。
誤り修正回路８では、データビットｂと、誤り修正信号
にと、パリティ−エラー信号ｊを用いて、修正後のメモ
リ読み出しデータノを出力する。
（発明の効果） 以上説明したように、本発明によるメモリ誤り訂正回路
は、誤り訂正符号によるメモリ誤り訂正回路と、パリテ
ィ−ビット付加によるメモリパリティ−エラー検出回路
と、誤り修正出力及びメモリパリティ−エラーが同時に
発生したときのみメモリａみ出し出力を訂正する誤り修
正回路によって構成され、メモリ誤り訂正回路の誤動作
によるメモリ読出し内容の誤訂正を防止する幼呆を有す
る。
４　図面のｒ？１」羊な説明 図は、本発明の実施例の回路構成を示すブロック図であ
る。
ｌ・・・・・・データレジスタ、２・・・・・・誤り訂
正符号のエンコーダ／デコーダ、３・・・・・・パリテ
ィ−発生回路、４・・・・・・エクスクル−シブＯＲ回
路、５・・団・出力バッファ、６・・・・・・人力バッ
ファ、７・・す・・メモリ、８・・・・・・誤り修正回
路。
１＋＋−″

Claims (1)

    【特許請求の範囲】
  1. 誤り訂正符号をメモリに付加し、これを用いてメモリの
    誤りビットの訂正を行うメモリ誤り訂正回路に於て、パ
    リティービットを前記メモリに付加し、パリティーエラ
    ーと誤り修正出力の双方が同時に発生したときのみ前記
    メモリ読み出し出力を訂正することを特徴とするメモリ
    誤り訂正回路。
JP59172670A 1984-08-20 1984-08-20 誤り訂正回路 Pending JPS6151253A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59172670A JPS6151253A (ja) 1984-08-20 1984-08-20 誤り訂正回路
EP85305873A EP0176218B1 (en) 1984-08-20 1985-08-19 Error correcting system
DE8585305873T DE3580147D1 (de) 1984-08-20 1985-08-19 Fehlerkorrektursystem.
US06/767,596 US4716566A (en) 1984-08-20 1985-08-20 Error correcting system

Applications Claiming Priority (1)

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JP59172670A JPS6151253A (ja) 1984-08-20 1984-08-20 誤り訂正回路

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JPS6151253A true JPS6151253A (ja) 1986-03-13

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ID=15946191

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US (1) US4716566A (ja)
EP (1) EP0176218B1 (ja)
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EP0176218B1 (en) 1990-10-17
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