JPH02217948A - エラー検出訂正装置 - Google Patents
エラー検出訂正装置Info
- Publication number
- JPH02217948A JPH02217948A JP1038316A JP3831689A JPH02217948A JP H02217948 A JPH02217948 A JP H02217948A JP 1038316 A JP1038316 A JP 1038316A JP 3831689 A JP3831689 A JP 3831689A JP H02217948 A JPH02217948 A JP H02217948A
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- 238000012937 correction Methods 0.000 claims abstract description 38
- 230000015654 memory Effects 0.000 claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 208000011580 syndromic disease Diseases 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、チェックビットメモリおよびデータメモリ
から読み出したデータのエラーを検出し、これを訂正す
るエラー検出訂正装置に関するものである。
から読み出したデータのエラーを検出し、これを訂正す
るエラー検出訂正装置に関するものである。
第３図は従来のエラー検出訂正装置を示すブロック接続
図であり、図において、１はエラー検出訂正制御部（以
下、制御部という）、２はチエツクピットメモリ、３は
データメモリ、４は各メモリ２，３からの各データをラ
ッチするラッチ回路、５は訂正を行ったデータのデータ
メモリ３に対する出力制御を行うバッファ回路、６はラ
ッチされたチェックビット信号、７はラッチされたデー
タ信号、８はシンドロームビットおよびチェックビット
を生成するパリティ生成回路、９はどのビットの工２−
が発生したかを判定するエラーデコーダ、１０はエラー
ビットを示すエラービット信号、１１はデータ信号７の
エラー訂正を行うデータエラー訂正回路である。
図であり、図において、１はエラー検出訂正制御部（以
下、制御部という）、２はチエツクピットメモリ、３は
データメモリ、４は各メモリ２，３からの各データをラ
ッチするラッチ回路、５は訂正を行ったデータのデータ
メモリ３に対する出力制御を行うバッファ回路、６はラ
ッチされたチェックビット信号、７はラッチされたデー
タ信号、８はシンドロームビットおよびチェックビット
を生成するパリティ生成回路、９はどのビットの工２−
が発生したかを判定するエラーデコーダ、１０はエラー
ビットを示すエラービット信号、１１はデータ信号７の
エラー訂正を行うデータエラー訂正回路である。
次に動作について説明する。まず、ラッチ回路４はチェ
ックビットメモリ２．データメモリ３にそれぞれ格納し
たチェックビット信号およびデータ信号を、制御部１か
らの制御信号により読み出して、ラッチする。パリティ
生成口ｊｉ！８は、このラッチしたチエツクピット信号
６．データ信号Ｔを受けてシンドロームビットを生成す
る。このシンドロームビットは制御部１からの制御信号
により、バッファ回路５から出力される。一方、このシ
ンドロームビットは、エラーデコーダ９によってデコー
ドされ、このエラーデコーダ９はデータ信号のどのビッ
トにエラーが起きているかを検出し、エラービットを示
すエラービット信号１０を出力する。次いで、このエラ
ービット信号１０を受けたデータエラー訂正回路１１は
、エラーが起きたビットデータを訂正し、訂正したデー
タ信号は、制御部１からの制御信号により、バッフ７回
路５からデータメモリ３に入力される。
ックビットメモリ２．データメモリ３にそれぞれ格納し
たチェックビット信号およびデータ信号を、制御部１か
らの制御信号により読み出して、ラッチする。パリティ
生成口ｊｉ！８は、このラッチしたチエツクピット信号
６．データ信号Ｔを受けてシンドロームビットを生成す
る。このシンドロームビットは制御部１からの制御信号
により、バッファ回路５から出力される。一方、このシ
ンドロームビットは、エラーデコーダ９によってデコー
ドされ、このエラーデコーダ９はデータ信号のどのビッ
トにエラーが起きているかを検出し、エラービットを示
すエラービット信号１０を出力する。次いで、このエラ
ービット信号１０を受けたデータエラー訂正回路１１は
、エラーが起きたビットデータを訂正し、訂正したデー
タ信号は、制御部１からの制御信号により、バッフ７回
路５からデータメモリ３に入力される。
従来のエラー検出訂正装置は以上のように構成されてい
るので、データエラー訂正回路により検出したビットデ
ータのエラー訂正が実施できるものの、チエツクピット
信号の訂正はできず、この訂正を可能にするには外部回
路が必要になるほか、速かな訂正が行えないなどの問題
点があった。
るので、データエラー訂正回路により検出したビットデ
ータのエラー訂正が実施できるものの、チエツクピット
信号の訂正はできず、この訂正を可能にするには外部回
路が必要になるほか、速かな訂正が行えないなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チエツクピット信号にエラーが生じた場合に
は、これを速かに検出して訂正し、正しいチエツクピッ
ト信号をチエツクピットメモリへ出力できるエラー検出
訂正装置を得ることを目的とする。
たもので、チエツクピット信号にエラーが生じた場合に
は、これを速かに検出して訂正し、正しいチエツクピッ
ト信号をチエツクピットメモリへ出力できるエラー検出
訂正装置を得ることを目的とする。
この発明に係るエラー検出訂正装置は、ビットエラー訂
正回路をデータエラー訂正回路と独立に設け、これによ
ってエラーデコーダからのエラービット信号により、エ
ラーが起きたチエツクピット信号を訂正して、これをチ
エツクピットメモリに入力するよりにしたものである。
正回路をデータエラー訂正回路と独立に設け、これによ
ってエラーデコーダからのエラービット信号により、エ
ラーが起きたチエツクピット信号を訂正して、これをチ
エツクピットメモリに入力するよりにしたものである。
この発明におけるビットエラー訂正回路は、データエラ
ー訂正回路によるデータ信号の訂正に並行して、チエツ
クピット信号の訂正を実施し、これによって、チエツク
ピットメモリ、データメモリへの訂正データの書き込み
を高速化できるようにする。
ー訂正回路によるデータ信号の訂正に並行して、チエツ
クピット信号の訂正を実施し、これによって、チエツク
ピットメモリ、データメモリへの訂正データの書き込み
を高速化できるようにする。
以下、この発明の一実施例を図について説明する。第１
図において、１は制御部、２はチエツクピットメモリ、
１２はチエツクピットメモリ２からのデータをラッチす
るラッチ回路、１３はチェックビットデータの出力制御
を行うバッファ回路、３はデータメモリ、１４はデータ
メモリ３からのデータをラッチするラッチ回路％ １５
はエラー訂正したデータ信号の出力制御を行うバッファ
回路、６はチエツクピット信号、Ｔはデータ信号、８は
エラー検出を行うパリティ生成回路、９はエラーのある
ビットの検出を行うエラーデコーダ、１１はデータ信号
７のデータエラー訂正回路、１０はエラーの発生ビット
を示すエラービット信号、１６はチエツクピット信号の
エラー訂正を行うビットエラー訂正回路である。
図において、１は制御部、２はチエツクピットメモリ、
１２はチエツクピットメモリ２からのデータをラッチす
るラッチ回路、１３はチェックビットデータの出力制御
を行うバッファ回路、３はデータメモリ、１４はデータ
メモリ３からのデータをラッチするラッチ回路％ １５
はエラー訂正したデータ信号の出力制御を行うバッファ
回路、６はチエツクピット信号、Ｔはデータ信号、８は
エラー検出を行うパリティ生成回路、９はエラーのある
ビットの検出を行うエラーデコーダ、１１はデータ信号
７のデータエラー訂正回路、１０はエラーの発生ビット
を示すエラービット信号、１６はチエツクピット信号の
エラー訂正を行うビットエラー訂正回路である。
次に、動作について説明する。まず、ラッチ回路１２．
１４はチエツクピットメモリ２及びデータメモリ３から
リードしたデータをラッチする。こうしてラッチしたチ
エツクピット信号６およびデータ信号７にもとづき、パ
リティ生成回路８はエラーの検出を行い、エラーデコー
ダ９でどのビットがエラーを起こしたかを判定する。デ
ータエラー訂正回路１１は、この判定結果に従って、エ
ラーが起きたビットを示すエラービット信号１０及びデ
ータ信号ＩＫよシ、データエラー訂正回路１１でエラー
訂正を行い、さらに訂正したデータ信号をバッファ回路
１５からデータメモリ３へ出力する。一方、上記データ
信号のエラー処理と並列して、ビットエラー訂正回路１
６でエラービット信号１０及びチエツクピット信号６に
よυ、チェックビットのエラー訂正を行い、さらにこの
訂正したチエツクピット信号をバッファ回路１３よシ出
力して、チエツクピットメモリ２に書き込む。
１４はチエツクピットメモリ２及びデータメモリ３から
リードしたデータをラッチする。こうしてラッチしたチ
エツクピット信号６およびデータ信号７にもとづき、パ
リティ生成回路８はエラーの検出を行い、エラーデコー
ダ９でどのビットがエラーを起こしたかを判定する。デ
ータエラー訂正回路１１は、この判定結果に従って、エ
ラーが起きたビットを示すエラービット信号１０及びデ
ータ信号ＩＫよシ、データエラー訂正回路１１でエラー
訂正を行い、さらに訂正したデータ信号をバッファ回路
１５からデータメモリ３へ出力する。一方、上記データ
信号のエラー処理と並列して、ビットエラー訂正回路１
６でエラービット信号１０及びチエツクピット信号６に
よυ、チェックビットのエラー訂正を行い、さらにこの
訂正したチエツクピット信号をバッファ回路１３よシ出
力して、チエツクピットメモリ２に書き込む。
第２図は上記ビットエラー訂正回路を示したもので、チ
エツクピット信号６とエラービット信号１０とをアンド
回路１７に入力して、これらの論理和をとる。これによ
れば、エラーピット信号１０がＯのとき、エラーデータ
を出力し、従って、このチエツクピット信号６は反転し
て、訂正される。
エツクピット信号６とエラービット信号１０とをアンド
回路１７に入力して、これらの論理和をとる。これによ
れば、エラーピット信号１０がＯのとき、エラーデータ
を出力し、従って、このチエツクピット信号６は反転し
て、訂正される。
なお、上記実施例ではビットエラー訂正回路１６にアン
ド回路１γを使用するものを示したが、これ以外の周知
のエラー訂正回路を用いてもよい。
ド回路１γを使用するものを示したが、これ以外の周知
のエラー訂正回路を用いてもよい。
以上のように、この発明によればビットエラー訂正回路
をデータエラー訂正回路と独立して設け、エラーデコー
ダからのエラービット信号により、エラーが起きたチエ
ツクピット信号を訂正して、これをチエツクピットメモ
リに入力するように構成したので、データ信号のエラー
のみならず、チエツクピット信号のエラーの検出および
訂正をそれぞれ実施でき、各訂正したデータ信号のデー
タメモリへの書き込みを高速化できるものが得られる効
果がある。
をデータエラー訂正回路と独立して設け、エラーデコー
ダからのエラービット信号により、エラーが起きたチエ
ツクピット信号を訂正して、これをチエツクピットメモ
リに入力するように構成したので、データ信号のエラー
のみならず、チエツクピット信号のエラーの検出および
訂正をそれぞれ実施でき、各訂正したデータ信号のデー
タメモリへの書き込みを高速化できるものが得られる効
果がある。
第１図はこの発明の一実施例によるエラー検出訂正装置
を示すブロック接続図、第２図は第１図におけるビット
エラー訂正回路を具体化して示すブロック接続図、第３
図は従来のエラー検出訂正′装置を示すブロック接続図
である。 ２はチエツクピットメモリ、３はデータメモリ、６はチ
エツクピット信号、７はデータ信号、８はパリティ生成
回路、９はエラーデコーダ、１０はエラービット信号、
１１はデータエラー訂正回路、１６はビットエラー訂正
回路。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック接続図、第２図は第１図におけるビット
エラー訂正回路を具体化して示すブロック接続図、第３
図は従来のエラー検出訂正′装置を示すブロック接続図
である。 ２はチエツクピットメモリ、３はデータメモリ、６はチ
エツクピット信号、７はデータ信号、８はパリティ生成
回路、９はエラーデコーダ、１０はエラービット信号、
１１はデータエラー訂正回路、１６はビットエラー訂正
回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- チェックビットメモリおよびデータメモリから読み出し
たデータをそれぞれラッチするラッチ回路と、該ラッチ
回路でラッチしたチェックビット信号およびデータ信号
にもとづきシンドロームビットを生成するパリテイ生成
回路と、このパリテイ生成回路からのシンドロームビッ
トにもとづき、上記データ信号のどのビットにエラーが
起きているかを検出してエラービット信号を出力するエ
ラーデコーダと、このエラーデコーダからのエラービッ
ト信号により、エラーが起きたビットのデータを訂正し
て、上記データメモリに入力するデータエラー訂正回路
とを備えたエラー検出訂正装置において、上記エラーデ
コーダからのエラービット信号により、エラーが起きた
上記チェックビット信号を訂正して、上記チェックビッ
トメモリに入力するビットエラー訂正回路を設けたこと
を特徴とするエラー検出訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038316A JPH02217948A (ja) | 1989-02-20 | 1989-02-20 | エラー検出訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038316A JPH02217948A (ja) | 1989-02-20 | 1989-02-20 | エラー検出訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02217948A true JPH02217948A (ja) | 1990-08-30 |
Family
ID=12521881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038316A Pending JPH02217948A (ja) | 1989-02-20 | 1989-02-20 | エラー検出訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02217948A (ja) |
-
1989
- 1989-02-20 JP JP1038316A patent/JPH02217948A/ja active Pending
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