KR100644223B1 - 리프레쉬 전류소모를 최소화하는 반도체 메모리 장치 및이에 대한 구동방법 - Google Patents

리프레쉬 전류소모를 최소화하는 반도체 메모리 장치 및이에 대한 구동방법 Download PDF

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Abstract

리프레쉬 전류소모를 최소화하는 반도체 메모리 장치 및 이에 대한 구동방법이 게시된다. 본 발명의 반도체 메모리 장치에서는, 패러티 데이터를 저장하기 위하여 할당되는 상기 패러티 메모리 영역이 상기 노말 데이터의 저장을 위해서도 전용(專用)가능하다. 그리고, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면, 상기 반도체 메모리 장치가 상대적으로 짧은 제1 주기로 리프레쉬 동작을 수행한다. 반면에, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면, 상기 반도체 메모리 장치가 상대적으로 긴 제2 주기로 리프레쉬 동작을 수행한다. 본 발명의 반도체 메모리 장치 및 이에 대한 동작방법에 의하면, 데이터의 저장용량은 실질적으로 감소되지 않으면서도, ECC 기능을 이용하여, 리프레쉬 동작에 따른 전체적인 전류소모가 현저히 감소된다.
메모리, 저장용량, 셀프 리프레쉬, ECC, 주기

Description

리프레쉬 전류소모를 최소화하는 반도체 메모리 장치 및 이에 대한 구동방법{Semoconductor Memory Device for Reducing Refresh currrent consumption and Operating Method therefor}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 메모리셀 어레이에서, 노말 메모리 영역 및 패러티 메모리 영역의 이용방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다.
도 3은 본 발명의 반도체 메모리 장치에서, 메모리셀 어레이의 노말 메모리 영역 및 패러티 메모리 영역의 이용방법을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 상기 메모리셀 어레이를 구성하는 다수개의 메모리 뱅크들에서 패러티 메모리 영역의 설정방법을 나타내는 도면들이다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 설명하기 위한 순서도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 출력되는 데이터의 에러를 자동으로 검사 및 정정하는 에러정정코드(ECC:Error Correction Code) 기능을 가지는 반도체 메모리 장치 및 이에 대한 동작방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치에서 데이터를 반복적으로 재기입하는 경우, 메모리셀을 구성하는 반도체의 결정도, 절연막의 열화, 먼지입자 등의 후발적 요인으로 인하여, 데이터를 저장하는 메모리셀들이 비정상적으로 작동하게 될 수 있다. 그러나, 이러한 후발적 요인들로 인하여, 비정상적으로 작동하게 되는 메모리셀들의 비율은 비교적 작은 편이다. 이와 같이, 후발적 요인으로 발생되는 메모리셀의 불량을 극복하기 위하여 제안된 것이, 에러정정코드(Error Correction Code, 이하 'ECC'라 함)를 이용하는 것이다. 그리고, ECC를 가지는 회로(이하, 'ECC 회로'라 함)가, 메모리셀 어레이와 함께 하나의 메모리 장치 내에 내장된다.
데이터 입력시에, ECC 회로는, 노말 데이터(본 명세서에는, 외부에서 저장하고자 하는 데이터값을 가지는 정보데이터를 말함)의 비트의 조합에 근거하여, 패러티 데이터를 발생한다. 또한, 데이터 출력시에, 상기 패러티 데이터를 이용하여, 잘못 저장된 노말 데이터의 비트의 논리상태가 올바른 논리상태로 정정된다.
한편, 디램과 같은 반도체 메모리 장치에서는, 리프레쉬 동작이 수행된다. 리프레쉬 동작을 통하여, 메모리셀에 저장된 데이터가 유효하게 보존될 수 있다. 그러나, 리프레쉬 동작 시에는, 반도체 메모리 장치에 내장되는 트랜지스터들의 스위칭으로 인하여, 상당량의 전류소모가 발생된다. 특히, 스탠바이 또는 파워다운 모드에서 소정의 주기마다 리프레쉬가 수행되는 셀프 리프레쉬 동작의 경우에는, 상기 셀프 리프레쉬 동작으로 인하여 소모되는 전류의 소모량은 반도체 메모리 장치의 전체 전류 소모량에 대하여 매우 높은 비중을 차지한다.
이러한 셀프 리프레쉬 동작에 의하여 소모되는 전류량을 감소시키기 위한 여러가지 방안들 중의 하나가, ECC 회로를 이용하여 셀프 리프레쉬 주기를 조절하는 것이다. 말하자면, ECC 회로를 채용하는 반도체 메모리 장치에서는, 저장된 데이터 비트 중의 하나가 비정상적으로 하더라도, 패러티 데이터를 이용하여 데이터의 정정이 가능하다. 그러므로, ECC 회로를 이용하는 경우에는, 반도체 메모리 장치의 소모되는 전류량을 감소시키기 위하여, 셀프 리프레쉬 주기가 상대적으로 길게 설정되더라도 무방하다. 반면에, ECC 회로를 이용하지 않는 경우에는, 반도체 메모리 장치의 메모리셀에 저장된 데이터의 손실을 최소화하기 위하여, 셀프 리프레쉬 주기는 상대적으로 짧게 설정된다.
그런데, 종래의 반도체 메모리 장치에서는, 도 1에 도시되는 바와 같이, 패러티 메모리 영역(10)은 노말 데이터를 저장하는 노말 메모리 영역(20)과 독립적으로 구성된다. 즉, 패러티 메모리 영역(10)에는, 패러티 데이터(PDAT)만이 저장될 수 있으며, 노말 데이터(NDAT)는 저장될 수 없는 구조이다. 이때, 상기 패러티 데이터(PDAT)를 저장하기 위한 상기 패러티 메모리 영역(10)은 상기 노말 메모리 영역(20)의 약 50% 정도를 차지하며, 이는 반도체 메모리 장치의 메모리 용량의 측면 에서 매우 비효율적이다. 또한, 패러티 메모리 영역(10)이 설정되지 않는 반도체 메모리 장치에서는, 리프레쉬 주기가 짧게 되어, 전체적인 전류소모가 크게 된다는 문제점이 발생된다.
따라서, 본 발명의 목적은 메모리 용량이 실질적으로 감소되지 않으면서도, 리프레쉬에 따른 전류의 소모를 최소화하는 반도체 메모리 장치 및 이에 대한 동작방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 메모리셀 어레이를 가지는 반도체 메모리 장치의 동작방법에 관한 것이다. 본 발명의 반도체 메모리 장치의 동작방법은, 상기 메모리셀 어레이가 노말 메모리 영역과 패러티 메모리 영역으로 구분되어 설정되는 A)단계로서, 상기 노말 메모리 영역은 외부로부터 수신되는 노말 데이터를 저장하기 위하여 할당되며, 상기 패러티 메모리 영역은 상기 노말 데이터의 비트의 조합에 근거하는 패러티 데이터를 저장하기 위하여 할당되되, 상기 패러티 메모리 영역은 상기 노말 데이터의 저장을 위해서도 전용(專用)가능한 상기 A)단계; 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면, 상기 반도체 메모리 장치가 제1 주기로 리프레쉬 동작을 수행하는 B)단계; 및 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면, 상기 반 도체 메모리 장치가 상기 제1 주기보다 긴 제2 주기로 리프레쉬 동작을 수행하는 C)단계를 구비한다.
바람직하기로는, 패러티 메모리 영역은 상기 노말 데이터의 저장에 대하여, 최하위 우선순위를 가진다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는, 노말 메모리 영역 및 패러티 메모리 영역으로 구분되는 메모리셀 어레이로서, 상기 노말 메모리 영역은 외부로부터 수신되는 노말 데이터를 저장하기 위하여 할당되며, 상기 패러티 메모리 영역은 상기 노말 데이터의 비트의 조합에 근거하는 패러티 데이터를 저장하기 위하여 할당되되, 상기 패러티 메모리 영역은 상기 노말 데이터의 저장을 위해서도 전용(專用)가능한 상기 메모리셀 어레이; 데이터 입력시에 수신되는 상기 노말 데이터의 비트의 조합에 근거하여 상기 패러티 데이터를 생성하도록 제어하며, 데이터 출력시에 상기 패러티 데이터를 이용하여, 상기 노말 데이터를 검사 및 정정하도록 제어하는 에러정정제어부; 및 상기 메모리셀 어레이에 대하여 리프레쉬 동작을 수행하도록 제어하는 리프레쉬 제어부로서, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면 제1 주기로 상기 리프레쉬 동작을 수행하도록 제어하며, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면 상기 반도체 메모리 장치가 상기 제1 주기보다 긴 제2 주기로 상기 리프레쉬 동작을 수행하도록 제어하는 상기 리프레쉬 제어부를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다. 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 메모리셀 어레이(100), 에러정정제어부(200) 및 리프레쉬 제어부(300)를 구비한다.
상기 메모리셀 어레이(100)는 영역구분정보(RGCON)에 따라 구분되는 노말 메모리 영역(110) 및 패러티 메모리 영역(120)을 포함한다. 여기서, 영역구분정보(RGCON)는 상기 외부의 시스템으로부터 제공되는 외부명령(CMD)속에 포함될 수 있다. 이때, 상기 노말 메모리 영역(110)은 노말 데이터(NDAT)를 저장하기 위하여 할당되는 영역이며, 상기 패러티 메모리 영역(120)은 패러티 데이터(PDAT)를 저장하기 위하여 할당되는 영역이다.
여기서, 상기 노말 데이터(NDAT)는 저장하고자 하는 데이터값을 가지는 정보데이터로서, DQ 패드(400) 및 데이터 전송부(500)를 통하여 입출력된다. 그리고, 상기 패러티 데이터(PDAT)는 상기 노말 데이터(NDAT)의 비트의 조합에 근거하는 논리상태를 가지는 데이터로서, 검사 데이터에 해당된다.
한편, 본 발명은 패러티 메모리 영역(120)의 이용방법에서 종래기술들과 큰 차이를 가진다. 도 3은 본 발명의 반도체 메모리 장치에서, 메모리셀 어레이(100)의 노말 메모리 영역(110) 및 패러티 메모리 영역(120)의 이용방법을 설명하기 위한 도면이다.
도 3을 참조하면, 상기 노말 메모리 영역(110)에는, 상기 노말 데이터(NDAT)가 저장될 수 있으며, 상기 패러티 메모리 영역(120)에는, 상기 패러티 데이터(PDAT)가 저장될 수 있다. 본 발명에서는, 상기 패러티 메모리 영역(120)가 상기 노말 데이터(NDAT)의 저장을 위하여 전용(專用)될 수 있다는 점에 주목된다.
본 발명의 반도체 메모리 장치에서는, 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되었는지 여부에 따라, 리프레쉬 주기, 바람직하게는, 셀프 리프레쉬 주기가 조절된다.
구체적으로 기술하면, 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되어 있는 경우에는, 본 발명의 반도체 메모리 장치는 상대적으로 짧은 제1 주기로 리프레쉬 동작을 수행한다. 상대적으로 짧은 제1 주기로 리프레쉬 동작이 수행되는 경우, 반도체 메모리 장치의 메모리셀에 저장된 데이터가 손실될 가능성이 감소하게 된다. 반면에, 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되어 있지 않는 경우에는, 본 발명의 반도체 메모리 장치는 상대적으로 긴 제2 주기로 리프레쉬 동작을 수행한다. 이와 같이, 상대적으로 긴 제2 주기로 리프레쉬 동작이 수행되는 경우, 리프레쉬 동작에 따른 전류의 소모가 현저히 감소된다.
여기서, 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되었는지 여부에 대한 모니터링(monitoring)은 외부의 시스템 또는 반도체 메모리 장치의 내부회로 등에 의하여 용이하게 구현될 수 있으며, 이는 당업자에게는 자명한 사실이다.
바람직한 실시예에 따르면, 상기 패러티 메모리 영역(120)은 상기 노말 데이터(NDAT)의 저장에 있어서, 최하위 순위를 가진다. 즉, 상기 노말 메모리 영역(110)이 더 이상 노말 데이터(NDAT)의 저장을 위하여 사용될 수 없는 상태가 되었을 때, 상기 패러티 메모리 영역(120)이 상기 노말 데이터(NDAT)의 저장을 위하여 전용(轉用)된다.
일반적으로, 반도체 메모리 장치에서, 노말 메모리 영역이 모두 이용되는 경우가 드물다는 점을 고려할 때, 상기 패러티 메모리 영역(120)에 대하여 최하위 우선순위가 부여되는 경우, 반도체 메모리 장치는 대부분의 사용시에 ECC 기능을 수행할 수 있게 된다.
한편, 상기 메모리셀 어레이(100)에서 상기 노말 메모리 영역(110)과 상기 패러티 메모리 영역(120)은 다양한 방법으로 설정될 수 있다.
예를 들면, 도 4a에 도시되는 바와 같이, 상기 메모리셀 어레이(100)를 구성하는 다수개의 메모리 뱅크들(BANK A~D) 각각에서 패러티 메모리 영역이 설정될 수도 있다.
그리고, 도 4b에 도시되는 바와 같이, 상기 메모리셀 어레이(100)를 구성하는 특정의 메모리 뱅크(BANK D) 전체가 패러티 메모리 영역으로 설정될 수도 있다.
또한, 도 4c에 도시되는 바와 같이, 상기 메모리셀 어레이(100)를 구성하는 2 이상의 메모리 뱅크들(BANK C, D) 전체가 패러티 메모리 영역으로 설정될 수도 있다.
다시 도 2를 참조하면, 상기 에러정정제어부(200)는 데이터 입력시에 상기 데이터 전송부(500)를 통하여 입력되는 상기 노말 데이터(NDAT)의 비트의 조합에 근거하여 상기 패러티 데이터(PDAT)를 생성하도록 제어한다. 또한, 상기 에러정정제어부(200)는 데이터 출력시에 상기 패러티 데이터(PDAT)를 이용하여, 상기 데이터 전송부(500)를 통하여 출력되는 상기 노말 데이터(NDAT)를 검사 및 정정하도록 제어한다.
그리고, 리프레쉬 제어부(300)는 상기 메모리셀 어레이(100)에 대하여 리프레쉬 동작을 수행하도록 제어한다.
상기 리프레쉬 제어부(300)는 구체적으로 리프레쉬 어드레스 발생수단(310) 및 리프레쉬 구동수단(320)을 구비한다. 상기 리프레쉬 어드레스 발생수단(310)은 명령제어부(600)로부터 제공되는 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 어드레스(FADD)를 발생한다. 그리고, 상기 리프레쉬 구동수단(320)은 상기 리프레쉬 어드레스(FADD)에 따라 상기 메모리셀 어레이(100)의 특정되는 메모리셀들을 리프레쉬하도록 구동된다.
이때, 상기 리프레쉬 제어신호(REF)는 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되어 있으면, 상기 메모리셀 어레이(100)가 제1 주기로 리프레쉬하는 동작을 수행하도록 활성화된다. 반면에, 상기 패러티 메모리 영역 (120)에 상기 노말 데이터(NDAT)가 저장되어 있지 않으면, 상기 리프레쉬 제어신호(REF)는 상기 메모리셀 어레이(100)가 상기 제2 주기로 리프레쉬하는 동작을 수행하도록 활성화된다.
도 2에서, 명령제어부(600)는 외부명령(CMD)에 따라 상기 에러정정제어부(200) 및 상기 리프레쉬 제어부(300)를 제어한다. 그리고, 상기 외부명령(CMD)은 상기 메모리셀 어레이(100)에서, 노말 메모리 영역(110)과 패러티 메모리 영역(120)을 구분하기 위한 정보인 영역구분정보(RGCON)를 포함한다. 또한, 그리고, 상기 외부명령(CMD)에는, 상기 패러티 메모리 영역(120)에 노말 데이터(NDAT)의 저장을 위하여 전용(轉用)되었는지에 대한 정보를 포함하고 있다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작방법을 설명하기 위한 순서도이다. 도 5를 참조하여, 반도체 메모리 장치의 동작방법이 기술된다.
먼저, 상기 메모리셀 어레이(100)가 노말 메모리 영역(110) 및 패러티 메모리 영역(120)으로 구분되어 설정된다(S10). 이때, 상기 패러티 메모리 영역(120)은, 상기 노말 데이터(NDAT)의 저장에 대하여, 최하위의 우선순위가 부여된다.
이후, 반도체 메모리 장치가 스탠바이 또는 파워다운 모드에서 셀프 리프레쉬 동작 모드로 진입한다(S20).
그러면, 상기 패러티 메모리 영역(120)에 노말 데이터(NDAT)가 저장되었는지 여부가 확인된다(S30).
그리고, 상기 S30 단계에서 상기 패러티 메모리 영역(120)에 노말 데이터 (NDAT)가 저장되어 있는 것으로 확인되면, 상기 메모리셀 어레이(100)에 대하여 상대적으로 짧은 제1 주기의 셀프 리프레쉬 동작이 수행된다(S40).
그리고, 상기 S30 단계에서 상기 패러티 메모리 영역(120)에 노말 데이터(NDAT)가 저장되지 않은 것으로 확인되면, 상기 메모리셀 어레이(100)에 대하여 상대적으로 긴 제2 주기의 셀프 리프레쉬 동작이 수행된다(S50). 이때, 반도체 메모리 장치의 에러정정기능이 이용된다.
그리고, 반도체 메모리 장치가 스탠바이 및 파워다운 모드로부터 해제됨에 따라, 셀프 리프레쉬 동작모드도 해제된다(S60).
본 명세서에서는, 상기 패러티 메모리 영역(120)에 상기 노말 데이터(NDAT)가 저장되었는지 여부에 따라 셀프 리프레쉬 동작의 주기가 조절되는 실시예가 도시되고 기술되었다. 본 발명의 기술적 사상은 다양한 데이터의 형태 및 동작 모드로도 확장되어 적용될 수 있다.
이 경우, 본 발명의 특허청구범위에서 상기 노말 메모리 영역은 '제1 메모리 영역'으로, 상기 패러티 메모리 영역은 '제2 메모리 영역'으로 불릴 수 있다. 그리고, 상기 노말 데이터는 '제1 데이터'로, 상기 패러티 데이터는 '제2 데이터'로 불릴 수 있다. 또한, 제1 주기의 리프레쉬 동작은 '제1 모드의 동작'으로, 상기 제2 주기의 리프레쉬 동작은 '제2 모드의 동작'으로 불릴 수 있다.
상기와 같은 본 발명의 반도체 메모리 장치에서는, 패러티 데이터를 저장하 기 위하여 할당되는 상기 패러티 메모리 영역이 상기 노말 데이터의 저장을 위해서도 전용(專用)가능하다. 그리고, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면, 상기 반도체 메모리 장치가 상대적으로 짧은 제1 주기로 리프레쉬 동작을 수행한다. 반면에, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면, 상기 반도체 메모리 장치가 상대적으로 긴 제2 주기로 리프레쉬 동작을 수행한다.
일반적으로, 반도체 메모리 장치에서, 상기 패러티 메모리 영역에 노말 데이터가 저장되는 경우가 드물다는 점을 고려하면, 반도체 메모리 장치는 대부분의 사용시에 ECC 기능을 수행할 수 있게 된다.
상기와 같은 본 발명의 반도체 메모리 장치 및 이에 대한 동작방법에 의하면, 데이터의 저장용량은 실질적으로 감소되지 않으면서도, ECC 기능을 이용하여, 리프레쉬 동작에 따른 전체적인 전류소모가 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 메모리셀 어레이를 가지는 반도체 메모리 장치의 동작방법으로서,
    상기 메모리셀 어레이가 노말 메모리 영역과 패러티 메모리 영역으로 구분되어 설정되는 A)단계로서, 상기 노말 메모리 영역은 외부로부터 수신되는 노말 데이터를 저장하기 위하여 할당되며, 상기 패러티 메모리 영역은 상기 노말 데이터의 비트의 조합에 근거하는 패러티 데이터를 저장하기 위하여 할당되되, 상기 패러티 메모리 영역은 상기 노말 데이터의 저장을 위해서도 전용(專用)가능한 상기 A)단계;
    상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면, 상기 반도체 메모리 장치가 제1 주기로 리프레쉬 동작을 수행하는 B)단계; 및
    상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면, 상기 반도체 메모리 장치가 상기 제1 주기보다 긴 제2 주기로 리프레쉬 동작을 수행하는 C)단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  2. 제1 항에 있어서, 상기 리프레쉬 동작은
    셀프 리프레쉬 동작인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  3. 제1 항에 있어서,
    상기 메모리셀 어레이는 다수개의 메모리 뱅크들로 구성되며,
    상기 메모리 뱅크들 각각에 대하여, 상기 패러티 메모리 영역이 설정되는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  4. 제1 항에 있어서,
    상기 메모리셀 어레이는 다수개의 메모리 뱅크들로 구성되며,
    특정되는 상기 메모리 뱅크가 상기 패러티 메모리 영역으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  5. 제4 항에 있어서,
    상기 패러티 메모리 영역으로 설정되는 상기 메모리 뱅크는
    2 이상인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  6. 제1 항에 있어서, 상기 패러티 메모리 영역은
    상기 노말 데이터의 저장에 대하여, 최하위 우선순위를 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  7. 반도체 메모리 장치에 있어서,
    노말 메모리 영역 및 패러티 메모리 영역으로 구분되는 메모리셀 어레이로서, 상기 노말 메모리 영역은 외부로부터 수신되는 노말 데이터를 저장하기 위하여 할당되며, 상기 패러티 메모리 영역은 상기 노말 데이터의 비트의 조합에 근거하는 패러티 데이터를 저장하기 위하여 할당되되, 상기 패러티 메모리 영역은 상기 노말 데이터의 저장을 위해서도 전용(專用)가능한 상기 메모리셀 어레이;
    데이터 입력시에 수신되는 상기 노말 데이터의 비트의 조합에 근거하여 상기 패러티 데이터를 생성하도록 제어하며, 데이터 출력시에 상기 패러티 데이터를 이용하여, 상기 노말 데이터를 검사 및 정정하도록 제어하는 에러정정제어부; 및
    상기 메모리셀 어레이에 대하여 리프레쉬 동작을 수행하도록 제어하는 리프레쉬 제어부로서, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면 제1 주기로 상기 리프레쉬 동작을 수행하도록 제어하며, 상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면 상기 반도체 메모리 장치가 상기 제1 주기보다 긴 제2 주기로 상기 리프레쉬 동작을 수행하도록 제어하는 상기 리프레쉬 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 리프레쉬 동작은
    셀프 리프레쉬 동작인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7 항에 있어서,
    상기 메모리셀 어레이는 다수개의 메모리 뱅크들로 구성되며,
    상기 메모리 뱅크들 각각에 대하여, 상기 패러티 메모리 영역이 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7 항에 있어서,
    상기 메모리셀 어레이는 다수개의 메모리 뱅크들로 구성되며,
    특정되는 상기 메모리 뱅크가 상기 패러티 메모리 영역으로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 패러티 메모리 영역으로 설정되는 상기 메모리 뱅크는
    2이상인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7 항에 있어서, 상기 패러티 메모리 영역은
    상기 노말 데이터의 저장에 대하여, 최하위 우선순위를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7 항에 있어서, 상기 리프레쉬 제어부는
    소정의 리프레쉬 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생수단; 및
    상기 리프레쉬 어드레스에 따라 상기 메모리셀 어레이의 특정되는 메모리셀들을 리프레쉬하도록 구동되는 리프레쉬 구동수단을 구비하며,
    상기 리프레쉬 제어신호는
    상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있으면, 상기 메모리셀 어레이가 제1 주기로 리프레쉬하는 동작을 수행하도록 활성화되며,
    상기 패러티 메모리 영역에 상기 노말 데이터가 저장되어 있지 않으면, 상기 메모리셀 어레이가 상기 제2 주기로 리프레쉬하는 동작을 수행하도록 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 메모리셀 어레이를 가지는 반도체 메모리 장치의 동작방법으로서,
    상기 메모리셀 어레이가 제1 메모리 영역과 제2 메모리 영역으로 구분되어 설정되는 A)단계로서, 상기 제1 메모리 영역은 제1 데이터를 저장하기 위하여 할당되며, 상기 제2 메모리 영역은 제2 데이터를 저장하기 위하여 할당되되, 상기 제2 메모리 영역은 상기 제1 데이터의 저장을 위해서도 전용(專用)가능한 상기 A)단계;
    상기 제2 메모리 영역에 상기 제1 데이터가 저장되어 있으면, 상기 반도체 메모리 장치가 제1 모드의 동작을 수행하는 B)단계; 및
    상기 제2 메모리 영역에 상기 제2 데이터가 저장되어 있지 않으면, 상기 반도체 메모리 장치가 제2 모드의 동작을 수행하는 C)단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
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