KR20070046229A - 셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리장치 - Google Patents

셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리장치 Download PDF

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Abstract

셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리 장치는, 메모리 블락, ECC 회로, 및 내부 전압 발생 회로를 포함한다. 메모리 블락은, 정보 비트들을 저장하고 셀프 리프레쉬 모드에서 정보 비트들의 에러 검출 및 정정을 위한 검사 비트들을 저장하는 메모리 코어와, 정보 비트들 및 검사 비트들이 메모리 코어로/로부터 기입/독출되도록 제어하는 주변 회로를 포함한다. ECC 회로는 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기로 정보 비트들 및 검사 비트들을 독출하여 에러 검출 및 정정을 수행하고, 검출된 에러의 에러 레이트에 근거하여 셀프 리프레쉬 주기를 조절한다. 내부 전압 발생 회로는 메모리 블락용 내부 전압과, 메모리 블락용 내부 전압 보다 작은 ECC 회로용 내부 전압을 발생하는 것에 의해 셀프 리프레쉬 전류를 감소시킬 수 있다.

Description

셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리 장치{Semiconductor memory device capable of reducing self refresh current}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 ECC 회로를 이용하여 셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블락 다이어그램이다.
도 3은 도 2의 내부 전압 발생 회로를 보다 상세히 나타내는 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블락 다이어그램이다.
도 5는 도 4의 내부 전압 발생 회로를 보다 상세히 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
230: 커맨드 디코더 300: 내부 전압 발생 회로
430: 커맨드 디코더 500: 내부 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 셀프 리프레쉬 전류를 감소시키는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치들 중 DRAM은 메모리 셀 커패시터에 메모리 셀 데이터를 저장하는 메모리 장치이다. 메모리 셀 커패시터에 저장된 메모리 셀 데이터를 계속 유지하기 위하여, 메모리 셀 데이터를 리스토어(restore)하는 셀프 리프레쉬 동작이 필요하다. 일반적으로, 셀프 리프레쉬 동작(self refresh operation)은 DRAM이 데이터를 기입(write)하거나 또는 독출(read)하지 않는 동안에 센스 앰프를 통해 메모리 셀 데이터를 감지 증폭한 후 다시 동일한 메모리 셀 커패시터에 저장하는 방식으로 이루어진다. 셀프 리프레쉬 동작 동안에 소비되는 전류(즉, 데이터 유지 전류)를 "ICC6 전류"라고 하고, ICC6 전류는 셀프 리프레쉬 동작이 수행될 때 내부 전원 전압에 의해 구동되는 회로 블락들에 의해 소비되는 전류이다. ICC6 전류는 셀프 리프레쉬의 주기가 길수록 감소한다.
반도체 메모리 장치가 노트북 컴퓨터(notebook computer) 또는 휴대폰(mobile phone)과 같은 휴대용 기기에 사용됨에 따라 반도체 메모리 장치의 전류 소모를 감소시키기 위한 방법이 중요하다. 그 방법 중에서 셀프 리프레쉬 전류(ICC6)를 감소시키기 위한 방법에는 셀프 리프레쉬 주기를 크게 하고 ECC(Error Checking and Correction; 에러 검출 정정) 회로로 에러를 검출(또는 검사)(check)하고 데이터를 정정(correction)하는 방법과 온도 센서(temperature sensor)를 이용하여 온도에 따라 리프레쉬 주기를 조절하는 방법이 있다.
도 1은 종래의 기술에 따른 ECC 회로를 이용하여 셀프 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리 장치를 나타내는 도면이다. 도 1의 반도체 메모리 장치는 미국 특허 번호 제6,735,726호에 기재되어 있다.
도 1의 반도체 메모리 장치는 셀프 리프레쉬 모드에서 에러 레이트 선택 회로를 활성화하여 셀프 리프레쉬 주기를 조절한다. 즉, 상기 반도체 메모리 장치의 ECC 회로(100)는 에러 검출 및 정정을 수행하고, 상기 검출된 에러의 에러 레이트에 근거하여 셀프 리프레쉬 주기를 조절한다. 에러 레이트는 정보 비트들(information bits)의 전체 수에 대한 에러 정정된 비트들의 수의 비율이고, 셀프 리프레쉬 모드는 독출 동작 및 기입 동작과 같은 정상 동작(normal operation)이 수행되지 않을 때의 정보 유지 모드이다. 한편, ECC 회로(100)를 구동하는 내부 전압과 ECC 회로(100)를 제외한 반도체 메모리 장치의 회로 블락들(예를 들어, 로우 디코더(row decoder)(X DECODER) 등)을 구동하는 내부 전압은 동일하다.
그런데, 도 1의 반도체 메모리 장치는 셀프 리프레쉬 주기를 조절하여 전력소비(power consumption)를 감소시킬 수 있으나, 셀프 리프레쉬 모드에서 ECC 회로(100)를 계속 구동시켜야 하므로 전력 소비를 증가시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 검출된 에러 레이트를 이용하여 셀프 리프레쉬 주기를 조절하는 ECC 회로에서 소비되는 전력을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치는, 정보 비트들을 저장하는 메모리 셀 어레이와 셀프 리프레쉬 모드에서 상기 정보 비트들의 에러 검출 및 정정을 위한 검사 비트들을 저장하는 메모리 셀 어레이를 포함하는 메모리 코어와, 상기 정보 비트들 및 상기 검사 비트들이 상기 메모리 코어로/로부터 기입/독출되도록 제어하는 주변 회로를 포함하는 메모리 블락; 상기 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기로 상기 정보 비트들 및 상기 검사 비트들을 독출하여 에러 검출 및 정정을 수행하고, 상기 검출된 에러의 에러 레이트에 근거하여 상기 셀프 리프레쉬 주기를 조절하는 ECC 회로; 및 상기 메모리 블락에 공급되는 메모리 블락용 내부 전압과, 상기 메모리 블락용 내부 전압 보다 상대적으로 작고 상기 ECC 회로에 공급되는 ECC용 내부 전압을 발생하는 내부 전압 발생 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 ECC 회로는, 상기 에러 레이트가 기준 에러 레이트 보다 큰 경우 상기 셀프 리프레쉬 주기를 짧게 하고, 상기 에러 레이트가 상기 기준 에러 레이트 보다 작은 경우 상기 셀프 리프레쉬 주기를 길게 한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는, 셀프 리프레쉬 커맨드를 디코딩하고, 상기 ECC 회로에 포함된 ECC 제어 회로가 활성화되도록 제어하고 상기 셀프 리프레쉬 모드의 활성화/비활성화를 지시하는 셀프 리프레쉬 신호를 제공하는 커맨드 디코더를 더 구비한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는, 셀프 리프레쉬 커맨드를 디코딩하고 상기 ECC 회로에 포함된 ECC 제어 회로 및 상기 내부 전압 발생 회로에 상기 셀프 리프레쉬 모드의 활성화/비활성화를 지시하는 셀프 리프레쉬 신호를 제공하는 커맨드 디코더를 더 구비하며, 상기 셀프 리프레쉬 신호가 활성화될 때만 상기 ECC용 내부 전압이 발생된다.
바람직한 실시예에 따르면, 상기 내부 전압 발생 회로는, 일정한 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생부; 상기 기준 전압을 분배하여 제1 분배 기준 전압 및 제2 분배 기준 전압을 출력하는 전압 분배부; 상기 제1 분배 기준 전압을 상기 메모리 블락용 내부 전압으로 변환하여 출력하는 메모리 블락용 전압 발생부; 및 상기 제2 분배 기준 전압을 상기 ECC용 내부 전압으로 변환하여 출력하는 ECC용 전압 발생부를 구비한다.
바람직한 실시예에 따르면, 상기 내부 전압 발생 회로는, 일정한 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생부; 상기 기준 전압을 분배하여 제1 분배 기준 전압 및 제2 분배 기준 전압을 출력하는 전압 분배부; 상기 제1 분배 기준 전압을 상기 메모리 블락용 내부 전압으로 변환하여 출력하는 메모리 블락용 전압 발생부; 및 상기 제2 분배 기준 전압을 상기 ECC용 내부 전압으로 변환하여 출력하는 ECC용 전압 발생부를 구비하며, 상기 ECC용 내부 전압은 상기 셀프 리프레쉬 신호가 활성화될 때만 발생된다.
이러한 본 발명에 따른 반도체 메모리 장치는 종래의 ECC 회로에서 사용되는 전압 보다 상대적으로 낮은 전압에서 동작하는 ECC 회로를 포함하므로, 셀프 리프레쉬 모드에서 셀프 리프레쉬 전류를 감소시키는 것에 의해 전력 소비를 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블락 다이어그램이다. 도 2를 참조하면, 상기 반도체 메모리 장치는, 메모리 블락(memory block)(210), ECC 회로(220), 커맨드 디코더(command decoder)(230), 및 내부 전압 발생 회로(300)를 구비한다.
메모리 블락(210)은 메모리 코어(memory core) 및 주변 회로(peripheral circuit)를 포함한다. 메모리 코어는 정보 비트들(또는 노멀 데이터(normal data))을 저장하는 메모리 셀 어레이(memory cell array)와 셀프 리프레쉬 모드에서 상기 정보 비트들의 에러 검출 및 정정을 위한 검사 비트들(inspection bits)(또는 검사용 데이터)을 저장하는 메모리 셀 어레이를 포함한다. 주변 회로는 정보 비트들 및 검사 비트들이 메모리 코어로/로부터 기입/독출되도록 제어한다. 도 2의 메모리 블락(210)은 그에 대응하는 도 1의 메모리 블락과 동일한 구성 요소를 포함하는 것으로 도시었지만, 전술한 메모리 블락(210)의 기능을 수행하는 다른 구성 요소들로 구성될 수도 있다.
ECC 회로(220)는 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기로 정보 비트들 및 검사 비트들을 독출하여 에러 검출 및 정정을 수행하고, 상기 검출된 에러의 에러 레이트에 근거하여 셀프 리프레쉬 주기를 조절한다. 보다 구체적으로 설명하면, ECC 회로(220)는 에러 레이트가 기준 에러 레이트 보다 큰 경우 셀프 리프레쉬 주기를 짧게 하고, 에러 레이트가 기준 에러 레이트 보다 작은 경우 셀프 리프레쉬 주기를 길게 한다. 도 2의 ECC 회로(220)는 그에 대응하는 도 1의 ECC 회로(100)와 동일한 구성 요소를 포함하는 것으로 도시었지만, 전술한 ECC 회로(220)의 기능을 수행하는 다른 구성 요소들로 구성될 수도 있다.
커맨드 디코더(230)는 제어 버스(CNTL BUS)를 통해 전송되는 셀프 리프레쉬 커맨드를 디코딩하여 셀프 리프레쉬 모드의 활성화/비활성화를 지시하는 셀프 리프레쉬 신호(SRF)를 발생한다. ECC 회로(220)에 포함된 ECC 제어 회로(ECC CONTROL CIRCUIT)는 셀프 리프레쉬 신호(SRF)에 응답하여 ECC 회로(220)가 셀프 리프레쉬 모드에서의 동작을 수행하도록 제어한다. ECC 제어 회로는 ECC 회로(220)의 에러 검출 및 정정 동작과 같은 전체 동작을 제어한다.
내부 전압 발생 회로(300)는 전원 버스(POWER BUS)를 통해 인가되는 외부 전원 전압(VDD) 레벨을 강하하여 메모리 블락(210)에 공급되는 메모리 블락용 내부 전압(IVC1) 및 ECC 회로(220)에 공급되는 ECC용 내부 전압(IVC2)을 발생한다. 메모리 블락용 내부 전압(IVC1)은 ECC용 내부 전압(IVC2) 보다 상대적으로 크다. 즉, ECC 회로(220)는 셀프 리프레쉬 모드에서 상대적으로 긴 주기를 가지고 동작하므로, 내부 전압이 낮아도 동작할 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 장치에 포함된 ECC 회로(220) 는 종래의 ECC 회로(100)에서 사용되는 전압 보다 상대적으로 낮은 내부 전압(IVC2)을 사용하여 동작(또는 구동)하므로, 셀프 리프레쉬 동작이 수행되는 경우 전력 소비를 감소시킬 수 있다.
도 3은 도 2의 내부 전압 발생 회로(300)를 보다 상세히 나타내는 회로도이다. 도 3을 참조하면, 내부 전압 발생 회로(300)는, 기준전압 발생부(310), 전압 분배부(330), 메모리 블락용 내부 전압 발생부(350), 및 ECC용 내부 전압 발생부(370)를 구비한다.
기준 전압 발생부(310)는, 저항들(311, 312), 엔모스(NMOS) 트랜지스터들(313, 314, 319 ~ 321), 피모스(PMOS) 트랜지스터들(315, 317, 318, 322), 및 커패시터들(316, 323)을 포함한다. 기준 전압 발생부(310)는 일정한 전압 레벨을 가지는 기준 전압을 발생한다.
전압 분배부(330)는 저항들(331 ~ 333)을 포함하며, 상기 기준 전압을 분배하여 제1 분배 기준 전압(VREF1) 및 제2 분배 기준 전압(VREF2)을 출력한다.
메모리 블락용 내부 전압 발생부(350)는, 피모스 트랜지스터들(351, 352, 356 ~ 362), 엔모스 트랜지스터들(353 ~ 355), 및 커패시터(360)를 포함한다. 메모리 블락용 내부 전압 발생부(350)는 제1 분배 기준 전압(VREF1)을 메모리 블락용 내부 전압(IVC1)으로 변환하여 출력한다.
ECC용 내부 전압 발생부(370)는, 피모스 트랜지스터들(371, 372, 376 ~ 382), 엔모스 트랜지스터들(373 ~ 375), 및 커패시터(380)를 포함한다. ECC용 내부 전압 발생부(370)는 제2 분배 기준 전압(VREF2)을 ECC용 내부 전압(IVC2)으로 변환 하여 출력한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블락 다이어그램이다. 도 4를 참조하면, 상기 반도체 메모리 장치는, 메모리 블락(410), ECC 회로(420), 커맨드 디코더(430), 및 내부 전압 발생 회로(500)를 구비한다.
메모리 블락(410), ECC 회로(420), 및 커맨드 디코더(430)에 대한 설명은 전술한 도 2의 메모리 블락(210), ECC 회로(220), 및 커맨드 디코더(230)에 대한 설명과 동일하므로, 설명의 편의상 그들에 대한 설명은 본 명세서에서 생략된다.
내부 전압 발생 회로(500)는 전원 버스(POWER BUS)를 통해 인가되는 외부 전압(VDD) 레벨을 강하하여 메모리 블락(410)에 공급되는 메모리 블락용 내부 전압(IVC1) 및 ECC 회로(420)에 공급되는 ECC용 내부 전압(IVC2)을 발생한다. ECC용 내부 전압(IVC2)은 커맨드 디코더(430)로부터 제공되는 셀프 리프레쉬 신호(SRF)가 활성화될 때만 발생하고, 그 크기는 메모리 블락용 내부 전압(IVC1) 보다 상대적으로 크다. 즉, ECC 회로(420)는 반도체 메모리 장치의 셀프 리프레쉬 모드에서 상대적으로 긴 주기를 가지고 동작하므로, 상대적으로 낮은 내부 전압(IVC2)에서도 동작할 수 있다.
따라서, 본 발명의 제2 실시예에 따른 반도체 메모리 장치에 포함된 ECC 회로(420)는 셀프 리프레쉬 모드에서만 활성화되고(즉, 출력되고) 종래의 ECC 회로(100)에서 사용되는 전압 보다 상대적으로 낮은 내부 전압(IVC2)에서 동작하므로, 셀프 리프레쉬 전류를 감소시키는 것에 의해 셀프 리프레쉬 모드에서의 전력 소비를 감소시킬 수 있다.
도 5는 도 4의 내부 전압 발생 회로(500)를 보다 상세히 나타내는 회로도이다. 도 5를 참조하면, 내부 전압 발생 회로(500)는, 기준전압 발생부(510), 전압 분배부(530), 메모리 블락용 내부 전압 발생부(550), 및 ECC용 내부 전압 발생부(570)를 구비한다.
기준 전압 발생부(510)는, 저항들(511, 512), 엔모스 트랜지스터들(513, 514, 519 ~ 521), 피모스 트랜지스터들(515, 517, 518, 522), 및 커패시터들(516, 523)을 포함한다. 기준 전압 발생부(510)는 일정한 전압 레벨을 가지는 기준 전압을 발생한다.
전압 분배부(530)는 저항들(531 ~ 533)을 포함하며, 상기 기준 전압을 분배하여 제1 분배 기준 전압(VREF1) 및 제2 분배 기준 전압(VREF2)을 출력한다.
메모리 블락용 내부 전압 발생부(550)는, 피모스 트랜지스터들(551, 552, 556 ~ 562), 엔모스 트랜지스터들(553 ~ 555), 및 커패시터(560)를 포함한다. 메모리 블락용 내부 전압 발생부(550)는 제1 분배 기준 전압(VREF1)을 메모리 블락용 내부 전압(IVC1)으로 변환하여 출력한다.
ECC용 내부 전압 발생부(570)는, 피모스 트랜지스터들(571, 572, 576 ~ 582), 엔모스 트랜지스터들(573 ~ 575, 583, 585), 커패시터(580), 및 전송 게이트(584)를 포함한다. ECC용 내부 전압 발생부(570)는 제2 분배 기준 전압(VREF2)을 ECC용 내부 전압(IVC2)으로 변환하여 출력한다.
ECC용 내부 전압(IVC2)은, 셀프 리프레쉬 신호(SRF) 및 셀프 리프레쉬 신호(SRF)의 반전 신호(SRFB)에 의해 제어되는 전송 게이트(584)와 셀프 리프레쉬 신호 (SRF)의 반전 신호(SRFB)에 의해 각각 제어되는 엔모스 트랜지스터들(583, 585)에 의해, 셀프 리프레쉬 신호(SRF)가 논리 하이 레벨(logic high level)로 활성화될 때만 출력된다. 셀프 리프레쉬 신호(SRF)의 반전 신호(SRFB)는 ECC용 내부 전압 발생부(570)에 포함된 인버터(inverter)(미도시)에 의해 발생될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치는 상대적으로 낮은 전압에서 동작하는 ECC 회로를 포함하므로, 셀프 리프레쉬 모드에서 셀프 리프레쉬 전류를 감소시키는 것에 의해 전력 소비를 감소시킬 수 있다.

Claims (6)

  1. 정보 비트들을 저장하는 메모리 셀 어레이와 셀프 리프레쉬 모드에서 상기 정보 비트들의 에러 검출 및 정정을 위한 검사 비트들을 저장하는 메모리 셀 어레이를 포함하는 메모리 코어와, 상기 정보 비트들 및 상기 검사 비트들이 상기 메모리 코어로/로부터 기입/독출되도록 제어하는 주변 회로를 포함하는 메모리 블락;
    상기 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기로 상기 정보 비트들 및 상기 검사 비트들을 독출하여 에러 검출 및 정정을 수행하고, 상기 검출된 에러의 에러 레이트에 근거하여 상기 셀프 리프레쉬 주기를 조절하는 ECC 회로; 및
    상기 메모리 블락에 공급되는 메모리 블락용 내부 전압과, 상기 메모리 블락용 내부 전압 보다 상대적으로 작고 상기 ECC 회로에 공급되는 ECC용 내부 전압을 발생하는 내부 전압 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 ECC 회로는,
    상기 에러 레이트가 기준 에러 레이트 보다 큰 경우 상기 셀프 리프레쉬 주기를 짧게 하고, 상기 에러 레이트가 상기 기준 에러 레이트 보다 작은 경우 상기 셀프 리프레쉬 주기를 길게 하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는,
    셀프 리프레쉬 커맨드를 디코딩하고, 상기 ECC 회로에 포함된 ECC 제어 회로가 활성화되도록 제어하고 상기 셀프 리프레쉬 모드의 활성화/비활성화를 지시하는 셀프 리프레쉬 신호를 제공하는 커맨드 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는,
    셀프 리프레쉬 커맨드를 디코딩하고 상기 ECC 회로에 포함된 ECC 제어 회로 및 상기 내부 전압 발생 회로에 상기 셀프 리프레쉬 모드의 활성화/비활성화를 지시하는 셀프 리프레쉬 신호를 제공하는 커맨드 디코더를 더 구비하며,
    상기 셀프 리프레쉬 신호가 활성화될 때만 상기 ECC용 내부 전압이 발생되는 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 내부 전압 발생 회로는,
    일정한 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압을 분배하여 제1 분배 기준 전압 및 제2 분배 기준 전압을 출력하는 전압 분배부;
    상기 제1 분배 기준 전압을 상기 메모리 블락용 내부 전압으로 변환하여 출력하는 메모리 블락용 전압 발생부; 및
    상기 제2 분배 기준 전압을 상기 ECC용 내부 전압으로 변환하여 출력하는 ECC용 전압 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 내부 전압 발생 회로는,
    일정한 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생부;
    상기 기준 전압을 분배하여 제1 분배 기준 전압 및 제2 분배 기준 전압을 출력하는 전압 분배부;
    상기 제1 분배 기준 전압을 상기 메모리 블락용 내부 전압으로 변환하여 출력하는 메모리 블락용 전압 발생부; 및
    상기 제2 분배 기준 전압을 상기 ECC용 내부 전압으로 변환하여 출력하는 ECC용 전압 발생부를 구비하며,
    상기 ECC용 내부 전압은 상기 셀프 리프레쉬 신호가 활성화될 때만 발생되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187091A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 Dram自刷新方法

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