DE10057275C1 - Schaltung und Verfahren zum Auffrischen von Speicherzellen in einem DRAM - Google Patents

Abstract

In einem DRAM werden die Speicherzellen so aufgefrischt, dss die zeitliche Abfolge der Steuersignale zum Auslösen des Informationsauffrischvorgangs für die einzelnen Speicherzellen entsprechend der jeweiligen maximalen Speicherzeit für die Information in der Speicherzelle eingestellt wird.

Description

Die Erfindung betrifft eine Vorrichtung zum Steuern eines In­ formationsauffrischvorgangs bei Speicherzellen in einem Spei­ cherbaustein und ein entsprechendes Verfahren, bei dem eine periodische Abfolge von Steuersignalen zum Auslösen des In­ formationsauffrischvorgangs an die Speicherzellen angelegt wird.

Bei dynamischen Schreib-/Lesespeichern mit wahlfreiem Zugriff (DRAM) ist es erforderlich, die in den Speicherzellen abge­ legten Informationen periodisch aufzufrischen, da die Spei­ cherzellen die darin abgelegten Informationen nur eine be­ grenzte Zeit gespeichert halten können. Grund hierfür ist, dass als Speicherzellen für DRAMs Kondensatoren eingesetzt werden, die sich bedingt durch unvermeidliche Ruheströme nach einer bestimmten Zeit selbst entladen, so dass die Speicher­ ladungen der Kondensatoren regelmäßig erneuert werden müssen. Die Speicherzellen werden deshalb in fest vorgegebenen Zeit­ abständen, den sog. Refresh-Zyklen, nachgeladen, wobei der Impuls zum Nachladen, der sog. Refresh-Impuls, dabei bau­ steinintern oder auch extern erzeugt werden kann. Bei moder­ nen DRAMs sind dabei Refresh-Zyklen von mindestens 4.096 Refresh-Operationen pro 64 ms (Refresh-Rate 6 k/64 ms) üblich.

Der Refresh-Zyklus für den DRAM, d. h. der Abstand zwischen den einzelnen Refresh-Impulsen muss so gewählt werden, dass auch die Speicherzelle mit der kürzesten Speicherzeit, der sog. Retentionszeit, die angibt, wie lange der Speicherinhalt in der zugehörigen Zelle gehalten werden kann, rechtzeitig wieder aufgefrischt wird. Das herkömmliche Refresh-Verfahren bei DRAMs hat deshalb zur Folge, dass auch Speicherzellen mit einer längeren Retentionszeit bereits vorzeitig wieder aufgefrischt werden. Dies führt zu einer unnötig hohen Stromauf­ nahme des DRAMs und verkürzt insbesondere die Betriebsdauer von akku- bzw. batteriebetriebenen Computern mit solchen DRAMs. Da während des Refresh-Vorgangs die normalen Schreib- und Leseoperationen des DRAMs unterbrochen werden, in dem z. B. ein sog. Wait-Befehl an dem den DRAM steuernden Prozessor anliegt, wird durch die erforderliche kurze Refresh-Zyklen für die Speicherzellen auch die Verfügbarkeit des DRAMs redu­ ziert.

Aus dem Artikel OHSAWA, T.; KAI, K.; MURAKAMI, K.: Optimizing the DRAM refresh count for merged DRAM/logic LSIs. IN: International Symposion on Low Power Electronics and Design. Proceedings of the IEEE. ISBN 1-58113-059-7, 1998, S. 82-87, ist eine gattungsgemäße Vorrichtung zum Steuern eines Informationsauffrischvorgangs bei Speicherzellen in einem Speicherbaustein und ein entsprechendes gattungsgemäßes Verfahren bekannt, bei denen die zeitliche Abfolge der Steuersignale zum Auslösen des Refresh-Vorgangs einzelner Speicherzellenreihen individuell an die durchschnittliche Retentionszeit dieser Speicherzellenreihe angepasst werden kann. Hierbei besteht weiterhin die Möglichkeit, die jeweiligen Refresh-Zyklen als ganzzahliges Vielfaches einer vorgegebenen Grundperiode auszugestalten.

Aufgabe der vorliegenden Erfindung ist es, eine Refresh- Vorrichtung für ein DRAM und ein entsprechendes Refresh-Verfahren auszubilden, bei dem eine optimierte individuelle Einstellung des Refresh-Zyklus an die jeweilige Speicherzeit der entsprechenden Speicherzelle möglich ist.

Sonach wird ein dynamischer Schreib-/Lesespeicher mit wahlfreiem Zugriff so weitergebildet, dass der Stromverbrauch reduziert und die Zugriffszeit erhöht wird.

Diese Aufgabe wird durch eine Vorrichtung zum Steuern eines Informationsauffrischvorgangs bei Speicherzellen nach An­ spruch 1 und ein Verfahren zum Steuern eines Informationsauf­ frischvorgangs nach Anspruch 3 gelöst. Bevorzugte Aus­ führungsformen sind in den abhängigen Ansprüchen angegeben.

Bei der erfindungsgemäßen Steuerung eines Informationsauf­ frischvorgangs bei Speicherzellen in einem Speicherbaustein ist die zeitliche Abfolge der Steuersignale zum Auslösen des Informationsauffrischvorgangs für die einzelnen Speicherzel­ len auf die jeweilige maximale Speicherdauer der Information in dieser Speicherzelle abgestimmt.

Durch diese Auslegung der Refresh-Ansteuerung ist es möglich, den Refresh-Zyklus individuell an die Retentionszeit der je­ weiligen aufzufrischenden Speicherzelle, also die maximale Speicherzeit der Information in der Speicherzelle anzupassen. Es ist deshalb auch nicht mehr notwendig, den Refresh-Zyklus für den Speicherbaustein entsprechend der kürzesten, im Bau­ stein auftretenden Retentionszeit festzulegen, so dass die Speicherzellen mit einer längeren Retentionszeit auch nicht mehr unnötigerweise vorzeitig aufgefrischt werden. Die durch die Nutzung individueller Refresh-Zyklen mögliche Reduzierung der Auffrischvorgänge bei den Speicherzellen im Speicherbau­ stein sorgt so für eine wesentliche Einsparung bei der Strom­ aufnahme. Dies ist insbesondere vorteilhaft bei akku- bzw. batteriebetriebenen Computern, bei denen die gemäß der Erfin­ dung verminderte Leistungsaufnahme der Speicherbausteine bei den Refresh-Vorgängen wesentliche Verlängerung der maximalen Betriebsdauer des Computers ermöglicht.

Gemäß der Erfindung wird dabei mit einem Testablauf die maximale Speicherzeit der Information in den einzelnen Speicherzellen im Speicherbaustein bestimmt, um diese dann vorzugsweise entsprechend den festgelegten Halteperioden für die Speicherinhalte in Gruppen zusammenzufassen, um die individuellen Refresh-Perioden für den Auffrischvorgang von Speicherzellengruppe festlegen zu können. Dieser vorgeschaltete Testablauf ermöglicht auf einfache Weise eine individuelle Abstimmung der Refresh-Zeiten bei Speicherzellen und damit eine optimale Anpassung der Leistungsaufnahme im jeweiligen Speicherbaustein.

Gemäß einer bevorzugten Ausführungsform sind die Speicherzel­ len im Speicherbaustein entsprechend der maximalen Haltezeit des Speicherinhalts in Gruppen zusammengefasst, wobei den einzelnen Gruppen jeweils eine vorbestimmte Zeitspanne zwischen den aufeinanderfolgenden Steuersignalen zugeordnet ist, die vorzugsweise ein ganzzahliges Vielfaches einer vor­ gegebenen Grundperiode ist. Durch diese Ausgestaltung der Refresh-Ansteuerung lässt sich eine besonders einfache Zuord­ nung zwischen den Speicherzellen und individuell darauf abge­ stimmten Refresh-Zyklen erreichen, wobei insbesondere durch die Auslegung der einzelnen Refresh-Zeitspannen als ganzzah­ liges Vielfache einer vorgegebenen Grundperiode eine einfache Erzeugung dieser individuellen Refresh-Perioden ermöglicht wird.

Die Erfindung wird nachstehend anhand von Ausführungsformen unter Bezugnahme auf die Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 eine Blockdarstellung eines dynamischen Schreib- /Lesespeichers mit wahlfreiem Zugriff und integrierter Refresh-Logik; und

Fig. 2 ein Blockschaltbild einer Ausführungsform einer erfin­ dungsgemäßen Refresh-Logik.

Fig. 1 zeigt ein Blockschaltbild eines DRAMs, wobei Bezugs­ zeichen 1 eine im DRAM integrierte Refresh-Ansteuerlogik, Be­ zugszeichen 2 einen Zeilendecodierer zum Decodieren von Adressleitungen A₀-A₄, Bezugszeichen 3 eine Datensteuerung, Bezugszeichen 4 einen Spalten-Ein/Ausgangskreis, Bezugs­ zeichen 5 einen Spaltencodierer zum Decodieren der über Adressleitungen A₅-A₉ zugeführten Signale und Bezugszeichen 6 eine Zellenmatrix angibt. Bezugszeichen 7 bezeichnet einen Schreib-/Lesebus, der in Verbindung mit den an der Daten­ steuerung 3 anliegenden Daten in Abhängigkeit von einem Schreib-/Lesesignal R/W und einem Speicher-Auswahlsignal CS über den Spalten-Einlese-/Ausgangskreis 4 ein Schreiben in bzw. ein Lesen aus der Zellenmatrix 6 durchführt. Diese Zel­ lenmatrix 6 besteht in der dargestellten Ausführungsform aus 32 Zeilen und 32 Spalten, was einem dynamischen Speicher mit einer Kapazität von 1 kBit (1.024 × 1 Bit) entspricht.

Das Wiederauffrischen der Speicherinhalte der Zellenmatrix 6 wird von der internen Refresh-Ansteuerlogik 1 ausgeführt. Die Ansteuerung erfolgt dabei, wie üblich, zeilenweise. Dazu wird von einem Signalgenerator 11 in der Refresh-Ansteuerlogik 1 ein Refresh-Taktsignal an eine Refresh-Steuerschaltung 12 an­ gelegt. Die Steuerschaltung 12 hat einen weiteren Eingang für ein invertiertes Baustein-Auswahlsignal CS. Die Steuerschal­ tung 12 ist dabei so ausgelegt, dass nur dann ein Refresh-Im­ puls ausgegeben wird, wenn die Zellenmatrix 6 nicht ange­ sprochen wird, d. h. ein invertiertes Baustein-Auswahlsignal CS anliegt. Durch diesen Refresh-Ablauf wird erreicht, dass der Refresh-Vorgang mit dem Zugriff auf die Zellenmatrix 6 so synchronisiert ist, dass der Refresh-Vorgang nur dann ausge­ führt wird, wenn nicht auf die Zellenmatrix 6 zugegriffen wird. Dadurch wird verhindert, dass durch den Refresh-Vorgang ein Zeitverlust beim Zugriff auf die Zellenmatrix 6 entsteht.

Wenn sich eine Überlappung eines externen Zugriffs auf die Zellenmatrix 6 mit einem Refresh-Zyklus nicht ganz ausschlie­ ßen lässt, kann zusätzlich ein Prioritätsdecoder (nicht ge­ zeigt) eingesetzt werden, der einen externen Zugriff auf die Zellenmatrix dann mit einem Wait-Befehl quittiert, so dass erst der laufende Refresh-Zyklus abgeschlossen und im An­ schluss daran dann der externe Zugriff ausgeführt wird.

Neben dieser auch als "Hidden Refresh"-Verfahren bekannten Technik der Synchronisierung zwischen Refresh-Vorgang und Zugriff auf die Speicherzellen der Zellenmatrix kann jedoch jedes andere bekannte Verfahren zur zeitlichen Aufteilung des Refresh-Vorgangs und des Zugriffs auf die Zellenmatrix ange­ wendet werden. Beim sog. Burst-Refresh wird für den Refresh- Vorgang der Normalbetrieb immer unterbrochen und dann der Refresh-Zyklus für alle Speicherzellen der Zellenmatrix durchgeführt. Bei diesem Vorgehen ist jedoch störend, dass der Speicherbaustein grundsätzlich beim Refresh-Vorgang blockiert wird. Beim sog. Cycle-Stealing dagegen wird eine zusammenhängende Blockierung der Zellenmatrix vermieden, in dem der Refresh-Vorgang für die Zellenmatrix auf mehrere Refresh-Schritte, bei der nur einzelne Bereiche aufgefrischt werden, unterteilt wird. Während der einzelnen Refresh-Vor­ gänge wird dann wiederum der externe Zugriff auf die Zellen­ matrix blockiert.

Neben einer bausteininternen Erzeugung des Refresh-Takt­ signals durch den Signalgenerator 11 kann dieser alternativ auch bausteinextern z. B. durch einen Prozessor erzeugt wer­ den.

Bei einer Zellenmatrix 6, wie sie in Fig. 1 gezeigt ist, ist im allgemeinen eine Refresh-Rate von 4 k/64 ms üblich. Diese hohe Zyklusrate ist erforderlich, um zu verhindern, dass die in den Speicherzellen der Zellenmatrix gespeicherten Informa­ tionen, die als Kondensatorladungen vorliegen, aufgrund der unvermeidlichen Leckströme verloren gehen. Die Refresh-Rate der Zellenmatrix 6 muss dabei so eingestellt werden, dass für alle Speicherzellen der Zellenmatrix eine rechtzeitige Auf­ frischung der Kondensatoren in den Speicherzellen erfolgt, so dass keine Speicherinhalte verloren gehen. Der erforderliche Refresh-Zyklus wird deshalb herkömmlicherweise durch die kürzeste in der Zellenmatrix auftretende sog. Retentionszeit bestimmt, die angibt, wie lange eine einzelne Speicherzelle die eingeschriebene Speicherinformationen festhalten kann. Dies hat zur Folge, dass die Speicherzellen der Zellenmatrix 6 mit einer längeren Retentionszeit im allgemeinen bereits vorzeitig wieder aufgefrischt werden und damit eine unnötig hohe Strombelastung hervorgerufen wird.

Um eine Anpassung der Refresh-Zyklen an die jeweilige Re­ tentionszeit der Speicherzellen in der Zellenmatrix 6 zu er­ reichen, ist die Refresh-Ansteuerlogik 1 so ausgelegt, dass die zeitliche Abfolge der Steuersignale zum Auslösen Informa­ tionsauffrischvorgangs jeweils individuell auf die einzelnen Speicherzellen der Zellenmatrix 6 abgestimmt ist, wobei die Refresh-Frequenz entsprechend der maximalen Speicherdauer der Speicherinformation in der jeweiligen Speicherzelle einge­ stellt ist. Fig. 2 zeigt eine mögliche Ausgestaltung der Refresh-Steuerschaltung 12, bei der individuelle Refresh-Fre­ quenzen für die unterschiedlichen Speicherzellen in der Zel­ lenmatrix 6 genutzt werden.

In der in Fig. 2 gezeigten Ausführungsform sind die Speicher­ zellen der Zellenmatrix beispielhaft in zwei Gruppen aufge­ teilt, wobei die Speicherzellen der einen Gruppe doppelt so häufig aufgefrischt werden sollen als die der anderen Gruppe. Diese unterschiedlichen Refresh-Zyklen lassen sich auf ein­ fache Weise durch ein UND-Gatter 121 in der Steuerschaltung 12 erreichen, das das Refresh-Signal des Signalgenerators 11 mit einem Adresssignal A(X), das zwischen den beiden Bau­ steinhälften unterscheidet, einem Steuersignal eines 2-Bit- Zählers 122, der von der höchsten Zellenadresse A(H) der Zel­ lenmatrix 6 angesteuert wird, und einem invertierten Bau­ stein-Signal CS verknüpft.

Durch diese Ausgestaltung wird auf einfache Weise erreicht, dass beim Auffrischvorgang zwischen den beiden Bausteinhälf­ ten mit ihren verschiedenen Refresh-Frequenzen unterschieden wird, wobei immer nur dann aufgefrischt wird, wenn das zu­ sätzliche Auswahlsignal A(X) für die jeweilige Bausteinhälfte am UND-Gatter 121 anliegt. Um die eine Gruppe der Zellen­ matrix doppelt so häufig aufzufrischen als die der andere Gruppe, werden zuerst zwei Auffrischdurchläufe für die Zel­ lengruppe mit der hohen Refresh-Frequenz durchgeführt und dann erst ein Auffrischzyklus für die Zellengruppe mit der niedrigen Refresh-Frequenz. In der gezeigten Ausführungsform, bei der die Zellenmatrix 6 hälftig aufgeteilt ist, lässt sich gegenüber herkömmlichen Refresh-Verfahren eine Reduzierung des Stromverbrauchs um ein Viertel erreichen.

Alternativ zu den in Fig. 2 gezeigten Ausführungsform besteht jedoch die Möglichkeit, einer Unterteilung der Zellenmatrix 6 in mehr als zwei Gruppen mit einer beliebigen Zahl von Fre­ quenzen vorzunehmen. Bevorzugt ist dabei die Zellen so zusam­ menzufassen, dass die Refresh-Zyklen der verschiedenen Zel­ lengruppen ganzzahlige Vielfache einer Grundperiode sind, die durch den Signalgenerator 11 vorgegeben wird. Es besteht jedoch auch die Möglichkeit eigenständige, voneinander unabhängige Refresh-Zyklen für die einzelnen Zellenmatrix- Gruppen bzw. für jede einzelne Speicherzelle vorzugeben, in dem eine Anpassung der vom Signalgenerator 11 vorgegebenen Refresh-Frequenz in der Refresh-Steuerschaltung 12 entsprechend einem vorgegebenen Wert individuell für jede Speicherzellengruppe bzw. Speicherzelle erfolgt.

Die Refresh-Zykluszeiten für die einzelnen Speicherzellen in der Zellenmatrix 6 können dabei in einem vorgeschalteten Testverfahren ermittelt werden. Hierzu ist wie in Fig. 1 ge­ zeigt, eine Testschaltung 13 in der Refresh-Ansteuerlogik 1 vorgesehen, die mit dem Signalgenerator 11 und der Refresh- Steuerschaltung 12 verbunden und weiterhin an den Datenbus 7 angeschlossen ist, um Daten in die Zellenmatrix ein- und aus­ zulesen. Mit der Testschaltung 13 können gezielt in die ein­ zelnen Zellen der Zellenmatrix 6 Testdaten ein- und nach ei­ ner vorgegebenen Zeit wieder ausgelesen werden. Gleichzeitig kann über die Testschaltung 13 die Refresh-Frequenz der Signalgenerator 11, der z. B. spannungsgesteuert ausgelegt ist, für die Speicherzelle, in der die Testdaten eingelesen worden sind, vorgegeben werden.

Die Retentionszeiten der Speicherzellen der Zellenmatrix 6 werden mit der Testschaltung 13 so bestimmt, dass Testdaten in eine vorbestimmte Speicherzelle der Zellenmatrix 6 einge­ lesen werden, wobei eine feste Refresh-Frequenz für die Spei­ cherzelle am Signalgenerator 11 eingestellt wird. Nach einem Auslesen der Testdaten aus der Speicherzelle wird dann be­ stimmt, ob die eingeschriebenen Testdaten mit den ausgelese­ nen Testdaten übereinstimmen. Falls dies der Fall ist, wird die Refresh-Frequenz um einen vorgegebenen Frequenzschritt verkürzt und dann ein erneuter Testdurchlauf ausgeführt. Dieses Verfahren wird iterativ so lange wiederholt, bis beim Vergleich zwischen den ein- und ausgelesenen Testdaten ein Fehler festgestellt wird. Als Refresh-Frequenz für die ge­ testete Speicherzelle wird dann von der Testschaltung 13 der Wert des vorangegangenen Testschritt festgehalten, bei dem ein- und ausgelesene Testdaten noch übereingestimmt haben.

Umgekehrt wird, wenn im ersten Testschritt beim Vergleich zwischen ein- und ausgelesenen Testdaten bereits ein Fehler festgestellt wird, die Refresh-Frequenz in vorgegebenen Fre­ quenz-Schritten so lange verlängert, bis eingeschriebene Testdaten mit den ausgelesenen Testdaten übereinstimmen. Die sich dabei ergebende Refresh-Frequenz ist dann die erforderliche Mindest-Refresh-Frequenz für die entsprechende Speicherzelle der Zellenmatrix 6, die von der Testschaltung 13 festgehalten wird.

Die in der Testschaltung 13 festgestellten Mindest-Refresh- Zyklen für die einzelnen Zellen der Zellenmatrix 6 können dann durch eine Auswerteinheit in der Testschaltung 13 gege­ benenfalls in Gruppen mit einer zugeordneten Refresh-Frequenz geordnet werden und diese Zellengruppen mit ihren Adressen und der zugehörigen Refresh-Frequenz dann an die Refresh- Steuerschaltung 12 übermittelt werden.

Mit der dargestellten Testschaltung 13 lassen sich somit auf einfache Weise individuelle Refresh-Frequenzen für die ein­ zelnen Speicherzellen des Speicherbausteins festlegen.

Claims (5)

1. Vorrichtung (1) zum Steuern eines Informationsauffrisch­ vorgangs bei Speicherzellen in einem Speicherbaustein mit ei­ ner Steuereinrichtung (12) zum Anlegen einer periodischen Ab­ folge von Steuersignalen an die Speicherzellen zum Auslösen des Informationsauffrischvorgangs bei den Speicherzellen, wo­ bei die Steuereinrichtung (12) die zeitliche Abfolge der Steuersignale zum Auslösen des Infor­ mationsauffrischvorgangs für die einzelnen Speicherzellen va­ riabel entsprechend der jeweiligen Speicherzeit der Infor­ mation in der Speicherzelle einstellt, gekennzeichnet durch eine mit der Steuereinrichtung (12) verbundene Testschaltung (13) zum Bestimmen der die maximale Speicherzeit der einzel­ nen Speicherzellen im Speicherbaustein (6), wobei die Steuer­ einrichtung (12) die zeitliche Abfolge der Steuersignale zum Auslösen des Informationsauffrischvorgangs für die einzelnen Speicherzellen entsprechend der jeweiligen gemessenen maximalen Speicherzeit der Information in der Speicherzelle einstellt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Steuereinrichtung (12) die Speicherzellen im Speicherbaustein (6) entsprechend der gemessenen maximalen Speicherzeiten der Speicherinhalte in Gruppen zusammenfasst, um den einzelnen Gruppen jeweils eine vorgegebene Zeit­ periode für die Steuersignale zuzuordnen, wobei die vorgege­ benen Zeitperioden ganzzahlige Vielfache einer vorgegebenen Grundperiode sind.

3. Verfahren zum Steuern eines Informationsauffrischvorgangs bei Speicherzellen in einem Speicherbaustein (6), wobei eine periodische Abfolge von Steuersignalen zum Auslösen des In­ formationsauffrischvorgangs an die Speicherzellen angelegt und die Periode der Steuersignale zum Auslösen des Informa­ tionsauffrischvorgangs bei den einzelnen Speicherzellen entsprechend der Speicherzeit für die Information in den Spei­ cherzellen eingestellt wird, dadurch gekennzeichnet, dass mit einem vorgeschalteten Testdurchlauf die maximale Spei­ cherzeit der Speicherzellen einzeln bestimmt wird, und die zeitliche Abfolge der Steuersignale zum Auslösen des Informa­ tionsauffrischvorgangs bei den einzelnen Speicherzellen ent­ sprechend der jeweiligen gemessenen maximalen Speicherzeit für die Information in den Speicherzellen eingestellt wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Speicherzellen im Speicherbaustein entsprechend der ge­ messenen maximalen Speicherzeiten der Speicherinhalte in Gruppen zusammengefasst werden, um den einzelnen Gruppen jeweils eine vorgegebene Zeitperiode für die Steuersignale zuzuordnen, wobei die vorgegebenen Zeitperioden ganzzahlige Vielfache einer vorgegebenen Grundperiode sind.

5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass beim Testdurchlauf folgende Schritte bei jeder Speicher­ zelle ausgeführt werden:

• a) Einlesen eines Testdatum,
• b) Auffrischen des Speicherinhalts mit einer vorgegebe­ nen Frequenz,
• c) Auslesen des Testdatums,
• d) Vergleich des eingelesenen Testdatums mit dem ausgelesenen Testdatum, um einen Fehler festzustel­ len,
• e) beim Feststellen keines Fehlers im Schritt d) Wieder­ holen der Schritte a) bis d) mit einer schrittweise erniedrigten Auffrischfrequenz solange, bis im Schritt d) ein Fehler festgestellt wird, oder
• f) wenn im Schritt d) ein Fehler festgestellt wird, Wie­ derholen der Schritte a) bis d) mit einer schritt­ weise erhöhten Auffrischfrequenz solange, bis im Schritt d) kein Fehler festgestellt wird.