KR20220002246A - 집적 회로 ｉ／ｏ 무결성 및 열화 모니터링 - Google Patents

집적 회로 ｉ／ｏ 무결성 및 열화 모니터링 Download PDF

Info

Publication number
KR20220002246A
KR20220002246A KR1020217023206A KR20217023206A KR20220002246A KR 20220002246 A KR20220002246 A KR 20220002246A KR 1020217023206 A KR1020217023206 A KR 1020217023206A KR 20217023206 A KR20217023206 A KR 20217023206A KR 20220002246 A KR20220002246 A KR 20220002246A
Authority
KR
South Korea
Prior art keywords
signal
sensor
buffer
signal path
output
Prior art date
Application number
KR1020217023206A
Other languages
English (en)
Inventor
에얄 파이네흐
에블린 란드만
샤이 코엔
가이 레드레르
인바르 웨인트로브
Original Assignee
프로틴텍스 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프로틴텍스 엘티디. filed Critical 프로틴텍스 엘티디.
Publication of KR20220002246A publication Critical patent/KR20220002246A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31717—Interconnect testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
    • G01R31/70—Testing of connections between components and printed circuit boards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 집적 회로(IC)용 입력/출력(I/O) 블록은 : 통신 채널을 통한 원격 I/O 블록에 대한 연결에 관련하여 적어도 하나의 신호 경로를 정의하도록 구성된 적어도 하나의 I/O 버퍼로서, 각각의 신호 경로는 개별 신호 에지 기울기를 유발하고; 및 적어도 하나의 신호 경로에 결합된 I/O 센서로서, (a) 적어도 하나의 신호 경로의 제 1 신호 경로에 대한 신호 에지 기울기와 적어도 하나의 신호 경로의 별개의 제 2 신호 경로에 대한 신호 에지 기울기 사이의 타이밍 차이, 및 (b) 적어도 하나의 신호 경로 중 하나 이상에 대한 아이 패턴 파라미터 중 하나 또는 둘 모두를 나타내는 출력 신호를 생성하도록 구성된다.

Description

집적 회로 Ｉ／Ｏ 무결성 및 열화 모니터링
관련 출원에 대한 상호 참조
본 출원은 2018년 12월 30일자로 출원된 "집적 회로 패드 장애 검출"이라는 제목의 미국 가특허 출원 제 62/786,460호의 우선권을 주장하며, 그 내용은 그 전체가 본 출원에 참고로 통합된다.
발명의 분야
본 발명은 집적 회로 분야에 관한 것이다.
집적 회로(IC)는 실리콘 웨이퍼와 같은 평평한 반도체 기판에 아날로그 및 디지털 전자 회로를 포함할 수 있다. 마이크로스코픽 트랜지스터는 포토리소그래피 기술을 사용하여 기판에 인쇄되어 매우 작은 영역에서 수십억 개의 트랜지스터로 구성된 복잡한 회로를 생성하여 IC를 사용하는 현대적인 전자 회로 디자인을 저비용 및 고성능으로 만든다. IC는 CMOS(Complementary Metal-Oxide-Semiconductor) IC와 같은 IC 생산을 상품화한 파운드리(foundry)라고 하는 공장의 조립 라인에서 생산된다. 디지털 IC는 웨이퍼에 기능적 및/또는 로직 유닛으로 배열된 수십억 개의 트랜지스터를 포함하며 금속, 플라스틱, 유리 또는 세라믹 케이스에 패키징된다. 케이싱 또는 패키지는 솔더 등을 사용하여 회로 기판에 연결된다. 패키지 유형은 IC 패드와 회로 기판 사이를 연결하기 위한 리드프레임(스루홀, 표면 실장, 칩 캐리어 및/또는 유사한 것), 핀 그리드 어레이, 칩 스케일 패키지, 볼 그리드 어레이 등이 포함할 수 있다. 본 출원에서 IC라는 용어는 패키지를 포함하는 집적회로를 의미한다.
Hofmeister et al., "BGA (Ball Grid Array) Solder Joint Intermittency Detection: SJ BIST", IN IEEE Aerospace Conference, 2008, 특히 볼 그리드 어레이 패키지에서 FPGA(Field Programmable Gate Arrays)의 입력/출력(I/O) 블록에 속하는 솔더-조인트 네트워크(solder-joint network)의 장애를 검출하기 위한 감지 방법을 논의한다. 이것은 패키지 코너에 가능한 한 가까운 2개의 사용되지 않는 I/O 포트에 작은 커패시터를 부착을 포함한다. 이 접근 방식은 간헐적 장애를 검출하기 위해 특수 범프(bump)를 모니터링하는데 적합할 수 있지만 기능적 범프를 모니터링하는 데는 부적절할 수 있다.
전술한 관련 기술의 예 및 이와 관련된 제한 사항은 예시적인 것이며 배타적인 것은 아니다. 관련 기술의 다른 한계는 명세서를 읽고 도면을 연구하면 당업자에게 명백해질 것이다.
이하의 실시예 및 그 양태는 범위를 제한하지 않고 대표적이고 예시적인 것으로 의도된 시스템, 도구 및 방법과 함께 설명되고 예시된다.
실시예에 따르면, 반도체 집적 회로(IC)를 위한 입력/출력(I/O) 블록이 제공되며, 상기 I/O 블록은 : 통신 채널을 통한 원격 I/O 블록에 대한 연결에 관한 적어도 하나의 신호 경로를 정의하도록 구성된 적어도 하나의 I/O 버퍼로서, 각각의 신호 경로는 각각의 신호 에지 기울기(slope) (또는 형상)를 야기하는, 상기 적어도 하나의 I/O 버퍼; 및 I/O 센서로서, 적어도 하나의 신호 경로에 결합되고, (a) 제 1 신호 경로에 대한 신호 에지와 제 2 신호 경로에 대한 신호 에지 사이의 타이밍 차이, 및 (b) 적어도 하나의 신호 경로 중 하나 이상에 대한 아이 패턴 파라미터(eye pattern parameter) : 중 하나 또는 둘 모두를 나타내는 출력 신호를 생성하도록 구성된 상기 I/O 센서를 포함한다.
실시예에서, 적어도 하나의 I/O 버퍼는 송신 버퍼를 포함하고, 적어도 하나의 신호 경로는 통신 채널에 결합된 송신 버퍼의 출력에 결합된 제 1 신호 경로를 포함한다.
실시예에서, 제 1 신호 경로는 적어도 하나의 연결 범프를 통해 원격 I/O 블록에 추가로 결합되고, I/O 센서의 출력 신호는 적어도 하나의 연결 범프의 품질을 추가로 표시한다.
실시예에서, 적어도 하나의 신호 경로는: 제 2 연결 범프를 통해 원격 I/O 블록에 결합된 제 3 신호 경로; 및 제 4 신호 경로를 포함하고, 상기 I/O 센서는 제 3 신호 경로 및/또는 제 4 신호 경로에 결합되고, 제 3 신호 경로에 대한 신호 에지와 제 4 신호 경로에 대한 신호 에지 사이의 타이밍 차이; 및 제 3 신호 경로 및/또는 제 4 신호 경로에 대한 아이 패턴 파라미터 중 하나 또는 둘 모두를 추가로 나타내는 출력 신호를 생성하도록 구성되고, 상기 I/O 센서의 상기 출력 신호는 제 1 연결 범프 및 제 2 연결 범프의 품질을 나타낸다.
실시예에서, 적어도 하나의 신호 경로는 송신 버퍼의 입력에 결합된 신호 경로 및/또는 상호 연결부(interconnect)(예컨대, 인터포저 또는 브리지) 및 송신 버퍼와 상호 연결부 사이의 연결 범프를 통해 원격 I/O 블록에 결합된 신호 경로를 포함하고, I/O 센서의 출력 신호는 연결 범프의 품질을 추가로 나타낸다.
실시예에서, I/O 블록은 : 통신 채널에 결합된 경로를 통해 수신된 차동 버퍼 입력 신호와 고정 레벨 신호 사이의 차이를 출력하도록 구성된 차동 버퍼를 더 포함하며, 적어도 하나의 신호 경로 중 하나의 신호 경로는 차동 버퍼의 출력에 결합된다.
실시예에서, 고정 레벨 신호는 IC에 대한 DC 전원(power supply) 전압의 미리 결정된 비율로 고정된 전압이며, 옵션으로 미리 결정된 비율은 동적으로 조정되고/되거나 미리 결정된 비율은 75%이다.
실시예에서, 적어도 하나의 I/O 버퍼는 통신 채널에 결합되는 입력을 갖는 수신 버퍼를 포함하고, 적어도 하나의 신호 경로 중 하나의 신호 경로는 수신 버퍼의 출력에 결합된다.
실시예에서, 수신 버퍼에 대한 입력은 상호 연결부(예컨대, 인터포저 또는 브리지) 및 상호 연결부와 원격 I/O 블록 사이의 연결 범프를 통해 원격 I/O 블록에 결합되며, I/O 센서의 출력 신호는 연결 범프의 품질을 추가로 나타낸다.
실시예에서, 통신 채널은 2개의 신호 라인을 통해 차동 신호를 전달하도록 구성되며, 적어도 하나의 신호 경로의 제 1 신호 경로는 제 1 신호 라인에 연결되고, 적어도 하나의 신호 경로의 제 2 신호 경로는 제 2 신호 라인에 결합된다.
실시예에서, 적어도 하나의 I/O 버퍼는 2개의 신호 라인을 통해 차동 출력을 제공하도록 구성된 송신 버퍼를 포함하고, 제 1 신호 경로는 제 1 신호 라인에 결합된 송신 버퍼의 제 1 출력에 결합되고, 제 2 신호 경로는 제 2 신호 라인에 결합된 송신 버퍼의 제 2 출력에 결합된다.
실시예에서, 제 1 신호 라인은 제 1 근측(near-side) 연결 범프를 통해 송신 버퍼에 결합된 제 1 상호 연결부(예컨대, 인터포저 또는 브리지)을 포함하고, 제 2 신호 라인은 제 2 근측 연결 범프를 통해 송신 버퍼에 결합된 제 2 상호 연결부(예컨대, 인터포저 또는 브리지)을 포함하고, I/O 센서의 출력 신호는 제 1 근측 연결 범프 및 제 2 근측 연결 범프의 품질을 추가로 나타낸다.
실시예에서, 제 1 신호 라인은 제 1 원측(far-side) 연결 범프를 통해 원격 I/O 블록에 결합된 제 1 상호 연결부(예컨대, 인터포저 또는 브리지)를 포함하고, 제 2 신호 라인은 제 2 원측 연결 범프를 통해 원격 I/O 블록에 결합된 제 2 상호 연결부(예컨대, 인터포저 또는 브리지)를 포함하고, I/O 센서의 출력 신호는 제 1 원측 연결 범프 및 제 2 원측 연결 범프의 품질을 추가로 나타낸다.
실시예에서, I/O 센서는 : 제 1 신호 경로에 대한 제 1 옵션에 결합된 제 1 입력 포트;제 1 신호 경로에 대한 제 2 옵션에 결합된 제 2 입력 포트; 제 2 신호 경로에 결합된 제 3 입력 포트; 및 수신된 선택 신호에 응답하여 제 1 입력 포트 또는 제 2 입력 포트를 선택하도록 구성된 선택기로서, I/O 센서의 출력 신호는 제 2 신호 경로에 대한 신호 에지와 제 1 신호 경로에 대한 제 1 옵션 또는 제 1 신호 경로에 대한 제 2 옵션에 대한 신호 에지 사이의 타이밍 차이를 선택적으로 나타내는, 상기 선택기를 포함한다.
실시예에서, I/O 블록은 통신 채널에 결합된 신호 경로 상에 수신된 제 1 신호와 제 2 고정 레벨 신호 사이의 차이를 출력하도록 구성된 차동 버퍼를 더 포함하고, 제 3 입력 포트는 차동 버퍼의 출력에 결합된다.
실시예에서, 적어도 하나의 I/O 버퍼는 : 송신 버퍼, 제 1 입력 포트는 통신 채널에 결합된 송신 버퍼의 출력에 결합되고; 및 통신 채널에 결합된 입력을 갖는 수신 버퍼 중 하나 또는 둘 모두를 포함하고, 제 2 입력 포트는 수신 버퍼의 출력에 결합된다.
실시예에서, 아이 패턴 파라미터는 : 아이 폭; 아이 높이; 아이 폭 지터; 아이 높이 변동(eye height fluctuation) 중 하나 이상을 포함한다.
실시예에서, 출력 신호는 제 1 신호 경로에 대한 신호 에지와 제 2 신호 경로에 대한 신호 에지 사이의 타이밍 차이; 또는 아이 패턴 파라미터를 나타내느 폭을 갖는 펄스를 포함한다.
실시예에서, I/O 블록은 I/O 센서의 출력 신호에 기초하여 적어도 하나의 I/O 버퍼의 파라미터를 조정하도록 구성된 성능 최적화기; 및/또는 I/O 센서의 출력 신호에 기초하여 I/O 버퍼의 구성을 조정하도록 구성된 복구 제어기를 더 포함한다.
실시예에서, 복구 제어기는 I/O 센서의 출력 신호에 응답하여 IC의 일부 또는 전체를 비활성화하고/하거나 I/O 센서의 출력 신호에 응답하여 IC의 적어도 일부의 레인 재매핑(lane remapping)을 유발하며, 및/또는 I/O 센서의 출력 신호에 응답하여 IC 내의 송신 버퍼 강도를 조정하도록 구성된다.
실시예에서, 복구 제어기는 IC의 초기 동작에서 및/또는 IC의 정상 동작 동안 동작하도록 구성되고/되거나 IC의 순간 온도 및/또는 IC의 전압에 기초하여 조정이 추가로 이루어진다.
실시예에서, I/O 블록은 I/O 센서의 출력 신호로부터 도출된 타이밍 신호를 수신하고 타이밍 신호에 기초하여 디지털 시간 신호를 제공하도록 구성된 시간-디지털 컨버터를 더 포함한다.
본 출원에 설명된 I/O 블록을 포함하는 반도체 집적 회로(IC)가 제공될 수 있다.
실시예에서, I/O 센서는 IC의 외부에서 출력 신호를 통신하도록 구성된다.
실시예에서, 반도체 IC는 I/O 센서의 출력 신호에 기초하여 시간 신호를 수신하고, 수신된 시간 신호를 임계값과 비교하고 비교에 기초하여, I/O 센서로부터의 예외적 또는 이상치 판독값을 식별하도록 구성된 필터링된 카운터 블록(filtered counter block)을 더 포함한다.
실시예에서, 필터링된 카운터 블록은 I/O 센서로부터의 정상 판독의 수 및/또는 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운트하도록 추가로 구성된다.
본 출원에 설명된 반도체 IC를 포함하는 반도체 IC 시스템이 제공될 수 있다. 반도체 IC는, I/O 센서의 출력 신호에 기초하여 I/O 프로파일 및/또는 분류(classification)를 생성하도록 구성된 I/O 프로파일링 파트(profiling part); 및/또는 I/O 센서의 출력 신호에 기초하여 반도체 IC의 핀에 대한 신호 진폭 및/또는 신호 슬루율(slew-rate)을 결정 및/또는 특성화하도록 추가로 구성된 EVS(Embedded Virtual Scope) 파트를 포함한다.
실시예에서, 적어도 하나의 신호 경로 중 하나 이상은 적어도 하나의 연결 범프를 통해 원격 I/O 블록에 추가로 결합되고, I/O 프로파일 및/또는 분류는 시간에 따른 I/O 센서의 출력 신호의 모니터링을 기반으로 한다.
실시예에서, I/O 프로파일링 파트는 I/O 프로파일 및/또는 분류를 반도체 IC에 대한 패밀리 데이터와 비교하고, I/O 프로파일 및/또는 분류에 기초하여 체계적인 시프트를 검출하고; 테스터 데이터를 기반으로 이상치의 검출 중 하나 이상을 수행하도록 추가로 구성된다.
일 실시예에 따르면, 반도체 집적 회로(IC)의 입력/출력(I/O) 블록을 모니터링하기 위한 방법이 제공되며, I/O 블록은 통신 채널을 통한 원격 I/O 블록에 대한 연결과 관련하여 적어도 하나의 신호 경로를 정의하는 적어도 하나의 I/O 버퍼를 포함하고, 각각의 신호 경로는 개별 신호 에지 기울기(또는 형상)를 유발하며, 상기 방법은 I/O 센서에서, 제 1 신호 경로에 대한 신호 에지와 제 2 별개의 신호 경로에 대한 신호 에지 사이의 타이밍 차이; 및 적어도 하나의 신호 경로 중 하나 이상에 대한 아이 패턴 파라미터 중 하나 또는 둘 모두를 나타내는 출력 신호를 생성하는 단계를 포함한다. 그러한 방법 실시예에서, 방법 단계는 I/O 블록 실시예를 참조하여 논의된 임의의 특징을 포함하도록 옵션으로 제공될 수 있다.
실시예에서, 방법은 I/O 센서의 출력 신호에 기초하여 적어도 하나의 I/O 버퍼의 파라미터를 조정하는 단계; 및/또는 I/O 센서의 출력 신호에 기초하여 I/O 버퍼의 구성을 조정하는 단계를 더 포함한다.
실시예에서, 방법은 I/O 센서의 출력 신호에 응답하여 IC의 일부 또는 전체를 비활성화하는 단계; 및 I/O 센서의 출력 신호에 응답하여 IC의 적어도 일부의 레인 재매핑을 유발하는 단계 중 하나 또는 둘 모두를 더 포함한다.
실시예들에서, 조정하는 단계는 IC의 순간 온도 및/또는 IC의 전압에 추가로 기초한다.
실시예에서, 방법은 I/O 센서의 출력 신호에 기초하여 I/O 프로파일 및/또는 분류를 생성하는 단계를 더 포함한다.
실시예에서, 적어도 하나의 신호 경로 중 하나 이상이 적어도 하나의 연결 범프를 통해 원격 I/O 블록에 추가로 결합되고, I/O 프로파일 및/또는 분류는 시간에 따른 I/O 센서의 출력 신호의 모니터링에 기초한다.
실시예에서, 방법은 I/O 프로파일 및/또는 분류를 반도체 IC에 대한 패밀리 데이터와 비교하는 단계;I/O 프로파일 및/또는 분류에 기초하여 체계적인 시프트를 검출하는 단계; 및 테스터 데이터를 기반으로 이상치를 검출하는 단계 중 하나 이상을 추가로 포함한다.
실시예에서, 방법은 I/O 센서의 출력 신호에 기초한 시간 신호를 임계값과 비교하는 단계; 및 비교에 기초하여 I/O 센서로부터 예외적 이거나 이상치 판독을 식별하는 단계를 더 포함한다.
실시예에서, 방법은 I/O 센서로부터의 정상 판독의 수 및/또는 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운팅하는 단계를 더 포함한다.
일부 실시예에서, 명령이 프로세서에 의해 수행될 때, 본 출원에 개시된 방법 실시예 중 임의의 것을 수행하기 위해 명령이 저장되어 있는 컴퓨터 판독 가능 매체가 고려될 수 있다.
위에서 설명된 예시적인 양태 및 실시예에 더하여, 추가 양태 및 실시예는 도면을 참조하고 이하의 상세한 설명의 연구에 의해 명백해질 것이다. 당업자는 명시적으로 설명되지 않더라도 본 출원에 개시된 특정 특징의 조합 및 서브 조합이 또한 제공될 수 있음을 이해할 것이다.
예시적인 실시예가 참조 도면에 도시된다. 도면에 도시된 컴포넌트 및 피처의 치수는 일반적으로 설명의 편의와 명확성을 위해 선택되며 반드시 축척에 맞게 도시되지는 않는다. 도면은 아래와 같다.
도 1은 IC 패드 무결성을 검출하기 위한 컴퓨터화된 시스템을 개략적으로 도시한다.
도 2는 어드밴스드 이종 패키지 솔루션(Advanced Heterogeneous Packaging solution)(2.5D IC 패키지) 예의 솔더 범프를 개략적으로 보여준다.
도 3은 I/O 센서를 포함하는 본 발명에 따른 입력/출력(I/O) 블록의 제 1 실시예를 도시한다.
도 4는 도 3에 따른 I/O 센서의 예시적인 구현을 도시한다.
도 5는 양방향 통신 채널에서 근단 범프(near-end bump) 열화의 측정을 위한, 본 개시에 따른 I/O 블록의 제 2 실시예의 전기 개략도를 도시한다.
도 6은 양방향 통신 채널에서 원단 범프(far-end bump) 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 3 실시예의 전기 개략도를 도시한다.
도 7은 차동 통신 채널에서 근단 범프 열화를 측정하기 위한, 본 개시에 따른 I/O 블록의 제 4 실시예의 전기 개략도를 도시한다.
도 8은 차동 통신 채널에서 원단 범프 열화를 측정하기 위한, 본 개시에 따른 I/O 블록의 제 5 실시예의 전기 개략도를 도시한다.
도 9는 종단 저항을 구현하는 양방향 통신 채널에서 근단 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 6 실시예의 전기 개략도를 도시한다.
도 10은 종단 저항을 구현하는 양방향 통신 채널에서 원단 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 7 실시예의 전기 개략도를 도시한다.
도 11은 도 3에 도시된 실시예의 변형에 따른 I/O 센서의 추가적인 예시적인 구현을 도시한다.
도 12는 측정된 근단 펄스 지속 기간의 그래프를 도시한다.
도 13은 측정된 원단 펄스 지속 기간의 그래프를 도시한다.
도 14는 버퍼 강도에 대한 아이 폭의 그래프를 도시한다.
도 15는 버퍼 강도에 대한 시뮬레이션된 근단 펄스 폭의 그래프를 도시한다.
도 16은 근단 및 원단 무결성 오프라인 분석의 실제-Si 데이터를 반영한 예를 나타낸다.
도 17은 송신기 드라이버 강도에 대한 근단 무결성 오프라인 분석의 이러한 감도의 실제-Si 데이터를 반영한 예를 도시한다.
도 18은 약한 핀(weak pin)(이상치) 분석의 실제-Si 데이터를 반영한 예를 도시한다.
도 19a 및 도 19b는 수신기 성능 분포의 실제-Si 데이터를 반영한 예를 도시한다.
도 20은 EVS(Embedded Virtual Scope) 능력(capability)을 사용하여 원단 신호 분석의 실제-Si 데이터를 반영한 예를 보여준다.
도 21a 및 21b는 아이 개구(eye opening)에 대한 오프라인 분석의 원단 상관관계의 실제-Si 데이터를 반영한 예를 도시한다.
도 22는 펌웨어 기반 필터의 개략적인 블록도를 도시한다.
입력/출력(I/O) 무결성 및/또는 열화 모니터링을 검출하고/하거나 범프 어레이에 대한 전력/성능을 최적화하기 위한 디바이스, 시스템 및 방법이 본 출원에 개시된다. I/O 버퍼로의 또는 I/O 버퍼로부터의 제 1 경로 상의 신호와 I/O 버퍼로의 또는 I/O 버퍼로부터의 제 2 경로 상의 신호 사이의 타이밍 차이를 측정함으로써, 무결성 및/또는 열화가 식별될 수 있다. 예를 들어, 이는 IC 또는 I/O 블록에 대한 캘리브레이션 데이터, 기준 데이터 또는 이력 데이터를 기반으로 측정된 타이밍 또는 기울기 차이를 예상 값과 비교하여 달성할 수 있다. 이것은 다음 중 하나 이상의 모니터링을 허용할 수 있다 : 범프 또는 마이크로 범프 저항 무결성 또는 열화; 근단 및/또는 원단에서 I/O 버퍼 열화; 상호 연결부/인터포저 등급(grading), 무결성 또는 열화; 양방향 핀 또는 신호의 무결성 또는 열화; 단방향 핀 또는 신호의 무결성 또는 열화; 차동 핀 또는 신호의 무결성 또는 열화; 간헐적 장애 감지; 상이한 열화율 시나리오.
추가로 또는 대안적으로, I/O 프로파일링 및/또는 분류를 추가로 허용할 수 있다. 분류 또는 프로파일링은 다이를 Si 프로파일로 비닝(binning)하는 프로세스로 이해될 수 있고, 여기서 각각의 빈(프로파일)은 IC 디자인 파라미터의 클러스터와 고 커버리지 파라미터와 같은 결과 디바이스 레벨 파라미터를 포함한다. 프리-Si(Pre-Si) 동안, IC 디자인 파라미터 및 디바이스 프로세스 파라미터는 프로파일링 프로세스의 입력으로 사용될 수 있다. 포스트-Si(Post-Si) 동안, 센서 값 및/또는 특정 고 커버리지 측정이 프로파일링 프로세스에 대한 입력으로 사용될 수 있다. 이러한 맥락에서 프로파일은 필드 성능(사양, 결함 등)에 적용될 수 있는 시그니처(데이터) 값 및 분포의 특정 클러스터로 간주될 수 있다. 예를 들어, 필드 성능(사양, 결함 등)에 적용될 수 있는 분포 및 제조 공간(데이터) 값의 특정 클러스터.
I/O 프로파일링 및/또는 분류는 IC 패밀리 데이터와 결합될 수 있으며, 테스터 데이터를 기반으로 하는 체계적인(systematic) 시프트 검출 및/또는 이상치 검출을 허용할 수 있다. 이를 위해 온 칩 I/O 센서가 제공될 수 있다. 이 맥락에서 패밀리는 값이 근접한 공통 파라미터를 갖는 것으로 분류된 IC 그룹을 지칭할 수 있다. 예를 들어, 이것은 동일한 Si-프로파일/분류를 가진 물리적 다이 그룹일 수 있다. 또한, 패밀리는 시뮬레이션된 IC 디자인 시뮬레이션 값 및 디바이스 프로세스 시뮬레이션 값이 물리적 패밀리 멤버의 것과 동일한 Si 프로파일/분류를 갖는 몬테 카를로(MC : Monte-Carlo) 샘플 그룹을 포함할 수 있다. IC 패밀리 분류에 대한 자세한 내용은 2019년 4월 16일에 출원된 "집적 회로 프로파일링 및 이상 검출"이라는 제목으로 동시 출원 중인 PCT 특허 출원 공개 번호 WO 2019/202595에 설명되어 있으며, 이의 내용은 전체가 참조로 본 출원에 통합된다.
실시예에서, 이것은 I/O 전력 및/또는 성능의 최적화를 허용할 수 있다. 예를 들어, 각각의 송신(Tx) 버퍼의 전력은 원하는 또는 필요한 성능에 따라 조정되어 전체 어레이의 전력을 최적화할 수 있다.
실시예에서, I/O 복구 기능(repair function)이 제공될 수 있다. 예를 들어, 이것은 모든 IC의 비활성화 파트를 포함할 수 있다. 다른 예는 레인 재매핑(lane remapping)을 포함할 수 있다. 추가 예는 송신 버퍼의 강도를 조정하는 것을 포함한다(예를 들어, 레인 재매핑 또는 복구가 불가능할 때 송신 버퍼 강도를 증가시킨다). 이러한 복구 기능은 테스터 상에서 또는 필드에서 제공될 수 있다. 이런 복구 기능은 I/O 프로파일링 및/또는 이상치 검출 프로세스를 기반으로 할 수 있다. 추가 실시예는 I/O 임무(I/O-missioning) 생성을 제공할 수 있다.
실시예에서, 이것은 버퍼당 전류 소비율(dI/dT)의 진폭을 제어하기 위한 I/O 버퍼(Tx) 슬루율의 최적화 및 EMI/RFI(전자기 또는 무선 주파수 간섭) 원하는 비율 또는 필요한 것에 따른 전체 어레이의 최적화를 허용할 수 있다.
온 칩 I/O 센서와 보조 하드웨어 및/또는 소프트웨어의 조합을 에이전트(agent)라고 할 수 있다. 이러한 에이전트의 효과는 다음 중 하나 이상을 허용할 수 있다: 증가된 수율; 전력 및/또는 주파수 최적화 및 비닝; 필드 시정 조치(in-field corrective actions)(예를 들어, 위에서 논의한 레인 복구 또는 재매핑); I/O 특성화, 검증 및/또는 디버깅; 및 증가된 품질과 신뢰성.
본 개시에 따른 예는 메모리 IC, 예를 들어, 고대역폭 메모리(HBM : High Bandwidth Memory) 또는 동적 랜덤 액세스 메모리(DRAM)에 기초한 다른 메모리에 적용될 수 있다. 다른 유형의 메모리 또는 다른 유형의 IC에도 적용할 수 있다.
이제 IC 패드 무결성을 검출하기 위한 컴퓨터화된 시스템(100)을 개략적으로 도시하는 도 1을 참조한다. 컴퓨터 시스템(100)은 (131, 132, 133) 등과 같은 I/O 센서를 갖는 IC(150)를 포함하며, 전기적으로 연결된(141, 42, 143 등) 각각의 센서는 IC 패드에 연결된 적어도 하나의 I/O 버퍼(151, 52, 153 등)에 의해 정의된 신호 간의 타이밍 지연을 측정한다. 근단(Near-End)의 경우(I/O 버퍼가 Tx 모드에서 동작), 타이밍 지연은 I/O 버퍼 상의 부하 및/또는 I/O 버퍼 강도를 나타낸다. 원단(Far-End)의 경우(I/O 버퍼가 Rx 모드에서 동작), 타이밍 지연은 채널 열화 및/또는 FE에서 Tx 버퍼의 강도를 나타낸다. NE의 경우, I/O 센서의 출력은 펄스를 포함할 수 있고, 그 길이는 I/O 버퍼 부하의 변화 및/또는 I/O 버퍼 강도의 변화를 나타낼 수 있다. FE의 경우에, I/O 센서의 출력은 펄스를 포함할 수 있고, 그 길이는 채널 성능의 변화 및/또는 FE에서의 Tx-버퍼 강도의 변화를 나타낼 수 있다. I/O 센서는 시간-디지털 컨버터(TDC, 옵션으로 I/O 센서의 일부를 형성할 수 있음)에 대한 입력을 제공할 수 있어서 출력은 디지털 시간 측정값을 포함할 수 있다.
I/O 센서 출력은 데이터 네트워크(140)를 통해 IC(150)의 데이터 인터페이스(111)와 컴퓨터(101A)의 데이터 인터페이스(110) 사이에서 통신될 수 있다. 컴퓨터(101A)는 하나 이상의 하드웨어 프로세서(101B), 사용자 인터페이스(120), 및 비일시적 컴퓨터 판독 가능 저장 매체(102)를 포함한다. 저장 매체(102)는 하드웨어 프로세서(들)(101B) 상에서 실행될 때 본 출원에 개시된 IC를 측정 및/또는 제어하기 위한 방법의 동작을 수행하는 프로그램 코드 모듈(102A, 102B, 102C 등)을 인코딩하였다. 옵션으로, I/O 출력 신호는 방법의 동작을 수행하는 IC의 프로세싱 컴포넌트(미도시)에 의해 수신된다. 예를 들어, 데이터 수신기(102A)는 I/O 출력 신호 값을 수신한다. 예를 들어, IC 분석기(102B)는 I/O 출력 신호 값을 분석하여, 예를 들어, 동작 중인 IC의 베이스라인(baseline) 동작을 결정하고, 범프 장애, 패드 장애, 심각한 장애, 미래의 장애를 검출하고 및/또는 I/O 버퍼 또는 IC를 프로파일링 및 분류하거나 IC의 성능을 조정할 수 있다. IC 분석기(102B)는 예를 들어, 기계 학습 및/또는 데이터 분석을 기반으로 하는 플랫폼 기반 분석 및 경고(alert)를 추가로 제공할 수 있다. IC 복구 기능(102C)은 그런 다음 예를 들어, IC 전체 중 일부를 비활성화하는 것; IC 내 레인 재매핑; 및 IC에서 송신 버퍼 강도를 조정 중 하나 이상에 의해 예측되거나 실제 장애를 완화할 수 있다. 최적화기(102D)는 성능을 개선하고 및/또는 전력을 조정하기 위해 파라미터 최적화를 수행할 수 있다.
이제 어드밴스드 이종 패키징 솔루션 예의 솔더 범프를 도시한 도 2를 참조한다. IC 패키지 내, 및 IC 패키지, 인터포저 및 회로 기판 사이의 몇 가지 다른 레벨의 솔더 조인트가 도시된다. 예를 들어, I/O 버퍼는 IC를 인터포저 다이에 연결하는 마이크로 범프에 납땜된 패드를 구동할 수 있다. 그런 다음 인터포저 다이는 2.5D/3D 패키징 기술의 한 예이다.
예를 들어, I/O 버퍼는 패드에 연결된 제어된 접힌 칩 연결(controlled collapse chip connection)(C4) 범프와 같은 플립 칩 패드의 I/O를 구동할 수 있다. C4 범프는 일반적인 패키징 기술의 한 예이며, 전반적으로 본 발명은 임의의 패키지 기술 또는 임의의 칩-대-칩 패키징 기술에 적용 가능하다. 이 예(도 2)에서, 두 개의 다이는 마이크로 범프와 인터포저 칩을 통해 서로 연결된다. 이것은 양쪽 끝에서 송신기(Tx)와 수신기(Rx) 사이의 양방향 I/O 링크이다. 플립 칩 C4 범프는 패키지를 인터포저 다이에 연결하는데 사용된다. BGA는 패키지를 보드에 연결한다. 앞서 언급한 바와 같이, I/O 버퍼는 플립칩 범프를 구동할 수 있으나, 도 2의 예에서는 이를 도시하지 않았다.
옵션으로, 전기적 연결 무결성은 예컨대, 마이크로 범프, 관통 실리콘 비아 범프, C4 범프, 패키지 범프(예를 들어, BGA 볼) 및/ 또는 이와 유사한 것의 전자 패키지 및/또는 회로의 하나 이상의 솔더 연결을 통해 검출된다.
이제 I/O 센서(200)를 포함하는 본 개시에 따른 입력/출력(I/O) 블록의 제 1 실시예를 도시한 도 3을 참조한다. I/O 센서(200)는 다음을 포함하는 I/O 버퍼 배열 내에 결합된다: 송신(Tx) 버퍼(210); 의사 차동(pseudo-differential) 수신(Rx) 버퍼(220); 및 수신(Rx) 버퍼(230). 송신 입력(201)은 Tx 버퍼(210)에 대한 입력 및 I/O 센서(220)에 대한 제1 입력(제1 포트를 통해)으로서 제공된다. 그런 다음, Tx 버퍼(210)는 통신 채널에 출력(215)을 제공한다. 통신 채널은 또한 차동 Rx 버퍼(220) 및 Rx 버퍼(230)에 입력(225)을 제공한다. Rx 버퍼(230)는 I/O 센서(200)에 대한 제 2 입력으로서 (제 2 포트를 통해) 출력(235)을 제공한다. 차동 Rx 버퍼(220)에 대한 제 2 입력은 기준 전압(223)이다. 기준 전압(223)은 IC 공급 전압(Vcc)의 비율로 설정되며, 이 경우 비율은 75%이다(그러나 이 값은 조정 가능함). 차동 Rx 버퍼(220)는 입력(225)과 기준 전압(223) 사이의 차이에 기초하여 출력(228)을 제공한다. 차동 Rx 버퍼(220)의 출력(228)은 I/O에 대한 제 3 입력으로서 (제 3 포트를 통해) 제공된다. 차동 Rx 버퍼 활성화 신호(225)는 차동 Rx 버퍼(220) 동작을 활성화하기 위해 차동 Rx 버퍼(220)에 제공되고, Rx 버퍼 활성화 신호(235)는 Rx 버퍼 동작을 활성화하기 위해 Rx 버퍼(230)에 제공된다.
I/O 센서 제어 신호(205)도 I/O 센서에 제공된다. I/O 센서 제어 신호(205)(2개의 로직 상태 중 하나를 취할 수 있음)를 기반으로 하여, I/O 센서의 출력은 다음 중 하나에 기반한다 : 제 1 입력(송신 입력(201)) 및 제 3 입력(차동 Rx 버퍼(220)의 출력(228)); 또는 제 2 입력(Rx 버퍼(230)의 출력(235)) 및 제 3 입력(차동 Rx 버퍼(220)의 출력(228)). 즉, I/O 센서는 제 3 입력과 제 1 입력 또는 제 2 입력을 기반으로 출력을 생성한다. 그런 다음 I/O 센서는 출력 Po 240을 생성하고, 이는 사용 중인 두 입력의 각각에 대한 개별 신호의 신호 에지(전형적으로 상승 에지, 그러나 하강 에지 또는 하강 및 상승 에지 둘 모두에서 동작할 수도 있음) 간의 타이밍 차이에 따라. 두 신호 사이의 타이밍 차이는 바람직하게는 I/O 버퍼 부하에 상응하며, 이는 아래에서 더 논의될 것이다. 특정 실시예에서, 출력 Po(240)는 타이밍(예를 들어, 기울기) 차이를 나타내는 폭을 갖는 펄스로 생성된다. 출력 Po(240)는 펄스 폭을 나타내는 디지털 출력을 제공하기 위해 (위에서 논의된) TDC에 제공될 수 있다.
아래에서 더 논의되는 바와 같이, 이 출력은 범프 열화의 모니터링 및 보다 일반적으로 하나 이상의 범프 어레이의 모니터링을 허용할 수 있다. I/O 센서(200)는 특히 I/O 블록 내에 임베딩(또는 통합)되어 온-다이에서 이 측정을 제어할 수 있다. 또한 데이터는 기능 동작 중에 수집될 수 있다. 이 데이터는 분석 플랫폼(예를 들어, 도 1의 컴퓨터(101A)에서 동작)에 업로드될 수 있다. 이 모니터링 데이터를 사용하여 분석이 수행될 수 있다(온라인 또는 오프라인). 이것은 IC 또는 시스템의 기능적 동작을 방해하지 않고 발생할 수 있다. 또한 특별한 테스트 모드나 IC 동작을 중지할 필요가 없다.
이제 도 3에 따른 I/O 센서의 예시적인 구현을 도시한 도 4를 참조한다. 여기에서, Rx 버퍼(230)의 송신 입력(201) 또는 출력(235)을 선택함에 있어서 I/O 센서 제어 신호의 효과를 볼 수 있다. 비교되는 신호의 상승 에지 사이의 타이밍 차이에 따른 폭을 갖는 펄스를 생성하는 디지털 회로의 예가 도시된다. 그러나, 당업자는 이것이 다른 방식으로 구현될 수 있음을 이해할 것이다.
일반적으로 반도체 집적회로(IC)의 입력/출력(I/O) 블록을 고려할 수 있다. I/O 블록은 통신 채널을 통한 원격 I/O 블록에 대한 연결과 관련하여 적어도 하나의 신호 경로, 특히 제 1 및 제 2 별개의 신호 경로를 정의하도록 구성된 적어도 하나의 I/O 버퍼, 각각의 신호 경로는 개별 신호 에지 기울기를 유발하는, 상기 적어도 하나의 I/O 버퍼; 및 I/O 센서로서, 적어도 하나의 신호 경로(특히, 제 1 및 제 2 신호 경로)에 결합되고 제 1 신호 경로에 대한 신호 에지(기울기)와 제 2 신호 경로에 대한 신호 에지(기울기) 사이의 타이밍 차이를 나타내는 출력 신호를 생성하도록 구성된, 상기 I/O 센서를 포함한다.
I/O 블록을 포함하는 반도체 IC도 고려될 수 있다. 그런 다음, I/O 센서는 예를 들어, 통신 인터페이스 또는 네트워킹 포트를 사용하여 IC의 외부에서 출력 신호를 통신하도록 구성될 수 있다. I/O 센서의 출력 신호에 기초하여, I/O 프로파일 및/또는 분류를 생성하도록 구성된 I/O 프로파일링 파트가 제공될 수도 있다. 후처리(post-processing)의 일부 또는 전부가 IC에서 수행될 수 있지만, 다른 실시예에서는 모든 후처리가 별도의 플랫폼에서 수행될 수 있다. 실시예에서, 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로)는 적어도 하나의 연결 범프를 통해 원격 I/O 블록에 결합되고, I/O 프로파일 및/또는 분류는 시간에 따른 I/O 센서의 출력 신호 모니터링을 기반으로 할 수 있다. 바람직하게는, 이러한 방식으로 복수의 범프(범프 어레이)가 모니터링될 수 있다. I/O 프로파일 및/또는 분류는 다음 중 하나 이상일 수 있다: 반도체 IC에 대한 패밀리 데이터와 비교; I/O 프로파일 및/또는 분류를 기반으로 체계적인 시프트를 검출하는데 사용; 및 테스터 데이터를 기반으로 이상치를 검출하는데 사용.
실시예에서, I/O 센서는: 제 1 신호 경로에 대한 제 1 옵션에 결합된 제 1 입력 포트; 제 1 신호 경로에 대한 제 2 옵션에 결합된 제 2 입력 포트; 제 2 신호 경로에 결합된 제 3 입력 포트; 및 수신된 선택 신호에 응답하여 제 1 입력 포트 또는 제 2 입력 포트를 선택하도록 구성된 선택기로서, I/O 센서의 출력 신호가 제 2 신호 경로에 대한 신호 에지 기울기와 제 1 신호 경로에 대한 제 1 옵션 또는 제 1 신호 경로에 대한 제 2 옵션에 대한 신호 에지 기울기 간의 타이밍 차리를 선택적으로 나타내는, 상기 선택기를 포함한다. 예를 들어, I/O 블록은 통신 채널에 결합된 신호 경로를 통해 수신된 제 1 신호(차동 버퍼 입력 신호)와 제 2 고정 레벨 신호 간의 차이를 출력하도록 구성된 차동 버퍼를 더 포함할 수 있다. 그런 다음, 제 3 입력 포트는 바람직하게는 의사 차동 버퍼의 출력에 결합된다. 제 2 고정 레벨 신호는 사전 설정되거나 동적으로 조정될 수 있고 및/또는 바람직하게는 IC용 DC 전원 공급 전압의 미리 결정된 비율로 고정된 전압이다. 예를 들어, 미리 결정된 비율은 50% 초과 및/또는 100% 미만, 보다 바람직하게는 60% 초과 및 90% 미만, 가장 바람직하게는 약 75%일 수 있다. 적어도 하나의 I/O 버퍼는 통신 채널에 결합된 송신 버퍼의 출력에 결합되는 제 1 입력 포트인 송신 버퍼; 및 통신 채널에 결합된 입력을 갖는 수신 버퍼 중 하나 또는 둘 모두를 포함할 수 있고, 제 2 입력 포트는 수신 버퍼의 출력에 결합된다.
이제 양방향 통신 채널에서 근단(NE) 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 2 실시예의 전기 개략도를 도시한 도 5를 참조한다. 즉, 이것은 NE 신호 무결성을 감지하기 위한 것이다. 통신 채널은 패드 커패시턴스(Cpad); μ-범프 저항(Ru-범프); 및 인터포저로 표시된다.
알 수 있는 바와 같이, I/O 센서 제어 신호(205)는 로직 '1'로 설정된다(예를 들어, 도 4의 실시예에 따른). 그렇게 함으로써, I/O-센서(200)는 송신 입력(201)(Tx_in)과 의사 차동 Rx 버퍼(220)의 출력(228) (Rx-diff_in) 사이의 지연 차이에 정비례하는 폭을 갖는 출력 Po(240)에서 펄스를 생성한다. Tx_in 대 Rx-diff_in 지연 차이는 송신 입력(201)의 신호 에지와 의사 차동 Rx 버퍼(220)의 출력(228) 사이의 지연을 나타낸다 (Tx-버퍼(210)에 대한 지연과 의사 차동 Rx 버퍼(220)에 대한 지연의 합). 이 지연은 유효 버퍼 부하에 정비례한다. 유효 버퍼 부하의 변경은 Tx 버퍼 출력 신호 (215)의 기울기를 변경하고 출력 Po (240)의 펄스 폭에 영향을 미친다. 예를 들어, NE μ-범프 저항이 증가하면 유효 버퍼 부하는 감소할 것이고, Tx-버퍼 출력 신호(215)의 기울기가 감소될 것이고 따라서, 출력 Po(240)에서의 펄스의 폭도 감소될 것이다. 출력 Po (240)에서 신호의 펄스 폭은 TDC에 의해 측정된다. TDC는 펄스 폭을 나타내는 디지털 판독값을 생성한다. 펄스 폭의 임의의 변경은 TDC 판독값을 변경하고 측정된 NE μ-범프 성능의 변경을 나타낸다.
이 접근 방식은 IC의 수명 전체에 걸쳐 수신 및/또는 송신 지연을 감지하는데 유용할 수 있다. 따라서, 시간 경과에 따른 μ-범프 저항 열화를 검출하거나 μ-범프 간헐적 단선을 검출할 수도 있다.
추가로 또는 대안적으로, 이러한 접근 방식은 예를 들어, 패드(Tx 버퍼 출력)에서 슬루율을 특성화하거나 측정하기 위해 Rx 버퍼(230)의 기준 전압(VREF)을 스캔하는 데 유용할 수 있다. 버퍼 전류 소비율 진폭 dI/dT에 의해 발생하는 EMI/RFI 현상을 검출하고 제한하는 데 사용될 수 있다. 이것은 아래에서 더 논의될 것이다.
실시예에서, 제 2 신호는 통신 채널에 결합된 입력을 갖는 CMOS 기반 수신 버퍼에 의해 생성될 수 있다. 그렇게 함으로써, I/O-센서(200)는 송신 입력(201)(Tx_in)과 CMOS 기반 Rx 버퍼의 출력 사이의 지연 차이에 정비례하는 폭을 갖는 출력 Po(240)에서 펄스를 생성한다. 이 경우의 Tx_in 대 Rx out 지연 차이는 송신 입력(201)의 신호 에지와 CMOS 기반 Rx 버퍼의 출력 신호 에지 사이의 루프 지연을 나타낸다 (Tx-버퍼(210)에 대한 지연과 CMOS 기반 Rx 버퍼의 지연의 합). 이 지연은 또한 유효 버퍼 부하에 정비례한다.
이제 양방향 통신 채널에서 FE(Far-End) 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 3 실시예의 전기 개략도를 도시한 도 6을 참조한다. 여기서, I/O 센서 제어 신호(205)는 로직 '0'으로 설정된다(예를 들어, 도 4의 실시예에 따른). 이러한 방식으로, I/O-센서(200)는 Rx 버퍼(230)의 출력(235)(Rx_in)과 의사 차동의 Rx 버퍼 (220)의 출력(228) (Rx-diff_in) 사이의 지연 차이에 정비례하는 폭을 갖는 출력Po(240)에서 펄스를 생성한다. Rx_in 대 Rx-diff_in 지연은 Rx 버퍼(230)의 출력(235)의 신호 에지와 차동 Rx 버퍼(220)의 출력(228)의 신호 에지 사이의 타이밍 차이(지연)를 나타낸다. 이 지연 차는 Rx 버퍼(230) 입력 기울기(패드 신호)에 정비례한다. Rx 버퍼 (230) 입력 기울기의 임의의 변경은 출력 Po (240)의 펄스 폭에 영향을 미친다. 예를 들어, FE μ-범프 저항이 증가하면 Rx_in 기울기가 증가하고 따라서 출력 Po (240)의 펄스 폭도 증가한다. 출력 Po (240)에서 신호의 펄스 폭은 TDC에 의해 측정된다. TDC는 펄스 폭을 나타내는 디지털 판독값을 생성한다. 펄스 폭의 임의의 변경은 TDC 판독값을 변경하고 측정된 FE μ-범프 성능의 변경을 나타낸다.
상기는 I/O 버퍼가 통신 채널을 통한 양방향 인터페이싱을 위해 구성되는 실시예를 논의한다. 그러나, 단방향 통신 측정도 가능하다. 단방향 신호는 NE 전용 또는 FE 전용 신호이다. 동일한 I/O-센서(220)가 I/O 센서 제어 신호(205)의 고정된 구성으로 사용된다. 도 4의 실시예에 따르면, I/O 센서 제어 신호(205)를 로직 '1'로 설정함으로써 NE(Near-End) 신호 무결성만을 감지하는 것이 수행된다. FE(Far-End) 신호 무결성만 감지하는 것은 I/O 센서 제어 신호(205)를 로직 '0'으로 설정하여 수행된다.
위에서 논의된 일반적인 용어로 돌아가서, 추가적인 옵션 특징 및/또는 일반화된 구현 세부사항이 고려될 수 있다. 예를 들어, 적어도 하나의 I/O 버퍼는 송신 버퍼를 포함할 수 있다. 그런 다음, 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로)는 통신 채널에 결합된 송신 버퍼의 출력에 결합될 수 있다. 옵션으로, 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로)는 적어도 하나의 연결 범프를 통해 원격 I/O 블록에 추가로 결합된다. 그런 다음, I/O 센서의 출력 신호는 적어도 하나의 연결 범프의 품질을 추가로 나타낼 수 있다. 실시예에서, 적어도 하나의 신호 경로(예를 들어, 제 2 신호 경로)는 송신 버퍼의 입력에 결합된다. 그런 다음, 제 1 신호 경로는 상호 연결 및 송신 버퍼와 상호 연결 사이의 연결 범프를 통해 원격 I/O 블록에 결합된다. 이 경우, I/O 센서의 출력 신호는 연결 범프의 품질을 추가로 나타낼 수 있다.
바람직하게는, 상기 I/O 블록은, 상기 통신 채널에 결합된 신호 경로를 통해 수신된 차동 버퍼 입력 신호와 고정 레벨 신호 사이의 차이를 출력하도록 구성된 의사 차동 버퍼를 더 포함하고, 적어도 하나의 신호 경로(예를 들어, 제 2 신호 경로)는 차동 버퍼의 출력에 결합된다. 의사 차동 버퍼는 위에서 논의된 바와 같을 수 있다. 이러한 방식으로 I/O 센서 출력은 제 1 신호 경로와 차동 버퍼의 출력 사이의 시간 차이를 나타낼 수 있다.
그러한 실시예에서(제 2 신호 경로와 같은 적어도 하나의 신호 경로가 차동 버퍼의 출력에 결합되는 경우, 두 가지 옵션이 고려될 수 있다. 제 1 옵션(위에서 논의됨)에서, 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로)의 다른 신호 경로는 통신 채널에 결합된 송신 버퍼의 입력에 결합된다(따라서, 전형적으로 하나 이상의 연결 범프를 통해 원격 I/O 블록에 결합됨). 제 2 옵션에서, 적어도 하나의 I/O 버퍼는 통신 채널에 결합된 입력을 갖는 수신 버퍼를 포함한다.그런 다음, 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로)의 다른 신호 경로는 수신 버퍼의 출력에 결합된다. 수신 버퍼에 대한 입력은 옵션으로 상호 연결 및 상호 연결과 원격 I/O 블록 사이의 연결 범프를 통해 원격 I/O 블록에 결합된다. 그런 다음 I/O 센서의 출력 신호는 연결 범프의 품질을 추가로 나타낼 수 있다.
실시예에서, I/O 버퍼는 통신 채널에 걸쳐 차동 시그널링을 사용할 수 있다. 이제 차동 통신 채널에서 근단 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 4 실시예의 전기 개략도를 도시한 도 7을 참조한다. 송신 버퍼(301)는 2개의 차동 출력을 생성한다: 제 1 출력(310)(outp); 및 제 2 출력(320)(outn). 이 경우, NE(Near-End) 차동 신호 무결성 감지는 I/O 센서 제어 신호(205)를 로직 '1'로 설정하여 수행된다. I/O 센서(220)는 제 1 수신 버퍼(Rx_CMOS)(315)(I/O 센서(220)의 Tx_in 또는 cp 포트에 제공됨)를 통한 제 1 출력(310) 대 제 2 수신 버퍼(Rx_CMOS)(325)(I/O 센서(220)의 Rx-diff_in 또는 cn에 제공됨)를 통한 제 2 출력(320) 사이의 지연 차이에 정비례하는 폭을 갖는 출력 Po(240)에서 펄스를 생성한다. Tx_in 대 Rx-diff_in 지연 차이는 제 1 차동 버퍼 출력(310)(outp)과 제 2 차동 버퍼 출력(320)(outn)의 유효 부하 간의 불일치에 정비례한다. 이 두 유효 부하 간의 불일치가 변경되면 출력 Po (240)의 펄스 폭에 영향을 미친다. 예를 들어, 제 1 출력(outp)에 연결된 NE μ-범프의 저항이 증가하면 제 1 출력 (310)(outp)의 유효 부하는 제 2 출력 (320)(outn)의 유효 부하에 비해 감소하고 그것은 출력 Po (240)에서 펄스 폭을 변경할 것이다. Po에서 신호의 펄스 폭은 TDC로 측정된다. TDC는 펄스 폭을 나타내는 디지털 판독값을 생성한다. 펄스 폭이 변경되면 TDC 판독값이 변경되고 측정된 NE 차동 μ-범프 성능의 변경이 나타난다.
이제 차동 통신 채널에서 원단 범프 열화를 측정하기 위한 본 발명에 따른 I/O 블록의 제 5 실시예의 전기 개략도를 도시한 도 8를 참조한다. FE(Far-End) 차동 신호 무결성 감지는 I/O 센서 제어 신호(205)를 로직 '1'로 설정하여 수행된다. 통신 채널을 통해 원격 단부로부터 2개의 차동 입력이 제공된다: 제 1 입력(311)(padp); 및 제 2 입력(321)(padn). I/O 센서(200)는 제 1 입력(311)(Tx_in 또는 cp)과 제 2 입력(321)(Rx-diff_in 또는 cn) 사이의 지연 차이에 정비례하는 폭을 갖는 출력 Po(240)에서 펄스를 생성할 것이다. Tx_in 대 Rx-diff_in 지연 차이는 제 1 차동 버퍼 입력(311)(padp)과 제 2 차동 버퍼 입력(321)(padn)의 신호 기울기 간의 불일치에 정비례한다. 차동 버퍼 입력(311) 및 제 2 차동 버퍼 입력(321)에서 신호 기울기 간의 불일치의 임의의 변화는 출력 Po(240)에서의 펄스 폭에 영향을 미칠 것이다. 예를 들어, 제 1 차동 버퍼 입력(311)(padp)에 연결된 FE μ-범프의 저항이 증가하면, 제 1 차동 버퍼 입력(311)(padp)에서의 신호 기울기는 제 2 차동 버퍼 입력(321)(padn)에서의 신호 기울기에 비해 증가한다. 이것은 출력 Po (240)에서 펄스의 폭을 변경한다. 출력 Po (240)에서 신호의 펄스 폭은 TDC에 의해 측정된다. TDC는 펄스 폭을 나타내는 디지털 판독값을 생성한다. 펄스 폭이 변경되면 TDC 판독값이 변경되고 측정된 NE 차동 μ-범프 성능의 변경이 나타난다.
위에서 논의된 일반화된 용어를 다시 참조한다. 실시예에서, 통신 채널은 2개의 신호 라인을 통해 차동 신호를 전달하도록 구성된다. 그런 다음, 제 1 신호 경로는 제 1 신호 라인에 결합될 수 있고 제 2 신호 경로는 제 2 신호 라인에 결합될 수 있다. 그러한 경우에, 적어도 하나의 I/O 버퍼는 2개의 신호 라인을 통해 차동 출력을 제공하도록 구성된 송신 버퍼를 포함할 수 있다. 그런 다음, 제 1 신호 경로는 제 1 신호 라인에 결합된 송신 버퍼의 제 1 출력에 결합될 수 있고, 제 2 신호 경로는 제 2 신호 라인에 결합된 송신 버퍼의 제 2 출력에 결합될 수 있다. 실시예에서, 제 1 신호 라인은 제 1 근측(near-side) 연결 범프를 통해 송신 버퍼에 결합된 제 1 상호 연결부를 포함하고, 제 2 신호 라인은 제 2 근측 연결 범프를 통해 송신 버퍼에 결합된 제 2 상호 연결부를 포함한다. 그런 다음, I/O 센서의 출력 신호는 제 1 근측 연결 범프 및 제 2 근측 연결 범프의 품질을 추가로 나타낼 수 있다. 실시예에서, 제 1 신호 라인은 제 1 원측 연결 범프를 통해 원격 I/O 블록에 결합된 제 1 상호 연결부를 포함하고, 제 2 신호 라인은 제 2 원측 연결 범프를 통해 원격 I/O 블록에 결합된 제 2 상호 연결부를 포함한다. 그런 다음, I/O 센서의 출력 신호는 제 1 원측 연결 범프 및 제 2 원측 연결 범프의 품질을 추가로 나타낼 수 있다.
특성화 및/또는 검증은 여러 기능을 기반으로 할 수 있다. NE 성능의 경우 전력/성능 최적화(예를 들어, NE 드라이버 강도에 대한 특성화) 및/또는 레인 복구를 위한 마진 핀의 검출이 사용될 수 있다. FE 성능의 경우, 아이 패턴 파라미터는 예를 들어, 핀당 아이 폭 개구; 핀당 아이 높이 개구; 핀당 아이 폭 지터(최소-최대) 중 하나 이상으로 고려될 수 있다. FE 마진 핀 검출은 : 레인 복구를 위한 약한 핀 검출; 디자인 또는 제조로 인한 시스템 문제; 대규모 샘플링 데이터를 기반으로 하는 이상치 검출 중 하나 이상을 고려하는 것을 포함하여 수행될 수 있다.
위에서 설명된 구현은 종단이 없는 메모리 IC, 예를 들어, HBM2에 대한 측정 및/또는 분석에 매우 적합하다. 그러나 HBM3과 같은 최신 메모리 디자인은 의사 오픈 드레인 드라이버와 같은 종단을 포함한다. 결과적으로 로우(low) 로직 레벨은 0V보다 높을 수 있다. 따라서, 이러한 IC의 디자인에는 CMOS 기반 Rx 버퍼가 사용되지 않는다. I/O 블록 내의 I/O 센서는 대체 FE 측정 및/또는 분석을 위해 이 디자인을 활용할 수 있다.
이제 종단 저항을 구현하는 양방향 통신 채널에서 근단 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 6 실시예의 전기 개략도를 도시한 도 9를 참조한다. 실시예는 : 송신 입력(201); NE Tx 버퍼 (501); NE 차동 Rx 버퍼(515); 및 FE Rx 버퍼(530)를 포함한다. 추가 종단 저항기(535)가 FE Rx 버퍼(530)에 도시된다. I/O 에이전트(센서)(500)는 도 5를 참조하여 위에서 설명된 I/O 에이전트(200)와 유사하게 동작한다. I/O 센서(500)는 사용되는 2 개의 입력 각각에 대한 개별 신호의 신호 에지 사이의 타이밍 차이에 따라 출력 Po(540)을 생성한다(입력에서 NE 차동 Rx 버퍼 (515)의 출력 및 NE Tx 버퍼(501)로). 이 출력은 TDC(미도시)에 제공된다.
이제 종단 저항을 구현하는 양방향 통신 채널에서 원단 범프 열화를 측정하기 위한 본 개시에 따른 I/O 블록의 제 7 실시예의 전기 개략도를 도시한 도 10을 참조한다. 이 경우 I/O 센서(500)의 근단은 수신기 역할을 한다. 추가 종단 저항기(525)는 NE Tx 버퍼(501) 및 NE 차동 Rx 버퍼(515)에 도시된다. I/O 센서(500)는 VREF에서 아이 패턴, 특히 2개의 아이(eye): 상승-하강; 및 하강-상승을 측정한다. 특히, 각각의 아이 패턴의 아이 폭 및/또는 아이 높이(eye height)를 직접 측정할 수 있다. I/O 센서(500)는 측정된 아이 패턴 파라미터(예를 들어, 펄스 폭에 의해)를 나타내는 출력 Po(540)를 생성한다. 다시, 출력(540)은 TDC(미도시)에 제공된다.
도 9 및 도 10에 도시된 I/O 센서(500)의 추가 예시적인 구현을 도시한 도 11을 참조한다. 따라서, I/O 센서(500)에는 2개의 입력 : Tx 버퍼(501)에 대한 입력; 및 차동 Rx 버퍼(515)로부터의 출력이 제공된다. 차동 Rx 버퍼(515)는 또한 활성화 신호(En_Rx_Diff)를 갖는다. I/O 센서(500)는 다음을 측정할 수 있다: 2개의 입력 경로 상의 신호 사이의 타이밍 차이(NE 성능을 위해); 및/또는 차동 Rx 버퍼의 출력에 의해 제공되는 입력의 아이 패턴 파라미터(FE 성능을 위한). 아이 패턴 파라미터는 아이 폭; 아이 폭 지터; 그리고 아이 높이 중 하나 이상일 수 있다. 출력 신호(540)는 측정된 파라미터를 나타낸다. 성능은 드라이버 강도 및/또는 VREF(특히 FE 성능의 경우)에 대해 특성화될 수 있다.
일반화된 의미에서, 반도체 집적 회로(IC)를 위한 입력/출력(I/O) 블록이 고려될 수 있으며, I/O 블록은: 통신 채널을 통한 원격 I/O 블록에 대한 연결에 관한 적어도 하나의 신호 경로를 정의하도록 구성된 적어도 하나의 I/O 버퍼(각각의 신호 경로는 개별 신호 에지 기울기를 유발함); 및 적어도 하나의 신호 경로(예를 들어, 제 1 신호 경로 및/또는 제 2 신호 경로)에 결합되고 적어도 하나의 신호 경로에 대한 아이 패턴 파라미터를 나타내는 출력 신호를 생성하도록 구성된 I/O 센서를 포함한다. 아이 패턴 파라미터는 : 아이 폭; 아이 높이; 아이 폭 지터; 아이 높이 변동(eye height fluctuation) 중 하나 이상을 포함할 수 있다. 이것은 본 출원에 개시된 임의의 다른 양태, 실시예 또는 특징과 결합될 수 있고 또한 임의의 다른 실시예(예를 들어, 차동 통신 채널을 사용하는 것들)로 확장될 수 있다.
이제 NE μ-범프 저항 및 FE EW(Eye-Width)에 대한 측정된 근단 펄스 지속 기간의 그래프를 도시한 도 12르 참조한다. 이 경우 x축은 원단 EW, y축은 펄스 폭 변화, 그래프의 점은 0-100옴 근단 μ-범프 저항을 나타낸다. 상이한 곡선은 상이한 강도의 Tx-버퍼(210)에서의 결과를 도시한다. 그런 다음, 측정된 원단 펄스 지속 기간의 그래프를 나타내는 도 13을 참조한다. 여기서, x축은 FE μ-범프 저항을 나타내고, y축은 펄스폭을 나타낸다. 도 12 및 도 13에 도시된 바와 같이, 본 개시의 접근 방식은 IC의 I/O를 결합하는 기능 범프의 모니터링을 허용하고, 이는 시간 경과에 따른 열화가 검출되고, 분석되고, 실시예에서 완화되도록 허용한다.
I/O 센서의 출력은 다음과 같은 다양한 목적으로 사용될 수 있다 : 핀당 측정된 NE 펄스 폭이 시간 경과에 따라 분석되는 NE 핀 모니터링; 측정된 핀당 FE 펄스 폭을 시간에 따라 분석하는 단계를 포함하는 FE 핀 모니터링; 모니터링 및/또는 데이터 처리; 버퍼 구동 강도 변경; IC의 일부 또는 전체를 비활성화; 및 마진 핀에 대한 레인 복구 기능을 활성화. 이들 중 일부는 I/O 복구 기능으로 간주될 수 있으며 초기 온 테스트 및/또는 필드의 일부로 수행될 수 있다.
예를 들어, 소프트웨어 기반 "레인 복구(lane-repair)" 또는 "레인 재맵핑(lane re-map)" 메커니즘은 장애가 있는 레인(예를 들어, 데이터 경로)을 예비 레인(spare lane)으로 교체할 수 있다. 레인 재매핑은 레지스터를 기록(소프트)하거나 eFuse를 절단(하드)하여 수행할 수 있다. 레인 복구 및 전력 최적화가 함께 작동할 수 있다. 예를 들어, 모든 중복 핀이 사용된 경우(레인 복구 및/또는 재매핑으로 인해), Tx 버퍼 강도가 증가하여 계속 동작할 수 있으므로 오프라인 복구가 가능할 때까지 사용 가능한 시간이 늘어날 수 있다.
특히, I/O 센서의 출력은 범프 어레이 모니터링 및/또는 기능 동작 동안 다수의 핀의 열화를 측정(및 모니터링)하는데 사용될 수 있다. 이것은 시스템의 기능적 동작을 방해하지 않고 유리하게 영향을 미친다. 측정은 다이 상에서 유리하게 제어될 수 있다. 데이터는 기능 동작 중에 수집된 다음 분석 플랫폼에 업로드될 수 있다(위에서 설명한 대로). 이것은 예를 들어, 분석 플랫폼에서 기계 학습 알고리즘(또는 다른 데이터 분석 기술)에 의해 측정된 데이터의 온라인 및/또는 오프라인 분석을 허용할 수 있다. 분석 플랫폼은 분석을 위해 순간 온도 및/또는 전압과 같은 다른 데이터를 사용할 수 있다. 특히, 특별한 테스트 모드나 IC 동작을 정지할 필요가 없다.
실시예에서, I/O 블록은 I/O 센서의 출력 신호(이것은 옵션으로 I/O 센서자체의 출력 신호를 포함할 수 있음)로부터 도출된 타이밍 신호를 수신하고 및 타이밍 신호를 기반으로 디지털 시간 신호를 제공하도록 구성된 시간-디지털 컨버터(time-to-digital converter)를 포함한다.
다른 실시예에서, I/O 센서의 출력은 핀에서 신호 진폭 및/또는 신호 슬루율을 결정 및/또는 특성화하기 위해 사용될 수 있다. 이 능력은 IC의 핀별로 적용될 수 있는 EVS(Embedded Virtual Scope) 파트를 활성화할 수 있다. EVS 능력은 아래에서 논의된 도 19 내지 21를 참조하여 설명된다.
이제 버퍼 강도에 대한 아이 폭의 그래프를 도시한 도 14 및 버퍼 강도에 대한 시뮬레이션된 근단 펄스 폭의 그래프를 도시한 도 15를 참조한다. 기존 I/O 버퍼 디자인은 과도한 구동 강도를 사용할 수 있다. 개시된 기술은 구동 강도의 최적화를 허용할 수 있다. 예를 들어, 아이 폭은 신호 품질에 비례하고 펄스 폭은 아이 폭과 상관관계가 있음을 이해할 수 있다. 따라서, 다양한 버퍼 강도에서 펄스 폭을 측정하고 가능한 경우 이를 핀 측정 비트 에러율(BER)과 상관시키는 것이 가능할 수 있다. 데이터는 패밀리 정보 및/또는 이력에 기반하여 프로세스 코너에 추가로 상관될 수 있다. 그런 다음 채널 특성을 추출하고 이를 이용하여 좋은 성능과 나쁜 성능(복구 필요)을 구분할 수 있다. 그런 다음 IC의 수명 동안 모니터링될 수 있는(필요한 경우 경고가 제공되는) 최적의 버퍼 강도를 설정할 수 있다.
이제 실제-Si 데이터를 반영한 예들의 분석을 나타내는 도 16 내지 도 21을 참조한다. 이 도면의 설명에서 사용될 "무결성 통찰력(integrity insight)” 이라는 용어는 각각 근단 또는 원단에 관계없이 측정된 펄스 지속 기간의 오프라인 분석을 의미한다. 제시된 예의 분석은 예를 들어, 기계 학습 및/또는 데이터 분석을 기반으로 하는 플랫폼 기반 분석 및 경고를 제공하는 IC 분석기(도 1의 IC 분석기(102B)와 동일)에 의해 수행되었다.
4개의 I/O 블록의 근단 무결성 통찰력(401) 및 원단 무결성 통찰력(402)을 도시하는 도 16을 참조한다. 각각의 블록은 46개의 활성 핀으로 구성된다. 플롯은 근단 및 원단 무결성 통찰력의 분포를 도시한다. 근단 무결성 통찰력(401)을 참조하면, 플롯은 그룹당 및 그룹 내 핀당 근단 송신(Tx) 구동 맵을 도시한다. 약한 그룹(W)과 강한 그룹(S)이 관찰될 수 있다. 구동 맵을 균등화함으로써(그룹당 또는 핀당), 총 I/O 전력이 최적화될 수 있다. 이 예에서, 강한 그룹(S)의 드라이버 강도를 약한 그룹(W)과 동일하게 함으로써, 전력을 절약할 수 있다. 플롯은 또한 분포의 에지에 있는 근단 통찰력 값을 갖는 핀인, 이상치(outlier) 핀(403)의 관찰을 도시한다. 원단 무결성 통찰력(402)을 참조하면, 플롯은 수신된 성능(Rx-성능) 맵을 도시한다. 특정 블록에서 원측 통찰력의 더 큰 변화를 관찰할 수 있다; 이는 데이터 의존 ISI(Inter-Symbol Interference)의 결과이다.
이제 블록 X 및 블록 Y의 드라이버 강도에 대한 근단 무결성 통찰력의 평균 민감도가 도시된 도 17을 참조한다. 근거리 통찰력의 감도는 약 0.5LSB이다. 절대값도 관찰된다.
이제 실제 칩의 약한 핀(이상치) 분석을 나타내는 도 18을 참조한다. 약한 핀의 거동은 통계적으로나 전기적으로 정상 핀의 거동과 비교되며, 둘 모두 이상치를 식별한다.
이제 도 19a 내지 도 19b를 참조하면, 실제 칩으로부터의 Rx-성능 통찰력 데이터의 분포가 도시된다. Rx 성능 통찰력은 핀에서 수신된 신호의 슬루율(ps/V)을 측정한 것이다. 1-LSB/50mV와 동일한 측정 감도는 10ps로 1-LSB를 제공한다.
이제 EVS(Embedded Virtual Scope) 능력을 사용하는 원단 신호 분석을 도시한 도 20을 참조한다. 플롯은 실제 칩의 원단 무결성 통찰력을 보여준다. 핀에서 낮은 진폭의 수신 신호로 인해 발생하는 비정상(deviant) 값을 관찰할 수 있다. 수신된 신호 진폭은 VREF를 비정상 값이 제거되는 지점까지 낮추어 측정할 수 있다. 이 지점에서 수신 신호 진폭은 VREF 값과 같다. VREF 해상도는 디자인에 따라 결정된다. 따라서, 이러한 비정상 또는 예외 값은 VREF의 분석 및 설정에 영향을 미칠 수 있다. 이 영향은 아래에서 논의되는 것처럼 수정될 수 있다.
이제 도 21a 내지 도 21b를 참조하면, 아이 개구에 대한 원단 통찰력의 상관관계가 도시된다. 선형 상관관계를 볼 수 있다.
위에서 지칭한 바와 같이, 비정상 또는 예외적인 값은 분석에 영향을 미칠 수 있다. 예를 들어, FE 감도는 론 비트(lone-bit) 검출 가능성에 의해 제한될 수 있다. 이 영향은 아이 폭 및/또는 아이 높이와 같은 아이 패턴 측정을 볼 때 특히 두드러질 수 있다. 론 비트로 인해 발생하는 예외적인 판독값을 제거하면 VREF가 증가하고 FE 감도가 향상될 수 있다. 특정 데이터 패턴의 많은 예외적인 판독값은 평균 성능 값에 영향을 미치고 평균과 같은 임의의 계산된 통계를 시프트시킬 수 있다. 이는 시간이 지남에 따라 열화를 검출하는 능력에 영향을 미칠 수 있다. 이 영향은 3.2GT/s와 같은 고 전송 속도에서 볼 수 있다. 바람직하게는, 이러한 예외적인 판독값은 특히 포스트-TDC 합산에서 결과로부터 필터링될 수 있다. 이것은 평균 시프트의 영향을 완화하고/하거나 수명 동작에서 평균 변화의 검출을 향상시킬 수 있다.
이제 도 22를 참조하면, 펌웨어 기반 필터의 개략적인 블록도가 도시된다. 그러한 필터는 위에서 논의된 바와 같이 판독 합산, 특히 포스트-TDC 합산의 일부로서 사용될 수 있다. 필터에 대한 입력은 디지털 출력(410)을 제공하는 TDC(400)에 의해 제공된다. 필터는: 비교기(CMP)(420); 합산 블록(430); 예외적 판독 카운터(450); 및 정상 판독 카운터(460)를 포함한다.
비교기(420)는 임계 레벨(425)을 포함하는 제 1 입력을 갖는다. TDC(400)의 디지털 출력(410)은 비교기(420)에 대한 제 2 입력으로서 제공된다. TDC 출력이 임계 레벨(425)을 초과하는 경우, 하이 로직 레벨 출력이 예외 판독 카운터(450)에 제공된다. 하이 로직 레벨은 또한 합산 블록(430)에 활성화 신호(440)로서 제공된다. 합산 블록(430)은 또한 입력으로서 TDC(400)의 디지털 출력(410)을 수신하고 피드백과 함께 그 출력을 정상 판독 카운터(460)에 제공한다. 이러한 방식으로, 정상 판독 및 예외(이상치) 판독 둘 모두의 카운트가 획득될 수 있다.
테스트 단계의 일부로서, 시스템은 평균 PW를 측정하기 위해 낮은 주파수에서 동작될 수 있다. 저주파 동작에서는 예외적인 판독값이 예상되지 않는다. 데이터 분석의 일부로서, 임계값이 플랫폼에서 결정(계산)된 후 IC에 다운로드될 수 있다. 임계값은 IC에 융합되거나 각각의 시스템 활성화 시 다운로드될 수 있다. 덜 선호되는 접근 방식에서, 임계값은 시뮬레이션을 기반으로 결정되고 IC에 하드 코딩될 수 있다.
하나 이상의 유형의 이상치가 가능할 수 있다. 예를 들어, CMOS VREF 및 차동 비교기 VREF와 관련하여 별도의 이상치가 있을 수 있다. 이는 다수의 임계값을 사용하여 설명할 수 있다.
일반화된 의미에서, 수신된 시간 신호를 임계값과 비교하고 비교를 기반으로 I/O 센서의 예외적이거나 이상치 판독값을 식별하기 위해 I/O 센서의 출력 신호에 기초하여 (예를 들어, TDC를 통해) 시간 신호를 수신하도록 구성된 필터링된 카운터 블록(예를 들어, IC의 펌웨어에서)이 고려될 수 있다. 필터링된 카운터 블록은 I/O 센서로부터의 정상 판독의 수 및/또는 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운트하도록 추가로 구성될 수 있다. 임계값은 IC 외부의 플랫폼으로부터 수신될 수 있고/있거나, 예를 들어, IC 초기화 시에 동적으로 업데이트될 수 있다. IC에서 I/O 블록을 모니터링하는 방법은 I/O 센서의 출력 신호에 기초한 시간 신호를 임계값과 비교하는 단계; 및 비교에 기초하여 I/O 센서로부터 예외적이거나 이상치 판독 값을 식별하는 단계를 포함할 수 있다. 바람직하게는, 방법은 또한 I/O 센서로부터의 정상 판독의 수 및/또는 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운팅하는 단계를 포함할 수 있다.
다음을 통해 추가 이익을 얻을 수 있다 : Phy 입력에서 로직 경로 & TSV(Through-Silicon Via) 지연 열화를 검출하고; 열 스트레스(thermal stress) 검출; 핀 성능 열화와 상관시키기 위해 핀 당 I/O 미션을 측정; I/O 패밀리 생성; 이상치 검출; 체계적인 시프트 식별; 및 상이한 메커니즘을 검출하거나 구별. 임무 프로파일링(mission profiling)은 플랫폼에서 사용할 수 있는 모든 정보와 수집될 수 있는 추가 정보(예를 들어, 고객, 디자인, 버전 관리(versioning) 등)를 사용하는 온라인 프로세스일 수 있다. 적절한 분석은 다양한 용도에 대한 가드 밴드(guard-band)를 가능하게 하는 전체 그래프를 생성하여 재료 사용을 최적화할 수 있다. 예를 들어, 체계적인 시프트는 테스트 조건에서 예상치 못한 파라미터 시프트로 식별할 수 있다.
본 출원 전반에 걸쳐, 본 발명의 다양한 실시예는 범위 형식으로 제시될 수 있다. 범위 형식의 설명은 단지 편의와 간결함을 위한 것이며 본 발명의 범위에 대한 융통성 없는 제한으로 해석되어서는 안 된다는 것을 이해해야 한다. 따라서, 범위에 대한 설명은 가능한 모든 서브 범위 뿐만 아니라 해당 범위 내의 개별 수치를 구체적으로 개시한 것으로 간주되어야 한다. 예를 들어, 1에서 6과 같은 범위의 설명은 1에서 3, 1에서 4, 1에서 5, 2에서 4, 2에서 6, 3에서 6 등 뿐만 아니라 해당 범위 내의 개별 숫자, 예를 들어, 1, 2, 3, 4, 5 및 6와 같은 서브 범위를 구체적으로 개시한 것으로 간주되어야 한다. 이는 범위의 폭에 관계없이 적용된다.
수치 범위가 본 출원에 표시될 때마다, 표시된 범위 내에서 임의의 인용된 숫자(분수 또는 정수)를 포함하는 것을 의미한다. 제 1 표시 번호 및 제 2 표시 번호의 "범위에 이르는/그 사이의 범위"라는 문구 및 제 1 표시 번호 "로부터"의 제 2 표시 번호"까지의 범위에 이르는/범위"는 본 출원에서 상호교환 가능하게 사용되며 제 1 및 제 2 표시된 번호를 포함하고 그 사이의 모든 분수 및 정수를 포함하는 것을 의미한다.
본 출원의 설명 및 청구범위에서, "포함하다" "포함하다" 및 "갖다" 각각의 단어 및 그 형태는 반드시 단어가 연관될 수 있는 리스트의 멤버로 제한되지 않는다. 또한, 본 출원과 참조로 포함된 임의의 문서 사이에 불일치가 있는 경우, 본 출원이 우선하는 것으로 의도된다.
본 개시의 참고문헌을 명확히 하기 위해, 명사를 보통 명사, 고유 명사, 명명 명사 등으로 사용하는 것은 본 발명의 실시예가 단일 실시예로 제한됨을 의미하는 것이 아니고, 개시된 컴포넌트의 많은 구성이 본 발명의 일부 실시예를 설명하는데 사용될 수 있는 한편, 다른 구성은 다른 구성에서 이러한 실시예로부터 파생될 수 있다는 것에 유의한다.
명료함을 위해, 본 출원에 설명된 구현의 모든 일상적인 특징이 도시되고 설명되지는 않는다. 물론 임의의 그러한 실제 구현을 개발할 때 애플리케이션 및 비즈니스 관련 제약 조건 준수와 같은 개발자의 특정 목표를 달성하기 위해 수많은 구현별 결정이 내려져야 하며 이러한 특정 목표는 구현마다 다르고 개발자마다 다를 수 있다는 것이 이해되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간이 많이 소요될 수 있지만 그럼에도 불구하고 본 개시의 장점을 갖는 기술 분야의 통상의 기술자를 위한 엔지니어링의 일상적인 사업이 될 것이라는 것이 이해될 것이다.
본 개시의 교시에 기초하여, 당업자는 본 발명을 용이하게 실시할 수 있을 것으로 예상된다. 본 출원에 제공된 다양한 실시예의 설명은 당업자가 본 발명을 실시할 수 있도록 본 발명의 충분한 통찰력 및 세부사항을 제공하는 것으로 믿어진다. 더욱이, 위에서 설명된 본 발명의 다양한 특징 및 실시예는 단독으로 뿐만 아니라 다양한 조합으로 사용되는 것으로 구체적으로 고려된다.
종래 및/또는 현대의 회로 디자인 및 레이아웃 도구가 본 발명을 구현하는데 사용될 수 있다. 본 출원에 설명된 특정 실시예, 특히 다양한 층의 다양한 두께 및 조성은 예시적인 실시예를 예시하는 것이며, 본 발명을 그러한 특정 실시 선택으로 제한하는 것으로 간주되어서는 안 된다. 따라서, 본 출원에 설명된 컴포넌트에 대해 복수의 인스턴스가 단일 인스턴스로 제공될 수 있다.
회로 및 물리적 구조가 일반적으로 추정되지만, 최신 반도체 디자인 및 제조에서 물리적 구조 및 회로는 후속 디자인, 테스트 또는 제조 단계 뿐만 아니라 결과적으로 제조된 반도체 집적 회로에서 사용하기에 적합한 컴퓨터 판독 가능 기술 형태로 구현될 수 있다. 따라서, 전통적인 회로 또는 구조에 대한 청구는 특정 언어와 일치하여 해당 회로 및/또는 구조의 제작, 테스트 또는 설계 개선을 허용하기 위해 매체에 구현되거나 적절한 판독기 기능과 결합되었는지 여부에 관계없이 컴퓨터 판독 가능한 인코딩(프로그램이라고 부를 수 있음) 및 그 표현을 읽을 수 있다. 예시적인 구성에서 별개의 컴포넌트로 제시된 구조 및 기능은 조합된 구조 또는 컴포넌트로서 구현될 수 있다. 본 발명은 본 출원에 설명되고 첨부된 청구범위에 정의된 회로, 회로 시스템, 관련 방법, 및 이러한 회로, 시스템 및 방법의 컴퓨터 판독가능(매체) 인코딩을 포함하는 것으로 고려된다. 본 출원에서 사용되는, 컴퓨터 판독가능 매체는 적어도 디스크, 테이프, 또는 다른 자기, 광학, 반도체(예를 들어, 플래시 메모리 카드, ROM), 또는 전자 매체 및 네트워크, 유선, 무선 또는 다른 통신 매체를 포함한다.
전술한 상세한 설명은 본 발명의 많은 가능한 구현들 중 단지 일부만을 설명하였다. 이러한 이유로, 이 상세한 설명은 제한이 아니라 예시를 위한 것이다. 본 출원에 개시된 실시예의 변형 및 수정은 본 발명의 범위 및 사상을 벗어나지 않고 본 출원에 설명된 설명에 기초하여 이루어질 수 있다. 본 발명의 범위를 정의하도록 의도된 것은 모든 등가물을 포함하는 다음의 청구범위일 뿐이다. 특히, 바람직한 실시예가 메모리 IC와 관련하여 설명되었지만, 본 발명의 교시는 I/O 회로부를 사용하는 다른 유형의 반도체 IC와 함께 사용하기에 바람직한 것으로 여겨진다. 더욱이, 본 출원에 설명된 기술은 또한 다른 유형의 회로 애플리케이션에 적용될 수 있다. 따라서, 다른 변형, 수정, 추가 및 개선은 다음 청구범위에 정의된 본 발명의 범위에 속할 수 있다.
하나 이상의 인터포저가 위에서 논의되었지만, 다른 유형의 상호 연결부, 예를 들어, 상호 연결부 브리지가 가능하다는 것이 이해될 것이다. 그러한 브리지 중 하나는 Intel Corporation에서 판매하는 EMIB(embedded multi-die interconnect bridge)이다.
본 발명의 실시예는 집적 회로 및/또는 집적 회로를 기반으로 하는 제품을 제조, 생산 및/또는 조립하는데 사용될 수 있다.
본 발명의 양태는 본 발명의 실시예에 따른 방법, 장치(시스템), 및 컴퓨터 프로그램 제품의 흐름도 예시 및/또는 블록도를 참조하여 본 출원에 설명된다. 흐름도 예시 및/또는 블록도의 각각의 블록, 및 흐름도 예시 및/또는 블록도의 블록 조합은 컴퓨터 판독 가능 프로그램 명령에 의해 구현될 수 있음이 이해될 것이다.
도면의 흐름도 및 블록도는 본 발명의 다양한 실시예에 따른 시스템, 방법, 및 컴퓨터 프로그램 제품의 가능한 구현의 아키텍처, 기능 및 동작을 예시한다. 이와 관련하여, 흐름도 또는 블록도의 각각의 블록은 특정 로직 기능(들)을 구현하기 위한 하나 이상의 실행 가능한 명령을 포함하는 모듈, 세그먼트, 또는 명령의 일부를 나타낼 수 있다. 일부 대안적인 구현에서, 블록에 지칭된 기능은 도면에 지칭된 순서와 다르게 발생할 수 있다. 예를 들어, 연속적으로 도시된 2개의 블록은 실제로 실질적으로 동시에 실행될 수 있거나 관련된 기능에 따라 블록이 때때로 역순으로 실행될 수 있다. 또한 블록 다이어그램 및/또는 순서도 예시의 각각의 블록과 블록 다이어그램 및/또는 순서도 예시의 블록 조합은 지정된 기능 또는 동작을 수행하는 특수 목적 하드웨어 기반 시스템에 의해 구현되거나 또는 특수 목적 하드웨어와 컴퓨터 명령의 조합을 수행할 수 있다는 것에 유의한다.
본 발명의 다양한 실시예에 대한 설명은 예시의 목적으로 제시되었지만, 개시된 실시예를 완전하게 하거나 제한하려는 의도는 아니다. 기술된 실시예의 범위 및 정신을 벗어나지 않으면서 많은 수정 및 변형이 당업자에게 명백할 것이다. 본 출원에서 사용된 용어는 실시예의 원리, 실제 적용 또는 시장에서 발견되는 기술에 대한 기술적 개선을 가장 잘 설명하기 위해 선택되거나, 또는 당업자가 본 출원에 개시된 실시예를 이해할 수 있도록 하기 위해 선택되었다.

Claims (40)

  1. 반도체 집적 회로(IC)용 입력/출력(I/O) 블록에 있어서, 상기 I/O 블록은,
    통신 채널을 통한 원격 I/O 블록에 대한 연결에 관련하여 적어도 하나의 신호 경로를 정의하도록 구성된 적어도 하나의 I/O 버퍼로서, 각각의 신호 경로는 개별 신호 에지 기울기(edge slope)를 유발하는, 상기 적어도 하나의 I/O 버퍼; 및
    상기 적어도 하나의 신호 경로에 결합된 I/O 센서로서,
    (a) 상기 적어도 하나의 신호 경로의 제 1 신호 경로에 대한 신호 에지 기울기와 상기 적어도 하나의 신호 경로의 별개의 제 2 신호 경로에 대한 신호 에지 기울기 사이의 타이밍 차이, 및
    (b) 상기 적어도 하나의 신호 경로 중 하나 이상에 대한 아이 패턴(eye pattern) 파라미터 중 적어도 하나를 나타내는 출력 신호를 생성하도록 구성된, 상기 I/O 센서를 포함하는, I/O 블록.
  2. 청구항 1에 있어서, 상기 적어도 하나의 I/O 버퍼는 송신 버퍼를 포함하고, 상기 적어도 하나의 신호 경로는 상기 통신 채널에 결합된 상기 송신 버퍼의 출력에 결합된 제 1 신호 경로를 포함하는, I/O 블록.
  3. 청구항 2에 있어서, 상기 제 1 신호 경로는 적어도 하나의 연결 범프를 통해 상기 원격 I/O 블록에 추가로 결합되고, 상기 I/O 센서의 출력 신호는 상기 적어도 하나의 연결 범프의 품질을 추가로 나타내는, I/O 블록.
  4. 청구항 3에 있어서, 상기 적어도 하나의 신호 경로는, 제 2 연결 범프를 통해 상기 원격 I/O 블록에 결합된 제 3 신호 경로; 및 제 4 신호 경로를 포함하고, 상기 I/O 센서는 상기 제 3 신호 경로 및/또는 상기 제 4 신호 경로에 결합되고, 상기 제 3 신호 경로에 대한 신호 에지와 상기 제 4 신호 경로에 대한 신호 에지 사이의 타이밍 차이; 및 상기 제 3 신호 경로 및/또는 상기 제 4 신호 경로에 대한 아이 패턴 파라미터 중 하나 또는 둘 모두를 추가로 나타내는 출력 신호를 생성하도록 구성되고, 상기 I/O 센서의 출력 신호는 상기 제 1 연결 범프 및 상기 제 2 연결 범프의 품질을 나타내는, I/O 블록.
  5. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서, 상기 적어도 하나의 신호 경로는 상기 송신 버퍼의 입력에 결합된 신호 경로 및/또는 상호 연결부(interconnect) 및 상기 송신 버퍼와 상기 상호 연결부 사이의 연결 범프를 통해 상기 원격 I/O 블록에 결합된 신호 경로를 포함하고, 상기 I/O 센서의 출력 신호는 상기 연결 범프의 품질을 추가로 나타내는, I/O 블록.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 통신 채널에 결합된 경로를 통해 수신된 차동 버퍼 입력 신호와 고정 레벨 신호 사이의 차이를 출력하도록 구성된 차동 버퍼를 더 포함하되, 상기 적어도 하나의 신호 경로 중 하나의 신호 경로는 상기 차동 버퍼의 출력에 결합되는, I/O 블록.
  7. 청구항 6에 있어서, 상기 고정 레벨 신호는 상기 IC에 대한 DC 전원 전압의 미리 결정된 비율에 고정된 전압이고, 옵션으로 상기 미리 결정된 비율은 동적으로 조정되고/되거나 상기 미리 결정된 비율은 75%인, I/O 블록.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서, 상기 적어도 하나의 I/O 버퍼는 상기 통신 채널에 결합된 입력을 갖는 수신 버퍼를 포함하고, 상기 적어도 하나의 신호 경로 중 하나의 신호 경로는 상기 수신 버퍼의 출력에 결합된, I/O 블록.
  9. 청구항 8에 있어서, 상기 수신 버퍼에 대한 입력은 상호 연결부 및 상기 상호 연결부와 원격 I/O 블록 사이의 연결 범프를 통해 상기 원격 I/O 블록에 결합되고, 상기 I/O 센서의 출력 신호는 상기 연결 범프의 품질을 추가로 나타내는, I/O 블록.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 통신 채널은 2개의 신호 라인을 통해 차동 신호를 전달하도록 구성되고, 상기 적어도 하나의 신호 경로 중 제 1 신호 경로는 제 1 신호 라인에 결합되고, 상기 적어도 하나의 신호 경로 중 제 2 신호 경로는 제 2 신호 라인에 결합된, I/O 블록.
  11. 청구항 10에 있어서, 상기 적어도 하나의 I/O 버퍼는 상기 2개의 신호 라인을 통해 차동 출력을 제공하도록 구성된 송신 버퍼를 포함하고, 상기 제 1 신호 경로는 상기 제 1 신호 라인에 결합된 상기 송신 버퍼의 제 1 출력에 결합되고, 상기 제 2 신호 경로는 상기 제 2 신호 라인에 결합된 상기 송신 버퍼의 제 2 출력에 결합된, I/O 블록.
  12. 청구항 11에 있어서, 상기 제 1 신호 라인은 제 1 근측(near-side) 연결 범프를 통해 상기 송신 버퍼에 결합된 제 1 상호 연결부를 포함하고, 상기 제 2 신호 라인은 제 2 근측 연결 범프를 통해 상기 송신 버퍼에 결합된 제 2 상호 연결부를 포함하고, 상기 I/O 센서의 출력 신호는 상기 제 1 근측 연결 범프 및 제 2 근측 연결 범프의 품질을 추가로 나타내는, I/O 블록.
  13. 청구항 10 내지 청구항 12 중 어느 한 항에 있어서, 상기 제 1 신호 라인은 제 1 원측(far-side) 연결 범프를 통해 상기 원격 I/O 블록에 결합된 제 1 상호 연결부를 포함하고, 상기 제 2 신호 라인은 제 2 원측 연결 범프를 통해 상기 원격 I/O 블록에 결합된 제 2 상호 연결부를 포함하고, 상기 I/O 센서의 출력 신호는 상기 제 1 원측 연결 범프 및 제 2 원측 연결 범프의 품질을 추가로 나타내는, I/O 블록.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서, 상기 I/O 센서는,
    제 1 신호 경로에 대한 제 1 옵션에 결합된 제 1 입력 포트;
    상기 제 1 신호 경로에 대한 제 2 옵션에 결합된 제 2 입력 포트;
    제 2 신호 경로에 결합된 제 3 입력 포트, 및
    수신된 선택 신호에 응답하여 상기 제 1 입력 포트 또는 상기 제 2 입력 포트를 선택하도록 구성된 선택기로서, 상기 I/O 센서의 출력 신호는 상기 제 2 신호 경로에 대한 신호 에지와 상기 제 1 신호 경로에 대한 제 1 옵션 또는 상기 제 1 신호 경로에 대한 제 2 옵션에 대한 신호 에지 사이의 타이밍 차이를 선택적으로 나타내는, 상기 선택기를 포함하는, I/O 블록.
  15. 청구항 14에 있어서, 상기 통신 채널에 결합된 신호 경로를 통해 수신된 제 1 신호와 제 2 고정 레벨 신호 사이의 차이를 출력하도록 구성된 차동 버퍼를 더 포함하고, 상기 제 3 입력 포트는 상기 차동 버퍼의 출력에 결합된, I/O 블록.
  16. 청구항 14 또는 청구항 15에 있어서, 상기 적어도 하나의 I/O 버퍼는,
    송신 버퍼로서, 상기 제 1 입력 포트는 상기 통신 채널에 결합된 상기 송신 버퍼의 출력에 결합된, 상기 송신 버퍼; 및
    상기 통신 채널에 결합된 입력을 갖는 수신 버퍼로서, 상기 제 2 입력 포트는 상기 수신 버퍼의 출력에 결합된, 상기 수신 버퍼를 포함하는, I/O 블록.
  17. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서, 상기 아이 패턴 파라미터는 아이 폭(eye width); 아이 높이(eye height); 아이 폭 지터(eye width jitter); 아이 높이 변동(eye height fluctuation) 중 하나 이상을 포함하는, I/O 블록.
  18. 청구항 1 내지 청구항 17 중 어느 한 항에 있어서, 상기 출력 신호는, 상기 제 1 신호 경로에 대한 신호 에지와 상기 제 2 신호 경로에 대한 신호 에지 사이의 타이밍 차이; 또는 상기 아이 패턴 파라미터를 나타내는 폭을 갖는 펄스를 포함하는, I/O 블록.
  19. 청구항 1 내지 청구항 18 중 어느 한 항에 있어서,
    상기 I/O 센서의 출력 신호에 기초하여 상기 적어도 하나의 I/O 버퍼의 파라미터를 조정하도록 구성된 성능 최적화기; 및/또는
    상기 I/O 센서의 출력 신호에 기초하여 상기 I/O 버퍼의 구성을 조정하도록 구성된 복구 제어기(repair controller)를 더 포함하는, I/0 블록.
  20. 청구항 19에 있어서, 상기 복구 제어기는, 상기 I/O 센서의 출력 신호에 응답하여, 상기 IC의 일부 또는 전체 비활성화; 상기 IC의 적어도 일부의 레인(lane) 재매핑 유발; 및 상기 IC 내의 송신 버퍼 강도 조정 중 하나 이상을 하도록 구성된, I/O 블록.
  21. 청구항 19 또는 청구항 20에 있어서, 상기 복구 제어기는 상기 IC의 초기 동작에서 및/또는 상기 IC의 정상 동작 동안 동작하도록 구성되고 및/또는 상기 조정은 상기 IC의 순간 온도 및/또는 상기 IC의 전압에 기초하여 추가로 수행되는, I/O 블록.
  22. 청구항 1 내지 청구항 21 중 어느 한 항에 있어서,
    상기 I/O 센서의 출력 신호로부터 도출된 타이밍 신호를 수신하고 상기 타이밍 신호에 기초하여 디지털 시간 신호를 제공하도록 구성된 시간-디지털(time-to-digital) 컨버터를 더 포함하는, I/O 블록.
  23. 청구항 1 내지 청구항 22 중 어느 한 항의 상기 I/O 블록을 포함하는, 반도체 집적 회로(IC).
  24. 청구항 23에 있어서, 상기 I/O 센서는 상기 IC의 외부에서 출력 신호를 통신하도록 구성된, 반도체 집적 회로(IC).
  25. 청구항 23 또는 청구항 24에 있어서,
    상기 I/O 센서의 출력 신호에 기초하여 시간 신호를 수신하고, 임계값과 수신된 시간 신호를 비교하고, 상기 비교에 기초하여, 상기 I/O 센서로부터의 예외적 또는 이상치(outlier) 판독값을 식별하도록 구성된 필터링된 카운터 블록(filtered counter block)를 더 포함하는, 반도체 집적 회로(IC).
  26. 청구항 25에 있어서, 상기 필터링된 카운터 블록은 상기 I/O 센서로부터의 정상 판독의 수 및/또는 상기 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운트하도록 추가로 구성된, 반도체 집적 회로(IC).
  27. 반도체 IC 시스템에 있어서,
    청구항 23 내지 청구항 26 중 어느 한 항의 반도체 IC를 포함하고,
    상기 I/O 센서의 출력 신호에 기초하여 I/O 프로파일 및/또는 분류를 생성하도록 구성된 I/O 프로파일링 파트; 및
    상기 I/O 센서의 출력 신호에 기초하여 상기 반도체 IC의 핀에 대한 신호 진폭 및/또는 신호 슬루율(slew-rate)을 결정 및/또는 특성화하도록 추가로 구성된 EVS(Embedded Virtual Scope) 파트 중 적어도 하나를 더 포함하는, 반도체 IC 시스템.
  28. 청구항 27에 있어서, 상기 적어도 하나의 신호 경로 중 하나 이상은 적어도 하나의 연결 범프를 통해 상기 원격 I/O 블록에 추가로 결합되고, 상기 I/O 프로파일 및/또는 분류는 시간 경과에 따른 상기 I/O 센서의 출력 신호 모니터링에 기초하는, 반도체 IC 시스템.
  29. 청구항 28에 있어서, 상기 I/O 프로파일링 파트는,
    상기 I/O 프로파일 및/또는 분류를 상기 반도체 IC에 대한 패밀리 데이터와 비교하고;
    상기 I/O 프로파일 및/또는 분류를 기반으로 체계적인(systematic) 시프트를 검출하고; 및
    테스터 데이터에 기초한 이상치 검출 중 하나 이상을 수행하도록 추가로 구성된, 반도체 IC 시스템.
  30. 반도체 집적 회로(IC)의 입력/출력(I/O) 블록을 모니터링하는 방법에 있어서, 상기 I/O 블록은 통신 채널을 통한 원격 I/O 블록에 대한 연결과 관련하여 적어도 하나의 신호 경로를 정의하는 적어도 하나의 I/O 버퍼를 포함하고, 각각의 신호 경로는 개별 신호 에지 기울기를 유발하고, 상기 방법은,
    I/O 센서에서, (a) 제 1 신호 경로에 대한 신호 에지와 제 2 별개 신호 경로에 대한 신호 에지 사이의 타이밍 차이 및 (b) 상기 적어도 하나의 신호 경로 중 하나 이상에 대한 아이 패턴 파라미터 중 하나 또는 둘 모두를 나타내는 출력 신호를 생성하는 단계를 포함하는, 방법.
  31. 청구항 30에 있어서, 상기 I/O 블록은 제 2항 내지 제 25항 중 어느 한 항에 따른 것인, 방법.
  32. 청구항 30 또는 청구항 31에 있어서,
    상기 I/O 센서의 출력 신호에 기초하여 상기 적어도 하나의 I/O 버퍼의 파라미터를 조정하는 단계; 및/또는
    상기 I/O 센서의 출력 신호에 기초하여 상기 I/O 버퍼의 구성을 조정하는 단계를 더 포함하는, 방법.
  33. 청구항 32에 있어서,
    상기 I/O 센서의 출력 신호에 응답하여 상기 IC의 일부 또는 전체를 비활성화하는 단계;
    상기 I/O 센서의 출력 신호에 응답하여 상기 IC의 적어도 일부의 레인 재매핑을 유발하는 단계; 및
    상기 I/O 센서의 출력 신호에 응답하여 송신 버퍼 세기를 조정하는 단계 중 하나 이상을 더 포함하는, 방법.
  34. 청구항 32 내지 청구항 33 중 어느 한 항에 있어서, 상기 조정하는 단계는 상기 IC의 순간 온도 및/또는 상기 IC의 전압에 추가로 기초하는, 방법.
  35. 청구항 30 내지 청구항 34 중 어느 한 항에 있어서,
    상기 I/O 센서의 출력 신호에 기초하여 I/O 프로파일 및/또는 분류를 생성하는 단계를 더 포함하는, 방법.
  36. 청구항 35에 있어서,
    상기 적어도 하나의 신호 경로 중 하나 이상은 적어도 하나의 연결 범프를 통해 상기 원격 I/O 블록에 추가로 결합되고, 상기 I/O 프로파일 및/또는 분류는 시간에 따른 상기 I/O 센서의 출력 신호의 모니터링에 기초하는, 방법.
  37. 청구항 35 또는 청구항 36에 있어서,
    상기 I/O 프로파일 및/또는 분류를 상기 반도체 IC에 대한 패밀리 데이터와 비교하는 단계;
    상기 I/O 프로파일 및/또는 분류에 기반한 체계적인 시프트를 검출하는 단걔; 및
    테스터 데이터를 기반으로 이상치를 검출하는 단계 중 하나 이상을 더 포함하는 방법.
  38. 청구항 30 내지 청구항 37 중 어느 한 항에 있어서,
    상기 I/O 센서의 출력 신호에 기초한 시간 신호를 임계값과 비교하는 단계; 및
    상기 비교를 기반으로, 상기 I/O 센서에서 예외적 또는 이상치 판독을 식별하는 단계를 더 포함하는, 방법.
  39. 청구항 38에 있어서, 상기 I/O 센서로부터의 정상 판독의 수 및/또는 상기 I/O 센서로부터의 예외적 또는 이상치 판독의 수를 카운팅하는 단계를 더 포함하는, 방법.
  40. 비일시적 컴퓨터 판독 가능 매체에 있어서, 명령이 프로세서에 의해 수행될 때, 청구항 30 내지 청구항 39 중 어느 한 항의 방법을 수행하기 위한 상기 명령이 저장된, 비일시적 컴퓨터 판독 가능 매체.
KR1020217023206A 2018-12-30 2019-12-30 집적 회로 ｉ／ｏ 무결성 및 열화 모니터링 KR20220002246A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862786460P 2018-12-30 2018-12-30
US62/786,460 2018-12-30
PCT/IL2019/051436 WO2020141516A1 (en) 2018-12-30 2019-12-30 Integrated circuit i/o integrity and degradation monitoring

Publications (1)

Publication Number Publication Date
KR20220002246A true KR20220002246A (ko) 2022-01-06

Family

ID=71122880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217023206A KR20220002246A (ko) 2018-12-30 2019-12-30 집적 회로 ｉ／ｏ 무결성 및 열화 모니터링

Country Status (8)

Country Link
US (4) US10740262B2 (ko)
EP (1) EP3903113A4 (ko)
JP (2) JP7419380B2 (ko)
KR (1) KR20220002246A (ko)
CN (1) CN113474668A (ko)
IL (1) IL284062A (ko)
TW (1) TW202032146A (ko)
WO (1) WO2020141516A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2974290T3 (es) 2017-11-15 2024-06-26 Proteantecs Ltd Medición del margen de un circuito integrado y dispositivo de predicción de fallos
ES2982280T3 (es) 2017-11-23 2024-10-15 Proteantecs Ltd Detección de fallos en un panel de circuito integrado
US11408932B2 (en) 2018-01-08 2022-08-09 Proteantecs Ltd. Integrated circuit workload, temperature and/or subthreshold leakage sensor
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
US11132485B2 (en) 2018-06-19 2021-09-28 Proteantecs Ltd. Efficient integrated circuit simulation and testing
CN113474668A (zh) 2018-12-30 2021-10-01 普罗泰克斯公司 集成电路i/o完整性和退化监测
CN114731295B (zh) * 2019-11-13 2024-04-23 高准有限公司 用于电传送器上的可映射i/o通道的装置和方法
US11929131B2 (en) 2019-12-04 2024-03-12 Proteantecs Ltd. Memory device degradation monitoring
IL297427A (en) 2020-04-20 2022-12-01 Proteantecs Ltd Inter-chip connectivity monitoring
CN114188311A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体结构
US20230160953A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures in integrated circuit chips
CN113962183B (zh) * 2021-12-22 2022-03-29 杭州万高科技股份有限公司 一种电能计量芯片接口电路设计方法及其接口电路
US12061228B2 (en) 2022-06-06 2024-08-13 Nxp B.V. Degradation monitor for bond wire to bond pad interfaces
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
US12081152B2 (en) * 2022-10-27 2024-09-03 Ford Global Technologies, Llc Transient current management of electric machine in an electrified vehicle
TWI849668B (zh) * 2023-01-03 2024-07-21 威鋒電子股份有限公司 積體電路、測試系統及其操作方法
US12013800B1 (en) 2023-02-08 2024-06-18 Proteantecs Ltd. Die-to-die and chip-to-chip connectivity monitoring

Family Cites Families (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994086A (ja) 1982-11-19 1984-05-30 Advantest Corp 論理回路試験装置
US5548539A (en) 1993-11-05 1996-08-20 Analogy, Inc. Analysis mechanism for system performance simulator
EP0720737B1 (en) 1994-06-25 2002-01-16 Koninklijke Philips Electronics N.V. Analysing a material sample
US5818251A (en) 1996-06-11 1998-10-06 National Semiconductor Corporation Apparatus and method for testing the connections between an integrated circuit and a printed circuit board
US5966527A (en) 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US5956497A (en) 1997-02-26 1999-09-21 Advanced Micro Devices, Inc. Methodology for designing an integrated circuit using a reduced cell library for preliminary synthesis
US5774403A (en) 1997-06-12 1998-06-30 Hewlett-Packard PVT self aligning internal delay line and method of operation
US6182253B1 (en) 1997-07-16 2001-01-30 Tanisys Technology, Inc. Method and system for automatic synchronous memory identification
US5895629A (en) 1997-11-25 1999-04-20 Science & Technology Corp Ring oscillator based chemical sensor
JPH11264853A (ja) * 1998-03-19 1999-09-28 Advantest Corp コンタクト試験装置及び半導体試験装置
JP4204685B2 (ja) 1999-01-19 2009-01-07 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP2001075671A (ja) 1999-09-08 2001-03-23 Nec Corp 位相補償回路
US7067335B2 (en) * 2000-08-25 2006-06-27 Kla-Tencor Technologies Corporation Apparatus and methods for semiconductor IC failure detection
JP3597786B2 (ja) 2001-02-16 2004-12-08 Ｎｅｃマイクロシステム株式会社 半導体集積回路の異常検出回路および異常検出装置
US6873926B1 (en) 2001-02-27 2005-03-29 Cisco Technology, Inc. Methods and apparatus for testing a clock signal
US8417477B2 (en) 2001-05-24 2013-04-09 Test Acuity Solutions, Inc. Methods and apparatus for local outlier detection
US7003742B2 (en) 2002-01-10 2006-02-21 Pdf Solutions, Inc. Methodology for the optimization of testing and diagnosis of analog and mixed signal ICs and embedded cores
US7076678B2 (en) 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer
US6882172B1 (en) 2002-04-16 2005-04-19 Transmeta Corporation System and method for measuring transistor leakage current with a ring oscillator
US6880136B2 (en) 2002-07-09 2005-04-12 International Business Machines Corporation Method to detect systematic defects in VLSI manufacturing
US6807503B2 (en) 2002-11-04 2004-10-19 Brion Technologies, Inc. Method and apparatus for monitoring integrated circuit fabrication
US6683484B1 (en) * 2002-12-19 2004-01-27 Lsi Logic Corporation Combined differential and single-ended input buffer
US7369893B2 (en) 2004-12-01 2008-05-06 Medtronic, Inc. Method and apparatus for identifying lead-related conditions using prediction and detection criteria
US7512503B2 (en) 2003-05-12 2009-03-31 Simmonds Precision Products, Inc. Wire fault detection
US7254507B2 (en) 2003-08-27 2007-08-07 Matsushita Electric Industrial Co., Ltd. Analog circuit automatic calibration system
US7742887B2 (en) 2003-11-24 2010-06-22 Qualcomm Incorporated Identifying process and temperature of silicon chips
US6948388B1 (en) 2003-12-18 2005-09-27 The United States Of America As Represented By The Secretary Of The Navy Wireless remote sensor
US20050134350A1 (en) 2003-12-19 2005-06-23 Huang Lawrence L. Analog delay circuit
US7205854B2 (en) 2003-12-23 2007-04-17 Intel Corporation On-chip transistor degradation monitoring
GB0403481D0 (en) 2004-02-17 2004-03-24 Transense Technologies Plc Interrogation method for passive sensor monitoring system
US7174279B2 (en) * 2004-03-31 2007-02-06 Teradyne, Inc. Test system with differential signal measurement
US20060049886A1 (en) 2004-09-08 2006-03-09 Agostinelli Victor M Jr On-die record-of-age circuit
US7443189B2 (en) * 2005-02-02 2008-10-28 Texas Instruments Incorporated Method to detect and predict metal silicide defects in a microelectronic device during the manufacture of an integrated circuit
US7501832B2 (en) 2005-02-28 2009-03-10 Ridgetop Group, Inc. Method and circuit for the detection of solder-joint failures in a digital electronic package
KR100780941B1 (ko) * 2005-08-24 2007-12-03 삼성전자주식회사 잡음주입이 가능한 고속 테스트데이터 발생기 및 이를사용하는 자동 테스트 시스템
KR100703976B1 (ko) 2005-08-29 2007-04-06 삼성전자주식회사 동기식 메모리 장치
US7923982B2 (en) 2005-09-02 2011-04-12 Panasonic Corporation Semiconductor integrated circuit
US7455450B2 (en) 2005-10-07 2008-11-25 Advanced Micro Devices, Inc. Method and apparatus for temperature sensing in integrated circuits
US20070110199A1 (en) 2005-11-15 2007-05-17 Afshin Momtaz Receive equalizer with adaptive loops
US20070182456A1 (en) * 2005-11-21 2007-08-09 Texas Instruments Incorporated Reducing Pin Count When the Digital Output is to be Provided in Differential or Single-ended Form
JP4843034B2 (ja) 2006-06-09 2011-12-21 富士通株式会社 温度センサ用リングオシレータ、温度センサ回路及びこれを備える半導体装置
EP2060924B1 (en) 2006-08-24 2013-10-23 NEC Corporation Failure predicting circuit and method, and semiconductor integrated circuit
US7649559B2 (en) * 2006-08-30 2010-01-19 Aptina Imaging Corporation Amplifier offset cancellation devices, systems, and methods
JP2008072045A (ja) 2006-09-15 2008-03-27 Oki Electric Ind Co Ltd 半導体集積回路
US20080231310A1 (en) * 2006-10-20 2008-09-25 Stmicroelectronics Pvt. Ltd. Flexible on chip testing circuit for i/o's characterization
JP2008147245A (ja) 2006-12-06 2008-06-26 Toshiba Corp 劣化診断回路及び半導体集積回路
US20080144243A1 (en) 2006-12-19 2008-06-19 Ridgetop Group, Inc. Method and circuit for low-power detection of solder-joint network failures in digital electronic packages
US7415387B2 (en) 2006-12-19 2008-08-19 Qimonda North America Corp. Die and wafer failure classification system and method
US7474974B2 (en) 2007-01-31 2009-01-06 Mcgill University Embedded time domain analyzer for high speed circuits
US7560945B2 (en) 2007-02-06 2009-07-14 International Business Machines Corporation Integrated circuit failure prediction
US7936153B2 (en) 2007-02-06 2011-05-03 International Business Machines Corporation On-chip adaptive voltage compensation
US7877657B1 (en) 2007-03-29 2011-01-25 Integrated Device Technology, Inc. Look-ahead built-in self tests
US20080262769A1 (en) 2007-04-23 2008-10-23 Daniel Kadosh Using multivariate health metrics to determine market segment and testing requirements
EP2145196A1 (en) 2007-05-02 2010-01-20 Nxp B.V. Ic testing methods and apparatus
EP2006784A1 (en) 2007-06-22 2008-12-24 Interuniversitair Microelektronica Centrum vzw Methods for characterization of electronic circuits under process variability effects
US8001512B1 (en) 2007-06-26 2011-08-16 Cadence Design Systems, Inc. Method and system for implementing context simulation
JP5242959B2 (ja) 2007-07-11 2013-07-24 シャープ株式会社 異常要因特定方法およびシステム、上記異常要因特定方法をコンピュータに実行させるためのプログラム、並びに上記プログラムを記録したコンピュータ読み取り可能な記録媒体
US8010310B2 (en) 2007-07-27 2011-08-30 Advanced Micro Devices, Inc. Method and apparatus for identifying outliers following burn-in testing
JP2009065533A (ja) 2007-09-07 2009-03-26 Renesas Technology Corp ジッタ検出回路及び半導体装置
US8279976B2 (en) 2007-10-30 2012-10-02 Rambus Inc. Signaling with superimposed differential-mode and common-mode signals
JP4977045B2 (ja) 2008-01-16 2012-07-18 株式会社東芝 半導体集積回路及び半導体装置
US8912990B2 (en) 2008-04-21 2014-12-16 Apple Inc. Display having a transistor-degradation circuit
US8010935B2 (en) 2008-05-07 2011-08-30 Lsi Corporation Electronic design automation tool and method for optimizing the placement of process monitors in an integrated circuit
US8204730B2 (en) 2008-06-06 2012-06-19 Synopsys, Inc. Generating variation-aware library data with efficient device mismatch characterization
KR101226404B1 (ko) 2008-06-09 2013-01-24 가부시키가이샤 어드밴티스트 반도체 집적 회로 및 시험 장치
JP5074300B2 (ja) * 2008-06-09 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
US8086978B2 (en) 2008-06-20 2011-12-27 Cadence Design Systems, Inc. Method and system for performing statistical leakage characterization, analysis, and modeling
US7701246B1 (en) 2008-07-17 2010-04-20 Actel Corporation Programmable delay line compensated for process, voltage, and temperature
US20100153896A1 (en) 2008-12-12 2010-06-17 Lsi Corporation Real-time critical path margin violation detector, a method of monitoring a path and an ic incorporating the detector or method
US8138840B2 (en) 2009-01-23 2012-03-20 International Business Machines Corporation Optimal dithering of a digitally controlled oscillator with clock dithering for gain and bandwidth control
KR101312978B1 (ko) 2009-01-27 2013-10-01 에이저 시스템즈 엘엘시 성능 모니터링을 위한 임계―경로 회로
US8102720B2 (en) * 2009-02-02 2012-01-24 Qualcomm Incorporated System and method of pulse generation
US8365115B2 (en) 2009-03-06 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for performance modeling of integrated circuits
US8547131B2 (en) 2009-04-03 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for observing threshold voltage variations
US8417754B2 (en) 2009-05-11 2013-04-09 Empire Technology Development, Llc Identification of integrated circuits
US8825158B2 (en) 2009-08-25 2014-09-02 Lamda Nu, Llc Method and apparatus for detection of lead conductor anomalies using dynamic electrical parameters
US8271931B2 (en) 2009-10-20 2012-09-18 Synopsys, Inc. Integrated circuit optimization modeling technology
US8154353B2 (en) 2009-11-03 2012-04-10 Arm Limited Operating parameter monitor for an integrated circuit
WO2011061796A1 (ja) * 2009-11-18 2011-05-26 株式会社アドバンテスト 受信装置、試験装置、受信方法、および試験方法
JP5601842B2 (ja) * 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
US8228106B2 (en) 2010-01-29 2012-07-24 Intel Mobile Communications GmbH On-chip self calibrating delay monitoring circuitry
JP5418408B2 (ja) 2010-05-31 2014-02-19 富士通株式会社 シミュレーションパラメータ校正方法、装置及びプログラム
JP2012007978A (ja) * 2010-06-24 2012-01-12 On Semiconductor Trading Ltd 半導体集積回路
EP2413150A1 (en) 2010-07-30 2012-02-01 Imec On-chip testing using time-to-digital conversion
US8384430B2 (en) * 2010-08-16 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. RC delay detectors with high sensitivity for through substrate vias
US8418103B2 (en) 2010-09-23 2013-04-09 Synopsys, Inc. Nonlinear approach to scaling circuit behaviors for electronic design automation
US8664968B2 (en) 2010-09-24 2014-03-04 Texas Instruments Incorporated On-die parametric test modules for in-line monitoring of context dependent effects
US8633722B1 (en) 2010-09-29 2014-01-21 Xilinx, Inc. Method and circuit for testing accuracy of delay circuitry
US8422303B2 (en) 2010-12-22 2013-04-16 HGST Netherlands B.V. Early degradation detection in flash memory using test cells
US20120187991A1 (en) 2011-01-25 2012-07-26 Advanced Micro Devices, Inc. Clock stretcher for voltage droop mitigation
US9618569B2 (en) 2011-02-23 2017-04-11 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for testing IC
US8471567B2 (en) 2011-02-25 2013-06-25 Raytheon Company Circuit for detection of failed solder-joints on array packages
US8847777B2 (en) 2011-03-25 2014-09-30 Apple Inc. Voltage supply droop detector
JPWO2013027739A1 (ja) 2011-08-24 2015-03-19 日本電気株式会社 劣化診断回路および劣化診断方法
US9448125B2 (en) 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
CN103310028B (zh) 2012-03-07 2017-08-15 飞思卡尔半导体公司 考虑器件老化的设计集成电路的方法
KR101996292B1 (ko) 2012-03-30 2019-07-05 에스케이하이닉스 주식회사 클럭 생성 회로
KR102048398B1 (ko) 2012-05-04 2019-11-26 온세미컨덕터코리아 주식회사 스위치 제어기, 스위치 제어 방법 및 스위치 제어기를 포함하는 전력 공급 장치
US8896978B2 (en) 2012-06-15 2014-11-25 Texas Instruments Incorporated Integrated circuit with automatic deactivation upon exceeding a specific ion linear energy transfer (LET) value
US9714966B2 (en) 2012-10-05 2017-07-25 Texas Instruments Incorporated Circuit aging sensor
US9329229B2 (en) 2012-11-15 2016-05-03 Freescale Semiconductors, Inc. Integrated circuit with degradation monitoring
US9110134B2 (en) 2012-12-27 2015-08-18 Intel Corporation Input/output delay testing for devices utilizing on-chip delay generation
US9494649B2 (en) 2012-12-31 2016-11-15 Advanced Micro Devices, Inc. Adaptive digital delay line for characterization of clock uncertainties
US10020931B2 (en) 2013-03-07 2018-07-10 Intel Corporation Apparatus for dynamically adapting a clock generator with respect to changes in power supply
US9267988B2 (en) 2013-03-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip eye diagram capture
JP2014232351A (ja) * 2013-05-28 2014-12-11 ルネサスエレクトロニクス株式会社 半導体データ処理デバイス及び劣化判定制御方法
US9702769B2 (en) * 2013-06-11 2017-07-11 Intel Corporation Self-calibrated thermal sensors of an integrated circuit die
US9500705B2 (en) 2013-08-28 2016-11-22 Wisconsin Alumni Research Foundation Integrated circuit providing fault prediction
US9222971B2 (en) 2013-10-30 2015-12-29 Freescale Semiconductor, Inc. Functional path failure monitor
US9411668B2 (en) 2014-01-14 2016-08-09 Nvidia Corporation Approach to predictive verification of write integrity in a memory driver
KR20150096197A (ko) 2014-02-14 2015-08-24 삼성전자주식회사 반도체 집적회로의 누설전류 측정 회로
US10290092B2 (en) 2014-05-15 2019-05-14 Applied Materials Israel, Ltd System, a method and a computer program product for fitting based defect detection
JP2016005085A (ja) 2014-06-16 2016-01-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびそれを用いる電子装置の製造方法
US9535119B2 (en) * 2014-06-30 2017-01-03 Intel Corporation Duty cycle based timing margining for I/O AC timing
KR102232922B1 (ko) 2014-08-11 2021-03-29 삼성전자주식회사 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
JP2016057820A (ja) 2014-09-09 2016-04-21 株式会社東芝 半導体装置及び半導体装置のテスト方法
TWI565211B (zh) 2014-09-12 2017-01-01 Alpha And Omega Semiconductor (Cayman) Ltd Constant on-time switching converter means
JP6481307B2 (ja) 2014-09-24 2019-03-13 株式会社ソシオネクスト アナログデジタル変換器、半導体集積回路、及びアナログデジタル変換方法
TWI524079B (zh) 2014-10-15 2016-03-01 旺宏電子股份有限公司 晶片對資料庫的接觸窗檢測方法
US10067000B2 (en) 2014-12-01 2018-09-04 Mediatek Inc. Inverter and ring oscillator with high temperature sensitivity
US10026712B2 (en) 2014-12-02 2018-07-17 Texas Instruments Incorporated ESD protection circuit with stacked ESD cells having parallel active shunt
KR102280526B1 (ko) 2014-12-08 2021-07-21 삼성전자주식회사 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들
US9760672B1 (en) * 2014-12-22 2017-09-12 Qualcomm Incorporated Circuitry and method for critical path timing speculation to enable process variation compensation via voltage scaling
US20160203036A1 (en) 2015-01-09 2016-07-14 Ecorithm, Inc. Machine learning-based fault detection system
US9424952B1 (en) 2015-02-07 2016-08-23 The Trustees Of Columbia University In The City Of New York Circuits, methods, and media for detecting and countering aging degradation in memory cells
US9564883B1 (en) 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for timing speculation via toggling functional critical paths
US9536038B1 (en) 2015-04-13 2017-01-03 Qualcomm Incorporated Method and algorithm for functional critical paths selection and critical path sensors and controller insertion
US9564884B1 (en) 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for measuring negative bias temperature instability (NBTI) and hot carrier injection (HCI) aging effects using edge sensitive sampling
US9490787B1 (en) 2015-06-11 2016-11-08 Infineon Technologies Ag System and method for integrated circuit clock distribution
US9991879B2 (en) 2015-11-23 2018-06-05 Mediatek Inc. Apparatus for detecting variation in transistor threshold voltage
US9997551B2 (en) 2015-12-20 2018-06-12 Apple Inc. Spad array with pixel-level bias control
US10527503B2 (en) 2016-01-08 2020-01-07 Apple Inc. Reference circuit for metrology system
US10161967B2 (en) 2016-01-09 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip oscilloscope
US9843439B2 (en) 2016-01-27 2017-12-12 Ciena Corporation System and method for managing holdover
US9823306B2 (en) * 2016-02-11 2017-11-21 Texas Instruments Incorporated Measuring internal signals of an integrated circuit
US10296076B2 (en) 2016-05-16 2019-05-21 Qualcomm Incorporated Supply voltage droop management circuits for reducing or avoiding supply voltage droops
US10635159B2 (en) 2016-05-27 2020-04-28 Qualcomm Incorporated Adaptive voltage modulation circuits for adjusting supply voltage to reduce supply voltage droops and minimize power consumption
US20170364818A1 (en) 2016-06-17 2017-12-21 Business Objects Software Ltd. Automatic condition monitoring and anomaly detection for predictive maintenance
JP6738682B2 (ja) 2016-08-01 2020-08-12 日本ルメンタム株式会社 光送受信器、光送信集積回路及び光受信集積回路
US10382014B2 (en) 2016-12-23 2019-08-13 Ati Technologies Ulc Adaptive oscillator for clock generation
US9791834B1 (en) 2016-12-28 2017-10-17 Intel Corporation Fast digital to time converter linearity calibration to improve clock jitter performance
US20190019096A1 (en) 2017-01-27 2019-01-17 Mitsubishi Hitachi Power Systems, Ltd. Estimator, estimation method, program and storage medium where program stored for model parameter estimation and model parameter estimation system
US10380879B2 (en) * 2017-06-14 2019-08-13 Allegro Microsystems, Llc Sensor integrated circuits and methods for safety critical applications
JP6916441B2 (ja) 2017-10-19 2021-08-11 株式会社ソシオネクスト 半導体集積回路及び呼吸運動検査装置
ES2974290T3 (es) 2017-11-15 2024-06-26 Proteantecs Ltd Medición del margen de un circuito integrado y dispositivo de predicción de fallos
ES2982280T3 (es) 2017-11-23 2024-10-15 Proteantecs Ltd Detección de fallos en un panel de circuito integrado
US11408932B2 (en) 2018-01-08 2022-08-09 Proteantecs Ltd. Integrated circuit workload, temperature and/or subthreshold leakage sensor
US10530347B2 (en) 2018-03-23 2020-01-07 Sandisk Technologies Llc Receiver-side setup and hold time calibration for source synchronous systems
US10840322B2 (en) 2018-03-29 2020-11-17 Texas Instruments Incorporated Thin film resistor and top plate of capacitor sharing a layer
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
CN108534866A (zh) * 2018-06-06 2018-09-14 珠海市洁源电器有限公司 一种可隔空监测液位的高灵敏度高精度电子液位感应器
US11132485B2 (en) 2018-06-19 2021-09-28 Proteantecs Ltd. Efficient integrated circuit simulation and testing
US10587250B2 (en) 2018-07-18 2020-03-10 Qualcomm Incorporated Current-starving in tunable-length delay (TLD) circuits employable in adaptive clock distribution (ACD) systems for compensating supply voltage droops in integrated circuits (ICs)
US10490547B1 (en) 2018-08-03 2019-11-26 Texas Instruments Incorporated IC with larger and smaller width contacts
US10509104B1 (en) 2018-08-13 2019-12-17 Analog Devices Global Unlimited Company Apparatus and methods for synchronization of radar chips
US20200203333A1 (en) 2018-12-21 2020-06-25 Texas Instruments Incorporated Vertical bipolar transistor for esd protection and method for fabricating
CN113474668A (zh) 2018-12-30 2021-10-01 普罗泰克斯公司 集成电路i/o完整性和退化监测
TWI845679B (zh) 2019-05-13 2024-06-21 以色列商普騰泰克斯有限公司 藉由測量及模擬來確定積體電路的未知偏誤及元件參數
CN114430803A (zh) 2019-07-29 2022-05-03 普罗泰克斯公司 用于集成电路的管芯上热感测网络
US11409323B2 (en) 2019-12-20 2022-08-09 Arm Limited Delay monitoring scheme for critical path timing margin
WO2021214562A1 (en) 2020-04-20 2021-10-28 Proteantecs Ltd. Die-to-die connectivity monitoring
US11081193B1 (en) 2020-06-16 2021-08-03 Sandisk Technologies Llc Inverter based delay chain for calibrating data signal to a clock
JP2023532942A (ja) 2020-07-06 2023-08-01 プロティーンテックス リミテッド 構造試験のための集積回路マージン測定
US20230098071A1 (en) 2021-09-17 2023-03-30 Synopsys, Inc. Functional safety mechanisms for input/output (io) cells

Also Published As

Publication number Publication date
US11275700B2 (en) 2022-03-15
JP2024038302A (ja) 2024-03-19
US11762789B2 (en) 2023-09-19
US20220156206A1 (en) 2022-05-19
US20200210354A1 (en) 2020-07-02
TW202032146A (zh) 2020-09-01
JP7419380B2 (ja) 2024-01-22
EP3903113A1 (en) 2021-11-03
EP3903113A4 (en) 2022-06-08
US20240004812A1 (en) 2024-01-04
JP2022515286A (ja) 2022-02-17
WO2020141516A1 (en) 2020-07-09
CN113474668A (zh) 2021-10-01
US10740262B2 (en) 2020-08-11
IL284062A (en) 2021-08-31
US20200371972A1 (en) 2020-11-26

Similar Documents

Publication Publication Date Title
US11762789B2 (en) Integrated circuit I/O integrity and degradation monitoring
US8744012B1 (en) On-chip eye viewer architecture for highspeed transceivers
EP3714280B1 (en) Integrated circuit pad failure detection
US20070016835A1 (en) Method and apparatus for parameter adjustment, testing, and configuration
US20130047049A1 (en) Built-in self-test for interposer
US11293977B2 (en) Die-to-die connectivity monitoring
TWI660183B (zh) Component inspection method, probe card, interposer and inspection device
WO2021214562A1 (en) Die-to-die connectivity monitoring
US20220349935A1 (en) Integrated circuit pad failure detection
US20230393196A1 (en) Die-to-die connectivity monitoring using a clocked receiver
JP2009294164A (ja) 半導体装置
JP4179883B2 (ja) 終端抵抗装置、データ伝送装置及び終端抵抗回路の検査方法
JP2005322768A (ja) 半導体集積回路
KR20140141993A (ko) 와이어 본딩 기계의 동작 조건 오류 검출 방법 및 이를 수행하기 위한 장치
US6587976B1 (en) Semiconductor device tester for measuring skew between output pins of a semiconductor device
US12123908B1 (en) Loopback testing of integrated circuits
US8368419B2 (en) Assessment of on-chip circuit based on eye-pattern asymmetry
US12013800B1 (en) Die-to-die and chip-to-chip connectivity monitoring
TW202433077A (zh) 晶粒至晶粒及晶片至晶片的連接性監視
KR20240079640A (ko) 반도체 장치의 테스트 회로 및 테스트 시스템
TW202142882A (zh) 用於檢測有缺陷邏輯器件的方法和裝置
JP2012149981A (ja) スイッチング素子の劣化診断回路及びその動作方法
JP2014090050A (ja) 入出力インピーダンス調整回路を備えた半導体装置