JP2014232351A - 半導体データ処理デバイス及び劣化判定制御方法 - Google Patents

Abstract

【課題】実機である半導体処理デバイス、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることを可能にする。【解決手段】外部入出力インタフェース端子を用いた外部入出力インタフェース制御を行う第１回路の外部入出力インタフェース端子に、第２回路で生成した付加信号を重畳する、テスト動作において、プログラム処理回路で前記付加信号の波形を制御することによって変化されるインタフェース結果に基づいて、外部インタフェース機能の劣化度合を判別する。第１回路の外部入出力インタフェース端子に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行う。【選択図】図１

Description

本発明は、電子機器の外部インタフェース機能若しくはネットワーク通信機能の劣化を判定可能にする技術に関し、例えば車載ネットワークに接続可能な自動車用のＥＣＵに適用して有効な技術に関する。

ＩＳＯ２６２６２による機能安全に関し、自動車メーカは自動車用のＥＣＵ（エレクトロニック コントロール ユニット：Electronic Control Unit）に搭載されるマイクロコンピュータに対しても安全であることを証明しなければならない。そのために、例えば２個のＣＰＵが互いの動作を監視するロックステップデュアルＣＰＵ、テスト機能の一部を組み込んだＢＩＳＴ（ビルトイン セルフ テスト：Built-In Self Test）による自己診断、故障シミュレーション等、いろいろ方法が提唱されている。

例えば自己診断機能として、特許文献１には、セルフテスト機能を実現するために、内部回路にテストパターンを発生してテストを行って結果を保持するテスト回路、テスト回路に起動をかけるテスト制御回路、及び複数のテストレジスタを設けたマイクロコンピュータのような半導体データ処理デバイスが開示される。これは、パワーオンリセット後のＣＰＵのプログラム処理によってセルフテストを開始することができ、テスト動作の終了によるリセット解除後には、先にテストが行われたか否か、どの回路部分のテストが行われたか否かをテストレジスタの状態で判別できる。それによってテスト結果の判定を行ったり、また、テストレジスタの設定に従ってリトライを行ったり、リトライを繰り返したりする動作を、そのテストレジスタの設定に従って自由に行うことができる。

特開２０１０−１４０２１９号公報

本発明者はマイクロコンピュータのような半導体データ処理デバイスに対する安全性の証明について検討した。ここでは、どこまで安全であることを証明すればよいのか、という点を考慮して、実機のマイクロコンピュータが故障したとき、どのような振舞いをするのかを検討し易いセルフテスト機能をデバイスに搭載することについて検討した。これにより本発明者は、半導体素子の経年変化で生ずるドリフト（周波数特性や閾値電圧の変動）の影響による劣化の度合を把握できることが、デバイスに対する高い安全性の証明になることを見出した。デバイスが故障する前に故障し易い状態まで劣化が進んでいることうをいち早く把握できれば、故障を生ずる前にデバイスの交換も可能になる。ひいてはシステムに高い信頼性を実現可能にするものとなる。

しかしながら、従来のＢＩＳＴ回路による自己診断機能は故障の有無の判定であり、ドリフトなどによる劣化の度合を把握することについては考慮されていない。また、ドリフトなどによる劣化の度合を把握するという点については、ＥＣＵシステム又は基板レベルでのモデルシミュレーションによってもある程度検討することは可能であるが、ＥＣＵシステムのような実機に近いモデルを構成すればする程、確からしさは増すものの、膨大なデータ処理時間を要し現実的ではない。したがって、モデルシミュレーションによる場合には、実機とモデルとの同一性の証明が非常に困難となり、常に実機との差の検討が新たに必要になる。特に、劣化度合に関係する内容は、想定に基づいたスペックが前提となり、それ自体の検討も容易ではない。

更には、従来のＢＩＳＴ回路を用いたセルフテスト機能では、ＢＩＳＴ回路と共に半導体データ処理デバイス全体として劣化を生じる。そのため、ＢＩＳＴ回路を用いてテストを行った場合にＢＩＳＴ回路を含む半導体データ処理デバイスとしては同程度の劣化を生じてしまったために、テスト結果としては問題ないものとしての判断も生じうる。一方で自動車のようなシステムにおいて、一部の部品（ＥＣＵ）が交換により新しいものとなり、古い部品（ＥＣＵ）との混在も当然に生じる。そのような場合、個々の部品（ＥＣＵ）でのテストだけでなく、新旧の部品が混在する状況を想定してのテストを行うことも必要となる。

上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、外部入出力インタフェース端子を用いた外部入出力インタフェース制御を行う第１回路の外部入出力インタフェース端子に、第２回路で生成した付加信号を重畳する、テスト動作において、プログラム処理回路で前記付加信号の波形を制御することによって変化されるインタフェース結果に基づいて、外部インタフェース機能の劣化度合を識別する。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、第１回路の外部入出力インタフェース端子に重畳する付加信号の波形如何に従ったテスト結果に基づいて、実機である半導体処理デバイス、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。

図１はマイクロコンピュータにおける外部インタフェース機能の劣化度合を判別するための構成を例示するブロック図である。 図２はＥＣＵに搭載される半導体データ処理デバイスの一例であるマイクロコンピュータのレイアウトブロック図である。 図３は自動車のＥＣＵシステムを例示するブロック図である。 図４は第１回路に対するテスト態様を例示する説明図である。 図５は第２回路により注入されることによって形成される故障波形を例示する説明図である。 図６はマイクロコンピュータにおけるループバックテストモードによるテストの概念を例示する説明図である。 図７はマイクロコンピュータにおけるループバックテスト動作の制御フローを例示するフローチャートである。 図８はマイクロコンピュータにおけるシステムテストモードによるテストの概念を例示する説明図である。 図９はマイクロコンピュータを用いたシステムテスト動作の制御フローを例示するフローチャートである。

１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜外部インタフェース機能の劣化度合を判別＞
半導体データ処理デバイス（１０）は、プログラム処理回路（１１）と、前記プログラム処理回路の制御に基づいて外部入出力インタフェース端子（３０）を用いた外部入出力インタフェース制御を行う第１回路（４０）と、前記プログラム処理回路の制御によるテスト動作において前記第１回路の外部入出力インタフェース端子に付加信号（Ｓａｄ）を重畳する第２回路（５０）とを有する。前記プログラム処理回路は、前記テスト動作において前記付加信号の波形を制御することによって得られるインタフェース結果に基づいて外部インタフェース機能の劣化を識別する。

これによれば、第１回路の外部入出力インタフェース端子に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行うことができるから、その波形の如何に従ったテスト結果に基づいて、実機である半導体処理デバイス、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。実機に対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

〔２〕＜ループバックテスト＞
項１の半導体データ処理デバイスにおいて、前記第１回路に自らの出力を入力させて処理するループバックテストモードを有する。前記プログラム処理回路は、前記ループバックテストモードを設定し、前記第１回路によるインタフェース動作による出力に前記第２回路で生成した付加信号を重畳し、重畳した信号を当該第１回路に帰還させて前記第１回路のインタフェース動作における誤りの有無を判別する第１ループバックテスト動作を制御する（Ｓ６，Ｓ７）。前記プログラム処理回路は、前記第１ループバックテスト動作において誤りがある場合に、前記第１回路におけるインタフェース機能にはそのときの前記付加信号で想定される劣化があることを識別する。

これによれば、付加信号の波形を変化させることによってループバックすべき信号のレベルや変化タイミングを変えて第１ループバックテスト動作を行えば、その結果に基づいて、半導体データ処理デバイスが自らの外部入出力インタフェース機能の劣化の度合を判別することができる。

〔３〕＜ループバックテスト時にける付加信号の意義＞
項２の半導体データ処理デバイスにおいて、前記付加信号は、前記第１回路から出力される信号に重畳されることによって当該第１回路におけるインタフェース機能の劣化を模擬する信号を形成するための信号である。

これによれば、正常に動作する半導体データ処理デバイスが出力する信号に対し、模擬する劣化の度合に応じてどの段階の付加信号を重畳するかを制御することによって複数回の第１ループバックテスト動作を効率的に行うことができる。

〔４〕＜ループバックテストの有効性保証＞
項２の半導体データ処理デバイスにおいて、前記プログラム処理回路は、前記ループバックテストモードを設定し、前記第１回路のインタフェース動作による出力をそのまま当該第１回路に帰還させて、前記第１回路のインタフェース動作における誤りの有無を判別する第２ループバックテスト動作を制御し（Ｓ２，Ｓ３）、前記第２ループバックテスト動作において誤りのない場合に、前記第１ループバックテスト動作を有効とする。

これによれば、ループバックテストの有効性を保証することができる。更に確実性を期すには第１回路のインタフェース動作を誤動作させたときの出力をそのまま当該第１回路に帰還させて、前記第１回路のインタフェース動作における誤りの有無を判別する。これによる誤りありの判別結果を前記第１ループバックテスト動作を有効とするためのもう一つの条件にするとよい。

〔５〕＜システムテスト＞
項１の半導体データ処理デバイスにおいて、前記第１回路に自らの出力に対する応答を入力して処理するシステムテストモードを有する。前記プログラム処理回路は、前記システムテストモードを設定し、前記第１回路によるインタフェース動作による出力に前記第２回路で生成した付加信号を重畳し、重畳した信号に対する外部からの応答を当該第１回路に入力させて、当該外部からの応答における誤りの有無を判別する第１システムテスト動作を制御する（Ｓ１６、Ｓ１７）。前記プログラム処理回路は、前記第１システムテスト動作において誤りがある場合に、前記外部からの応答元に係るインタフェース機能にはそのときの前記付加信号で想定される劣化があることを識別する。

これによれば、付加信号の波形を変化させることにより、外部入出力インタフェースの相手方に出力すべき信号のレベルや変化タイミングを変えて回第１システムテスト動作を行い、その結果に基づいて、半導体データ処理デバイスが入出力インタフェースの相手方の外部入出力インタフェース機能の劣化の度合を判別することができる。相手方の劣化の度合が判れば、当該相手方の劣化の度合を相殺する方向に第２回路を用いて信号波形を成形することも可能になる。

〔６〕＜システムテスト時における付加信号の意義＞
項５の半導体データ処理デバイスにおいて、前記付加信号は、前記第１回路から出力される信号に重畳されることによって前記外部からの応答元におけるインタフェース機能の劣化を模擬する信号を形成するための信号である。

これによれば、個々には正常に動作すると判定した半導体データ処理デバイスの一方が出力する信号に対し、他方の半導体データ処理デバイスは、かかる一方の半導体データ処理デバイスが出力する信号の模擬する劣化の度合に応じてどの段階の付加信号を重畳するかを制御することによって複数回の第１システムテスト動作を効率的に行うことができる。

〔７〕＜システムテストの有効性保証＞
項５の半導体データ処理デバイスにおいて、前記プログラム処理回路は、前記システムテストモードを設定し、前記第１回路のインタフェース動作による出力に対する外部からの応答を当該第１回路に入力させて、前記第１回路への外部からの応答における誤りの有無を判別する第２システムテスト動作を制御し、前記第２システムテスト動作において誤りのない場合に、前記第１システムテスト動作を有効とする。

これによれば、システムテストの有効性を保証することができる。更に確実性を期すには第１回路のインタフェース動作を誤動作させたときの出力をそのまま相手方に出力し、その応答を入力して、前記第１回路のインタフェース動作における誤りの有無を判別する。これによる誤りありの判別結果を、前記第１システムテスト動作を有効とするためのもう一つの条件にするとよい。

〔８〕＜自動車用ＥＣＵ＞
項１において前記半導体データ処理デバイスは車載ネットワーク（２）に単体で交換可能に接続される自動車用ＥＣＵに含まれる。

これにより、自動車用ＥＣＵに用いる半導体データ処理デバイスの信頼性を実機レベルで向上させることが容易になる。

〔９〕＜第１回路＞
項１の半導体データ処理デバイスにおいて、前記第１回路（４０）は、第１外部インタフェース回路（４１）と、この第１外部インタフェース回路を介して外部入出力のインタフェース制御を行う第１内部回路（４２）とを有する。

これによれば、半導体データ処理デバイスのコア回路部分と外部インタフェース回路部分との間で回路素子の電源電圧及び耐圧が異なる構成を想定したとき、第１回路をその構成に整合させることが容易である。

〔１０〕＜第２回路＞
項９の半導体データ処理デバイスにおいて、前記第２回路（５０）は、信号レベルと信号変化のタイミングを可変にすることにより前記波形が可変の信号を成形する第２内部回路（５１）と、前記第２内部回路で形成された信号を前記第１外部インタフェース回路の外部入出力インタフェース端子に付加する第２外部インタフェース回路（５２）とを有する。

これによれば、半導体データ処理デバイスのコア回路部分と外部インタフェース回路部分との間で回路素子の電源電圧及び耐圧が異なる構成を想定したとき、第２回路をその構成に整合させることが容易である。

〔１１〕＜第２内部回路はＤＡ変換回路を含む＞
項１０の半導体データ処理デバイスにおいて、前記第２内部回路はディジタル信号をアナログ信号に変換するＤＡ変換回路（５３）を含み、前記プログラム処理回路は前記ＤＡ変換回路を用いて前記付加信号の信号レベルを可変にする。

これによれば、ＤＡ変換回路の変換動作を制御することによって付加信号の信号レベル（信号振幅）をプログラマブルに生成することができる。

〔１２〕＜第２内部回路にＰＷＭ回路を含む＞
項１１の半導体データ処理デバイスにおいて、前記第２内部回路はＰＷＭ回路（５４）を含み、前記プログラム処理回路は前記ＰＷＭ回路を用いて前記付加信号の波形遷移を可変にする。

これによれば、ＰＷＭ回路のパルスデューティー制御によって付加信号の立ち上がり及び立下り変化のタイミング、並びにその信号遷移の速度をプログラマブルに生成することができる。

〔１３〕＜第２内部回路にタイマカウンタ回路を含む＞
項１１の半導体データ処理デバイスにおいて、前記第２内部回路はタイマカウンタ回路を含み、前記プログラム処理回路は前記タイマカウンタ回路を用いて前記付加信号の波形遷移を可変にする。

これによれば、タイマカウンタ回路のタイマ制御によって付加信号の立ち上がり及び立下り変化のタイミングをプログラマブルに生成することができる。

〔１４〕＜第２内部回路は専用回路である＞
項９の半導体データ処理デバイスにおいて、前記第２内部回路は専用回路である。

これによれば、ＤＡ変換回路及びＰＷＭ回路などを用いる実動作に並行してテスト動作に用いることが容易である。前記第２内部回路をテスト動作と実動作に兼用することも可能であるが、双方の用途に並行使用することはできないが、時分割的に使用すればよい。

〔１５〕＜第１内部回路に通信回路を含む＞
項９の半導体データ処理デバイスにおいて、前記第１内部回路は所定のネットワークプロトコルに従った通信制御を行う通信回路（４２）を含む。

これによれば、ネットワークを介してシステム動作する半導体デー処理デバイスにおける通信インタフェース機能についてその劣化度合を判別することが可能になり、システムの信頼性向上に資することができる。

〔１６〕＜ループバックテストを用いたネットワーク通信機能の劣化判定方法＞
所定のネットワークに複数の電子機器が交換可能に接続されたネットワークシステムにおいて、前記電子機器のネットワーク通信機能の劣化度合を判定する劣化判定制御方法は、
（ａ）前記電子機器に自らの出力を入力して処理するループバックテストモードを設定する処理（Ｓ１）と、
（ｂ）前記ループバックテストモードが設定された電子機器によるネットワーク通信動作による出力に付加信号を重畳し、重畳した信号を当該電子機器に帰還させてそのネットワーク通信動作における誤りの有無を判別する第１ループバックテスト処理（Ｓ６，Ｓ７）と、
（ｃ）前記第１ループバックテスト処理において誤りがある場合に、当該電子機器におけるネットワーク通信機能にはそのときの前記付加信号で想定される劣化があることを識別する処理とを含む。

これによれば、電子機器はネットワーク通信動作における出力に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行うことができるから、その波形の如何に従ったテスト結果に基づいて、実機である電子機器、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。すなわち、付加信号の波形を変化させることによってループバックすべき信号のレベルや変化タイミングを変えて第１ループバックテスト処理を行い、その結果に基づいて、電子機器が自らの外部入出力インタフェース機能の劣化を識別することができる。実機に対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

〔１７〕＜ループバックテスト時にける付加信号の意義＞
項１６の劣化判定制御方法において、前記付加信号は、前記電子回路から出力される信号に重畳されることによって当該電子におけるインタフェース機能の劣化を模擬する信号を形成するための信号である。

これによれば、正常に動作する半導体データ処理デバイスが出力する信号に対し、模擬する劣化の度合に応じてどの段階の付加信号を重畳するかを制御することによって複数回の第１ループバックテスト処理を効率的に行うことができる。

〔１８〕＜ループバックテストの有効性保証＞
項１６の劣化判定制御方法は更に、
（ｄ）前記ループバックテストモードが設定された電子機器によるネットワーク通信動作による出力をそのまま当該電子機器に帰還させて、前記電子機器のネットワーク通信動作における誤りの有無を判別する第２ループバックテスト処理（Ｓ２，Ｓ３）と、
（ｅ）前記第２ループバックテスト処理において誤りのない場合に、前記第１ループバックテスト処理を有効とする処理と、を含む。

これによれば、ループバックテストの有効性を保証することができる。更に確実性を期すには電子機器のインタフェース動作を誤動作させたときの出力をそのまま当該電子機器に帰還させて、前記電子機器のインタフェース動作における誤りの有無を判別する。これによる誤りありの判別結果を、前記第１ループバックテスト処理を有効とするためのもう一つの条件にするとよい。

〔１９〕＜システムテストを用いたネットワーク通信機能の劣化判定方法＞
所定のネットワークに複数の電子機器が交換可能に接続されたネットワークシステムにおいて、前記電子機器のネットワーク通信機能の劣化度合を判定する劣化判定制御方法は、
（ｆ）前記電子機器に自らの出力に対する他の電子機器からの応答を入力して処理するシステムテストモードを設定する処理（Ｓ１１）と、
（ｇ）前記システムテストモードが設定された電子機器によるネットワーク通信動作による出力に付加信号を重畳し、重畳した信号に対する他の電子機器からの応答を当該システムテストモードが設定された電子回路が入力して、当該他の電子機器からの応答における誤りの有無を判別する第１システムテスト処理（Ｓ１６，Ｓ１７）と、
（ｈ）前記第１システムテスト処理において誤りがある場合の前記付加信号と誤りがない場合に、前記他の電子機器に係るネットワーク通信機能にはそのときの前記付加信号で想定される劣化があることを識別する処理と、を含む。

これによれば、電子機器のネットワーク通信動作に出力に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行うことができるから、その波形の如何に従ったテスト結果に基づいて、実機である電子機器、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。すなわち、付加信号の波形を変化させることにより、電子機器によるネットワーク通信動作の相手方に出力すべき信号のレベルや変化タイミングを変えて第１システムテスト処理を行い、その結果に基づいて、電子機器が通信相手方の電子機器におけるネットワーク通信機能の劣化を識別することができる。相手方の劣化の度合が判れば、当該相手方の劣化の度合を相殺する方向に前記付加信号の信号波形を成形することも可能になる。実機に対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

〔２０〕＜システムテスト時における付加信号の意義＞
項１９の劣化判定制御方法において、前記付加信号は、前記システムテストモードが設定された電子機器から出力される信号に重畳されることによって前記他の電子機器におけるネットワーク通信機能の劣化を模擬する信号を形成するための信号である。

これによれば、正常に動作する電子機器が出力する信号に対し、模擬する劣化の度合に応じてどの段階の付加信号を重畳するかを制御することによって複数回の第１システムテスト処理を効率的に行うことができる。

〔２１〕＜システムテストの有効性保証＞
項１９の劣化判定制御方法は更に、
（ｉ）前記システムテストモードが設定された電子機器によるネットワーク通信動作による出力に対する他の電子機器からの応答を当該システムテストモードが設定された電子機器が入力して、前記システムテストモードが設定された電子機器への前記他の電子機器からの応答における誤りの有無を判別する第２システムテスト処理（Ｓ１２，Ｓ１３）と、
（ｊ）前記第２システムテスト処理において誤りのない場合に、前記第１システムテスト処理を有効とする処理、とを含む。

これによれば、システムテスト処理の有効性を保証することができる。更に確実性を期すには電子回路のネットワーク通信動作を誤動作させたときの出力をそのまま相手方に出力し、その応答を入力して、前記電子機器のネットワーク通信動作における誤りの有無を判別する。これによる誤り有の判別結果を、前記第１システムテスト処理を有効とするためのもう一つの条件にするとよい。

〔２２〕＜車載ネットワークに自動車用ＥＣＵが接続されたシステム＞
項１６又は１９の劣化判定制御方法において、前記通信ネットワークは車載ネットワークであり、前記電子機器は前記車載ネットワークに単体で交換可能に接続される自動車用ＥＣＵである。

これにより、自動車用ＥＣＵに用いる電子機器の信頼性を実機レベルで向上させることが容易になる。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪自動車のＥＣＵシステム≫
図３には自動車１のＥＣＵシステムが例示される。自動車１には通信ネットワークとして車載ネットワーク２が形成され、車載ネットワーク２には電子機器として複数のエレクトロニックコントロールユニット（ＥＣＵ）３＿１〜３＿ｎがそれぞれ単体で交換可能に接続されている。車載ネットワーク２には例えばＣＡＮ（Controller Area Network）又はＬＩＮ（Local Interconnect Network）等を採用すればよい。ＣＡＮの通信プロトコル（ＣＡＮプロトコル）は国際標準化機構であるISO（International Organization for Standardization）により標準規格化（ISO11898／ISO11519）されている。ＣＡＮプロトコルではネットワーク管理を各ＥＣＵが個別に行っており、動的なノードの追加や削除が可能である。一方、ＬＩＮは「ＬＩＮコンソーシアム」が公開した車載ネットワーク規格で、主にＣＡＮのサブネットとしての利用を想定している。ＣＡＮを利用するにはＥＣＵに搭載された半導体データ処理デバイスとしてのマイクロコンピュータにＣＡＮ通信コントローラを必要とする。ＬＩＮの場合には多くのマイクロコンピュータに標準的に内蔵されている調歩同期式のシリアル通信コントローラ（ＵＡＲＴ：Universal Asynchronous Receiver Transmitter）を用いて実現可能である。

夫々のＥＣＵ３＿１〜３＿ｎは対応する機構部分（ＡＣＴ）４＿１〜４＿ｎの制御に用いられる。機構部分（ＡＣＴ）４＿１〜４＿ｎは例えば、エンジン、モーター、メーター、トランスミッション、ブレーキ、エアバッグ、ランプ、パワーステアリング、パワーウィンドウ、カーエアコン、電子キーの車両側受信部、カーオーディオ、カーナビゲーション、サスペンション、移動体通信インタフェースなどである。例えばＥＣＵ３＿１〜３＿ｎは対応するＡＣＴ４＿１〜４＿ｎの状態を監視し、検出状態に応じた制御を行う。ＥＣＵ３＿１〜３＿ｎは実装基板にマイクロコンピュータや周辺デバイスなどの半導体デバイスを搭載して構成される。半導体デバイスはそれを構成する半導体素子の経年変化によってドリフト（周波数特性や閾値電圧の変動）を生ずる。また、ＥＣＵ３＿１〜３＿ｎは単独で交換可能であるから、ネットワーク上での相互の性能差の影響を受ける。したがって、それらを考慮してＥＣＵ３＿１〜３＿ｎによる自動車制御システムの安全性若しくは信頼性を良好に維持する事が必要になる。そこでＥＣＵ３＿１〜３＿ｎに搭載するマイクロコンピュータにはドリフトによる劣化度合を自らのマイクロコンピュータの外部インタフェース機能について、更にはネットワーク上の他のマイクロコンピュータの外部インタフェース機能について、夫々検証可能にする実機テスト機能を備える。以下、その実機テスト機能について詳述する。

≪マイクロコンピュータ≫
図２にはＥＣＵに搭載される半導体データ処理デバイスの一例であるマイクロコンピュータのレイアウトブロック図である。同図に示されるマクロコンピュータ１０は、特に制限されないが、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。

マイクロコンピュータ１０は、例えば、コア回路部分とその外側に配置された外部インタフェース回路部分に大別される。

コア回路部分として、例えば、プログラム制御回路としてのＣＰＵ１１、ＣＰＵ１１によってアクセスされるメモリ１２、電源回路１３、ＤＡ変換回路（ＤＡＣ）１４、ＰＷＭ回路１５、タイマカウンタ回路１６、割り込みコントローラ１７、ネットワーク通信コントローラ１８及びその他の周辺回路（ＰＲＰＨ）１９が設けられる。ＤＡ変換回路（ＤＡＣ）１４はディジタル信号をアナログ信号に変換する。ＰＷＭ回路１５はパルス幅変調（パルスのデューティー制御）によって所望の振幅、周期及び遷移波形を持つ信号を形成する。タイマカウンタ回路１６はタイマ制御によって所望の周期を持つ信号を形成する。ＤＡＣ１４、ＰＷＭ回路１５、タイマカウンタ回路１６、ネットワーク通信コントローラ（ＣＯＭ）１８及びその他の周辺回路（ＰＲＰＨ）１９の動作はＣＰＵ１１によって制御される。割り込みコントローラ（ＩＮＴＣ）１７はマイクロコンピュータの内外で発生する割り込み要求に基づいてＣＰＵ１１に割り込み信号と割り込み要因を与える。ＣＰＵ１１は割り込み信号が活性化されると、退避処理を行い、割り込み要因で指定された割り込み処理に遷移し、割り込み処理の完了によって復帰処理を行って元の処理へ復帰する。

外部インタフェース回路部分として、例えば、複数個のポート（ＰＲＴ）２０＿１〜２０＿９、及びレベルシフト回路２１とが設けられる。夫々のポート（ＰＲＴ）２０＿１〜２０＿９は、入力バッファ、出力バッファ、又は入出力バッファを有すると共に、出力信号ラッチやインタフェース信号ラッチなどを有する。レベルシフタ２１はコア回路部分における信号振幅を外部インタフェース回路部分における信号振幅に変換し、また、その逆変換を行う回路である。

≪外部インタフェース機能の劣化度合を判別≫
図１にはマイクロコンピュータ１０における外部インタフェース機能の劣化度合を判別するための構成が例示される。ここでは、そのような劣化度合を判別する構成として、プログラム処理回路としてのＣＰＵ１１と、ＣＰＵ１１の制御に基づいて外部入出力インタフェース端子３０を用いた外部入出力インタフェース制御を行う第１回路４０と、ＣＰＵ１１の制御によるテスト動作において前記第１回路４０の外部入出力インタフェース端子３０に付加信号Ｓａｄを重畳する第２回路５０とを有する。

第１回路４０は、第１外部インタフェース回路４１と、この第１外部インタフェース回路４１を介して外部入出力のインタフェース制御を行う第１内部回路４２とを有する。

第１外部インタフェース回路４１は、特に制限されないが、ポート２０＿９に設けられた入出力回路４４と、これに対応するレベルシフタ２１に設けられたレベルシフト回路４３によって構成される。図ではインタフェース信号を１ビットのように図示しているが、これに限定されるものではなく、任意の複数ビットであってよい。入出力回路４４は、ｐチャンネルＭＯＳトランジスタＱｐ及びｎチャンネルＭＯＳトランジスタＱｎの直列回路から成るＣＭＯＳインバータを出力バッファＢＦｏｕｔとして有する。出力バッファＢＦｏｕｔはナンドゲート４５、ノアゲート４６及びインバータ４７から成る回路によってスイッチ制御される。出力バッファＢＦｏｕｔは出力イネーブル信号ＳＯｅｎがローレベルのとき高出力インピーダンスにされる。出力バッファＢＦｏｕｔは出力イネーブル信号ＳＯｅｎがハイレベルのとき出力データＤｏｕｔの論理値に従って相補的にスイッチ制御される。すなわち、出力バッファＢＦｏｕｔは出力データＤｏｕｔがハイレベルであれば外部入出力インタフェース端子３０をハイレベルに駆動し、出力データＤｏｕｔがローレベルであれば外部入出力インタフェース端子３０をローレベルに駆動する。更に入出力回路４４は外部入出力インタフェース端子３０に入力端子が接続された入力バッファ４８を有する。入力バッファ４８は入力イネーブル信号ＳＩｅｎのハイレベルによって活性化され、これによって入力データＤｉｎを内部に取り込む。レベルシフト回路４３は、出力データＤｏｕｔ、入力データＤｉｎ、出力イネーブル信号ＳＯｅｎ、及び入力イネーブル信号ＳＩｅｎを、コア回路部分の電源電圧（Ｖｃｃ）と外部インタフェース回路部分の電源電圧（Ｖｄｄ）との間でインタフェース信号の信号振幅を双方向に変換する。

第１内部回路４１は、特に制限されないが、ネットワーク通信コントローラ１８の一つとして位置付けられるＵＡＲＴを構成するシリアル通信コントローラ（ＵＡＲＴ）である。この場合、第１内部回路４１はＣＰＵ１１によるシリアル通信のネットワークプロトコルに従った制御に基づいて、送信データＴＸＤ、受信データＲＸＤ、送信可能信号ＣＴＳ、及び送信リクエスト信号ＲＴＳを、第１外部インタフェース回路４１を介して外部入出力インタフェース端子３０との間でインタフェース制御する。送信データＴＸＤ及び送信リクエスト信号ＲＴＳは出力信号、受信データＲＸＤ及び送信可能信号ＣＴＳは受信信号である。

第２回路５０は、信号レベルと信号変化のタイミングを可変にすることにより前記波形が可変の信号を成形する第２内部回路５１と、前記第２内部回路５１で形成された信号を前記第１外部インタフェース回路４１の外部入出力インタフェース端子３０に付加する第２外部インタフェース回路５２とを有する。

第２内部回路５１は、特に制限されないが、ディジタル信号をアナログ信号に変換するＤＡ変換回路（ＤＡＣ）５３を含み、ＣＰＵ１１はＤＡ変換回路５３を用いて前記付加信号Ｓａｄの信号レベルを可変にする。したがって、ＤＡ変換回路５３の変換動作を制御することによって付加信号Ｓａｄの信号レベル（信号振幅）をプログラマブルに生成することができる。また、第２回路５１は、ＰＷＭ回路（ＰＷＭ）５４を備えてもよい。ＣＰＵ１１はＰＷＭ回路５４を用いて前記付加信号Ｓａｄの波形遷移を可変にする。したがって、ＰＷＭ回路５４のパルスデューティー制御によって付加信号Ｓａｄの立ち上がり及び立下り変化のタイミング、並びにその信号遷移の速度をプログラマブルに生成することができる。尚、付加信号Ｓａｄの立ち上がり及び立下りの信号遷移速度は、可変抵抗回路５５及び可変容量回路５６から成る可変時定数回路を用いてＣＰＵ１１がプログラマブルに調整するようにしてもよい。ＰＷＭ回路５４が設けられている場合には可変時定数回路は補助的に用いられることになる。特に図示はしないが、ＰＷＭ回路５４に代えてタイマカウンタ回路を用いてもよい。ＣＰＵ１１は前記タイマカウンタ回路を用いて前記付加信号Ｓａｄの波形遷移を可変にする。したがって、タイマカウンタ回路のタイマ制御によって付加信号の立ち上がり及び立下り変化のタイミングをプログラマブルに生成することができる。

上記第２内部回路５１を構成するＤＡ変換回路５３及びＰＷＭ回路５４は専用回路であってもよい。
ＤＡ変換回路及びＰＷＭ回路などを用いる実動作に並行してそれらを劣化度合の判別テスト動作に用いることが容易である。実動作に用いるＤＡ変換回路１４を前記ＤＡ変換回路５３とし、実動作に用いるＰＷＭ回路１５を前記ＰＷＭ変換回路５４とし、ＤＡ変換回路及びＰＷＭ回路をテスト動作と実動作に兼用することも可能である。この場合にはそれらを双方の用途に並行使用することはできないが、時分割的に使用すればよい。

記第２内部回路５１で形成された信号を前記第１外部インタフェース回路４１の外部入出力インタフェース端子３０に付加する第２外部インタフェース回路５２にはスイッチ機能を代表的に図示してあるが、その出力段には図示を省略する出力バッファが配置され、その入力段には図示を省略するレベルシフト回路が配置されている。スイッチ機能の制御はＣＰＵ１１が行う。

図４には第１回路４０に対するテスト態様が例示される。ここでは外部入出力インタフェース端子３０として、ＴＸＤ，ＲＸＤ，ＣＴＳ，ＲＴＳの夫々に対応する端子３０＿１．３０＿２，３０＿３，３０＿４を図示する。また、付加信号Ｓａｄとして、ＴＸＤ，ＲＸＤ，ＣＴＳ，ＲＴＳの夫々に対応する信号Ｓａｄ＿１，Ｓａｄ＿２，Ｓａｄ＿３，ＸＳａｄ＿４を図示する。第１回路４０に対する通信機能の設定はＣＰＵ１１が制御レジスタＲＥＧ＿１，ＲＥＧ＿２，ＲＥＧ＿３に制御データを設定することにより行われる。テスト動作では図示を省略する ＢＩＳＴ回路を介して制御レジスタＲＥＧ＿１，ＲＥＧ＿２，ＲＥＧ＿３に制御データを書き込むことによって所望の故障パスを設定する事ができる。制御レジスタＲＥＧ＿１，ＲＥＧ＿２，ＲＥＧ＿３経由による故障パスはディジタル的な故障であり、所望信号若しくは所望回路ノードにおける論理値の固定（ハイレベル又はローレベル）やフローティングなどとされる。第２回路による故障パスの設定は、出力端子３０＿１〜３０＿４に対する論理値（ハイレベル又はローレベル）固定、フローティング、更に、異波形がある。異波形とはＤＡ変換回路５３及びＰＷＭ回路５４を用いて生成した負荷信号を出力端子３０＿１〜３０＿４の信号に重畳して形成される。

第１回路４０は通信プロトコルに従った通信動作の状態を例えばエラーフラグ（ＥＲＲＦＬＧ）と割り込み要求（ＩＲＱ）によってＣＰＵ１１に通知可能になっている。エラーフラグ（ＥＲＲＦＬＧ）は送信エラーや受信エラーなどの異常に応じて設けられ、エラーフラグ（ＥＲＲＦＬＧ）の活性化は例えば割り込み要求として割り込みコントローラ１７に与えられることにより、エラーに対するリトライ又はリカバリーの割り込み処理がＣＰＵ１１によって実行される。割り込み要求は例えば受信動作でデータバッファに一時的に蓄積した受信データの解析やストアの処理をＣＰＵ１１に実行させるための割り込み要求とされる。

テスト動作、特に、経年変化による通信動作の劣化度合を取得するためのテスト動作では、ＣＰＵ１１は、テスト動作において前記付加信号Ｓａｄ＿１，Ｓａｄ＿２，Ｓａｄ＿３，ＸＳａｄ＿４の波形を制御することによって変化されるインタフェース結果に基づいて第１回路４０を用いる通信インタフェース機能の劣化度合を判別する。

図５には第２回路５０によって注入されることによって形成される故障波形の例が示される。図５には図１に図示を省略した電位固着の簡易構成として、第２外部インタフェース回路５２に、ＤＡＣ５３を用いることなくハイレベル（Ｈ）又はローレベル（Ｌ）の供給も可能にする選択ノードを追加してある。ハイレベルの選択ノードは例えば電源電圧Ｖｄｄへのプルアップ、ローレベルの選択ノードはグランドレベルＧＮＤへのプルダウンなどによって構成すればよい。

例えば、第２内部回路５１のＤＡ変換回路５３によって負極性の付加信号Ｓａｄを生成することにより、正規信号レベルＳｔｒｕ１に対してレベルが不所望に低下した劣化信号Ｓｆｌｓ１を外部入出力インタフェース端子３０に印加することができる。或いはＰＷＭ回路５４により小さいデューティーから徐々に大きくするディーティ制御されたパルス波形の付加信号Ｓａｄを出力することにより、正規信号レベルＳｔｒｕ２に対して立ち上がり変化が不所望に緩慢になった劣化信号Ｓｆｌｓ２を外部入出力インタフェース端子３０に印加することができる。或いは、図示はしないが、ローレベル固定の付加信号Ｓａｄによって第１回路４０の出力をローレベルに固定し、或いは、ハイレベル固定の付加信号Ｓａｄによって第１回路４０の出力をハイレベルに固定することができる。特に図示はしないが、信号レベルが正規信号よりも高い信号、立ち上がりエッジ変化が正規信号よりも速い信号、立ち下がりエッジ変化が正規信号よりも遅い、又は速い信号なども生成可能である。その他に、エッジ変化タイミングをずらしたり、信号にノイズを注入したりすることも可能である。図において外部入出力インタフェース端子３０の外部に示されたＲｎ，Ｃｎはネットワークに存する負荷成分を単に図示したものである。

通信インタフェース機能の劣化度合を判別するテスト動作は、ループバックテストモードによるテスト及びシステムストモードによるテストの２態様に大別される。

≪ループバックテストモードによるテスト≫
図６にはマイクロコンピュータ１０におけるループバックテストモードによるテストの概念が例示される。ループバックテストモードは、マイクロコンピュータ１０の第１回路４０の出力を自らに入力させて処理するテストモードである。このテストモードは図示を省略するシステムコントローラのモードレジスタに対するＣＰＵ１１のモードデータの書き込み、又は所定の外部端子に対する特定の入力状態などによって設定される。ＣＰＵ１１は、前記ループバックテストモードを設定し、第１回路４０によるインタフェース動作による出力に前記第２回路５０で生成した付加信号Ｓａｄを重畳し、重畳した信号を当該第１回路４０に帰還させて前記第１回路４０のインタフェース動作における誤りの有無を判別する動作（第１ループバックテスト動作）を制御する。ＣＰＵ１１は、第１ループバックテスト動作において誤りがある場合の前記付加信号Ｓａｄと誤りがない場合の前記付加信号Ｓａｄとの差異に基づいて、前記第１回路４０におけるインタフェース機能の劣化度合を判別する。例えばエッジ変化の鈍りを順次大きくした信号をループバックして動作を検証する場合に、僅かな鈍りで誤りを生ずる場合にはそれよりも大きな鈍りで誤りを生ずる場合に比べて劣化度合が進んでいると判断することができる。このように、付加信号Ｓａｄの波形を変化させることによってループバックすべき信号のレベルや変化タイミングを変えて複数回第１ループバックテスト動作を行った結果に基づいて、マイクロコンピュータ１０が自らの外部入出力インタフェース機能の劣化の度合を判別することができる。これにより、未だ誤動作を生じないが、近い将来誤動作を生ずる蓋然性が高い、或いは近い将来故障を生ずる蓋然性が高いことを把握することができ、劣化の度合によって、故障を生ずる前に事前に交換したり、事前の交換時期を把握することが可能になる。また、実機であるマイクロコンピュータ１０対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

ループバックテストモードによるテストはＥＣＵとは無関係にマイクロコンピュータ１０単独で行うことに限定されず、ＥＣＵに搭載されたマイクロコンピュータ１０に対して行うこと、更には、ネットワーク２に接続された実機システム上のマイクロコンピュータ１０に対して行うことも可能である。ネットワーク２に接続された実機システム上でループバックテストを行う場合には他のＥＣＵから信号が入力されないように何らかの意味でネットワーク上での信号経路の遮断が行われる必要がある。夫々の実質的な相違点は外部入出力インタフェース端子３０の外部に見える負荷成分の大小である。

図７にはマイクロコンピュータ１０におけるループバックテスト動作の制御フローが例示される。

第１回路４０の通信モジュール例えばＵＡＲＴ４２の動作を開始して第１回路４０のループバックテストモードが設定される（Ｓ１）。これにより、第１回路４０におけるＵＡＲＴ４２の出力が出力バッファＢＦから外部入出力インタフェース端子３０に出力されると、その出力を入力バッファ４８からＵＡＲＴ４２に取り込み可能にされる。このループバックテストモードが設定された状態で、正常な通信動作が実施される（Ｓ２）。正常な通信動作においてＵＡＲＴ４２はループバックされた信号を受信し、例えば受信した信号と送信した信号が一致するか否かをＣＰＵ１１が判別して、その通信に異常（エラー）がないか否かを判定する（Ｓ３）。エラーがあればエラー処理が行われる（Ｓ９）が、最早正常な通信を行うことができないので、マイクロコンピュータ若しくはＥＣＵ交換のための例外処理が行われる。

ステップＳ３で正常の判定を得たときは、更に、ループバックテストモードが設定された状態で、エラーを生ずる通信動作が実施される（Ｓ４）。例えば誤ったパリティービットを用いて通信を行う。エラーを生ずる通信動作においてＵＡＲＴ４２はループバックされた信号を受信し、例えば受信した信号をパリティービットを用いて検査し、データエラーを生ずるか否かの判別をＣＰＵ１１が行って、その通信に当然予定されているエラーを生ずるか否かを判定する（Ｓ５）。当該データエラーがあれば正常、当該データエラーがなければ異常である。異常の場合には前記エラー処理が行われる（Ｓ９）。最早正常な通信を行うことができないので、マイクロコンピュータ若しくはＥＣＵ交換のための例外処理が行われる。

ステップＳ２の処理は、第１回路４０が正常動作を期待するとき期待通りの動作を行うことができるという点で、ループバックテストの有効性を保証することができる。ステップＳ４の処理は第１回路４０がエラーの発生を期待するとき期待通りにエラーを生ずるという点で、逆の観点からループバックテストの有効性を保証することができる。ループバックテストの有効性を保証するという点ではステップＳ２だけでもよいが、Ｓ４の処理も行えば更なる有効性保証になる。ステップＳ２とＳ４の処理の順番は図７の逆であっても良い。

ステップＳ５で正常と判定されたときは、ループバックテストモードが設定された状態で、第２回路５０を用いて正常動作が期待される通信動作中に劣化を模擬する要素（波形）を付加信号Ｓａｄとして生成し、これを出力バッファＢＦｏｕｔの出力信号に重畳して、ＵＡＲＴ４２に帰還させる（Ｓ６）。ＣＰＵ１１は帰還された通信データを検証することによって、そのネットワーク通信動作における誤りの有無を判別する（Ｓ７）。ステップＳ６及びＳ７の処理は第１ループバックテスト処理の一例とされる。ステップＳ７の処理でエラーがあれば前記エラー処理が行われる（Ｓ９）。付加信号によって模擬する劣化の度合が許容限度の下限であれば、ステップＳ７の処理で正常と判別されれば、ループバックテストモードをディスエーブルにして、通常のアプリケーションによる通信可能な状態にされる（Ｓ８）。例えば、付加信号Ｓａｄによって模擬する劣化の度合が出力バッファＢＦｏｕｔの5年経過後の経年変化による絶縁膜劣化によるインピーダンス増加としたとき、ステップＳ７では通信信号をＵＡＲＴ４２が正しく受信できたかが判定される。

特に図示はしないが、劣化度合がどの段階まで進行しているか否かまで判別する場合には、模擬する劣化の度合の異なる素付加信号を用いた通信動作を複数回行って（Ｓ６）、夫々のループバックされた通信結果に対してエラーがあるか正常かの判別を行う（Ｓ７）。そして、第１ループバックテスト処理（Ｓ６，Ｓ７）において誤りがある場合の前記付加信号Ｓａｄで模擬する劣化度合と誤りがない場合の前記付加信号Ｓａｄで模擬する劣化度合との差異に基づいて、第１回路４０におけるネットワーク通信機能の劣化度合を判定することができる。付加信号Ｓａｄは、前記第１回路４０から出力される信号に重畳されることによって当該第１回路４０におけるインタフェース機能の劣化を模擬する信号を形成するための信号である。したがって、正常に動作するマイクロコンピュータ１０が出力する信号に対し、模擬する劣化の度合に応じてどの段階の付加信号Ｓａｄを重畳するかを制御することによって複数回の第１ループバックテスト動作を効率的に行うことができる。

上記ループバックテスト動作によれば、ＥＣＵはネットワーク通信動作における出力に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行うことができるから、その波形の如何に従ったテスト結果に基づいて、実機であるＥＣＵ、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。すなわち、付加信号Ｓａｄの波形を変化させることによってループバックすべき信号のレベルや変化タイミングを変えて複数回第１ループバックテスト処理を行った結果に基づいて、ＥＣＵが自らの外部入出力インタフェース機能の劣化の度合を判別することができる。実機に対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

≪システムテストモードによるテスト≫
図８にはマイクロコンピュータ１０におけるシステムテストモードによるテストの概念が例示される。ここではネットワーク２に接続されたＥＣＵ３＿１とＥＣＵ３＿２とを代表的に図示する。システムテストモードは、第１回路４０が自らの出力に対する他の第１回路からの応答を入力して処理するテストモードである。このテストモードは図示を省略するシステムコントローラのモードレジスタに対するＣＰＵ１１のモードデータの書き込み、又は所定の外部端子に対する特定の入力状態などによって設定される。ＣＰＵ１１は、前記システムテストモードを設定し、第１回路４０によるインタフェース動作による出力に前記第２回路５０で生成した付加信号Ｓａｄを重畳する。そして、重畳した信号をネットワーク経由で入力する他の第１回路４０からの応答に基づいて第１回路４０のインタフェース動作における誤りの有無を判別する動作（第１システムテスト動作）を制御する。ＣＰＵ１１は、前記第１システムテスト動作において誤りがある場合の前記付加信号Ｓａｄと誤りがない場合の前記付加信号Ｓａｄとの差異に基づいて、外部から返された応答元におけるインタフェース機能の劣化度合を判別する。例えばエッジ変化の鈍りを順次大きくした信号を送信して動作を検証する場合に、僅かな鈍りで誤りを生ずる場合にはそれよりも大きな鈍りで誤りを生ずる場合に比べて劣化度合が進んでいると判断することができる。このように、付加信号Ｓａｄの波形を変化させることにより、外部入出力インタフェース４４からネットワーク２経由で相手方に出力すべき信号のレベルや変化タイミングを変えて第１システムテスト動作を複数回行い、その結果に基づいて、マイクロコンピュータ１０が入出力インタフェースの相手方の外部入出力インタフェース機能の劣化の度合を判別することができる。相手方の劣化の度合が判れば、当該相手方の劣化の度合を相殺する方向に第２回路５０を用いて信号波形を成形することも可能になる。

図９にはマイクロコンピュータ１０を用いたシステムテスト動作の制御フローが例示される。

ＥＣＵ３＿１における第１回路４０の通信モジュール例えばＵＡＲＴ４２の動作を開始して第１回路４０のシステムテストモードが設定される（Ｓ１１）。これにより、当該第１回路４０におけるＵＡＲＴ４２の出力が出力バッファＢＦから外部入出力インタフェース端子３０からネットワーク２に出力可能にされる。このシステムテストモードが設定された状態で、正常な通信動作が実施される（Ｓ１２）。正常な通信動作においてＵＡＲＴ４２は他のＥＣＵからの応答信号を受信し、例えば受信した信号と送信した信号との応答関係が適正か否かをＣＰＵ１１が判別して、その通信に異常がないか否かを判定する（Ｓ１３）。エラーがあればエラー処理が行われる（Ｓ１９）。最早正常な通信を行うことができないので、マイクロコンピュータ若しくはＥＣＵ交換のための例外処理が行われる。

ステップＳ１３で正常の判定を得たときは、更に、システムテストモードが設定された状態で、エラーを生ずる通信動作が実施される（Ｓ１４）。例えば誤ったパリティービットを用いて通信を行う。エラーを生ずる通信動作において応答側からの応答が期待通りであるか否か、即ち、応答側が受信した信号をパリティービットを用いて検査した結果に期待通りのエラーが含まれているか否かの判別、換言すればその通信の応答に当然予定されているエラーを生じているか否かを判定する（Ｓ１５）。当該データエラーがあれば正常、当該データエラーがなければ異常である。異常の場合には前記エラー処理が行われる（Ｓ９）。最早正常な通信を行うことができないので、マイクロコンピュータ若しくはＥＣＵ交換のための例外処理が行われる。

ステップＳ１２の処理は、第１回路４０が正常動作を期待するとき期待通りの動作を行うことができるという点で、システムテストの有効性を保証することができる。ステップＳ１４の処理は第１回路４０がエラーの発生を期待するとき期待通りにエラーを生ずるという点で、逆の観点からシステムテストの有効性を保証することができる。システムテストの有効性を保証するという点ではステップＳ１２だけでもよいが、Ｓ１４の処理も行えば更なる有効性保証になる。ステップＳ１２とＳ１４の処理の順番は図７の逆であっても良い。

ステップＳ１５で正常と判定されたときは、システムテストモードが設定された状態で、第２回路５０を用いて正常動作が期待される通信動作中に劣化を模擬する要素（波形）を付加信号Ｓａｄとして生成し、これを出力バッファＢＦｏｕｔの出力信号に重畳して、別のＥＣＵのＵＡＲＴ４２に送り、それに対する応答を得る（Ｓ１６）。ＣＰＵ１１は応答された信号と通信データとの整合性を検証することによって、そのネットワーク通信動作における応答に内在する誤りの有無を判別する（Ｓ１７）。ステップＳ１６及びＳ１７の処理は第１システムテスト処理の一例とされる。ステップＳ１７の処理でエラーがあれば前記エラー処理が行われる（Ｓ９）。付加信号Ｓａｄによって模擬する劣化の度合を許容限度の下限とすると、ステップＳ１７の処理で正常と判別されれば、システムテストモードをディスエーブルにして、通常のアプリケーションによる通信可能な状態にされる（Ｓ１８）。例えば、応答側が経年劣化を生じている場合、送信側は、応答側からの発信信号と同程度の劣化を実現する付加信号Ｓａｄを生成し、この劣化を模擬する付加信号Ｓａｄを用いて正常に応答側と通信できるよう、インタフェース信号の波形を整合させる調整が可能になる。

特に図示はしないが、劣化度合がどの段階まで進行しているか否かまで判別する場合には、模擬する劣化の度合の異なる付加信号を用いた通信動作を複数回行って（Ｓ１６）、夫々の応答側からの通信結果に対してエラーがあるか正常かの判別を行う（Ｓ１７）。そして、第１システムテスト処理（Ｓ１６，Ｓ１７）において誤りがある場合の前記付加信号Ｓａｄで模擬する劣化度合と誤りがない場合の前記付加信号Ｓａｄで模擬する劣化度合との差異に基づいて、通信相手側の第１回路４０におけるネットワーク通信機能の劣化度合を判定することができる。前記付加信号Ｓａｄは、前記システムテストモードが設定されたＥＣＵから出力される信号に重畳されることによって前記他のＥＣＵにおけるネットワーク通信機能の劣化を模擬する信号を形成するための信号である。これによれば、正常に動作するＥＣＵが出力する信号に対し、模擬する劣化の度合に応じてどの段階の付加信号を重畳するかを制御することによって複数回の第１システムテスト処理を効率的に行うことができる。

システムテスト動作によれば、ＥＣＵのネットワーク通信動作の出力に重畳する付加信号の波形をプログラマブルに制御してテスト動作を行うことができるから、その波形の如何に従ったテスト結果に基づいて、実機であるＥＣＵ、更にはそれを用いた実機システムにおける劣化の度合を容易に得ることができる。すなわち、付加信号Ｓａｄの波形を変化させることにより、ＥＣＵによるネットワーク通信動作の相手方に出力すべき信号のレベルや変化タイミングを変えて複数回第１システムテスト処理を行い、その結果に基づいて、ＥＣＵが通信相手方のＥＣＵにおけるネットワーク通信機能の劣化の度合を判別することができる。相手方の劣化の度合が判れば、当該相手方の劣化の度合を相殺する方向に前記付加信号Ｓａｄの信号波形を成形することも可能になる。実機に対して劣化度合を把握することができるから、モデルシミュレーションの場合に比べて実機との差異が問題になることはない。

本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、劣化の度合は経年変化によるドリフトの度合と置き換えても同じである。

プログラム処理回路はＣＰＵに限定されず、ＤＳＰ、ＦＰＵ、その他のアクセレレータであってもよい。

本発明は車載ネットワークに適用する場合に限定されず、センサーネットワークなどの他のシステムにも適用可能である。

第１回路を構成する第１内部回路はＵＡＲＴ４２やＣＡＮコントローラに限定されず、クロック同期のシリアルインタフェースやその他の通信コントローラであってもよい。

第２回路を構成する第２内部回路はＤＡ変換回路、ＰＷＭ回路、タイマカウンタ回路に限定されず適宜別の回路に変更可能である。要は信号波形を可変可能な回路であればよい。

１ 自動車
２ 車載ネットワーク
３＿１〜３＿ｎ エレクトロニックコントロールユニット（ＥＣＵ）
４＿１〜４＿ｎ 機構部分（ＡＣＴ）
１０ マクロコンピュータ
１１ ＣＰＵ
１２ メモリ
１３ 電源回路
１４ ＤＡ変換回路（ＤＡＣ）
１５ ＰＷＭ回路
１６ タイマカウンタ回路
１７ 割り込みコントローラ
１８ ネットワーク通信コントローラ（ＣＯＭ）
１９ その他の周辺回路（ＰＲＰＨ）
２０＿１〜２０＿９ ポート（ＰＲＴ）
２１ レベルシフタ
３０ 外部入出力インタフェース端子
４０ 第１回路
４１ 第１外部インタフェース回路
４２ 第１内部回路
４３ レベルシフト回路
４４ 入出力回路 Ｓａｄ 付加信号
ＢＦｏｕｔ 出力バッファ
ＴＸＤ 送信データ
ＲＸＤ 受信データ
ＣＴＳ 送信可能信号
ＲＴＳ 送信リクエスト信号
５０ 第２回路
５１ 第２内部回路
５２ 第２外部インタフェース
５３ ＤＡ変換回路
５４ ＰＷＭ回路（ＰＷＭ）

Claims (20)

1. プログラム処理回路と、前記プログラム処理回路の制御に基づいて外部入出力インタフェース端子を用いた外部入出力インタフェース制御を行う第１回路と、前記プログラム処理回路の制御によるテスト動作において前記第１回路の外部入出力インタフェース端子に付加信号を重畳する第２回路とを有し、
   前記プログラム処理回路は、前記テスト動作において前記付加信号の波形を制御することによって得られるインタフェース結果に基づいて外部インタフェース機能の劣化度合を識別する、半導体データ処理デバイス。
2. 請求項１において、前記第１回路に自らの出力を入力させて処理するループバックテストモードを有し、
   前記プログラム処理回路は、前記ループバックテストモードを設定し、前記第１回路によるインタフェース動作による出力に前記第２回路で生成した付加信号を重畳し、重畳した信号を当該第１回路に帰還させて前記第１回路のインタフェース動作における誤りの有無を判別する第１ループバックテスト動作を制御し、
   前記プログラム処理回路は、前記第１ループバックテスト動作において誤りがある場合、前記第１回路におけるインタフェース機能にはそのときの前記付加信号で想定される劣化があることを識別する、半導体データ処理デバイス。
3. 請求項２において、前記付加信号は、前記第１回路から出力される信号に重畳されることによって当該第１回路におけるインタフェース機能の劣化を模擬する信号を形成するための信号である、半導体データ処理デバイス。
4. 請求項２において、前記プログラム処理回路は、前記ループバックテストモードを設定し、前記第１回路のインタフェース動作による出力をそのまま当該第１回路に帰還させて、前記第１回路のインタフェース動作における誤りの有無を判別する第２ループバックテスト動作を制御し、前記第２ループバックテスト動作において誤りのない場合に、前記第１ループバックテスト動作を有効とする、半導体データ処理デバイス。
5. 請求項１において、前記第１回路に自らの出力に対する応答を入力して処理するシステムテストモードを有し、
   前記プログラム処理回路は、前記システムテストモードを設定し、前記第１回路によるインタフェース動作による出力に前記第２回路で生成した付加信号を重畳し、重畳した信号に対する外部からの応答を当該第１回路に入力させて、当該外部からの応答における誤りの有無を判別する第１システムテスト動作を制御し、
   前記プログラム処理回路は、前記第１システムテスト動作において誤りがある場合に、前記外部からの応答元に係るインタフェース機能にはそのときの前記付加信号で想定される劣化があることを識別する、半導体データ処理デバイス。
6. 請求項５において、前記付加信号は、前記第１回路から出力される信号に重畳されることによって前記外部からの応答元におけるインタフェース機能の劣化を模擬する信号を形成するための信号である、半導体データ処理デバイス。
7. 請求項５において、前記プログラム処理回路は、前記システムテストモードを設定し、前記第１回路のインタフェース動作による出力に対する外部からの応答を当該第１回路に入力させて、前記第１回路への外部からの応答における誤りの有無を判別する第２システムテスト動作を制御し、前記第２システムテスト動作において誤りのない場合に、前記第１システムテスト動作を有効とする、半導体データ処理デバイス。
8. 請求項１において前記半導体データ処理デバイスは車載ネットワークに単体で交換可能に接続される自動車用ＥＣＵに含まれる、半導体データ処理デバイス。
9. 請求項１において、前記第１回路は、第１外部インタフェース回路と、この第１外部インタフェース回路を介して外部入出力のインタフェース制御を行う第１内部回路とを有する、半導体データ処理デバイス。
10. 請求項９において、前記第２回路は、信号レベルと信号変化のタイミングを可変にすることにより前記波形が可変の信号を成形する第２内部回路と、前記第２内部回路で形成された信号を前記第１外部インタフェース回路の外部入出力インタフェース端子に付加する第２外部インタフェース回路とを有する、半導体データ処理デバイス。
11. 請求項１０において、前記第２内部回路はディジタル信号をアナログ信号に変換するＤＡ変換回路を含み、前記プログラム処理回路は前記ＤＡ変換回路を用いて前記付加信号の信号レベルを可変にする、半導体データ処理デバイス。
12. 請求項１１において、前記第２内部回路はＰＷＭ回路を含み、前記プログラム処理回路は前記ＰＷＭ回路を用いて前記付加信号の波形遷移を可変にする、半導体データ処理デバイス。
13. 請求項１１において、前記第２内部回路はタイマカウンタ回路を含み、前記プログラム処理回路は前記タイマカウンタ回路を用いて前記付加信号の波形遷移を可変にする、半導体データ処理デバイス。
14. 請求項９において、前記第２内部回路は専用回路である、半導体データ処理デバイス。
15. 請求項９において、前記第１内部回路は所定のネットワークプロトコルに従った通信制御を行う通信回路を含む、半導体データ処理デバイス。
16. 所定のネットワークに複数の電子機器が交換可能に接続されたネットワークシステムにおいて、前記電子機器のネットワーク通信機能の劣化度合を判定する劣化判定制御方法であって、
    前記電子機器に自らの出力を入力して処理するループバックテストモードを設定する処理と、
    前記ループバックテストモードが設定された電子機器によるネットワーク通信動作による出力に付加信号を重畳し、重畳した信号を当該電子機器に帰還させてそのネットワーク通信動作における誤りの有無を判別する第１ループバックテスト処理と、
    前記第１ループバックテスト処理において誤りがある場合に、当該電子機器におけるネットワーク通信機能にはそのときの前記付加信号で想定される劣化があることを識別する処理と、を含む劣化判定制御方法。
17. 請求項１６において、前記付加信号は、前記電子回路から出力される信号に重畳されることによって当該電子におけるインタフェース機能の劣化を模擬する信号を形成するための信号である、劣化判定制御方法。
18. 請求項１６において、前記ループバックテストモードが設定された電子機器によるネットワーク通信動作による出力をそのまま当該電子機器に帰還させて、前記電子機器のネットワーク通信動作における誤りの有無を判別する第２ループバックテスト処理と、
    前記第２ループバックテスト処理において誤りのない場合に、前記第１ループバックテスト処理を有効とする処理と、を更に含む劣化判定制御方法。
19. 所定のネットワークに複数の電子機器が交換可能に接続されたネットワークシステムにおいて、前記電子機器のネットワーク通信機能の劣化度合を判定する劣化判定制御方法であって、
    前記電子機器に自らの出力に対する他の電子機器からの応答を入力して処理するシステムテストモードを設定する処理と、
    前記システムテストモードが設定された電子機器によるネットワーク通信動作による出力に付加信号を重畳し、重畳した信号に対する他の電子機器からの応答を当該システムテストモードが設定された電子回路が入力して、当該他の電子機器からの応答における誤りの有無を判別する第１システムテスト処理と、
    前記第１システムテスト処理において誤りがある場合に、前記他の電子機器に係るネットワーク通信機能にはそのときの前記付加信号で想定される劣化があることを識別する処理と、を含む劣化判定制御方法。
20. 請求項１９において、前記付加信号は、前記システムテストモードが設定された電子機器から出力される信号に重畳されることによって前記他の電子機器におけるネットワーク通信機能の劣化を模擬する信号を形成するための信号である、劣化判定制御方法。

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