JP2022515286A - 集積回路ｉ／ｏの完全性および劣化監視 - Google Patents

集積回路ｉ／ｏの完全性および劣化監視 Download PDF

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Abstract

半導体集積回路（ＩＣ）用の入力／出力（Ｉ／Ｏ）ブロックであって、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路を定義するよう構成されており、各信号経路がそれぞれの信号エッジスロープを引き起こす、少なくとも１つのＩ／Ｏバッファと、少なくとも１つの信号経路に結合され、（ａ）第１の信号経路のための信号エッジと第２の信号経路のための信号エッジとの間のタイミング差、および（ｂ）少なくとも１つの信号経路のうちの１つ以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成するよう構成されているＩ／Ｏセンサと、を含む、ＩＣ用のＩ／Ｏブロック。【選択図】図６

Description

関連出願の相互参照
本出願は、２０１８年１２月３０日に出願された「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＰＡＤ ＦＡＩＬＵＲＥ ＤＥＴＥＣＴＩＯＮ」と題された米国仮特許出願第６２／７８６，４６０号の優先権の利益を主張し、その内容はすべて参照によりその全体が本明細書に組み込まれる。
本発明は、集積回路の分野に関する。
集積回路（ＩＣ）は、シリコンウェーハなどの平坦な半導体基板上のアナログおよびデジタル電子回路を含み得る。フォトリソグラフィ技術を使用して微細なトランジスタを基板に印刷し、非常に小さな領域に数十億個のトランジスタの複雑な回路を作成し、ＩＣを使用した最新の電子回路設計を低コストと高性能の両方で実現する。ＩＣは、ファウンドリと呼ばれる工場の組立ラインで生産され、そこでは相補型金属酸化膜半導体（ＣＭＯＳ）ＩＣなどのＩＣの生成を共用化している。デジタルＩＣには、ウェーハ上の機能単位および／または論理単位に配置された数十億個のトランジスタが含まれており、金属、プラスチック、ガラス、またはセラミックのケーシングにパッケージされている。ケーシング、または、パッケージは、はんだを使用するなどして回路基板に接続される。パッケージのタイプには、ＩＣパッドと回路基板間を接続するための、リードフレーム（スルーホール、表面実装、チップキャリアなど）、ピングリッドアレイ、チップスケールパッケージ、ボールグリッドアレイなどが含まれ得る。本明細書で使用する場合、ＩＣという用語は、パッケージを含む集積回路を意味する。
Ｈｏｆｍｅｉｓｔｅｒ ｅｔ ａｌ．“Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ（ＢＧＡ）Ｓｏｌｄｅｒ Ｊｏｉｎｔ Ｉｎｔｅｒｍｉｔｔｅｎｃｙ Ｄｅｔｅｃｔｉｏｎ：ＳＪ ＢＩＳＴ”，Ｉｎ ＩＥＥＥ Ａｅｒｏｓｐａｃｅ Ｃｏｎｆｅｒｅｎｃｅ，２００８は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の入力／出力（Ｉ／Ｏ）ブロックに属するはんだ接合ネットワークの障害、特にボールグリッドアレイパッケージの障害を検出するための感知方法について考察している。これには、パッケージの隅にできるだけ近い２つの未使用のＩ／Ｏポートに、小さなコンデンサを取り付けることが含まれる。このアプローチは、断続的な障害を検出するための特別なバンプの監視には好適であり得るが、機能的なバンプの監視には不適である場合がある。
関連技術の前述の例およびそれに関連する制限は、例示的であり、排他的ではないことを意図している。関連技術の他の制限は、明細書を読み、図を検討することにより、当業者に明らかになるであろう。
以下の実施形態およびその態様は、範囲を限定するものではなく、例示的かつ実例的であることを意図するシステム、ツール、および方法と併せて説明および図示される。
一実施形態によれば、半導体集積回路（ＩＣ）用の入力／出力（Ｉ／Ｏ）ブロックであって、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路を定義するよう構成されており、各信号経路がそれぞれの信号エッジスロープ（またはエッジ形状）を引き起こす、少なくとも１つのＩ／Ｏバッファと、少なくとも１つの信号経路に結合され、（ａ）第１の信号経路のための信号エッジと第２の信号経路のための信号エッジとの間のタイミング差、および（ｂ）少なくとも１つの信号経路のうちの１以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成するよう構成されているＩ／Ｏセンサと、を含む、ＩＣ用のＩ／Ｏブロックが提供される。
実施形態では、少なくとも１つのＩ／Ｏバッファは、送信バッファを含み、少なくとも１つの信号経路は、通信チャネルに結合された送信バッファの出力に結合された、第１の信号経路を含む。
実施形態では、第１の信号経路は、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックにさらに結合され、Ｉ／Ｏセンサの出力信号は、少なくとも１つの接続バンプの品質をさらに示す。
実施形態では、少なくとも１つの信号経路が、第２の接続バンプを介してリモートＩ／Ｏブロックに結合されている第３の信号経路と、第４の信号経路と、を備え、Ｉ／Ｏセンサは、第３および／または第４の信号経路に結合され、Ｉ／Ｏセンサの出力信号が、第１の接続バンプおよび第２の接続バンプの品質を示すような、第３の信号経路の信号エッジと第４の信号経路の信号エッジとの間のタイミング差、ならびに第３の信号経路および／または第４の信号経路のためのアイパターンパラメータのうちの一方または両方をさらに示す出力信号を生成するように構成されている。
実施形態では、少なくとも１つの信号経路は、送信バッファの入力に結合された信号経路、および／または相互接続（インターポーザまたはブリッジなど）を介してリモートＩ／Ｏブロックに結合された信号経路、および送信バッファと相互接続の間の接続バンプを含み、Ｉ／Ｏセンサの出力信号は、接続バンプの品質をさらに示す。
実施形態では、Ｉ／Ｏブロックは、通信チャネルに結合された経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された差分バッファをさらに備え、少なくとも１つの信号経路の信号経路は差動バッファの出力に結合されている。
実施形態では、固定レベル信号はＩＣに対する直流電源電圧の所定の割合で固定された電圧であり、任意選択的に、所定の割合が動的に調整され、および／または所定の割合が７５％である。
実施形態では、少なくとも１つのＩ／Ｏバッファが、通信チャネルに結合された入力を有する受信バッファを含み、少なくとも１つの信号経路のうちの１つの信号経路が受信バッファの出力に結合されている。
実施形態では、受信バッファへの入力が、相互接続（例えばインターポーザまたはブリッジ）、ならびにこの相互接続とリモートＩ／Ｏブロックとの間の接続バンプと、を介してリモートＩ／Ｏブロックに結合され、Ｉ／Ｏセンサの出力信号が接続バンプの品質をさらに示す。
実施形態では、通信チャネルは、２つの信号線、すなわち第１の信号線に結合されている少なくとも１つの信号経路の第１の信号経路と、第２の信号線に結合されている少なくとも１つの信号経路の第２の信号経路と、を介して差動信号を伝送するように構成されている。
実施形態では、少なくとも１つのＩ／Ｏバッファが、２つの信号線を介して差動出力を提供するように構成された送信バッファを備え、第１の信号経路は、第１の信号線に結合されている送信バッファの第１の出力に結合されており、第２の信号経路は、第２の信号線に結合されている送信バッファの第２の出力に結合されている。
実施形態では、第１の信号線が、第１の近端接続バンプを介して送信バッファに結合された第１の相互接続（インターポーザまたはブリッジなど）を備え、第２の信号線が、第２の近端接続バンプを介して送信バッファに結合された第２の相互接続（インターポーザまたはブリッジなど）を備え、Ｉ／Ｏセンサの出力信号が、第１および第２の近端接続バンプの品質をさらに示す。
実施形態では、第１の信号線が、第１の遠端接続バンプを介してリモートＩ／Ｏブロックに結合された第１の相互接続（インターポーザまたはブリッジなど）を備え、第２の信号線が、第２の遠端接続バンプを介してリモートＩ／Ｏブロックに結合された第２の相互接続（インターポーザまたはブリッジなど）を備え、Ｉ／Ｏセンサの出力信号が、第１および第２の遠端接続バンプの品質をさらに示す。
実施形態では、Ｉ／Ｏセンサは、第１の信号経路の第１のオプションに結合された第１の入力ポートと、第１の信号経路のための第２のオプションに結合された第２の入力ポートと、第２の信号経路に結合された第３の入力ポートと、セレクタであって、Ｉ／Ｏセンサの出力信号が、第２の信号経路の信号エッジと、第１の信号経路の第１のオプションまたは第１の信号経路の第２のオプションのいずれかの信号エッジとの間のタイミング差を選択的に示すように、受信された選択信号に応答して第１または第２の入力ポートを選択するように構成された、セレクタと、を備える。
実施形態では、Ｉ／Ｏブロックは、通信チャネルに結合された信号経路で受信された第１の信号と、第２の固定レベル信号と、の間の差を出力するように構成されている差動バッファをさらに備え、第３の入力ポートは、差動バッファの出力に結合されている。
実施形態では、少なくとも１つのＩ／Ｏバッファは、送信バッファであって、第１の入力ポートが通信チャネルに結合されている送信バッファの出力に結合されている、送信バッファ、および通信チャネルに結合された入力を有する受信バッファであって、第２の入力ポートが受信バッファの出力に結合されている、受信バッファ、のうちの一方または両方を含み得る。
実施形態では、アイパターンパラメータは、アイの高さ、アイ幅のジッタ、およびアイの高さの変動のうちの１つ以上を含む。
実施形態では、出力信号は、第１の信号経路の信号エッジと第２の信号経路の信号エッジとの間のタイミング差、またはアイパターンパラメータ、のうちのいずれかを示す幅を有するパルスを含む。
実施形態では、Ｉ／Ｏブロックは、Ｉ／Ｏセンサの出力信号に基づいて少なくとも１つのＩ／Ｏバッファのパラメータを調整するように構成された性能オプティマイザ、および／またはＩ／Ｏセンサの出力信号に基づいてＩ／Ｏバッファの構成を調整するように構成された修復コントローラ、をさらに備える。
実施形態では、修復コントローラは、Ｉ／Ｏセンサの出力信号に応答して、ＩＣの一部または全体を無効にすること、および／またはＩ／Ｏセンサの出力信号に応答して、ＩＣの少なくとも一部のレーン再マッピングを引き起こすこと、および／またはＩ／Ｏセンサの出力信号に応答して、ＩＣ内の送信バッファ強度を調整すること、を行うように構成される。
実施形態では、修復コントローラは、ＩＣの初期動作時および／またはＩＣの通常動作中に動作するように構成され、および／またはＩＣの瞬間温度および／またはＩＣの電圧に基づいて調整がさらに行われる。
実施形態では、Ｉ／Ｏブロックは、Ｉ／Ｏセンサの出力信号から得られたタイミング信号を受信し、このタイミング信号に基づいてデジタル時間信号を提供するように構成された、時間－デジタル変換器をさらに備える。
本明細書に記載されるＩ／Ｏブロックを含む半導体集積回路（ＩＣ）が提供され得る。
実施形態では、Ｉ／Ｏセンサは、ＩＣの外部で出力信号を通信するように構成される。
実施形態では、半導体ＩＣは、Ｉ／Ｏセンサの出力信号に基づいて時間信号を受信し、受信した時間信号を閾値と比較し、その比較に基づいて、Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロックをさらに備える。
実施形態では、フィルタされたカウンタブロックは、Ｉ／Ｏセンサからの通常の読み出しの数、および／またはＩ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成されている。
本明細書に記載される半導体ＩＣを含む半導体ＩＣシステムが提供され得る。半導体ＩＣは、Ｉ／Ｏプロファイリング部であって、Ｉ／Ｏセンサの出力信号に基づいて、Ｉ／Ｏプロファイルおよび／または分類を生成するように構成されているＩ／Ｏプロファイリング部、ならびに／または組み込み仮想視野（ＥＶＳ）部であって、Ｉ／Ｏセンサの出力信号に基づいて、半導体ＩＣのピンに対する信号振幅および／または信号スルーレートを判定および／または特性化するようにさらに構成されているＥＶＳ部をさらに備え得る。
実施形態では、少なくとも１つの信号経路のうちの１つ以上が、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックにさらに結合されており、Ｉ／Ｏプロファイルおよび／または分類が、Ｉ／Ｏセンサの出力信号を経時的に監視することに基づく。
実施形態では、Ｉ／Ｏプロファイル部は、Ｉ／Ｏプロファイルおよび／または分類を半導体ＩＣのファミリーデータと比較すること、Ｉ／Ｏプロファイルおよび／または分類に基づいて体系的なシフトを検出すること、ならびにテスタデータに基づく外れ値を検出すること、のうちの１つ以上を実施するようにさらに構成されている。
一実施形態によれば、半導体集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）ブロックを監視するための方法が提供され、Ｉ／Ｏブロックは、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路を定義するＩ／Ｏバッファを備え、各信号経路はそれぞれの信号エッジスロープ（またはエッジ形状）を引き起こし、この方法は、Ｉ／Ｏセンサにおいて、第１の信号経路の信号エッジと第２の異なる信号経路の信号エッジとの間のタイミング差、および少なくとも１つの信号経路のうちの１つ以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成することを含む。このような方法の実施形態では、Ｉ／Ｏブロックの実施形態を参照して考察される特徴のうちのいずれかを含むように、方法ステップが任意選択的に提供され得る。
実施形態では、この方法は、Ｉ／Ｏセンサの出力信号に基づいて少なくとも１つのＩ／Ｏバッファのパラメータを調整すること、および／またはＩ／Ｏセンサの出力信号に基づいてＩ／Ｏバッファの構成を調整すること、をさらに含む。
実施形態では、この方法は、Ｉ／Ｏセンサの出力信号に応答してＩＣの一部または全体を無効にすること、およびＩ／Ｏセンサの出力信号に応答してＩＣの少なくとも一部のレーン再マッピングを引き起こすこと、のうちの一方または両方をさらに含む。
実施形態では、この調整のステップは、さらに、ＩＣの瞬間温度および／またはＩＣの電圧に基づく。
実施形態では、この方法は、Ｉ／Ｏセンサの出力信号に基づいて、Ｉ／Ｏプロファイルおよび／または分類を生成することをさらに含む。
実施形態では、少なくとも１つの信号経路のうちの１つ以上が、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックにさらに結合されており、Ｉ／Ｏプロファイルおよび／または分類が、Ｉ／Ｏセンサの出力信号を経時的に監視することに基づく。
実施形態では、この方法は、Ｉ／Ｏプロファイルおよび／または分類を半導体ＩＣのファミリーデータと比較すること、Ｉ／Ｏプロファイルおよび／または分類に基づいて系統的推移を検出すること、ならびにテスタデータに基づいて外れ値を検出すること、のうちの１つ以上をさらに含む。
実施形態では、この方法は、Ｉ／Ｏセンサの出力信号に基づく時間信号を閾値と比較することと、この比較に基づいて、Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しを識別することと、をさらに含む。
実施形態では、この方法は、Ｉ／Ｏセンサからの通常の読み出しの数、および／またはＩ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることをさらに含む。
いくつかの実施形態では、コンピュータ可読媒体であって、命令がプロセッサによって実施されるときに、本明細書に開示される方法の実施形態のいずれかを実行するための、記憶された命令を有する、コンピュータ可読媒体を考慮し得る。
上記の例示的な態様および実施形態に加えて、さらなる態様および実施形態は、図を参照し、以下の詳細な説明を検討することによって明らかになるであろう。当業者であれば、明示的に記載されずとも、本明細書に開示される特定の特徴の組み合わせおよび部分的組み合わせも提供され得ることを理解するであろう。
例示的な実施形態を参照図に示す。図に示されている構成要素と特徴の寸法は、一般的に、表示上の便宜と明確さのために選択されたものであり、必ずしも縮尺どおりに示されているわけではない。図面を以下に示す。
ＩＣパッドの完全性を検出するためのコンピュータ化されたシステムを概略的に示す図である。 アドバンストヘテロジニアスパッケージングソリューション（２．５Ｄ ＩＣパッケージ）の例のはんだバンプを概略的に示す。 Ｉ／Ｏセンサを含む、本開示による入力／出力（Ｉ／Ｏ）ブロックの第１の実施形態を示す。 図３によるＩ／Ｏセンサの例示的な実装形態を示す。 双方向通信チャネルにおける近端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第２の実施形態の電気回路図を示す。 双方向通信チャネル上の遠端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第３の実施形態の電気回路図を示す。 差動通信チャネルでの近端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第４の実施形態の電気回路図を示す。 差動通信チャネル上の遠端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第５の実施形態の電気回路図を示す。 終端抵抗を実装して、双方向通信チャネル上の近端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第６の実施形態の電気回路図を示す。 終端抵抗を実装して、双方向通信チャネル上の遠端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第７の実施形態の電気回路図を示す。 図３に示す実施形態の変形例による、Ｉ／Ｏセンサのさらなる例示的な実装形態を示す。 測定された近端パルス持続時間のグラフを示す。 測定された遠端パルス持続時間のグラフを示す。 バッファ強度に対するアイ幅のグラフを示す。 バッファ強度に対するシミュレートされた近端パルス幅のグラフを示す。 近端完全性および遠端完全性のオフライン分析の、実際のＳｉデータを反映した例を示す。 送信機ドライバの強度に対する近端完全性オフライン分析の感度の実際のＳｉデータを反映した例を示す。 弱いピン（外れ値）分析の実際のＳｉデータを反映した例を示す。 受信機の性能分布の実際のＳｉデータを反映した例を示す。 組み込み仮想視野（ＥＶＳ）機能を使用した遠端信号解析の実際のＳｉデータを反映した例を示す。 オフライン分析とアイ開口の遠端相関の実際のＳｉデータを反映した例を示す。 ファームウェアベースのフィルタの概略ブロック図を示す。
入力／出力（Ｉ／Ｏ）の完全性および／または劣化監視を検出するため、および／またはバンプアレイの電力／性能を最適化するためのデバイス、システム、および方法が本明細書に開示される。Ｉ／Ｏバッファに出入りする第１の経路上の信号と、Ｉ／Ｏバッファに出入りする第２の経路上の信号との間のタイミング差を測定することにより、完全性および／または劣化を識別することができる。例えば、このことは、ＩＣまたはＩ／Ｏブロックのキャリブレーションデータ、参照データ、または履歴データに基づいて、測定されたタイミングまたはスロープの差を予想値と比較することによって実現され得る。これにより、バンプ抵抗またはマイクロバンプ抵抗の完全性または劣化、近端および／または遠端でのＩ／Ｏバッファの劣化、相互接続／インターポーザの等級付けならびに完全性または劣化、双方向ピンまたは双方向信号の完全性または劣化、単方向ピンまたは単方向信号の完全性または劣化、差動ピンまたは差動信号の完全性または劣化、断続的な障害検出、異なる劣化率のシナリオ、のうちの１つ以上の監視が可能となる。
加えて、または代替的に、このことは、Ｉ／Ｏプロファイリングおよび／または分類をさらに可能にし得る。分類またはプロファイリングは、ダイをＳｉプロファイルにビニングするプロセスとして理解され得る。各ビン（プロファイル）は、ＩＣ設計パラメータのクラスタを含み、結果として、高カバレッジパラメータなどのデバイスレベルパラメータが生じる。Ｐｒｅ－Ｓｉの間、ＩＣ設計パラメータおよびデバイス処理パラメータがプロファイリング処理の入力として使用され得る。Ｐｏｓｔ－Ｓｉの間、センサ値および／または特定の高カバレッジ測定値がプロファイリングプロセスの入力として使用され得る。そのコンテキストでは、プロファイルは、フィールドパフォーマンス（仕様、欠陥など）に適用され得るシグネチャ（データ）値および分布の特定のクラスタと見なすことができる。例えば、製造空間（データ）値の特定のクラスタおよびフィールドパフォーマンス（仕様、欠陥など）に適用され得る分布である。
Ｉ／Ｏプロファイリングおよび／または分類は、ＩＣファミリーデータと組み合わせることが可能であり、これにより、体系的なシフト検出を可能にし、および／またはテスタデータに基づく外れ値の検出を可能にすることができる。この目的のために、オンチップＩ／Ｏセンサを提供することができる。この文脈におけるファミリーとは、値が近い共通パラメータを有するとして分類されたＩＣのグループを指す場合がある。例えば、ファミリーは、同じＳｉプロファイル／分類を有する物理的なダイのグループであり得る。さらに、ファミリーには、シミュレートされたＩＣ設計シミュレーション値とデバイス処理シミュレーション値が物理的なファミリーメンバと同じＳｉプロファイル／分類を有する、モンテカルロ（ＭＣ）サンプルのグループが含まれ得る。ＩＣファミリー分類の詳細は、２０１９年４月１６日に出願された「Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｐｒｏｆｉｌｉｎｇ ａｎｄ Ａｎｏｍａｌｙ Ｄｅｔｅｃｔｉｏｎ」と題された係属中のＰＣＴ特許出願公開第ＷＯ２０１９／２０２５９５号に記載されており、その内容は参照によりその全体が本明細書に組み込まれる。
実施形態では、これによりＩ／Ｏ電力および／または性能の最適化を可能にし得る。例えば、各送信（Ｔｘ）バッファの電力は、所望の性能または必要な性能に基づいて調整できるため、アレイ全体の電力を最適化することができる。
実施形態では、Ｉ／Ｏ修復機能が提供され得る。例えば、これにはすべてのＩＣの一部を無効化することが含まれ得る。別の実施形態では、レーンの再マッピングを含む場合がある。さらなる例は、送信バッファの強度を調整することを含む（例えば、レーンの再マッピングまたは修復が不可能な場合、送信バッファの強度を増加させる）。このような修復機能は、テスタ上またはフィールド内で提供され得る。修復機能は、Ｉ／Ｏプロファイリングおよび／または外れ値検出処理に基づく場合がある。さらなる実施形態は、Ｉ／Ｏミッション生成を提供し得る。
実施形態では、これにより、バッファあたりの電流消費率（ｄＩ／ｄＴ）の振幅を制御するためのＩ／Ｏバッファ（Ｔｘ）スルーレートの最適化、およびＥＭＩ／ＲＦＩ（電磁または無線周波数干渉）によるアレイ全体の最適化が、望まれ必要な場合は可能となり得る。
オンチップＩ／Ｏセンサと補助的なハードウェアおよび／またはソフトウェアの組み合わせは、エージェントと呼ばれ得る。このようなエージェントの効果により、電力および／または周波数の最適化とビニング、フィールド内での修復動作（上で考察されるレーン修復もしくは再マッピングなど）、Ｉ／Ｏの特性評価、検証、および／またはデバッグならびに品質および信頼性の向上、のうちの１つ以上が可能となる。
本開示による例は、メモリＩＣ、例えば、高帯域幅メモリ（ＨＢＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）に基づく他のメモリに適用され得る。他のタイプのメモリまたは他のタイプのＩＣへの適用も可能である。
ここで、ＩＣパッドの完全性を検出するためのコンピュータ化されたシステム１００を概略的に示す図１を参照する。コンピュータ化されたシステム１００は、１３１、１３２、１３３などのＩ／Ｏセンサを備えたＩＣ１５０を備え、１つがそれぞれ電気的に接続され（１４１、４２、１４３など）、ＩＣパッドに接続された少なくとも１つのＩ／Ｏバッファ（１５１、５２、１５３など）によって定義される信号間のタイミング遅延を測定する。近端の場合（Ｉ／ＯバッファはＴｘモードで動作する）、タイミング遅延はＩ／Ｏバッファの負荷および／またはＩ／Ｏバッファの強度を示す。遠端の場合（Ｉ／ＯバッファはＲｘモードで動作する）、タイミング遅延は、チャネルの劣化および／またはＦＥでのＴｘバッファの強度を示す。ＮＥの場合、Ｉ／Ｏセンサの出力はパルスを含み得、その長さは、Ｉ／Ｏバッファ負荷の変化および／またはＩ／Ｏバッファ強度の変化を示し得る。ＦＥの場合、Ｉ／Ｏセンサの出力はパルスを含み得、その長さは、チャネル性能の変化および／またはＦＥでのＴｘバッファの強度の変化を示し得る。Ｉ／Ｏセンサは、出力がデジタル時間測定値を含み得るように、時間－デジタル変換器（ＴＤＣ、任意選択的にＩ／Ｏセンサの一部を形成し得る）への入力を提供し得る。
Ｉ／Ｏセンサ出力は、ＩＣ１５０のデータインターフェース１１１とコンピュータ１０１Ａのデータインターフェース１１０との間で、データネットワーク１４０を介して通信され得る。コンピュータ１０１Ａは、１つ以上のハードウェアプロセッサ１０１Ｂ、ユーザインターフェース１２０、および非一時的なコンピュータ可読記憶媒体１０２を備える。記憶媒体１０２上にはプログラムコードモジュール（１０２Ａ、１０２Ｂ、１０２Ｃなど）が符号化されており、これらがハードウェアプロセッサ１０１Ｂ上で実行されると、本明細書に開示されるように、ＩＣを測定および／または制御するための方法の動作を実施する。任意選択的に、Ｉ／Ｏ出力信号は、本方法の動作を実施するＩＣ上の処理構成要素（図示せず）によって受信される。例えば、データ受信機１０２Ａは、Ｉ／Ｏ出力信号値を受信する。例えば、ＩＣアナライザ１０２Ｂは、Ｉ／Ｏ出力信号値を分析して、例えば、動作中のＩＣのベースライン動作を判定し、バンプ故障、パッド故障、顕著な故障、将来の故障および同様の異常を検出し、Ｉ／ＯバッファまたはＩＣをプロファイルおよび分類するか、あるいはＩＣのパフォーマンスを調整する。ＩＣアナライザ１０２Ｂは、例えば、機械学習および／またはデータ分析に基づいて、プラットフォームベースの分析および警告をさらに提供し得る。次にＩＣ修復機能１０２Ｃは、例えば、すべてのＩＣの一部を無効にすること、ＩＣ内のレーンを再マッピングすること、およびＩＣ内の送信バッファ強度を調整すること、のうちの１つ以上によって、予測されたまたは実際の故障を軽減することができる。オプティマイザ１０２Ｄは、パラメータ最適化を実施して、性能の改善および／または電力の調整をすることができる。
ここで、アドバンストヘテロジニアスパッケージングソリューションの例のはんだバンプを示す図２を参照する。ＩＣパッケージ内、ならびにＩＣパッケージ、インターポーザ、および回路基板の間のいくつかの異なるレベルのはんだ接合が示される。例えば、Ｉ／Ｏバッファは、ＩＣをインターポーザダイに接続するマイクロバンプにはんだ付けされたパッドを駆動し得る。よって、インターポーザダイは２．５Ｄ／３Ｄパッケージング技術の一例である。
例えば、Ｉ／Ｏバッファは、パッドに接続された、制御崩壊チップ接続（Ｃ４）（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）バンプなどのフリップチップパッドのＩ／Ｏを駆動することができる。Ｃ４バンプは一般的なパッケージング技術の一例であり、一般的な場合、本発明は、任意のパッケージング技術、または任意のチップツーチップパッケージング技術に適用可能である。この例（図２）では、２つのダイは、マイクロバンプおよびインターポーザチップを介して互いに接続されている。これは、両端の送信機（Ｔｘ）と受信機（Ｒｘ）間の双方向Ｉ／Ｏリンクである。フリップチップＣ４バンプは、パッケージをインターポーザダイに接続するために使用される。ＢＧＡはパッケージをボードに接続する。上記のように、Ｉ／Ｏバッファはフリップチップバンプを駆動することができるが、これは図２の例には示されていない。
任意選択的に、電気接続の完全性は、電子パッケージの１つ以上のはんだ接続を介して、ならびに／または回路（例えば、マイクロバンプ、シリコン貫通ビアバンプ、Ｃ４バンプ、パッケージバンプ（例えばＢＧＡボール）および同様のもの）を介して検出される。
ここで、Ｉ／Ｏセンサ２００を含む、本開示による入力／出力（Ｉ／Ｏ）ブロックの第１の実施形態を示す図３を参照する。Ｉ／Ｏセンサ２００は、送信機（Ｔｘ）バッファ２１０、疑似差動受信（Ｒｘ）バッファ２２０および受信機（Ｒｘ）バッファ２３０を含むＩ／Ｏバッファ構成内に結合されている。送信入力２０１は、Ｔｘバッファ２１０への入力として、またＩ／Ｏセンサ２２０への（第１のポートを介した）第１の入力として提供される。次に、Ｔｘバッファ２１０は、出力２１５を通信チャネルに提供する。通信チャネルはまた、差動Ｒｘバッファ２２０およびＲｘバッファ２３０への入力２２５を提供する。Ｒｘバッファ２３０は、（第２のポートを介して）Ｉ／Ｏセンサ２００への第２の入力として出力２３５を提供する。差動Ｒｘバッファ２２０への第２の入力は、基準電圧２２３である。基準電圧２２３は、ＩＣ供給電圧（Ｖｃｃ）の割合で設定され、この場合、割合は７５％である（ただし、この値は調整可能であり得る）。次に、差動Ｒｘバッファ２２０は、入力２２５と基準電圧２２３との間の差に基づいて出力２２８を提供する。差動Ｒｘバッファ２２０の出力２２８は、Ｉ／Ｏセンサ２００への第３の入力として（第３のポートを介して）提供される。差動Ｒｘバッファ２２０動作を可能にするために、差動Ｒｘバッファイネーブル信号２２５が差動Ｒｘバッファ２２０に提供され、Ｒｘバッファ動作を有効にするために、Ｒｘバッファイネーブル信号２３５がＲｘバッファ２３０に提供される。
Ｉ／Ｏセンサ制御信号２０５もまたＩ／Ｏセンサに提供される。Ｉ／Ｏセンサ制御信号２０５（２つの論理状態のうちの１つを採ることができる）に基づいて、Ｉ／Ｏセンサの出力は、第１の入力（送信入力２０１）および第３の入力（差動Ｒｘバッファ２２０の出力２２８）、あるいは第２の入力（Ｒｘバッファ２３０の出力２３５）および第３の入力（差動Ｒｘバッファ２２０の出力２２８）、のいずれかに基づく。言い換えると、Ｉ／Ｏセンサは、第３の入力ならびに第１の入力または第２の入力のいずれかに基づいて出力を生成する。次に、Ｉ／Ｏセンサは出力Ｐｏ２４０を生成し、これは、信号エッジ（典型的には立ち上がりエッジ）間のタイミング差に依存するが、使用されている２つの各入力のそれぞれの信号の立ち下がりエッジまたは立ち下がりエッジと立ち上がりエッジの両方で動作することも可能である。以下でさらに考察されるように、２つの信号間のタイミング差は、Ｉ／Ｏバッファ負荷に有利に対応する。特定の実施形態では、出力Ｐｏ２４０は、タイミング（例えばスロープ）差を示す幅を有するパルスとして生成される。出力Ｐｏ２４０は、パルス幅を示すデジタル出力を提供するために、（上で考察されるように）ＴＤＣに提供され得る。
以下でさらに考察されるように、この出力は、バンプ劣化の監視、より一般的には１つ以上のバンプアレイの監視を可能にし得る。Ｉ／Ｏセンサ２００は、特にＩ／Ｏブロック内に埋め込まれ（または統合され）、この測定をダイ上で制御することを可能にする。さらに、データは、機能動作中に収集され得る。このデータは、分析プラットフォーム（例えば、図１のコンピュータ１０１Ａ上で動作可能）にアップロードされ得る。この監視データを使用して、（オンラインまたはオフラインのいずれかで）分析が実施され得る。これは、ＩＣまたはシステムの機能動作に干渉することなく実行され得る。また、特別なテストモードまたはＩＣ動作を停止する必要もない。
ここで、図３によるＩ／Ｏセンサの例示的な実装形態を示す図４を参照する。ここで、送信入力２０１またはＲｘバッファ２３０の出力２３５のいずれかを選択する際のＩ／Ｏセンサ制御信号の効果を見ることができる。比較される信号の立ち上がりエッジ間のタイミング差に依存する幅を有するパルスを生成するための例示的なデジタル回路が示されている。しかしながら、当業者であれば、これが他の方法で実施され得ることを理解するであろう。
一般的には、半導体集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）ブロックが検討され得る。Ｉ／Ｏブロックは、少なくとも１つのＩ／Ｏバッファであって、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関し、少なくとも１つの信号経路（特に第１および第２の異なる信号経路）を定義するように構成され、各信号経路がそれぞれの信号エッジスロープを引き起こす、少なくとも１つのＩ／Ｏバッファと、Ｉ／Ｏセンサであって、少なくとも１つの信号経路（特に第１および第２の信号経路）に結合され、第１の信号経路の信号エッジ（スロープ）と第２の信号経路の信号エッジ（スロープ）との間のタイミング差を示す出力信号を生成するように構成された、Ｉ／Ｏセンサと、を含み得る。
Ｉ／Ｏブロックを備えた半導体ＩＣも考えられる。次に、Ｉ／Ｏセンサは、例えば、通信インターフェースまたはネットワークポートを使用して、ＩＣの外部で出力信号を通信するように構成され得る。Ｉ／Ｏセンサの出力信号に基づいて、Ｉ／Ｏプロファイルおよび／または分類を生成するように構成されたＩ／Ｏプロファイリング部も提供され得る。後処理の一部またはすべてがＩＣ上で実施され得るが、他の実施形態では、後処理のすべてが別個のプラットフォーム上で実施され得る。実施形態では、少なくとも１つの信号経路（例えば、第１の信号経路）は、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックに結合されており、Ｉ／Ｏプロファイルおよび／または分類は、Ｉ／Ｏセンサの出力信号を経時的に監視することに基づき得る。好ましくは、複数のバンプ（バンプアレイ）が、このように監視され得る。Ｉ／Ｏプロファイルおよび／または分類は、半導体ＩＣのファミリーデータと比較されること、Ｉ／Ｏプロファイルおよび／または分類に基づいて体系的なシフトを検出するために使用されること、およびテスタデータに基づく外れ値の検出に使用されること、のうちの１つ以上であり得る。
実施形態では、Ｉ／Ｏセンサは、第１の信号経路の第１のオプションに結合された第１の入力ポートと、第１の信号経路のための第２のオプションに結合された第２の入力ポートと、第２の信号経路に結合された第３の入力ポートと、セレクタであって、Ｉ／Ｏセンサの出力信号が、第２の信号経路の信号エッジスロープと、第１の信号経路の第１のオプションまたは第１の信号経路の第２のオプションのいずれかの信号エッジスロープとの間のタイミング差を選択的に示すように、受信された選択信号に応答して第１または第２の入力ポートを選択するように構成された、セレクタと、を備える。例えば、Ｉ／Ｏブロックは、通信チャネルに結合された信号経路で受信された第１の信号（差動バッファ入力信号）と第２の固定レベル信号との間の差を出力するように構成された差動バッファをさらに含み得る。次に、第３の入力ポートは、好ましくは、疑似差動バッファの出力に結合される。第２の固定レベル信号は、事前設定されるかまたは動的に調整可能であり得、および／または有利には、ＩＣのＤＣ電源供給電圧の所定の割合で固定された電圧である。例えば、この所定の割合は、５０％より高くおよび／または１００％より低く、より好ましくは６０％より高くおよび９０％より低く、最も好ましくはおよそ７５％であり得る。少なくとも１つのＩ／Ｏバッファは、送信バッファであって、第１の入力ポートが通信チャネルに結合されている送信バッファの出力に結合されている、送信バッファ、および通信チャネルに結合された入力を有する受信バッファであって、第２の入力ポートが受信バッファの出力に結合されている、受信バッファ、のうちの一方または両方を含み得る。
ここで、双方向通信チャネルでの近端（ＮＥ）バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第２の実施形態の電子回路を示す、図５を参照する。言い換えると、これはＮＥ信号の完全性を感知するためのものである。通信チャネルは、パッド容量（Ｃｐａｄ）、μバンプ抵抗（Ｒｕバンプ）、およびインターポーザによって表される。
図に示すとおり、Ｉ／Ｏセンサ制御信号２０５は、論理「１」に設定されている（例えば、図４の実施形態による）。そうすることにより、Ｉ／Ｏセンサ２００は、出力Ｐｏ２４０で、送信入力２０１（Ｔｘ＿ｉｎ）と疑似差動Ｒｘバッファ２２０の出力２２８（Ｒｘ－ｄｉｆｆ＿ｉｎ）との間の遅延差に正比例する幅を有するパルスを生成する。Ｔｘ＿ｉｎからＲｘ－ｄｉｆｆ＿ｉｎへの遅延差は、送信入力２０１の信号エッジと疑似差分Ｒｘバッファ２２０の出力２２８の信号エッジとの間の遅延（Ｔｘバッファ２１０の遅延と疑似差動Ｒｘバッファ２２０に対するＴｘバッファ２１０の遅延との合計）を表す。この遅延は、有効バッファ負荷に正比例する。有効バッファ負荷の変化は、Ｔｘバッファ出力信号２１５のスロープを変化させ、出力Ｐｏ２４０でのパルス幅に影響を与える。例えば、ＮＥμバンプ抵抗が増加すると、有効バッファ負荷が減少し、Ｔｘバッファ出力信号２１５のスロープが減少し、したがって出力Ｐｏ２４０でのパルスの幅も減少する。出力Ｐｏ２４０での信号のパルス幅は、ＴＤＣによって測定される。ＴＤＣは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、ＴＤＣの読み出し値が変化し、測定されたＮＥμ性能の変化が示される。
このアプローチは、ＩＣの寿命全体にわたって受信および／または送信遅延を感知するのに有用であり得る。それによって、μバンプ抵抗の経年劣化を検出し得て、および／またはμバンプの間欠的切断を検出し得る。
追加的または代替的に、このアプローチは、例えば、パッド（Ｔｘバッファ出力）でのスルーレートを特性化または測定するために、Ｒｘバッファ２３０の基準電圧（ＶＲＥＦ）をスキャンするのに有用であり得る。これは、バッファの消費電流率の振幅ｄＩ／ｄＴによって引き起こされるＥＭＩ／ＲＦＩ現象を検出して制限するために使用され得る。これについては、以下でさらに考察される。
実施形態では、第２の信号は、通信チャネルに結合された入力を有するＣＭＯＳベースの受信バッファによって生成され得る。そうすることにより、Ｉ／Ｏセンサ２００は、出力Ｐｏ２４０で、送信入力２０１（Ｔｘ＿ｉｎ）とＣＭＯＳベースのＲｘバッファの出力との間の遅延差に正比例する幅を有するパルスを生成する。この場合のＴｘ＿ｉｎからＲｘ ｏｕｔへの遅延差は、送信入力２０１の信号エッジとＣＭＯＳベースのＲｘバッファの出力の信号エッジとの間のループ遅延（Ｔｘバッファ２１０の遅延とＣＭＯＳベースのＲｘバッファの遅延との合計）を表す。この遅延は、有効バッファ負荷にも正比例する。
ここで、双方向通信チャネルでの遠端（ＦＥ）バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第３の実施形態の電子回路を示す、図６を参照する。ここで、Ｉ／Ｏセンサ制御信号２０５は、論理「０」に設定される（例えば、図４の実施形態による）。このようにして、Ｉ／Ｏセンサ２００は、出力Ｐｏ２４０で、Ｒｘバッファ２３０の出力２３５（Ｒｘ＿ｉｎ）と疑似差動Ｒｘバッファ２２０の出力２２８（Ｒｘ－ｄｉｆｆ＿ｉｎ）との間の遅延差に正比例する幅を有するパルスを生成する。Ｒｘ＿ｉｎからＲｘ－ｄｉｆｆ＿ｉｎへの遅延は、Ｒｘバッファ２３０の出力２３５の信号エッジと差動Ｒｘバッファ２２０の出力２２８の信号エッジとの間のタイミング差（遅延）を表す。この遅延差は、Ｒｘバッファ２３０の入力スロープ（パッド信号）に正比例する。Ｒｘバッファ２３０の入力スロープに変化があった場合、出力Ｐｏ２４０のパルス幅に影響する。例えば、ＦＥμバンプ抵抗が増加すると、Ｒｘ＿ｉｎのスロープが増加し、出力Ｐｏ２４０でのパルスの幅も増加する。出力Ｐｏ２４０での信号のパルス幅は、ＴＤＣによって測定される。ＴＤＣは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、ＴＤＣの読み出し値が変化し、測定されたＦＥμ性能の変化が示される。
上記は、Ｉ／Ｏバッファが通信チャネル上の双方向インターフェース用に構成されている実施形態について考察している。ただし、単方向通信の測定も可能である。単方向信号は、ＮＥのみまたはＦＥのみの信号である。同じＩ／Ｏセンサ２２０が、Ｉ／Ｏセンサ制御信号２０５の固定構成で使用される。図４の実施形態によれば、近端（ＮＥ）信号の完全性のみを感知することは、Ｉ／Ｏセンサ制御信号２０５を論理「１」に設定することによって実施される。遠端（ＦＥ）信号の完全性のみを感知することは、Ｉ／Ｏセンサ制御信号２０５を論理「０」に設定することによって実施される。
上で考察される一般的な用語に戻ると、さらに任意選択的な特性および／または一般化された実装形態の詳細が検討され得る。例えば、少なくとも１つのＩ／Ｏバッファは、送信バッファを含み得る。次に、少なくとも１つの信号経路（例えば、第１の信号経路）は、通信チャネルに結合された送信バッファの出力に結合され得る。任意選択的に、少なくとも１つの信号経路（例えば、第１の信号経路）は、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックにさらに結合される。次に、Ｉ／Ｏセンサの出力信号は、少なくとも１つの接続バンプの品質をさらに示し得る。実施形態では、少なくとも１つの信号経路（例えば、第２の信号経路）は、送信バッファの入力に結合されている。次に、第１の信号経路は、相互接続および送信バッファと相互接続との間の接続バンプを介してリモートＩ／Ｏブロックに結合される。この場合、Ｉ／Ｏセンサの出力信号は、接続バンプの品質をさらに示す場合がある。
好ましくは、Ｉ／Ｏブロックは、通信チャネルに結合された信号経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された疑似差動バッファをさらに備え、少なくとも１つの信号経路（例えば、第２の信号経路）は、差動バッファの出力に結合されている。疑似差動バッファは、上記のように考察され得る。このようにして、Ｉ／Ｏセンサ出力は、第１の信号経路と差動バッファの出力との間の時間差を表し得る。
このような実施形態（第２の信号経路などの少なくとも１つの信号経路が差動バッファの出力に結合されている場合では、２つのオプションが考慮され得る。第１のオプション（上で考察されるように）では、少なくとも１つの信号経路（第１の信号経路など）のは別の信号経路が、送信バッファの入力に結合され、通信チャネルに結合される（したがって、典型的には、少なくとも１つの接続バンプを介してリモートＩ／Ｏブロックに結合される）。第２のオプションでは、少なくとも１つのＩ／Ｏバッファは、通信チャネルに結合された入力を有する受信バッファを含む。次に、少なくとも１つの信号経路（第１の信号経路など）の別の信号経路が、受信バッファの出力に結合される。受信バッファへの入力は、任意選択的に、相互接続および相互接続とリモートＩ／Ｏブロックとの間の接続バンプを介してリモートＩ／Ｏブロックに結合される。次に、Ｉ／Ｏセンサの出力信号は、接続バンプの品質をさらに示し得る。
実施形態では、Ｉ／Ｏバッファは、通信チャネルを横切る差動信号を使用することができる。ここで、差分通信チャネルでの近端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第４の実施形態の電子回路を示す、図７を参照する。送信バッファ３０１は、２つの差動出力、すなわち、第１の出力３１０（ｏｕｔｐ）および第２の出力３２０（ｏｕｔｎ）を生成する。この場合、近端（ＮＥ）差動信号の完全性の感知は、Ｉ／Ｏセンサ制御信号２０５を論理「１」に設定することによって実施される。Ｉ／Ｏセンサ２２０は、出力Ｐｏ２４０で、第１の受信バッファ（Ｒｘ＿ＣＭＯＳ）３１５（Ｔｘ＿ｉｎまたはＩ／Ｏセンサ２２０のｃｐポートで提供される）を介した第１の出力３１０と、第２の受信バッファ（Ｒｘ＿ＣＭＯＳ）３２５（Ｒｘ－ｄｉｆｆ＿ｉｎまたはＩ／Ｏセンサ２２０のｃｎで提供される）を介した第２の出力３２０と、の間の遅延差に正比例する幅を有する、パルスを生成する。Ｔｘ＿ｉｎからＲｘ－ｄｉｆｆ＿ｉｎへの遅延差は、第１の差動バッファ出力３１０（ｏｕｔｐ）と第２の差動バッファ出力３２０（ｏｕｔｎ）の有効負荷間の不一致に正比例する。これら２つの有効負荷間の不一致に変化があった場合、出力Ｐｏ２４０のパルス幅に影響する。例えば、第１の出力３１０（ｏｕｔｐ）に接続されたＮＥμバンプの抵抗が増加すると、第１の出力３１０（ｏｕｔｐ）の有効負荷は第２の出力３２０（ｏｕｔｎ）の有効負荷に比べて減少し、これにより出力Ｐｏ２４０でパルス幅が変更される。Ｐｏでの信号のパルス幅はＴＤＣによって測定される。ＴＤＣは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、ＴＤＣの読み出し値が変化し、測定されたＮＥ差動μバンプ性能の変化が示される。
ここで、差分通信チャネルでの遠端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの第５の実施形態の電子回路を示す、図８を参照する。遠端（ＦＥ）差動信号の完全性の感知は、Ｉ／Ｏセンサ制御信号２０５を論理「１」に設定することによって実施される。リモートエンドから通信チャネルを介して２つの差動入力、すなわち、第１の入力３１１（ｐａｄｐ）および第２の入力３２１（ｐａｄｎ）が提供される。Ｉ／Ｏセンサ２００は、出力Ｐｏ２４０で、第１の入力３１１（Ｔｘ＿ｉｎまたはｃｐ）と第２の入力３２１（Ｒｘ－ｄｉｆｆ＿ｉｎまたはｃｎ）との間の遅延差に正比例する幅を有するパルスを生成する。Ｔｘ＿ｉｎからＲｘ－ｄｉｆｆ＿ｉｎへの遅延差は、第１の差動バッファ入力３１１（ｐａｄｐ）と第２の差動バッファ入力３２１（ｐａｄｎ）の信号スロープ間の不一致に正比例する。第１の差動バッファ入力３１１での信号スロープと第２の差動バッファ入力３２１での信号スロープとの間の不一致に変化があった場合、出力Ｐｏ２４０でのパルス幅に影響を与える。例えば、第１の差動バッファ入力３１１（ｐａｄｐ）に接続されたＦＥμバンプの抵抗が増加すると、第１の差動バッファ入力３１１（ｐａｄｐ）での信号スロープは、第２の差動バッファ入力 ３２１（ｐａｄｎ）での信号スロープに対して増加する。これにより、出力Ｐｏ２４０でのパルス幅が変更される。出力Ｐｏ２４０での信号のパルス幅は、ＴＤＣによって測定される。ＴＤＣは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、ＴＤＣの読み出し値が変化し、測定されたＮＥ差動μバンプ性能の変化が示される。
上で考察される一般化された用語を再び参照する。実施形態では、通信チャネルは、２つの信号線を介して差動信号を伝送するように構成されている。次に、第１の信号経路は第１の信号線に結合され得、第２の信号経路は第２の信号線に結合され得る。このような場合、少なくとも１つのＩ／Ｏバッファは、２つの信号線を介して差動出力を提供するように構成された送信バッファを含み得る。次に、第１の信号経路は、第１の信号線に結合された送信バッファの第１の出力に結合され得、第２の信号経路は、第２の信号線に結合された送信バッファの第２の出力に結合され得る。実施形態では、第１の信号線は、第１の近端接続バンプを介して送信バッファに結合された第１の相互接続を含み、第２の信号線は、第２の近端接続バンプを介して送信バッファに結合された第２の相互接続を含む。次に、Ｉ／Ｏセンサの出力信号は、第１および第２の近端接続バンプの品質をさらに示し得る。実施形態では、第１の信号線は、第１の遠端接続バンプを介してリモートＩ／Ｏブロックに結合された第１の相互接続を含み、第２の信号線は、第２の遠端接続バンプを介してリモートＩ／Ｏブロックに結合された第２の相互接続を含む。次に、Ｉ／Ｏセンサの出力信号は、第１および第２の遠端接続バンプの品質をさらに示し得る。
特性評価および／または検証は、いくつかの特性に基づくことができる。ＮＥ性能については、電力／性能の最適化（例えば、ＮＥドライバの強度に対する特性評価による）および／またはレーン修復用の隣接ピンの検出を使用できる。ＦＥ性能の場合、例えばピンごとのアイ幅の開口部、ピンごとのアイ高さの開口部、およびピンごとのアイ幅ジッタ（最小－最大）のうちの１つ以上のアイパターンパラメータが考慮され得る。ＦＥ隣接ピン検出は、以下、すなわち、レーン修復のための弱いピンの検出、設計または製造に起因する系統的な問題、および大きなサンプルデータに基づく外れ値の検出、のうちの１つ以上を考慮して実施することも可能である。
上述した実装形態は、例えば、ＨＢＭ２などの終端のないメモリＩＣの測定および／または分析に最適である。ただし、ＨＢＭ３などのより新しいメモリ設計には、例えば疑似開口ドレインドライバを用いた終端が含まれている。その結果、低い論理レベルが０Ｖより高くなり得る。したがって、このようなＩＣの設計では、ＣＭＯＳベースのＲｘバッファは使用されない。Ｉ／Ｏブロック内のＩ／Ｏセンサは、この設計を生かして代替的なＦＥ測定および／または分析を行うことができる。
ここで、双方向通信チャネルでの近端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの、終端抵抗器を実装する第６の実施形態の電子回路を示す、図９を参照する。この実施形態は、送信入力２０１、ＮＥのＴｘバッファ５０１、ＮＥの差動Ｒｘバッファ５１５、およびＦＥのＲｘバッファ５３０を備える。追加の終端抵抗器５３５は、ＦＥのＲｘバッファ５３０側に示されている。Ｉ／Ｏエージェント（センサ）５００は、図５を参照して上記のＩ／Ｏエージェント２００と同様に動作する。Ｉ／Ｏセンサ５００は、出力Ｐｏ５４０を生成し、これは、使用されている２つの各入力（ＮＥのＴｘバッファ５０１への入力およびＮＥの差動Ｒｘバッファ５１５の出力からの入力）におけるそれぞれの信号の信号エッジ間のタイミング差に依存する。この出力はＴＤＣに提供される（図示せず）。
ここで、双方向通信チャネルでの遠端バンプ劣化を測定するための、本開示によるＩ／Ｏブロックの、終端抵抗器を実装する第７の実施形態の電子回路を示す、図１０を参照する。この場合、Ｉ／Ｏセンサ５００の近端が受信機として機能する。追加の終端抵抗器５２５は、ＮＥのＴｘバッファ５０１およびＮＥの差動Ｒｘバッファ５１５側に示されている。Ｉ／Ｏセンサ５００は、ＶＲＥＦでのアイパターン、特に２つのアイ、すなわち、立ち上がりから立ち下がり、および立ち下がりから立ち上がりを測定する。特に、各アイパターンのアイ幅および／またはアイ高を直接測定することができる。Ｉ／Ｏセンサ５００は、測定されたアイパターンパラメータを（例えば、パルス幅によって）示す出力Ｐｏ５４０を生成する。この場合も、出力５４０はＴＤＣ（図示せず）に提供される。
図９および図１０に示されるようなＩ／Ｏセンサ５００の、さらなる例示的な実装形態を示す図１１が参照される。Ｉ／Ｏセンサ５００には、したがって２つの入力、すなわち、Ｔｘバッファ５０１への入力、および差動Ｒｘバッファ５１５からの出力が提供される。差動Ｒｘバッファ５１５はまた、イネーブル信号（Ｅｎ＿Ｒｘ＿Ｄｉｆｆ）を有する。Ｉ／Ｏセンサ５００は、２つの入力経路上の信号間のタイミング差（ＮＥ性能のため）、および／または差動Ｒｘバッファの出力によって提供される入力のアイパターンパラメータ（ＦＥ性能のため）を測定することができる。アイパターンパラメータは、アイ幅のジッタおよびアイ高のうちの１つ以上とすることができる。出力信号５４０は、測定されたパラメータを示している。性能は、ドライバの強度および／またはＶＲＥＦ（特にＦＥ性能の場合）に対して特性化され得る。
一般的な意味において、半導体集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）ブロックが考慮され得て、Ｉ／Ｏブロックは、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路（各信号経路がそれぞれの信号エッジスロープを引き起こす）を定義するように構成された少なくとも１つのＩ／Ｏバッファと、少なくとも１つの信号経路（例えば、第１および／または第２の信号経路）に結合され、少なくとも１つの信号経路のアイパターンパラメータを示す出力信号を生成するように構成されたＩ／Ｏセンサと、を含む。アイパターンパラメータは、アイ幅、アイ高、アイ幅のジッタ、およびアイ高の変動のうちの１つ以上を含み得る。これは、本明細書に開示される任意の他の態様、実施形態、または特徴と組み合わせることができ、また、任意の他の実施形態（例えば、差動通信チャネルを使用する実施形態）に拡張することができる。
ここで、ＮＥのμバンプ抵抗およびＦＥのアイ幅（ＥＷ）に対して測定された近端パルス持続時間のグラフを示す図１２を参照する。この場合、ｘ軸は遠端ＥＷを表し、ｙ軸はパルス幅の変化を表し、グラフ上の点は０～１００オームの近端μバンプ抵抗を表す。異なる曲線は、Ｔｘバッファ２１０の異なる強度での結果を示している。次に、測定された遠端パルス持続時間のグラフを示す図１３が参照される。ここで、ｘ軸はＦＥのμバンプ抵抗を表し、ｙ軸はパルス幅を表す。図１２および図１３から分かるように、本開示のアプローチによって、ＩＣのＩ／Ｏを結合する機能的バンプの監視を可能にし、これにより、経年劣化を検出、分析し、実施形態では軽減することが可能となる。
Ｉ／Ｏセンサの出力は、次のような様々な目的、すなわち、ピンごとに測定されたＮＥパルス幅が経時的に分析されるＮＥピンの監視、ピンごとに測定されたＦＥパルス幅を経時的に分析する時間を含むＦＥピンの監視、監視および／またはデータ処理、バッファドライブ強度の変更、ＩＣの一部または全部の無効化、および隣接ピンのレーン修復機能の起動、に使用できる。これらの一部はＩ／Ｏ修復機能と見なされ得、初期のオンテストおよび／またはフィールド内の一部として実施され得る。
例えば、ソフトウェアベースの「レーン修復」または「レーン再マップ」メカニズムが、障害のあるレーン（データパスなど）をスペアレーンに置き換えてもよい。レーンの再マッピングは、レジスタの書き込み（ソフト）またはｅＦｕｓｅのカット（ハード）によって行われてもよい。レーン修復および電力最適化は、ともに機能し得る。例えば、（レーンの修復および／または再マッピングのために）すべての冗長ピンが使用されている場合、Ｔｘバッファ強度を上げることによって動作を継続できるようにし、オフライン修復が可能になるまでの時間を長くすることができる。
特に、Ｉ／Ｏセンサの出力は、バンプアレイの監視および／または機能動作中の複数のピンの劣化の測定（および監視）に使用され得る。これは、システムの機能動作を妨げることなく有益に実行される。測定は、ダイ上で有利に制御され得る。データは、機能動作中に収集され、分析プラットフォームにアップロードされ得る（上で考察されるように）。これにより、例えば分析プラットフォームでの機械学習アルゴリズム（または他のデータ分析技術）による、測定データのオンラインおよび／またはオフライン分析を可能にし得る。分析プラットフォームは、瞬間的な温度および／または電圧などの他のデータを分析に使用し得る。特に、特別なテストモードまたはＩＣの動作停止は必要ない。
実施形態では、Ｉ／Ｏブロックは、Ｉ／Ｏセンサの出力信号から得られたタイミング信号を受信するように構成された時間－デジタル変換器を備え（これは、任意選択的に、Ｉ／Ｏセンサ自体の出力信号を含み得る）、タイミング信号に基づいてデジタル時間信号を提供する。
別の実施形態では、Ｉ／Ｏセンサの出力を使用して、ピンでの信号振幅および／または信号スルーレートを判定および／または特性化し得る。この機能により、ＩＣのピンごとに適用され得る組み込み仮想視野（ＥＶＳ）部が有効になり得る。ＥＶＳ機能については、以下に説明する図１９～２１を参照して考察される。
ここで、バッファ強度に対するアイ幅のグラフを示す図１４と、バッファ強度に対するシミュレートされた近端パルス幅のグラフを示す図１５を参照する。既存のＩ／Ｏバッファ設計では、過剰な駆動強度が使用され得る。開示される技術により、駆動強度の最適化が可能となり得る。例えば、アイ幅は、信号品質に比例し、パルス幅は、アイ幅に相関することが理解され得る。したがって、異なるバッファ強度でパルス幅を測定し、可能な場合は、これをピン測定ビットエラーレート（ＢＥＲ）と相関させることが可能であり得る。データは、ファミリー情報および／または履歴に基づいて、プロセスコーナーにさらに相関し得る。次に、チャネル特性を抽出し、これらを使用して、良好な性能と（修復が必要な）不良な性能を区別することができる。次に、最適なバッファ強度を設定できる。これは、ＩＣの寿命全体にわたって監視すること（および必要に応じて警告を提供すること）が可能である。
ここで、実際のＳｉデータを反映する例の分析を示す図１６～２１を参照する。これらの図の説明で使用される「完全性の洞察」という用語は、それぞれ近端側であるか遠端側であるかにかかわらず、測定されたパルス持続時間のオフライン分析を意味する。提示された例の分析は、例えば機械学習および／またはデータ分析に基づいて、プラットフォームベースの分析および警告を提供するＩＣアナライザ（図１のＩＣアナライザ１０２Ｂと同等）によって実施されたものである。
４つのＩ／Ｏブロックの近端の完全性洞察４０１および遠端の完全性洞察４０２を示す図１６を参照する。各ブロックは４６本のアクティブピンで構成されている。このプロットは、近端完全性および遠端完全性の洞察の分布を示している。近端の完全性洞察４０１を参照すると、プロットは、グループごと、およびグループ内のピンごとの近端送信（Ｔｘ）駆動マップを示している。弱いグループ（Ｗ）と強いグループ（Ｓ）を観察することができる。駆動マップを（グループごと、またはピンごとに）均等化することにより、合計Ｉ／Ｏ電力を最適化することができる。この例では、強いグループ（Ｓ）のドライバの強さを弱いグループ（Ｗ）と等しくすることにより、電力を節約することができる。このプロットは、外れ値ピン４０３の観察値も示している。これは、分布の端にある近端の洞察値を有するピンである。遠端の完全性洞察４０２を参照すると、プロットは受信した性能（Ｒｘ性能）マップを示している。遠端の洞察では、特定のブロックでより大きな変動が観察できる。これは、データ依存の符号間干渉（ＩＳＩ）の結果である。
ここで図１７を参照すると、ブロックＸおよびブロックＹのドライバ強度に対する近端完全性洞察の平均感度が示されている。近端洞察の感度は約０．５ＬＳＢである。絶対値も観測される。
ここで、実際のチップの弱いピン（外れ値）の分析を示す図１８を参照する。弱いピンの動作は、統計的および電気的に通常のピンの動作と比較され、両方とも外れ値を識別する。
ここで図１９Ａ～１９Ｂを参照すると、実際のチップからのＲｘ性能洞察データの分布が示されている。Ｒｘ性能の洞察は、ピンでの受信信号のスルーレート（単位：ｐｓ／Ｖ）の測定である。１－ＬＳＢ／５０ｍＶに等しい測定値の感度は、１０ｐｓとして１－ＬＳＢを与える。
ここで、組み込み仮想視野（ＥＶＳ）機能を使用した遠端信号分析を示す図２０を参照する。このプロットは、実際のチップの遠端の完全性の洞察を示している。ピンでの低振幅の受信信号によって引き起こされる逸脱した値が、観察される場合がある。受信信号の振幅は、逸脱した値が除去される地点までＶＲＥＦを下げることで測定可能となる。この地点で、受信信号の振幅はＶＲＥＦ値と等しくなる。ＶＲＥＦの解像度は、設計によって判定される。したがって、このような逸脱した値または例外的な値は、分析およびＶＲＥＦの設定に影響を与え得る。この影響は、以下で考察されるように修正され得る。
ここで図２１Ａ～２１Ｂを参照すると、遠端洞察とアイの開口との相関関係が示されている。線形相関が見られる。
上述のように、逸脱した値または例外的な値は、分析に影響を与え得る。例えば、ＦＥ感度は、ローンビットの検出可能性によって制限され得る。この効果は、アイ幅および／またはアイ高などのアイパターンの測定値を見る場合に特に顕著になり得る。ローンビットによって引き起こされる例外的な読み出しを除去すると、ＶＲＥＦの増加、およびＦＥ感度の改善を可能にし得る。特定のデータパターンでの多くの例外的な読み出しは、平均性能値に影響を与え、平均などの計算された統計を推移させ得る。これは、経年劣化を検出する機能に影響を与え得る。この効果は、３．２ＧＴ／ｓなどの高い転送速度で見られ得る。有利には、そのような例外的な読み出しは、特にＴＤＣ後の合計で、結果からフィルタリングされ得る。これにより平均シフトの影響が軽減され、および／または寿命動作での平均変化の検出が改善され得る。
ここで、ファームウェアベースのフィルタの概略ブロック図を示す図２２を参照する。このようなフィルタは、上で考察されるように、読み出しの合計、特にＴＤＣ後の合計の一部として使用され得る。フィルタへの入力は、デジタル出力４１０を提供するＴＤＣ４００によって提供される。フィルタは、比較器（ＣＭＰ）４２０、合計ブロック４３０、例外読み出しカウンタ４５０、および通常読み出しカウンタ４６０を備える。
比較器４２０は、閾値レベル４２５を含む第１の入力を有する。ＴＤＣ４００のデジタル出力４１０は、比較器４２０への第２の入力として提供される。ＴＤＣ出力が閾値レベル４２５を超える場合、高論理レベル出力が例外読み出しカウンタ４５０に提供される。この高論理レベルはまた、加算ブロック４３０へのイネーブル信号４４０として提供される。加算ブロック４３０はまた、ＴＤＣ４００のデジタル出力４１０を入力として受け取り、フィードバックとともに、その出力を通常読み出しカウンタ４６０に提供する。このようにして、通常の読み出しと例外的な（外れ値）読み出しの両方のカウントを取得し得る。
テスト段階の一部として、システムを低周波数で動作させて、平均ＰＷを測定することができる。低周波数動作では、例外的な読み出しは予想されない。データ分析の一部として、閾値がプラットフォームで判定（計算）され、その後ＩＣにダウンロードされ得る。閾値は、ＩＣに融合することもシステムのアクティブ化ごとにダウンロードすることもできる。より好ましくないアプローチではあるが、閾値は、シミュレーションに基づいて判定され、ＩＣにハードコードすることができる。
複数のタイプの外れ値が発生する可能性があり得る。例えば、ＣＭＯＳ ＶＲＥＦに関して、かつ差動比較器ＶＲＥＦに関して、別個の外れ値が存在する場合がある。これらは、複数の閾値を使用することによって説明され得る。
一般的な意味において、フィルタされたカウンタブロックは、Ｉ／Ｏセンサの出力信号に基づいて時間信号を（例えばＴＤＣを介して）受信し、受信した時間信号を閾値と比較し、その比較に基づいて、Ｉ／Ｏセンサからの例外的な読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロック（例えばＩＣ上のファームウェア）と見なされ得る。フィルタされたカウンタブロックは、Ｉ／Ｏセンサからの通常の読み出しの数、および／またはＩ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成され得る。閾値は、ＩＣの外部のプラットフォームから受信され得、および／または、例えば、ＩＣの初期化時に動的に更新され得る。ＩＣ上のＩ／Ｏブロックを監視する方法は、Ｉ／Ｏセンサの出力信号に基づく時間信号を閾値と比較することと、この比較に基づいて、Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しを識別することと、を含み得る。有利には、この方法は、Ｉ／Ｏセンサからの通常の読み出しの数、および／またはＩ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることも含み得る。
さらなる利点が得られ得るが、それはすなわち、Ｐｈｙ入力での論理経路およびシリコン貫通ビア（ＴＳＶ）遅延劣化を検出すること、熱応力を検出すること、ピンごとのＩ／Ｏミッションを測定して、ピン性能の低下と相関させること、Ｉ／Ｏファミリーを生成すること、外れ値を検出すること、体系的なシフトを識別すること、および異なる劣化メカニズムを検出または区別すること、によって得られ得る。ミッションプロファイリングは、プラットフォームで利用可能なすべての情報、および収集可能ないかなる追加情報（例えば、顧客、設計、バージョン管理など）を使用する、オンライン処理であり得る。適切な分析により、完全なグラフを生成して、異なる用途のガードバンドを容易にし、したがって、材料データの使用を最適化することができる。例えば、体系的なシフトは、テスト条件の予期しないパラメトリックシフトとして識別可能であり得る。
本出願を通して、本発明の様々な実施形態は範囲形式で提示され得る。範囲形式での説明は、単に便宜上および簡潔さのためのものであり、本発明の範囲に対する柔軟性のない制限として解釈されるべきではない、ということを理解されたい。したがって、範囲の説明は、その範囲内の個々の数値だけでなく、すべての可能な部分的範囲を具体的に開示していると見なされるべきである。例えば、１～６などの範囲の記述は、１～３、１～４、１～５、２～４、２～６、３～６などの部分的範囲、ならびにその範囲内の個々の番号、例えば、１、２、３、４、５、および６などを具体的に開示していると見なされるべきである。これは、範囲の幅に関係なく適用される。
本明細書で数値範囲が示されるときはいつでも、それは、示された範囲内の任意の引用された数字（分数または整数）を含むことを意味する。第１の表示番号「と」第２の表示番号「との間の範囲にある／との間の範囲」、および第１の表示番号「～（から）」第２の表示番号「までの」「範囲にある／範囲」という表現は、本明細書では互換的に使用され、第１および第２の表示番号ならびにそれらの間のすべての分数と整数を含むことを意味する。
本出願の説明および特許請求の範囲において、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、および「有する（ｈａｖｅ）」の各語、ならびにそれらの形態は、必ずしもその語が関連付けられ得るリスト内の要素に限定されない。さらに、本出願と参照により組み込まれる任意の文献との間に矛盾がある場合、本出願が優先することがここに意図される。
本開示における参照を明確にするために、単語を普通名詞、固有名詞、名前付き名詞などとして使用することは、本発明の実施形態が単一の実施形態に限定されることを示唆することを意図するものではなく、また開示された構成要素の多くの構成は本発明の一部の実施形態を説明するために使用することができるが、他の構成は、異なる構成でこれらの実施形態から導き出され得ることに留意されたい。
明確さを期すため、本明細書に説明される実装形態の慣例的な機能のすべてが示され、説明されているわけではない。当然のことながら、任意のそのような実際の実装形態の開発では、アプリケーション関連およびビジネス関連の制約への準拠など、開発者の特定の目標を達成するために、実装形態固有の多数の決定を行う必要があること、およびこれら特定の目標は、実装形態ごと、および開発者ごとに異なることが理解されるべきである。さらに、そのような開発努力は複雑で時間がかかり得るが、それにもかかわらず、本開示の利益を有する当業者にとってはエンジニアリングの日常業務であることが理解されるであろう。
本開示の教示に基づいて、当業者は本発明を容易に実施することができると予想される。本明細書で提供される様々な実施形態の説明は、当業者が本発明を実施することを可能にするために、本発明の十分な洞察および詳細を提供すると考えられる。さらに、上記の本発明の様々な特徴および実施形態は、単独で、ならびに様々な組み合わせで使用されることが特に企図されている。
従来および／または現代の回路設計およびレイアウトツールを使用して、本発明は実施され得る。本明細書に説明する特定の実施形態、特に様々な層の様々な厚さおよび組成は、例示的な実施形態の例示であり、本発明をそのような具体的な実装形態の選択に限定するものと見なされるべきではない。したがって、本明細書で単一のインスタンスとして記載されている構成要素に対して、複数のインスタンスを提供することができる。
回路と物理的構造が概説的に推定されているが、現代の半導体の設計と製造において、物理的構造と回路は、後続の設計、テスト、または製造段階、ならびにその結果として製造される半導体集積回路の使用に好適なコンピュータで読み取り可能な記述形態で具現化され得ることがよく認識されている。したがって、従来の回路または構造を対象とする請求項は、その特定の文言と一致して、コンピュータで読み取り可能なエンコーディング（プログラムと呼ばれる場合がある）およびその表現を、対応する回路および／または構造の製造、テスト、または設計の改良を可能にするために媒体で具体化されるか、好適な読み取り機能と組み合わされるかどうかにかかわらず、読み出し得る。例示的な構成において別個の構成要素として提示される構造および機能は、組み合わされた構造または構成要素として実装され得る。本発明は、回路、回路のシステム、関連する方法、ならびにそのような回路、システム、および方法のコンピュータ可読（媒体）エンコーディングを含むことが企図され、そのすべてが本明細書に記載され、添付の特許請求の範囲に定義される。本明細書で使用される場合、コンピュータ可読媒体には、少なくともディスク、テープ、または他の磁気、光学、半導体（例えばフラッシュメモリカード、ＲＯＭ）、または電子媒体、ならびにネットワーク、有線、無線または他の通信媒体が含まれる。
前述の詳細な説明は、本発明の多くの可能な実装形態のうちのほんの一部を説明している。このため、この詳細な説明は、制限ではなく解説を目的としている。本明細書に開示される実施形態の変形および修正は、本発明の範囲および精神から逸脱することなく、本明細書に記載される説明に基づいて行われ得る。本発明の範囲を定義することが意図されているのは、すべての同等物を含む以下の特許請求の範囲のみである。特に、好ましい実施形態はメモリＩＣの文脈で説明されているが、本発明の教示は、Ｉ／Ｏ回路を使用する他のタイプの半導体ＩＣとともに使用するのに有利であると考えられる。さらに、本明細書に記載の技術は、他のタイプの回路アプリケーションに適用され得る。したがって、他の変形、修正、追加、および改善は、以下の特許請求の範囲で定義される本発明の範囲内に含まれ得る。
１つ以上のインターポーザについて上で考察されているが、他のタイプの相互接続、例えば相互接続ブリッジが可能であることが理解されよう。そのようなブリッジの１つに、インテル（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）によって販売されている組み込みマルチダイ相互接続ブリッジ（ＥＭＩＢ）がある。
本発明の実施形態は、集積回路および／または集積回路に基づく製品を製造、生産、および／または組み立てるために使用され得る。
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して本明細書に記載される。フローチャート図および／またはブロック図の各ブロック、およびフローチャート図および／またはブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令によって実装できることが理解されよう。
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実装形態のアーキテクチャ、機能、および動作を示している。これに関して、フローチャートまたはブロック図の各ブロックは、モジュール、セグメント、または命令の一部を表すことができ、これは、指定された論理機能を実装するための実行可能命令を含む。一部の代替的な実装形態では、ブロックに示されている機能が、図に示されている順序とは異なる順序で発生し得る。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得るか、またはそれらのブロックが、関与する機能に応じて逆の順序で実行され得る。ブロック図および／またはフローチャート図の各ブロック、ならびにブロック図および／またはフローチャート図のブロックの組み合わせは、指定された機能または動作を実行するか、または特定の目的のハードウェアとコンピュータ命令の組み合わせを実行する特定目的のハードウェアベースのシステムによって実装できることにも留意されたい。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または開示される実施形態に限定されることを意図するものでもない。説明された実施形態の範囲および精神から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、または市場で見られる技術に対する技術的改善を最良に説明するために、または当業者が本明細書に開示される実施形態を理解することができるようにするために選択された。

Claims (40)

  1. 半導体集積回路（ＩＣ）のための入力／出力（Ｉ／Ｏ）ブロックであって、
    少なくとも１つのＩ／Ｏバッファであって、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路を定義するように構成されており、各信号経路が、それぞれの信号エッジスロープを引き起こす、Ｉ／Ｏバッファと、
    Ｉ／Ｏセンサであって、前記少なくとも１つの信号経路に結合されており、
    （ａ）前記少なくとも１つの信号経路の第１の信号経路のための前記信号エッジスロープと、前記少なくとも１つの信号経路の第２の、異なる信号経路のための前記信号エッジスロープとの間のタイミング差、および
    （ｂ）前記少なくとも１つの信号経路のうちの１つ以上に関するアイパターンパラメータ、のうちの少なくとも１つを示す出力信号を生成するよう構成されているＩ／Ｏセンサと、を備える、Ｉ／Ｏブロック。
  2. 前記少なくとも１つのＩ／Ｏバッファが、送信バッファを備え、前記少なくとも１つの信号経路が、前記通信チャネルに結合されている前記送信バッファの出力に結合された第１の信号経路を備える、請求項１に記載のＩ／Ｏブロック。
  3. 前記第１の信号経路が、少なくとも１つの接続バンプを介して前記リモートＩ／Ｏブロックにさらに結合され、前記Ｉ／Ｏセンサの前記出力信号が、前記少なくとも１つの接続バンプの品質をさらに示す、請求項２に記載のＩ／Ｏブロック。
  4. 前記少なくとも１つの信号経路が、第２の接続バンプを介して前記リモートＩ／Ｏブロックに結合されている第３の信号経路と、第４の信号経路と、を備え、前記Ｉ／Ｏセンサは、前記第３および／または第４の信号経路に結合され、前記Ｉ／Ｏセンサの前記出力信号が、前記第１の接続バンプおよび前記第２の接続バンプの品質を示すような、前記第３の信号経路の前記信号エッジと前記第４の信号経路の前記信号エッジとの間のタイミング差、ならびに前記第３の信号経路および／または前記第４の信号経路のためのアイパターンパラメータのうちの一方または両方をさらに示す前記出力信号を生成するように構成されている、請求項３に記載のＩ／Ｏブロック。
  5. 前記少なくとも１つの信号経路が、前記送信バッファの入力に結合された信号経路、および／または相互接続および前記送信バッファと前記相互接続間の接続バンプを介して前記リモートＩ／Ｏブロックに結合されている信号経路を備え、前記Ｉ／Ｏセンサの前記出力信号が、前記接続バンプの品質をさらに示す、請求項２～４のいずれか１項に記載のＩ／Ｏブロック。
  6. 差分バッファであって、前記通信チャネルに結合された経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された差分バッファをさらに備え、前記少なくとも１つの信号経路の信号経路は前記差動バッファの前記出力に結合されている、請求項１～５のいずれか１項に記載のＩ／Ｏブロック。
  7. 前記固定レベル信号が、前記ＩＣに対する直流電源電圧の所定の割合で固定された電圧であり、任意選択的に、前記所定の割合が動的に調整され、および／または前記所定の割合が７５％である、請求項６に記載のＩ／Ｏブロック。
  8. 前記少なくとも１つのＩ／Ｏバッファが、前記通信チャネルに結合された入力を有する受信バッファを備え、前記少なくとも１つの信号経路のうちの１つの信号経路が前記受信バッファの出力に結合されている、請求項１～７のいずれか１項に記載のＩ／Ｏブロック。
  9. 前記受信バッファへの前記入力が、相互接続と、前記相互接続とリモートＩ／Ｏブロックとの間の接続バンプと、を介して前記リモートＩ／Ｏブロックに結合され、前記Ｉ／Ｏセンサの前記出力信号が前記接続バンプの品質をさらに示す、請求項８に記載のＩ／Ｏブロック。
  10. 前記通信チャネルが、２つの信号線を介して差動信号を伝送するように構成され、前記少なくとも１つの信号経路の第１の信号経路が、第１の信号線に結合されており、前記少なくとも１つの信号経路の第２の信号経路が、第２の信号線に結合されている、請求項１～９のいずれか１項に記載のＩ／Ｏブロック。
  11. 前記少なくとも１つのＩ／Ｏバッファが、前記２つの信号線を介して差動出力を提供するように構成された送信バッファを備え、前記第１の信号経路が、前記第１の信号線に結合されている前記送信バッファの第１の出力に結合されており、前記第２の信号経路が、前記第２の信号線に結合されている前記送信バッファの第２の出力に結合されている、請求項１０に記載のＩ／Ｏブロック。
  12. 前記第１の信号線が、第１の近端接続バンプを介して前記送信バッファに結合された第１の相互接続を備え、前記第２の信号線が、第２の近端接続バンプを介して前記送信バッファに結合された第２の相互接続を備え、前記Ｉ／Ｏセンサの前記出力信号が、前記第１および第２の近端接続バンプの品質をさらに示す、請求項１１に記載のＩ／Ｏブロック。
  13. 前記第１の信号線が、第１の遠端接続バンプを介して前記リモートＩ／Ｏブロックに結合された第１の相互接続を備え、前記第２の信号線が、第２の遠端接続バンプを介して前記リモートＩ／Ｏブロックに結合された第２の相互接続を備え、前記Ｉ／Ｏセンサの前記出力信号が、前記第１および第２の遠端接続バンプの品質をさらに示す、請求項１０～１２のいずれか１項に記載のＩ／Ｏブロック。
  14. 前記Ｉ／Ｏセンサが、
    第１の信号経路のための第１のオプションに結合された第１の入力ポートと、
    前記第１の信号経路のための第２のオプションに結合された第２の入力ポートと、
    第２の信号経路に結合された第３の入力ポートと、
    セレクタであって、前記Ｉ／Ｏセンサの前記出力信号が、前記第２の信号経路の前記信号エッジと、前記第１の信号経路のための前記第１のオプションまたは前記第１の信号経路のための第２のオプションのいずれか１つのための前記信号エッジと、の間のタイミング差を選択的に示すように、受信された選択信号に応答して、前記第１または前記第２の入力ポートを選択するように構成された、セレクタと、を含む、請求項１～１３のいずれか１項に記載のＩ／Ｏブロック。
  15. 前記通信チャネルに結合された信号経路で受信された第１の信号と、第２の固定レベル信号と、の間の差を出力するように構成されている差動バッファをさらに備え、前記第３の入力ポートは、前記差動バッファの前記出力に結合されている、請求項１４に記載のＩ／Ｏブロック。
  16. 前記少なくとも１つのＩ／Ｏブロックが、
    送信バッファであって、前記第１の入力ポートが、前記通信チャネルに結合された前記送信バッファの出力に結合されている、送信バッファと、
    前記通信チャネルに結合された入力を有する受信バッファであって、前記第２の入力ポートが、前記受信バッファの出力に結合されている、受信バッファと、のいずれか一方または両方を備える、請求項１４または１５に記載のＩ／Ｏブロック。
  17. 前記アイパターンパラメータが、アイ幅、アイ高、アイ幅のジッタ、およびアイ高の変動のうちの１つ以上を含む、請求項１～１６のいずれか１項に記載のＩ／Ｏブロック。
  18. 前記出力信号が、前記第１の信号経路の前記信号エッジと前記第２の信号経路の前記信号エッジとの間のタイミング差、または前記アイパターンパラメータ、のいずれかを示す幅を有するパルスを含む、請求項１～１７のいずれか１項に記載のＩ／Ｏブロック。
  19. 前記Ｉ／Ｏセンサの前記出力信号に基づいて、前記少なくとも１つのＩ／Ｏバッファのパラメータを調整するように構成されたパフォーマンスオプティマイザ、および／または、
    前記Ｉ／Ｏセンサの前記出力信号に基づいて、前記Ｉ／Ｏバッファの構成を調整するように構成された修復コントローラ、をさらに備える、請求項１～１８のいずれか１項に記載のＩ／Ｏブロック。
  20. 前記修復コントローラが、前記Ｉ／Ｏセンサの前記出力信号に応答して、前記ＩＣの一部または全体を無効にすること、前記ＩＣの少なくとも一部のレーン再マッピングを引き起こすこと、ならびに前記ＩＣ内の送信バッファ強度を調整すること、のうちの１つ以上を行うように構成されている、請求項１９に記載のＩ／Ｏブロック。
  21. 前記修復コントローラが、前記ＩＣの初期動作時および／または前記ＩＣの通常動作中に動作するように構成され、および／または前記調整が、前記ＩＣの瞬間温度および／または前記ＩＣの電圧に基づいてさらに行われる、請求項１９または２０に記載のＩ／Ｏブロック。
  22. 前記Ｉ／Ｏセンサの前記出力信号から得られたタイミング信号を受信し、前記タイミング信号に基づいてデジタル時間信号を提供するように構成されている、時間－デジタル変換器をさらに備える、請求項１～２１のいずれか１項に記載のＩ／Ｏブロック。
  23. 請求項１～２２のいずれか１項に記載の前記Ｉ／Ｏブロックを含む、半導体集積回路（ＩＣ）。
  24. 前記Ｉ／Ｏセンサは、前記ＩＣの外部で前記出力信号を通信するように構成されている、請求項２３に記載の半導体ＩＣ。
  25. フィルタされたカウンタブロックであって、
    前記Ｉ／Ｏセンサの前記出力信号に基づいて時間信号を受信し、受信した前記時間信号を閾値と比較し、前記比較に基づいて、前記Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロックをさらに備える、請求項２３または２４に記載の半導体ＩＣ。
  26. 前記フィルタされたカウンタブロックは、前記Ｉ／Ｏセンサからの正常な読み出しの数および／または前記Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成されている、請求項２５に記載の半導体ＩＣ。
  27. 半導体ＩＣシステムであって、請求項２３～２６のいずれか１項に記載の半導体ＩＣを備え、
    前記Ｉ／Ｏセンサの出力信号に基づいて、Ｉ／Ｏプロファイルおよび／または分類を生成するように構成されている、Ｉ／Ｏプロファイリング部、ならびに、
    前記Ｉ／Ｏセンサの前記出力信号に基づいて、前記半導体ＩＣのピンに対する信号振幅および／または信号スルーレートを判定および／または特性化するようにさらに構成されている、組み込み仮想視野（ＥＶＳ）部、のうちの少なくとも１つをさらに備える、半導体ＩＣシステム。
  28. 前記少なくとも１つの信号経路のうちの１つ以上が、少なくとも１つの接続バンプを介して前記リモートＩ／Ｏブロックにさらに結合されており、前記Ｉ／Ｏプロファイルおよび／または前記分類が、前記Ｉ／Ｏセンサの前記出力信号を経時的に監視することに基づく、請求項２７に記載の半導体ＩＣシステム。
  29. 前記Ｉ／Ｏプロファイリング部が、
    前記Ｉ／Ｏプロファイルおよび／または前記分類を、前記半導体ＩＣのファミリーデータと比較することと、
    前記Ｉ／Ｏプロファイルおよび／または前記分類に基づいて体系的なシフトを検出することと、
    テスタデータに基づいて外れ値を検出することと、のうちの１つ以上を実施するようにさらに構成されている、請求項２８に記載の半導体ＩＣシステム。
  30. 半導体集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）ブロックを監視するための方法であって、前記Ｉ／Ｏブロックは、通信チャネルを介したリモートＩ／Ｏブロックへの接続に関する少なくとも１つの信号経路を定義する少なくとも１つのＩ／Ｏバッファを備え、各信号経路はそれぞれの信号エッジスロープを引き起こし、前記方法は、
    Ｉ／Ｏセンサにおいて、（ａ）第１の信号経路の前記信号エッジと第２の異なる信号経路の前記信号エッジとの間のタイミング差と、（ｂ）前記少なくとも１つの信号経路のうちの１つ以上のアイパターンパラメータと、のうちの一方または両方を示す出力信号を生成することを含む、方法。
  31. 前記Ｉ／Ｏブロックが、請求項２～２５のいずれか１項に従う、請求項３０に記載の方法。
  32. 前記Ｉ／Ｏセンサの前記出力信号に基づいて、前記少なくとも１つのＩ／Ｏバッファのパラメータを調整することと、
    前記Ｉ／Ｏセンサの前記出力信号に基づいて、前記Ｉ／Ｏバッファの構成を調整することと、をさらに含む、請求項３０または３１に記載の方法。
  33. 前記Ｉ／Ｏセンサの前記出力信号に応答して、前記ＩＣの一部または全体を無効にすること、前記Ｉ／Ｏセンサの前記出力信号に応答して、前記ＩＣの少なくとも一部のレーン再マッピングを引き起こすこと、および前記Ｉ／Ｏセンサの前記出力信号に応答して、送信バッファ強度を調整すること、のうちの１つ以上をさらに含む、請求項３２に記載の方法。
  34. 前記調整のステップが、前記ＩＣの瞬間温度および／または前記ＩＣの電圧にさらに基づく、請求項３２～３３のいずれか１項に記載の方法。
  35. 前記Ｉ／Ｏセンサの前記出力信号に基づいて、Ｉ／Ｏプロファイルおよび／または分類を生成することをさらに含む、請求項３０～３４のいずれか１項に記載の方法。
  36. 前記少なくとも１つの信号経路のうちの１つ以上が、少なくとも１つの接続バンプを介して前記リモートＩ／Ｏブロックにさらに結合されており、前記Ｉ／Ｏプロファイルおよび／または前記分類が、前記Ｉ／Ｏセンサの前記出力信号を経時的に監視することに基づく、請求項３５に記載の方法。
  37. 前記Ｉ／Ｏプロファイルおよび／または前記分類を、前記半導体ＩＣのファミリーデータと比較すること、
    前記Ｉ／Ｏプロファイルおよび／または前記分類に基づいて系統的推移を検出すること、および
    テスタデータに基づいて外れ値を検出すること、のうちの１つ以上をさらに含む、請求項３５または３６に記載の方法。
  38. 前記Ｉ／Ｏセンサの前記出力信号に基づく時間信号を、閾値と比較することと、
    前記比較に基づいて、前記Ｉ／Ｏセンサからの例外的または外れ値読み出し値を識別することと、をさらに含む、請求項３０～３７のいずれか１項に記載の方法。
  39. 前記Ｉ／Ｏセンサからの正常な読み出しの数、および／または前記Ｉ／Ｏセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることをさらに含む、請求項３８に記載の方法。
  40. 非一時的なコンピュータ可読媒体であって、命令がプロセッサによって実施されるときに、請求項３０～３９のいずれか１項に記載の方法を実行するための、記憶された前記命令を有する、非一時的なコンピュータ可読媒体。

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