JP2000215680A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルに格納されているデータの信頼性
を向上する。 【解決手段】 センスアンプ２３は、センスアンプ１０
のしきい値より高いしきい値で、メモリセル６と同等特
性を持ち所定のデータが格納されているデータ揮発検出
用のメモリセル２１から、データを読み出してデータ揮
発を検出する。割り込み制御回路２４は、ＣＰＵ１に割
り込みをかけて実行中の処理を停止させ、メモリ上書き
制御回路２５の指示により、書き込み／読み出し／消去
制御回路１６がメモリセル６に格納されているデータの
上書きを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリに書き込
まれているプログラムやデータが、データ揮発のために
不慮に変化することを防止し、データの内容を書き込み
時のまま保持するメモリ制御回路に関するものである。

【０００２】

【従来の技術】電気的に書き込み及び消去が可能な不揮
発性メモリは、一度メモリに対して書き込みを行えば、
データは永久に書き込まれたまま“１”又は“０”のデ
ータを保持することが理想であるが、実際にはプロセス
の欠陥等の理由により、メモリに書き込んでいたはずの
“０”データが“１”データに変化するといったデータ
揮発の可能性がある。

【０００３】図１５は従来のメモリ制御回路の構成を示
す図であり、図において、１は所定の処理を実行するＣ
ＰＵ、２はデータを転送するデータバス、３はアドレス
データを転送するアドレスバス、４はアドレスラッチ信
号１０１を発生するアドレスラッチ信号発生回路、５は
アドレスラッチ信号１０１によりアドレスバス３からア
ドレスデータ１０２をラッチするアドレスラッチであ
る。

【０００４】また、図１５おいて、６はＣＰＵ１が処理
するために必要なデータを格納するメモリセル、７はア
ドレスデータ１０２によりメモリセル６のワード線を解
読するワード線デコーダ、８はアドレスデータ１０２に
よりメモリセル６のビット線を解読するセレクタデコー
ダ、９はセレクタデコーダ８により解読されたメモリセ
ル６のビット線を選択するビット線セレクタ、１０はメ
モリセル６のデータを読み出すセンスアンプである。

【０００５】さらに、図１５において、１１は書き込み
データやコマンドデータ等のデータ１０３を一時的に格
納するデータラッチ、１２はコマンドデータ１０４を一
時的に格納するコマンドラッチ、１３はコマンドデータ
１０４を解読しデコード信号１０５を出力するコマンド
デコーダ、１４はコマンドデコーダ１３からのデコード
信号１０５により、書き込み用、読み出し用、消去用の
メモリ制御信号１０６を発生すると共に、クロック発生
要求信号１０７を出力するメモリ制御信号発生回路であ
る。

【０００６】さらに、図１５において、１５はメモリ制
御信号発生回路１４からのクロック発生要求信号１０７
により、メモリ制御信号発生回路１４へのクロック信号
１０８を出力すると共に、外部のクロック信号１０９を
分周してＣＰＵ１へのクロック信号１１０を出力するク
ロック発生回路であり、１６はメモリ制御信号１０６に
より、センスアンプ１０との間で、データ１１１の書き
込み／読み出し／消去を制御する書き込み／読み出し／
消去制御回路であり、データラッチ１１からの書き込み
のデータ１０３をセンスアンプ１０に出力すると共に、
センスアンプ１０から読み出されたデータ１１１を入力
して、データ１１２としてデータバス２に出力する。

【０００７】図１６は従来のメモリ制御回路のメモリ読
み出し特性を示す図であり、図のＸ軸方向はセンスアン
プ１０の電源電圧、Ｙ軸方向はメモリセル６の任意のメ
モリのしきい値を示している。図において、２０１は
“０”データ読み出し時のメモリのしきい値、２０２は
“０”データ読み出し時のメモリのしきい値と“１”デ
ータ読み出し時のメモリのしきい値との境界点、２０３
は“１”データ読み出し時のメモリのしきい値、２０４
はセンスアンプ１０の各電源電圧における“０”と
“１”の読み出し時のメモリのしきい値の境界点を結ん
だ特性曲線である。

【０００８】次に動作について説明する。メモリセル６
からデータを読み出すときには、まず、メモリ制御信号
発生回路１４が、コマンドデコーダ１３からのデコード
信号１０５により、読み出し用のメモリ制御信号１０６
を生成し、書き込み／読み出し／消去制御回路１６に出
力する。また、アドレスラッチ５が、アドレスラッチ信
号発生回路４からのアドレスラッチ信号１０１により、
アドレスバス３から与えられたアドレスデータ１０２を
格納し、ワード線デコーダ７とセレクタデコーダ８にア
ドレスデータ１０２を送る。

【０００９】セレクタデコーダ８へのアドレスデータ１
０２により選択されたビット線セレクタ９の任意のビッ
ト線と、ワード線デコーダ７の任意のワード線との組み
合わせにより、メモリセル６内の任意のメモリが選択さ
れ、読み出し用のメモリ制御信号１０６を入力した書き
込み／読み出し／消去制御回路１６の指示により、セン
スアンプ１０が選択された任意のメモリのデータを読み
出す。

【００１０】センスアンプ１０は、読み出したデータが
“１”か“０”かを判断する。このとき、図１６に示す
ように、メモリセル６における任意のメモリのしきい値
が高い状態となるポイント２０１では“０”と読み出
し、メモリセル６のしきい値が低い状態となるポイント
２０３では“１”と読み出すことにより判断する。判断
されたデータは、センスアンプ１０から書き込み／読み
出し／消去制御回路１６に送られ、書き込み／読み出し
／消去制御回路１６は、データ１１２をデータバス２に
出力する。

【００１１】このセンスアンプ１０の読み出しデータ
“１”，“０”の判断の境界点２０２では、“１”，
“０”のデータ読み出しの判断が不安定となるため、メ
モリセル６のしきい値が特性曲線２０４から離れたポイ
ント２０１か２０３になるように、メモリセル６の書き
込みや消去を行っている。

【００１２】ところが、従来の技術で構成されたメモリ
制御回路では、何らかのプロセス的要因等によってメモ
リセル６に欠陥が生じ、最初はポイント２０１にあるセ
ンスアンプ１０が“０”を読み出していたメモリセル６
のしきい値が徐々に低下し、ポイント２０２までしきい
値が下がることで、“１”に読み違えてしまうといった
現象（以下、データ揮発現象と称す）が発生した場合で
も、センスアンプ１０は上記の読み出し動作を続けるた
めに、読み違えたデータ１１２がデータバス２に出力さ
れる。データバス２に接続している外部の周辺装置は、
読み違えたデータ１１２を取り込むこととなり、誤動作
の原因となるということがある。

【００１３】

【発明が解決しようとする課題】従来のメモリ制御回路
は以上のように構成されているので、メモリセル６のデ
ータ揮発が起こり、メモリセル６からの読み出しデータ
が本来書き込まれていたデータと異なったとしても、デ
ータが異なったことを判断する手段がなく、ＣＰＵ１や
外部の周辺装置が、そのまま誤ったデータを取り込むこ
ととなり、誤動作の原因となるという課題があった。

【００１４】上記課題を解決するものとして、特開平９
−３２０３００号公報「半導体記憶装置」や、特開平８
−２９７９８７号公報「不揮発性半導体記憶装置」に開
示されているものがある。これらは、読み出し時の電圧
を変化させて、読み出したメモリセルからのデータを比
較することにより、データ揮発を検出して再書き込みを
行うものであるが、データ揮発を検出するために、通常
のデータ処理以外に、少なくとも２回のデータ読み出し
が必要となるという課題があった。

【００１５】この発明は上記のような課題を解決するた
めになされたもので、実際にプログラムやデータとして
使用するメモリセル６とは別に、データ揮発を検出する
ための専用のメモリセルを用意し、実際に使用するメモ
リセル６よりも早くデータ揮発を検出できるようにし、
データ揮発検出時には、メモリセル６に対して再度デー
タの書き込みを行うような割り込み処理等を実行するこ
とにより、メモリセル６に格納されているデータの信頼
性を向上するメモリ制御回路を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明に係るメモリ制
御回路は、所定の処理を実行するＣＰＵと、上記ＣＰＵ
が実行する所定の処理に必要なデータを格納する第１の
メモリセルと、上記第１のメモリセルに格納されたデー
タを、第１のしきい値に基づき読み出す第１のセンスア
ンプと、上記第１のメモリセルに対し、データの書き込
み、読み出し、消去を制御する書き込み／読み出し／消
去制御回路とを備えたものにおいて、上記第１のメモリ
セルと同等特性を有し、所定のデータを格納する第２の
メモリセルと、上記第２のメモリセルに格納されたデー
タを、上記第１のしきい値より高い第２のしきい値に基
づき読み出し、データ揮発を検出する第２のセンスアン
プと、上記第２のセンスアンプがデータ揮発を検出した
場合、上記ＣＰＵが実行している所定の処理を停止する
ための割り込み信号を、上記ＣＰＵに出力する割り込み
制御回路と、上記第１のメモリセルのアドレスを順次発
生するアドレス自動生成回路と、上記第２のセンスアン
プがデータ揮発を検出した場合、上記アドレス自動生成
回路に上記第１のメモリセルのアドレスを順次発生さ
せ、上記書き込み／読み出し／消去制御回路に指示し
て、発生した上記第１のメモリセルのアドレスごとに、
上記第１のセンスアンプが読み出したデータを同一アド
レスに書き込ませ、上記割り込み制御回路による割り込
み信号を解除させ、上記ＣＰＵによる所定の処理を再開
させるメモリ上書き制御回路とを備えたものである。

【００１７】この発明に係るメモリ制御回路は、第２の
センスアンプがデータ揮発を検出した場合、書き込み／
読み出し／消去制御回路が所定のデータを第２のメモリ
セルに書き込むものである。

【００１８】この発明に係るメモリ制御回路は、メモリ
上書き制御回路をシーケンスＲＯＭにより構成するもの
である。

【００１９】この発明に係るメモリ制御回路は、割り込
み制御回路が、割り込み信号を外部の周辺装置に出力す
るものである。

【００２０】この発明に係るメモリ制御回路は、電源投
入時に、メモリ上書き制御回路の指示に基づきＣＰＵの
動作を開始させず、アドレス自動生成回路が第２のメモ
リセルのアドレスを順次発生して、第２のセンスアンプ
が、第２のメモリセルからデータを読み出してデータ揮
発を検出し、上記メモリ上書き制御回路によるメモリ上
書き処理後に、上記メモリ上書き制御回路の指示に基づ
き、上記ＣＰＵの動作を開始するものである。

【００２１】この発明に係るメモリ制御回路は、ＣＰＵ
が第１の処理を実行中に、第２のセンスアンプがデータ
揮発を検出した場合、割り込み制御回路からの割り込み
信号により、上記ＣＰＵによる処理を上記第１の処理か
ら第２の処理に移行させ、上記ＣＰＵが上記第２の処理
への移行時のレジスタの状態を退避させてから動作を停
止し、メモリ上書き制御回路によるメモリ上書き処理後
に、上記割り込み制御回路からの割り込み信号を解除す
ることにより上記ＣＰＵの動作を再開させ、上記ＣＰＵ
が上記退避させた状態を上記レジスタに格納し、上記Ｃ
ＰＵが上記第２の処理から上記第１の処理に復帰させ、
上記第１の処理を再開するものである。

【００２２】この発明に係るメモリ制御回路は、第２の
センスアンプがデータ揮発を検出した場合、入出力端子
における外部の周辺装置との接続状態を固定する入出力
端子固定回路を備え、メモリ上書き制御回路からの割り
込み解除に基づき、割り込み制御回路が上記入出力端子
固定回路による接続状態の固定を解除するものである。

【００２３】この発明に係るメモリ制御回路は、第２の
センスアンプがデータ揮発を検出した場合、第１のセン
スアンプが第１のしきい値に基づき第１のメモリセルの
アドレスから読み出した第１のデータと、上記第１のセ
ンスアンプが上記第１のしきい値より高い第３のしきい
値に基づき、上記第１のメモリセルの同一アドレスから
読み出した第２のデータを比較するデータ比較器を備
え、上記第１，第２のデータが異なる場合、メモリ上書
き制御回路の指示に基づき、書き込み／読み出し／消去
制御回路が、読み出した同一アドレスに、上記第１のデ
ータを書き込むものである。

【００２４】この発明に係るメモリ制御回路は、第１，
第２のデータが異なる場合、メモリ上書き制御回路の指
示に基づき、書き込み／読み出し／消去制御回路が、読
み出した同一アドレスに、上記第１のデータのうち上記
第２のデータと異なるビットを書き込むものである。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は実施の形態１によるメモリ制御回
路の構成を示す図であり、図１５に示す符号と同一の符
号は同等のものを示している。図１において、２１はメ
モリセル（第１のメモリセル）６と同等の特性を持ちデ
ータ揮発を検出するためのメモリセル（第２のメモリセ
ル）、２２はセレクタデコーダ８により解読されたメモ
リセル２１のビット線を選択するビット線セレクタであ
り、ビット線セレクタ９と同一の回路により構成されて
いる。２３はメモリセル２１のデータを読み出しデータ
揮発を検出したときにデータ揮発検出信号１２１を出力
するセンスアンプ（第２のセンスアンプ）である。

【００２６】また、図１において、２４はセンスアンプ
２３からのデータ揮発検出信号１２１により割り込み動
作を制御し、ＣＰＵ１に割り込み信号１２２を出力する
割り込み制御回路であり、２８はメモリセル２１，ビッ
ト線セレクタ２２，センスアンプ２３，割り込み制御回
路２４により構成されるデータ揮発検出・割り込みブロ
ックである。

【００２７】さらに、図１において、２５はセンスアン
プ２３からのデータ揮発検出信号１２１により、メモリ
上書き制御信号１２３を出力し、メモリセル６のデータ
の上書き処理を制御するメモリ上書き制御回路であり、
割り込み制御回路２４との間で、割り込み処理確認信号
／割り込み処理解除要求信号１２７を入出力する。ま
た、メモリ上書き制御回路２５は、データラッチ１１に
対してデータラッチ要求信号１２８を出力している。

【００２８】さらに、図１において、２６はメモリ上書
き制御回路２５からのメモリ上書き制御信号１２３によ
り、メモリセル６の先頭番地から順次番地をインクリメ
ントし、自動生成されたアドレスデータ１２４を生成す
るアドレス自動生成回路であり、アドレスデータ１２４
を自動生成中は、クロック発生回路１５とメモリ上書き
制御回路２５に、アドレスデータ１２４を自動生成中で
あることを示す確認用のアドレスデータ１２５を出力し
ている。２７はメモリ上書き制御回路２５からのメモリ
上書き制御信号１２３により、アドレスラッチ５に格納
されたアドレスデータ１０２から、アドレス自動生成回
路２６により自動生成されたアドレスデータ１２４に切
り替えてアドレスデータ１２６として出力するアドレス
データ切替回路である。

【００２９】図２は実施の形態１によるメモリ制御回路
のメモリ読み出し特性を示す図であり、図において、２
１２はセンスアンプ２３における“０”データ読み出し
時のしきい値と“１”データ読み出し時のしきい値との
境界点、２１４はセンスアンプ２３の各電源電圧におけ
る“０”と“１”読み出し時のしきい値の境界点を結ん
だ特性曲線である。その他は図１６と同一である。すな
わち、実線はセンスアンプ（第１のセンスアンプ）１０
の特性曲線、一点鎖線はセンスアンプ２３の特性曲線で
ある。図２に示すように、メモリのしきい値はセンスア
ンプ１０，２３の電源電圧を調整することにより設定で
きる。

【００３０】図３は図１におけるメモリ上書き制御回路
２５の構成を示す図であり、図において、２５ａは読み
出し信号生成ブロックであり、メモリ制御信号発生回路
１４に、メモリ上書き制御信号１２３として、読み出し
要求信号１２３ａを出力すると共に、データラッチ１１
にデータを格納するためのデータラッチ要求信号１２８
を出力する。２５ｂは書き込み信号生成ブロックであ
り、メモリ制御信号発生回路１４に、メモリ上書き制御
信号１２３として、書き込み要求信号１２３ｂを出力す
る。

【００３１】また、図３において、２５ｃはクロック・
アドレス要求信号生成ブロックであり、クロック発生回
路１５に、メモリ上書き制御信号１２３として、クロッ
ク発生要求信号１２３ｃを出力し、クロック発生回路１
５からのクロック信号１０８を入力して、アドレス自動
生成回路２６，アドレスデータ切替回路２７に、メモリ
上書き制御信号１２３として、アドレス自動生成要求信
号１２３ｄを出力し、アドレス自動生成回路２６からの
確認用のアドレスデータ１２５を入力することにより、
自動生成されたアドレスデータが出力されたことを確認
する。

【００３２】さらに、図３において、２５ｄはデータ揮
発検出・割り込み要求／解除ブロックであり、センスア
ンプ２３からのデータ揮発検出信号１２１を入力してメ
モリ上書き処理モードに入り、割り込み制御回路２４か
らの割り込み処理確認信号１２７ａを入力し、割り込み
制御回路２４に割り込み処理解除要求信号１２７ｂを出
力する。

【００３３】次に動作について説明する。センスアンプ
２３は、図２の特性曲線２１４に示すように、センスア
ンプ１０がメモリの読み出しデータの“１”，“０”の
判断を行うしきい値よりも高いメモリのしきい値で
“１”，“０”の判断を行う。メモリセル６及びメモリ
セル２１の特性は同等のため、メモリのデータ揮発傾向
は両方のメモリセルとも同様に存在すると考える。メモ
リセル６の読み出し動作は従来の技術と同じであり、メ
モリセル２１の読み出しは、書き込み／読み出し／消去
制御回路１６を介さないため、メモリセル６の読み出し
に関係なく、常にセンスアンプ２３が読み出し動作を行
っている。

【００３４】図４及び図５はデータ揮発検出時のメモリ
上書き処理を示すフローチャートである。メモリセル２
１はあらかじめ全領域が“０”に書き込まれており、メ
モリセル２１のうち、いずれか一つのメモリでもしきい
値が境界点２１２よりも下がると、図４のステップＳＴ
１０１において、センスアンプ２３はデータ揮発を検出
し、ステップＳＴ１０２において、センスアンプ２３
は、メモリ上書き制御回路２５のデータ揮発検出・割り
込み要求／解除ブロック２５ｄと、割り込み制御回路２
４に、データ揮発検出信号１２１を出力する。

【００３５】ここで“０”を読み出していたメモリセル
６及びメモリセル２１のしきい値が、データ揮発現象に
より低下してきたと想定する。メモリセル６及びメモリ
セル２１の特性は同等のため、メモリのしきい値は同等
の速度で低下する。センスアンプ２３はセンスアンプ１
０よりもメモリのしきい値が高いポイントで、“１”，
“０”のデータを判断しており、センスアンプ１０がメ
モリセル６のデータ揮発によってデータの読み違えを起
こすよりも早い段階で、センスアンプ２３はデータ揮発
を検出し、データ揮発検出信号１２１を出力する。

【００３６】ステップＳＴ１０３において、データ揮発
検出信号１２１を受けた割り込み制御回路２４は、ＣＰ
Ｕ１に割り込み信号１２２を出力し、メモリ上書き制御
回路２５のデータ揮発検出・割り込み要求／解除ブロッ
ク２５ｄに、割り込み処理確認信号１２７ａを送る。ス
テップＳＴ１０４において、ＣＰＵ１は、割り込み制御
回路２４からの割り込み信号１２２を受け付けて動作を
停止する。ステップＳＴ１０５において、メモリ上書き
制御回路２５により、メモリの自動書き換えモードに移
行する。

【００３７】ステップＳＴ１０６において、メモリ上書
き制御回路２５のクロック・アドレス要求信号生成ブロ
ック２５ｃは、クロック発生回路１５にクロック発生要
求信号１２３ｃを出力し、クロック発生回路１５は、Ｃ
ＰＵ１に供給していたクロック信号１１０の供給を停止
すると共に、クロック信号１０８を出力する。クロック
発生回路１５からのクロック信号１０８を入力したクロ
ック・アドレス要求信号生成ブロック２５ｃは、アドレ
ス自動生成回路２６とアドレスデータ切替回路２７に、
アドレス自動生成要求信号１２３ｄを出力し、アドレス
自動生成回路２６は、アドレスデータ切替回路２７に、
メモリセル６の先頭番地を示す自動生成されたアドレス
データ１２４を出力すると共に、クロック発生回路１５
とメモリ上書き制御回路２５のクロック・アドレス要求
信号生成ブロック２５ｃに、確認用のアドレスデータ１
２５を送り、アドレスデータ切替回路２７が、アドレス
自動生成回路２６からのメモリセル６の先頭番地を示す
自動生成されたアドレスデータ１２４をアドレスデータ
１２６として出力する。

【００３８】ステップＳＴ１０７において、メモリ上書
き制御回路２５の読み出し信号生成ブロック２５ａは、
メモリ制御信号発生回路１４に、読み出し要求信号１２
３ａを出力し、メモリ制御信号発生回路１４は、書き込
み／読み出し／消去制御回路１６に、読み出し用のメモ
リ制御信号１０６を送り、書き込み／読み出し／消去制
御回路１６の指示により、センスアンプ１０は、メモリ
セル６の先頭番地のデータを１バイト分読み出す。

【００３９】ステップＳＴ１０８において、センスアン
プ１０が読み出したデータ１１１を入力した書き込み／
読み出し／消去制御回路１６は、データ１１２をデータ
ラッチ１１に送り、メモリ上書き制御回路２５の読み出
し信号生成ブロック２５ａからのデータラッチ要求信号
１２８により、データラッチ１１は１バイト分のデータ
１１２をラッチする。

【００４０】ステップＳＴ１０９において、メモリ上書
き制御回路２５の書き込み信号生成ブロック２５ｂから
の書き込み要求信号１２３ｂにより、メモリ制御信号発
生回路１４は、書き込み／読み出し／消去制御回路１６
に、書き込み用のメモリ制御信号１０６を送る。ステッ
プＳＴ１１０において、書き込み／読み出し／消去制御
回路１６は、ステップＳＴ１０７で読み出したメモリセ
ル６のアドレスと同一のアドレスに対して、データラッ
チ１１にラッチした１バイト分のデータの書き込みを行
う。

【００４１】１バイト分の書き込みが終了すると、ステ
ップＳＴ１１１において、メモリ上書き制御回路２５の
クロック・アドレス要求信号生成ブロック２５ｃは、ア
ドレス自動生成回路２６とアドレスデータ切替回路２７
に、アドレス自動生成要求信号１２３ｄを送り、アドレ
ス自動生成回路２６は、アドレスをインクリメントし、
ステップＳＴ１１２において、上記ステップＳＴ１０７
からＳＴ１１１を、メモリセル６の最終アドレスまで、
読み出し及び書き込み動作を実行する。

【００４２】メモリセル６の上書き処理終了後、図５の
ステップＳＴ１１３において、書き込み／読み出し／消
去制御回路１６は、データ揮発検出用のメモリセル２１
に対して、“０”データを上書きし、ステップＳＴ１１
４において、自動書き換えモードからマイコンモードに
移行する。

【００４３】マイコンモードに移行後、ステップＳＴ１
１５において、メモリ上書き制御回路２５のデータ揮発
検出・割り込み要求／解除ブロック２５ｄは、割り込み
制御回路２４に、割り込み処理解除要求信号１２７ｂを
送り、割り込み制御回路２４はＣＰＵ１に対する割り込
み信号１２２を解除する。このとき、メモリ上書き制御
回路２５のクロック・アドレス要求信号生成ブロック２
５ｃは、クロック発生要求信号１２３ｃ，アドレス自動
生成要求信号１２３ｄの生成を終了する。

【００４４】ステップＳＴ１１６において、クロック発
生回路１５は、メモリ上書き制御回路２５のクロック・
アドレス要求信号生成ブロック２５ｃが出力されなくな
ることにより、外部のクロック信号１０９を分周して、
クロック信号１１０をＣＰＵ１に出力することにより、
ＣＰＵ１が動作を再開し、ステップＳＴ１１７において
復帰する。

【００４５】以上のように、この実施の形態１によれ
ば、メモリセル６のデータが揮発する前に、センスアン
プ２３が高いしきい値で、メモリセル２１のデータを読
み出してデータ揮発を検出し、メモリセル６へのデータ
の書き込みを行うことにより、メモリ制御回路の動作を
完全に停止することなく、メモリセル６に格納されてい
るデータの信頼性を向上することができるという効果が
得られる。

【００４６】実施の形態２．図６は実施の形態２による
メモリ上書き制御回路３１の構成を示す図であり、この
実施の形態におけるメモリ制御回路の構成は、実施の形
態１の図１におけるメモリ上書き制御回路２５を、シー
ケンスＲＯＭ回路により構成されたメモリ上書き制御回
路３１に置き換えたものである。図６において、３１ａ
はシーケンスＲＯＭであり、実施の形態１のメモリ上書
き制御回路２５における読み出し信号生成ブロック２５
ａ，書き込み信号生成ブロック２５ｂ，クロック・アド
レス要求信号生成ブロック２５ｃ，データ揮発検出・割
り込み要求／解除ブロック２５ｄの機能を有している。

【００４７】また、図６において、３１ｂはデコーダで
あり、センスアンプ２３からのデータ揮発検出信号１２
１，割り込み制御回路２４からの割り込み処理確認信号
１２７ａ，アドレス自動生成回路２６からの確認用のア
ドレスデータ１２５，クロック発生回路１５からのクロ
ック信号１０８を入力して解読する。

【００４８】さらに、図６において、３１ｃはセレクタ
であり、シーケンスＲＯＭ３１ａからの読み出し要求信
号１２３ａ，書き込み要求信号１２３ｂ，クロック発生
要求信号１２３ｃ，アドレス自動生成要求信号１２３
ｄ，データラッチ要求信号１２８，割り込み処理解除要
求信号１２７ｂを選択して出力する。

【００４９】次に動作について説明する。実施の形態１
のメモリ上書き制御回路２５は、読み出し信号生成ブロ
ック２５ａ，書き込み信号生成ブロック２５ｂ，クロッ
ク・アドレス要求信号生成ブロック２５ｃ，データ揮発
検出・割り込み要求／解除ブロック２５ｄにより構成さ
れているが、図６に示すように、シーケンスＲＯＭ３１
ａを用いることにより、各動作ブロックに分けて回路を
設計するよりも、ロジック数や回路の占める面積を少な
くした簡単な構成により、実施の形態１のメモリ上書き
制御回路２５と同様な動作を得ることが可能となる。

【００５０】以上のように、この実施の形態２によれ
ば、メモリ上書き制御回路３１をシーケンスＲＯＭ３１
ａにより構成することで、簡単な構成で、メモリセル６
に格納されているデータの信頼性を向上することができ
るという効果が得られる。

【００５１】実施の形態３．図７は実施の形態３による
メモリ制御回路の部分的な構成を示す図である。図にお
いて、４１は外部出力端子であり、その他の構成は、実
施の形態１の図１と同等である。

【００５２】次に動作について説明する。実施の形態１
では、メモリのデータ揮発を検出した場合、割り込み制
御回路２４は、ＣＰＵ１にのみ割り込み信号１２２を出
力して、割り込み処理を行う仕組みになっていたが、こ
の実施の形態では、割り込み信号１２２を外部出力端子
４１にも出力することで、メモリの周辺に接続されてい
る外部の周辺装置にもデータ揮発が検出されたことを通
知し、各々の外部の周辺装置が安全に動作停止や割り込
み処理を行うことが可能となる。

【００５３】以上のように、この実施の形態３によれ
ば、メモリセル６のデータが揮発する前に、センスアン
プ２３が高いしきい値で、メモリセル２１のデータを読
み出してデータ揮発を検出し、メモリセル６へのデータ
の書き込みを行うことにより、メモリ制御回路の動作を
完全に停止することなく、メモリセル６に格納されてい
るデータの信頼性を向上することができると共に、割り
込み制御回路２４が割り込み信号１２２を外部の周辺装
置に出力することにより、外部の周辺装置が安全に動作
停止や割り込み処理を行うことができるという効果が得
られる。

【００５４】実施の形態４．この実施の形態におけるメ
モリ制御回路の構成は、実施の形態１の図１と同じであ
る。実施の形態１では、メモリのデータ揮発を検出した
ときには、既にＣＰＵ１はデータ処理を開始しており、
ＣＰＵ１は余分なデータ処理を行ったことになるが、こ
の実施の形態は、ＣＰＵ１がデータ処理を開始する前の
電源投入時に、データ揮発を検出してメモリの上書き処
理を行うものである。

【００５５】次に動作について説明する。図８は電源投
入時のメモリ上書き処理を示すフローチャートである。
ステップＳＴ１２１において、メモリ制御回路の電源が
投入されると、ステップＳＴ１２２において、メモリ上
書き制御回路２５のクロック・アドレス要求信号生成ブ
ロック２５ｃは、クロック発生回路１５にクロック発生
要求信号１２３ｃを出力する。ステップＳＴ１２３にお
いて、クロック発生回路１５は、メモリ上書き制御回路
２５にクロック信号１０８を出力する。ここでは、クロ
ック発生回路１５は、ＣＰＵ１にクロック信号１１０を
供給していないので、ＣＰＵ１は動作を開始していな
い。

【００５６】ステップＳＴ１２４において、クロック発
生回路１５からのクロック信号１０８を入力したクロッ
ク・アドレス要求信号生成ブロック２５ｃは、アドレス
自動生成回路２６とアドレスデータ切替回路２７に、メ
モリセル２１の先頭番地を示すアドレスデータを生成す
るためのアドレス自動生成要求信号１２３ｄを出力す
る。ステップＳＴ１２５において、アドレス自動生成回
路２６は、メモリセル２１の先頭番地を示すアドレスデ
ータを生成し、アドレスデータ切替回路２７から出力さ
れる。

【００５７】ステップＳＴ１２６において、メモリ上書
き制御回路２５の読み出し信号生成ブロック２５ａは、
メモリ制御信号発生回路１４に、読み出し要求信号１２
３ａを出力し、メモリ制御信号発生回路１４は、書き込
み／読み出し／消去制御回路１６に、読み出し用のメモ
リ制御信号１０６を出力する。ステップＳＴ１２７にお
いて、センスアンプ２３は、書き込み／読み出し／消去
制御回路１６の指示に基づき、メモリセル２１の先頭番
地のデータを読み出す。

【００５８】ステップＳＴ１２８において、センスアン
プ２３がデータ揮発を検出しない場合は、ステップＳＴ
１２９，ＳＴ１３０において、メモリセル２１のアドレ
スを最終アドレスまでインクリメントし、上記ステップ
ＳＴ１２６からＳＴ１２８を繰り返す。ステップＳＴ１
２８において、センスアンプ２３がデータ揮発を検出し
た場合は、ステップＳＴ１３１において、センスアンプ
２３は、メモリ上書き制御回路２５にデータ揮発検出信
号１２１を出力する。

【００５９】ステップＳＴ１３２において、データ揮発
検出信号１２１を入力したメモリ上書き制御回路２５
は、メモリセル６，２１に対してメモリ上書き処理を行
う。この処理は、実施の形態１の図４，図５におけるス
テップＳＴ１０６からＳＴ１１３の処理と同様である。

【００６０】上記ステップＳＴ１３０の最終アドレスま
での処理が完了した場合と、上記ステップＳＴ１３２の
メモリ上書き処理を完了した場合に、ステップＳＴ１３
３において、メモリ上書き制御回路２５のクロック・ア
ドレス要求信号生成ブロック２５ｃは、クロック発生要
求信号１２３ｃとアドレス自動生成要求信号１２３ｄの
出力を停止する。ＳＴ１３４において、クロック発生回
路１５は、クロック発生要求信号１２３ｃが解除される
ことにより、ＣＰＵ１にクロック信号１１０を供給し、
ＣＰＵ１は動作を開始し通常のデータ処理を行う。

【００６１】以上のように、この実施の形態４によれ
ば、ＣＰＵ１が動作を開始する前の電源投入時に、セン
スアンプ２３が高いしきい値で、メモリセル２１のデー
タを読み出してデータ揮発を検出し、メモリセル６への
データの書き込みを行うことにより、ＣＰＵ１に無駄な
処理をさせずに、メモリセル６に格納されているデータ
の信頼性を向上することができるという効果が得られ
る。

【００６２】実施の形態５．この実施の形態５によるメ
モリ制御回路の構成は、実施の形態１の図１と同じであ
り、プログラム実行中にメモリの上書き処理を行うもの
である。

【００６３】次に動作について説明する。図９は実施の
形態５によるデータ揮発検出時のメモリ上書き処理を示
すフローチャートであり、実際にメインプログラムを実
行中に、メモリセル２１のデータ揮発を検出した時か
ら、割り込み処理に入り、ＣＰＵ１の動作を停止し、メ
モリセル６，２１に対するデータの上書きの実施を経
て、ＣＰＵ１の動作復帰及びプログラムの実行再開まで
の処理を示している。割り込みプログラムは、ステップ
ＳＴ１４３の割り込み要求によって自動的に実行される
ものである。

【００６４】ステップＳＴ１４１のメインプログラムを
実行中に、ステップＳＴ１４２において、センスアンプ
２３がデータ揮発を検出すると、ステップＳＴ１４３に
おいて、割り込み制御回路２４がＣＰＵ１に対し割り込
み要求を行い、ＣＰＵ１が割り込みプログラムを実行す
る。

【００６５】割り込みプログラムでは、ステップＳＴ１
４４において、ＣＰＵ１は、ステップＳＴ１４３の割り
込み要求発生時におけるマイコンの各レジスタ（図１に
図示せず）の状態を、ＲＡＭ等のメモリ（図１に図示せ
ず）に退避させ、ステップＳＴ１４５において、割り込
み制御回路２４からの割り込み信号１２２により、ＣＰ
Ｕ１は動作を停止する。そしてステップＳＴ１４６にお
いて、メモリセル６，２１の自動上書き処理を行う。こ
の処理は、実施の形態１の図４，図５におけるステップ
ＳＴ１０５からＳＴ１１５の処理と同一である。

【００６６】ステップＳＴ１４７において、割り込み制
御回路２４からの割り込み信号１２２が解除されること
により、ＣＰＵ１は動作を再開し、ステップＳＴ１４８
において、ＣＰＵ１は、一旦ＲＡＭ等に退避した各レジ
スタの状態を元のレジスタに格納し、ステップＳＴ１４
９において、レジスタの状態の復帰が終了すると、ステ
ップＳＴ１５０において、ＣＰＵ１は、メインプログラ
ムへの割り込み復帰を行い、ステップＳＴ１５１におい
て、メインプログラムの実行を再開する。以上の処理に
より、データ揮発の検出時におけるメモリ制御回路の動
作状態を変えることなく、メモリ上書き動作を行うこと
が可能となる。

【００６７】以上のように、この実施の形態５によれ
ば、メインプログラムの処理を実行中にデータ揮発が検
出されて割り込みプログラムの処理に移行する場合、移
行時のレジスタの状態を退避させてから、ＣＰＵ１が動
作を停止し、メモリ上書き処理後にＣＰＵ１の動作を再
開させ、退避させた状態をレジスタに格納して、メイン
プログラムの処理に復帰させることにより、データ揮発
の検出時におけるメモリ制御回路の動作状態を変えるこ
となく、メモリセル６に格納されているデータの信頼性
を向上することができるという効果が得られる。

【００６８】実施の形態６．図１０は実施の形態６によ
るメモリ制御回路の部分的な構成を示す図であり、図に
おいて、５１はメモリ制御回路の入出力端子である。５
２は入出力端子固定回路であり、センスアンプ２３から
のデータ揮発検出信号１２１により、入出力端子５１に
おける外部の周辺装置との接続状態を固定するための入
出力端子固定信号１４２を出力する。その他の構成は、
実施の形態１の図１に示したものと同等である。

【００６９】次に動作について説明する。メモリセル２
１のデータ揮発を検出したセンスアンプ２３は、データ
揮発検出信号１２１を、メモリ上書き制御回路２５，割
り込み制御回路２４，入出力端子固定回路５２に出力す
る。割り込み制御回路２４は図示していないＣＰＵ１の
動作を停止させ、メモリ上書き制御回路２５はメモリセ
ル６の上書き処理を実行する。このとき、入出力端子固
定回路５２は、入出力端子５１に対し入出力端子固定信
号１４２を出力し、入出力端子５１における外部の周辺
装置との接続状態を、データ揮発検出時のまま固定す
る。

【００７０】また、メモリ上書きが終了した時には、割
り込み制御回路２４より、入出力端子固定回路５２に入
出力端子制御信号１４１が出力され、入出力端子固定回
路５２は、入出力端子固定信号１４２を解除することに
より、入出力端子５１における外部の周辺装置との接続
状態の固定を解除する。これにより、外部の周辺装置と
の接続状態に関しても、データ揮発の検出前と変わりな
く、外部の周辺装置に影響のない状態で、メモリ上書き
動作を実現することが可能となる。

【００７１】以上のように、この実施の形態６によれ
ば、入出力端子５１における外部の周辺装置との接続状
態を固定することにより、データ揮発の検出時における
外部の周辺装置との接続状態を変えることなく、メモリ
セル６に格納されているデータの信頼性を向上すること
ができるという効果が得られる。

【００７２】実施の形態７．図１１は実施の形態７によ
るメモリ制御回路の構成を示す図であり、図において、
６１は比較用データラッチであり、通常のしきい値、す
なわち、図２の特性曲線２０４に設定したときに、セン
スアンプ１０がメモリセル６から読み出した１バイトの
データを格納する。６２はデータ比較器であり、メモリ
セル６のしきい値を通常のしきい値、すなわち、図２の
特性曲線２０４に設定したときに、センスアンプ１０が
メモリセル６から読み出したデータと、メモリセル６の
しきい値を通常のしきい値より高いしきい値、例えば図
２の特性曲線２１４に設定したときに、センスアンプ１
０がメモリセル６から読み出したデータとを、メモリ上
書き制御回路２５からの比較制御信号１５３により比較
する。これらのしきい値の設定は、センスアンプ１０の
電源電圧を調整することにより行われる。その他の構成
は、実施の形態１における図１と同等である。

【００７３】次に動作について説明する。図１２及び図
１３はデータ揮発検出時におけるメモリ上書き処理を示
すフローチャートである。データ揮発の検出及び自動上
書きモードヘの移行処理は、実施の形態１と同一である
が、この実施の形態では、データ揮発の可能性があるア
ドレスのデータのみ上書きするものである。

【００７４】ステップＳＴ１６１において、アドレス自
動生成回路２６が自動生成されたアドレスデータ１２４
を出力し、アドレスデータ切替回路２７が、自動生成さ
れたアドレスデータ１２４をアドレスデータ１２６とし
て出力する。ステップＳＴ１６２において、センスアン
プ１０が通常のしきい値で読み出すように設定する。ス
テップＳＴ１６３において、書き込み／読み出し／消去
制御回路１６からの指示により、センスアンプ１０は、
メモリセル６から１バイトのデータの読み出しを行い、
ステップＳＴ１６４において、書き込み／読み出し／消
去制御回路１６は、読み出したデータ１１２を比較用デ
ータラッチ６１にラッチする。

【００７５】ステップＳＴ１６５において、通常のしき
い値より高いしきい値で、センスアンプ１０が読み出す
ように設定し、ステップＳＴ１６６において、書き込み
／読み出し／消去制御回路１６からの指示により、セン
スアンプ１０は、同一アドレスのメモリセル６より、通
常のしきい値より高いしきい値で、再度読み出しを行
う。

【００７６】ステップＳＴ１６７において、書き込み／
読み出し／消去制御回路１６は、読み出したデータ１５
１をデータ比較器６２にラッチし、ステップＳＴ１６８
において、データ比較器６２は、メモリ上書き制御回路
２５からの比較制御信号１５３に基づき、比較用データ
ラッチ６１にラッチされているデータ１５２と比較す
る。データ比較の結果は、比較制御信号１５３により、
メモリ上書き制御回路２５に送られる。両者のデータが
一致する場合は、データ揮発の可能性がなく上書きする
必要がないため、ステップＳＴ１６９，ＳＴ１７０にお
いて、アドレス自動生成回路２６はアドレスをインクリ
メントして、メモリセル６における最終アドレスのデー
タまで、同様に読み出して比較動作を行う。

【００７７】また、ステップＳＴ１６８におけるデータ
比較の結果、両者のデータが不一致になる場合は、メモ
リセル６に格納されているデータのしきい値が、例え
ば、図２に示すメモリ読み出し特性の特性曲線２０４と
特性曲線２１４の間のポイントとなり、データ揮発の可
能性があるため、通常のしきい値でメモリセル６から読
み出したデータが本来のデータであるものと判断し、図
１３のステップＳＴ１７１において、メモリ上書き制御
回路２５からの比較制御信号１５３により、比較用デー
タラッチ６１にラッチされていた通常のしきい値でメモ
リセル６から読み出した１バイトのデータ１５２を、デ
ータラッチ１１にラッチする。

【００７８】ステップＳＴ１７２において、メモリ制御
信号発生回路１４が書き込み用のメモリ制御信号１０６
を出力し、ステップＳＴ１７３において、書き込み／読
み出し／消去制御回路１６が、読み出したアドレスと同
一アドレスのメモリに対して、データラッチ１１にラッ
チされている１バイトのデータの書き込みを行い、ステ
ップＳＴ１７４において、メモリ上書き制御回路２５
は、書き込み動作を終了する。

【００７９】データの書き込み終了後、図１２のステッ
プＳＴ１６９，ＳＴ１７０において、アドレスをインク
リメントし、最終アドレスまでのデータを読み出して比
較動作を行う。最終アドレスのデータを読み出して比較
動作が終了すると、ステップＳＴ１７５において、書き
込み／読み出し／消去制御回路１６は、データ揮発検出
用のメモリセル２１の上書きを行い、ステップＳＴ１７
６において、メモリの上書き動作を終了する。以上の処
理により、データ揮発傾向のあるメモリにのみ上書きを
行うことができ、他のメモリに対する不要な書き込みパ
ルス印加を抑えることで、メモリの特性劣化を防ぐこと
が可能となる。

【００８０】以上のように、この実施の形態７によれ
ば、センスアンプ２３がデータ揮発を検出した場合、セ
ンスアンプ１０が通常のしきい値に基づきメモリセル６
のアドレスから読み出したデータと、センスアンプ１０
が通常より高いしきい値に基づき、メモリセル６の同一
アドレスから読み出したデータを比較し、データが異な
る場合、読み出した同一アドレスに、通常のしきい値に
基づき読み出したデータを、データ揮発傾向のあるアド
レスのみに上書きを行うことにより、メモリセル６に格
納されているデータの信頼性を向上することができると
共に、他のアドレスに対する不要な書き込みパルス印加
を抑えることで、メモリの特性劣化を防ぐことができる
という効果が得られる。

【００８１】実施の形態８．この実施の形態におけるメ
モリ制御回路の構成は、実施の形態７の図１１と同一で
ある。

【００８２】次に動作について説明する。図１４はデー
タ揮発検出時のメモリ上書き処理を示すフローチャート
であり、ステップＳＴ１８１からＳＴ１８４は、実施の
形態７の図１３におけるステップＳＴ１７１からＳＴ１
７４に相当する。その他の処理は、、実施の形態７の図
１２におけるステップＳＴ１６１からＳＴ１７６までの
処理と同一である。

【００８３】ステップＳＴ１８１において、メモリ上書
き制御回路２５からの比較制御信号１５３により、比較
用データラッチ６１にラッチされている１ワードのデー
タのうち、データ比較器６２にラッチされているデータ
と異なるビットのみデータラッチ１１にラッチする。す
なわち、“０”読み出しデータから“１”読み出しデー
タに変化した不一致のビットのみデータラッチ１１にラ
ッチする。ステップＳＴ１８２からＳＴ１８４までの処
理は、実施の形態７の図１３におけるステップＳＴ１７
２からＳＴ１７４までの処理と同一である。

【００８４】以上の処理により、メモリセル６には
“０”データが書き込まれており、かつデータ揮発のな
いビットに対しては上書きしなくなるため、メモリセル
６に対する書き込みストレスを、少なくすることが可能
となる。

【００８５】以上のように、この実施の形態８によれ
ば、センスアンプ２３がデータ揮発を検出した場合、セ
ンスアンプ１０が通常のしきい値に基づきメモリセル６
のアドレスから読み出したデータと、センスアンプ１０
が通常より高いしきい値に基づき、メモリセル６の同一
アドレスから読み出したデータを比較し、データが異な
る場合、読み出した同一アドレスに、通常のしきい値に
基づき読み出したデータのうち、通常より高いしきい値
に基づき読み出したデータと異なるビットを書き込むこ
とにより、メモリセル６に格納されているデータの信頼
性を向上することができると共に、データ揮発傾向のあ
るアドレスのみにビット単位で上書きを行うことがで
き、他のアドレスに対する不要な書き込みパルス印加を
抑えることで、メモリの特性劣化を防ぐことができると
いう効果が得られる。

【００８６】

【発明の効果】以上のように、この発明によれば、第１
のメモリセルのデータが揮発する前に、第２のセンスア
ンプがしきい値の高い第２のしきい値で、第２のメモリ
セルのデータを読み出してデータ揮発を検出し、第１の
メモリセルへのデータの書き込みを行うことにより、メ
モリ制御回路の動作を完全に停止することなく、第１の
メモリセルに格納されているデータの信頼性を向上する
ことができるという効果がある。

【００８７】この発明によれば、メモリ上書き制御回路
をシーケンスＲＯＭにより構成することで、簡単な構成
で、第１のメモリセルに格納されているデータの信頼性
を向上することができるという効果がある。

【００８８】この発明によれば、割り込み制御回路が割
り込み信号を外部の周辺装置に出力することにより、メ
モリの上書き処理中に、外部の周辺装置が安全に動作停
止や割り込み処理を行うことができるという効果があ
る。

【００８９】この発明によれば、ＣＰＵが動作を開始す
る前の電源投入時に、第２のセンスアンプが高いしきい
値で、第２のメモリセルのデータを読み出してデータ揮
発を検出し、第１のメモリセルへのデータの書き込みを
行うことにより、ＣＰＵに無駄な処理をさせずに、第１
のメモリセルに格納されているデータの信頼性を向上す
ることができるという効果がある。

【００９０】この発明によれば、第１の処理を実行中に
データ揮発が検出されて第２の処理に移行する場合、移
行時のレジスタの状態を退避させてから、ＣＰＵが動作
を停止し、メモリ上書き処理後にＣＰＵの動作を再開さ
せ、退避させた状態をレジスタに格納して、第１の処理
に復帰させることにより、データ揮発の検出時における
メモリ制御回路の動作状態を変えることなく、第１のメ
モリセルに格納されているデータの信頼性を向上するこ
とができるという効果がある。

【００９１】この発明によれば、データ揮発を検出した
場合、入出力端子における外部の周辺装置との接続状態
を固定することにより、データ揮発の検出時における外
部の周辺装置との接続状態を変えることなく、第１のメ
モリセルに格納されているデータの信頼性を向上するこ
とができるという効果がある。

【００９２】この発明によれば、第２のセンスアンプが
データ揮発を検出した場合、第１のセンスアンプが第１
のしきい値に基づき第１のメモリセルのアドレスから読
み出した第１のデータと、第１のセンスアンプが第１の
しきい値より高い第３のしきい値に基づき、第１のメモ
リセルの同一アドレスから読み出した第２のデータを比
較し、第１，第２のデータが異なる場合、読み出した同
一アドレスに、第１のデータをデータ揮発傾向のあるア
ドレスのみに上書きを行うことにより、第１のメモリセ
ルに格納されているデータの信頼性を向上することがで
きると共に、他のアドレスに対する不要な書き込みパル
ス印加を抑えることで、メモリの特性劣化を防ぐことが
できるという効果がある。

【００９３】この発明によれば、第１，第２のデータが
異なる場合、読み出した同一アドレスに、第１のデータ
のうち第２のデータと異なるビットを、データ揮発傾向
のあるアドレスのみに、ビット単位で上書きを行うこと
により、第１のメモリセルに格納されているデータの信
頼性を向上することができると共に、他のアドレスに対
する不要な書き込みパルス印加を抑えることで、メモリ
の特性劣化を防ぐことができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるメモリ制御回
路の構成を示す図である。

【図２】 この発明の実施の形態１によるメモリ制御回
路のメモリ読み出し特性を示す図である。

【図３】 この発明の実施の形態１によるメモリ上書き
制御回路の構成を示す図である。

【図４】 この発明の実施の形態１によるデータ揮発検
出時のメモリ上書き処理を示すフローチャートである。

【図５】 この発明の実施の形態１によるデータ揮発検
出時のメモリ上書き処理を示すフローチャートである。

【図６】 この発明の実施の形態２によるメモリ上書き
制御回路の構成を示す図である。

【図７】 この発明の実施の形態３によるメモリ制御回
路の構成を示す図である。

【図８】 この発明の実施の形態４による電源投入時の
メモリ上書き処理を示すフローチャートである。

【図９】 この発明の実施の形態５によるデータ揮発検
出時のメモリ上書き処理を示すフローチャートである。

【図１０】 この発明の実施の形態６によるメモリ制御
回路の構成を示す図である。

【図１１】 この発明の実施の形態７によるメモリ制御
回路の構成を示す図である。

【図１２】 この発明の実施の形態７によるデータ揮発
検出時におけるメモリ上書き処理を示すフローチャート
である。

【図１３】 この発明の実施の形態７によるデータ揮発
検出時におけるメモリ上書き処理を示すフローチャート
である。

【図１４】 この発明の実施の形態８によるデータ揮発
検出時におけるメモリ上書き処理を示すフローチャート
である。

【図１５】 従来のメモリ制御回路の構成を示す図であ
る。

【図１６】 従来のメモリ制御回路のメモリ読み出し特
性を示す図である。

【符号の説明】

１ ＣＰＵ、６ メモリセル（第１のメモリセル）、１
０ センスアンプ（第１のセンスアンプ）、１６ 書き
込み／読み出し／消去制御回路、２１ メモリセル（第
２のメモリセル）、２３ センスアンプ（第２のセンス
アンプ）、２４割り込み制御回路、２５，３１ メモリ
上書き制御回路、２６ アドレス自動生成回路、３１ａ
シーケンスＲＯＭ、５１ 入出力端子、５２ 入出力
端子固定回路、６２ データ比較器。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定の処理を実行するＣＰＵと、 上記ＣＰＵが実行する所定の処理に必要なデータを格納
   する第１のメモリセルと、 上記第１のメモリセルに格納されたデータを、第１のし
   きい値に基づき読み出す第１のセンスアンプと、 上記第１のメモリセルに対し、データの書き込み、読み
   出し、消去を制御する書き込み／読み出し／消去制御回
   路とを備えたメモリ制御回路において、 上記第１のメモリセルと同等特性を有し、所定のデータ
   を格納する第２のメモリセルと、 上記第２のメモリセルに格納されたデータを、上記第１
   のしきい値より高い第２のしきい値に基づき読み出し、
   データ揮発を検出する第２のセンスアンプと、 上記第２のセンスアンプがデータ揮発を検出した場合、
   上記ＣＰＵが実行している所定の処理を停止するための
   割り込み信号を、上記ＣＰＵに出力する割り込み制御回
   路と、 上記第１のメモリセルのアドレスを順次発生するアドレ
   ス自動生成回路と、 上記第２のセンスアンプがデータ揮発を検出した場合、
   上記アドレス自動生成回路に上記第１のメモリセルのア
   ドレスを順次発生させ、上記書き込み／読み出し／消去
   制御回路に指示して、発生した上記第１のメモリセルの
   アドレスごとに、上記第１のセンスアンプが読み出した
   データを同一アドレスに書き込ませ、上記割り込み制御
   回路による割り込み信号を解除させ、上記ＣＰＵによる
   所定の処理を再開させるメモリ上書き制御回路とを備え
   たことを特徴とするメモリ制御回路。
2. 【請求項２】 第２のセンスアンプがデータ揮発を検出
   した場合、書き込み／読み出し／消去制御回路が所定の
   データを第２のメモリセルに書き込むことを特徴とする
   請求項１記載のメモリ制御回路。
3. 【請求項３】 メモリ上書き制御回路をシーケンスＲＯ
   Ｍにより構成することを特徴とする請求項１記載のメモ
   リ制御回路。
4. 【請求項４】 割り込み制御回路が、割り込み信号を外
   部の周辺装置に出力することを特徴とする請求項１記載
   のメモリ制御回路。
5. 【請求項５】 電源投入時に、メモリ上書き制御回路の
   指示に基づきＣＰＵの動作を開始させず、アドレス自動
   生成回路が第２のメモリセルのアドレスを順次発生し
   て、第２のセンスアンプが、第２のメモリセルからデー
   タを読み出してデータ揮発を検出し、上記メモリ上書き
   制御回路によるメモリ上書き処理後に、上記メモリ上書
   き制御回路の指示に基づき、上記ＣＰＵの動作を開始す
   ることを特徴とする請求項１記載のメモリ制御回路。
6. 【請求項６】 ＣＰＵが第１の処理を実行中に、第２の
   センスアンプがデータ揮発を検出した場合、割り込み制
   御回路からの割り込み信号により、上記ＣＰＵによる処
   理を上記第１の処理から第２の処理に移行させ、上記Ｃ
   ＰＵが上記第２の処理への移行時のレジスタの状態を退
   避させてから動作を停止し、メモリ上書き制御回路によ
   るメモリ上書き処理後に、上記割り込み制御回路からの
   割り込み信号を解除することにより上記ＣＰＵの動作を
   再開させ、上記ＣＰＵが上記退避させた状態を上記レジ
   スタに格納し、上記ＣＰＵが上記第２の処理から上記第
   １の処理に復帰させ、上記第１の処理を再開することを
   特徴とする請求項１記載のメモリ制御回路。
7. 【請求項７】 第２のセンスアンプがデータ揮発を検出
   した場合、入出力端子における外部の周辺装置との接続
   状態を固定する入出力端子固定回路を備え、 メモリ上書き制御回路からの割り込み解除に基づき、割
   り込み制御回路が上記入出力端子固定回路による接続状
   態の固定を解除することを特徴とする請求項１記載のメ
   モリ制御回路。
8. 【請求項８】 第２のセンスアンプがデータ揮発を検出
   した場合、第１のセンスアンプが第１のしきい値に基づ
   き第１のメモリセルのアドレスから読み出した第１のデ
   ータと、上記第１のセンスアンプが上記第１のしきい値
   より高い第３のしきい値に基づき、上記第１のメモリセ
   ルの同一アドレスから読み出した第２のデータを比較す
   るデータ比較器を備え、 上記第１，第２のデータが異なる場合、メモリ上書き制
   御回路の指示に基づき、書き込み／読み出し／消去制御
   回路が、読み出した同一アドレスに、上記第１のデータ
   を書き込むことを特徴とする請求項１記載のメモリ制御
   装置。
9. 【請求項９】 第１，第２のデータが異なる場合、メモ
   リ上書き制御回路の指示に基づき、書き込み／読み出し
   ／消去制御回路が、読み出した同一アドレスに、上記第
   １のデータのうち上記第２のデータと異なるビットを書
   き込むことを特徴とする請求項８記載のメモリ制御装
   置。