JP2002251385A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2002251385A JP2002251385A JP2001048772A JP2001048772A JP2002251385A JP 2002251385 A JP2002251385 A JP 2002251385A JP 2001048772 A JP2001048772 A JP 2001048772A JP 2001048772 A JP2001048772 A JP 2001048772A JP 2002251385 A JP2002251385 A JP 2002251385A
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- reset
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- circuit
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- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【課題】用途制限無し、および、プログラム処理効率の
低下無しに、書換え異常終了のメインプログラムを自動
復旧し実行する。 【解決手段】アドレス制御回路４において、オフセット
処理回路４１は、ＣＰＵ２からアドレス信号を入力し、
リセット中に、ステータス情報の先頭アドレス分だけオ
フセット処理し、リセット解除後に、ステータス判定回
路４２からの制御信号に対応して書換えプログラムの先
頭アドレス分だけオフセット処理し、アドレスバスを介
してフラッシュメモリ１へアドレス出力する。また、ス
テータス判定回路４２は、リセット中にデータバスから
ステータス情報を入力し、書換えプログラムの処理終了
を示す終了コードとの不一致／一致を判定し、その判定
結果をラッチし、リセット解除後に制御信号をオフセッ
ト処理回路４１へ出力する。
低下無しに、書換え異常終了のメインプログラムを自動
復旧し実行する。 【解決手段】アドレス制御回路４において、オフセット
処理回路４１は、ＣＰＵ２からアドレス信号を入力し、
リセット中に、ステータス情報の先頭アドレス分だけオ
フセット処理し、リセット解除後に、ステータス判定回
路４２からの制御信号に対応して書換えプログラムの先
頭アドレス分だけオフセット処理し、アドレスバスを介
してフラッシュメモリ１へアドレス出力する。また、ス
テータス判定回路４２は、リセット中にデータバスから
ステータス情報を入力し、書換えプログラムの処理終了
を示す終了コードとの不一致／一致を判定し、その判定
結果をラッチし、リセット解除後に制御信号をオフセッ
ト処理回路４１へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に、メインプログラムおよびその書換えプ
ログラムをファームウェアとしてフラッシュメモリに格
納するマイクロコンピュータに関する。
タに関し、特に、メインプログラムおよびその書換えプ
ログラムをファームウェアとしてフラッシュメモリに格
納するマイクロコンピュータに関する。
【０００２】
【従来の技術】従来、この種のマイクロコンピュータ
は、組み込み機器制御用のファームウェアとしてメイン
プログラムおよびその書換えプログラムをフラッシュメ
モリに格納し、要求に対応して、ＣＰＵがメインプログ
ラムまたは書換えプログラムを読み出して実行し、この
書換えプログラムの実行によりメインプログラム自体を
書き換えできるため、組み込み機器制御用のファームウ
ェアを実装状態またはリモート制御で変更または更新す
るために用いられている。
は、組み込み機器制御用のファームウェアとしてメイン
プログラムおよびその書換えプログラムをフラッシュメ
モリに格納し、要求に対応して、ＣＰＵがメインプログ
ラムまたは書換えプログラムを読み出して実行し、この
書換えプログラムの実行によりメインプログラム自体を
書き換えできるため、組み込み機器制御用のファームウ
ェアを実装状態またはリモート制御で変更または更新す
るために用いられている。
【０００３】図４は、この従来のマイクロコンピュータ
の構成例を示すブロック図であり、特開平１０−１４９
３１７号公報に情報処理装置として開示されている。図
４を参照すると、この従来のマイクロコンピュータは、
フラッシュメモリ１，ＣＰＵ２，リセット信号発生器
５，タイマ６とを備える。
の構成例を示すブロック図であり、特開平１０−１４９
３１７号公報に情報処理装置として開示されている。図
４を参照すると、この従来のマイクロコンピュータは、
フラッシュメモリ１，ＣＰＵ２，リセット信号発生器
５，タイマ６とを備える。
【０００４】フラッシュメモリ１は、タイマ６からのセ
レクト信号により切り換え指定される２つの格納領域を
持ち、組み込み機器制御用のファームウェアであるメイ
ンプログラムおよび復旧用プログラムを分割して格納す
る。
レクト信号により切り換え指定される２つの格納領域を
持ち、組み込み機器制御用のファームウェアであるメイ
ンプログラムおよび復旧用プログラムを分割して格納す
る。
【０００５】ＣＰＵ２は、制御のためのファームウェア
であるメインプログラムおよび復旧用プログラムをフラ
ッシュメモリ１からそれぞれ読み出し実行する。
であるメインプログラムおよび復旧用プログラムをフラ
ッシュメモリ１からそれぞれ読み出し実行する。
【０００６】リセット信号発生器５は、ＣＰＵ２からの
ソフトウェアリセット命令の発行、およびタイマ６から
のセレクト信号の出力変化にそれぞれ応答してリセット
信号をアクティブ出力する。
ソフトウェアリセット命令の発行、およびタイマ６から
のセレクト信号の出力変化にそれぞれ応答してリセット
信号をアクティブ出力する。
【０００７】タイマ６は、ＣＰＵ２から生成されるタイ
ムカウント動作コマンドおよびタイムカウント停止コマ
ンドに応答してタイムカウント動作および停止動作を行
い、ＣＰＵ２からのタイムカウント停止コマンドが到来
しなければ、予め設定されているタイムカウント値に達
したときに、セレクト信号をフラッシュメモリ１，リセ
ット信号発生器５に出力する。
ムカウント動作コマンドおよびタイムカウント停止コマ
ンドに応答してタイムカウント動作および停止動作を行
い、ＣＰＵ２からのタイムカウント停止コマンドが到来
しなければ、予め設定されているタイムカウント値に達
したときに、セレクト信号をフラッシュメモリ１，リセ
ット信号発生器５に出力する。
【０００８】次に、この従来のマイクロコンピュータの
動作を簡単に説明する。予め、フラッシュメモリ１の２
つの格納領域にメインプログラムおよび復旧プログラム
を分割して格納しておき、メインプログラム内にはタイ
ムカウント停止コマンドを挿入しておく。
動作を簡単に説明する。予め、フラッシュメモリ１の２
つの格納領域にメインプログラムおよび復旧プログラム
を分割して格納しておき、メインプログラム内にはタイ
ムカウント停止コマンドを挿入しておく。
【０００９】メインプログラムの書換え後、メインプロ
グラムの実行開始と同時にタイマ６を起動し、書き換え
が成功していれば、タイムカウント停止コマンドが所定
の位置にあることで、タイムカウント停止動作が行わ
れ、メインプログラム処理は継続して動作する。
グラムの実行開始と同時にタイマ６を起動し、書き換え
が成功していれば、タイムカウント停止コマンドが所定
の位置にあることで、タイムカウント停止動作が行わ
れ、メインプログラム処理は継続して動作する。
【００１０】仮に、フラッシュメモリ書換え中の電源オ
フなどにより、メインプログラムの書換えが正常に行わ
れず、失敗していれば、メインプログラム処理が正常動
作せず、タイムカウント停止コマンドが検出されないこ
とにより、タイマ６は停止せず、セレクト信号が出力さ
れ、フラッシュメモリ１の格納領域が切り換えられ、リ
セット信号発生器５からリセット信号が発生する。次
に、リセット信号発生器５からのリセット信号が解除さ
れたとき、復旧プログラムが動作し、再び、フラッシュ
メモリ１にメインプログラムが書き換えられ、この後、
書き換えられたメインプログラムが実行開始される。
フなどにより、メインプログラムの書換えが正常に行わ
れず、失敗していれば、メインプログラム処理が正常動
作せず、タイムカウント停止コマンドが検出されないこ
とにより、タイマ６は停止せず、セレクト信号が出力さ
れ、フラッシュメモリ１の格納領域が切り換えられ、リ
セット信号発生器５からリセット信号が発生する。次
に、リセット信号発生器５からのリセット信号が解除さ
れたとき、復旧プログラムが動作し、再び、フラッシュ
メモリ１にメインプログラムが書き換えられ、この後、
書き換えられたメインプログラムが実行開始される。
【００１１】このように、この従来のマイクロコンピュ
ータでは、メインプログラム処理の正常動作／不正動作
により、フラッシュメモリ書換えの成功／失敗を判定
し、書換えに失敗した場合に自動復旧できる。
ータでは、メインプログラム処理の正常動作／不正動作
により、フラッシュメモリ書換えの成功／失敗を判定
し、書換えに失敗した場合に自動復旧できる。
【００１２】
【発明が解決しようとする課題】この従来のマイクロコ
ンピュータでは、メインプログラム処理の正常動作／不
正動作に対応して、フラッシュメモリ書換えの成功／失
敗を判定することを前提とする。当然、フラッシュメモ
リ書換えの失敗が判定されるまでの間、メインプログラ
ム処理が不正動作またはプログラム暴走する。したがっ
て、メインプログラム処理が不正動作すること自体が許
容されない用途には、適用できない。たとえば、メイン
プログラム処理の不正動作により、重大な損傷が組み込
み機器に生じる用途、または、人命に影響する用途など
には、適用できない。
ンピュータでは、メインプログラム処理の正常動作／不
正動作に対応して、フラッシュメモリ書換えの成功／失
敗を判定することを前提とする。当然、フラッシュメモ
リ書換えの失敗が判定されるまでの間、メインプログラ
ム処理が不正動作またはプログラム暴走する。したがっ
て、メインプログラム処理が不正動作すること自体が許
容されない用途には、適用できない。たとえば、メイン
プログラム処理の不正動作により、重大な損傷が組み込
み機器に生じる用途、または、人命に影響する用途など
には、適用できない。
【００１３】また、メインプログラム処理が不正動作す
る期間を短縮するためには、タイムカウント停止コマン
ドをメインプログラムに頻繁に挿入する必要があり、こ
の場合、ＣＰＵによるプログラム処理効率が低下するな
どの問題が別途発生する。
る期間を短縮するためには、タイムカウント停止コマン
ドをメインプログラムに頻繁に挿入する必要があり、こ
の場合、ＣＰＵによるプログラム処理効率が低下するな
どの問題が別途発生する。
【００１４】したがって、本発明の目的は、用途制限無
し、および、プログラム処理効率の低下無しに、書換え
異常終了のメインプログラムを自動復旧し実行すること
にある。
し、および、プログラム処理効率の低下無しに、書換え
異常終了のメインプログラムを自動復旧し実行すること
にある。
【００１５】
【課題を解決するための手段】そのため、本発明は、メ
インプログラムおよびその書換えプログラムを格納する
フラッシュメモリと、要求に対応して前記メインプログ
ラムまたは前記書換えプログラムを実行するＣＰＵとを
備えるマイクロコンピュータにおいて、前記書換えプロ
グラムの処理終了および外部リセット入力に対応してリ
セットされ、リセット中に前記フラッシュメモリからス
テータス情報を読み出し、このステータス情報に対応し
て、リセット解除後に前記フラッシュメモリに出力する
アドレス信号を前記書換えプログラムの先頭アドレス分
だけオフセット処理している。
インプログラムおよびその書換えプログラムを格納する
フラッシュメモリと、要求に対応して前記メインプログ
ラムまたは前記書換えプログラムを実行するＣＰＵとを
備えるマイクロコンピュータにおいて、前記書換えプロ
グラムの処理終了および外部リセット入力に対応してリ
セットされ、リセット中に前記フラッシュメモリからス
テータス情報を読み出し、このステータス情報に対応し
て、リセット解除後に前記フラッシュメモリに出力する
アドレス信号を前記書換えプログラムの先頭アドレス分
だけオフセット処理している。
【００１６】また、前記書換えプログラムの処理終了お
よび外部リセット入力に対応してリセット信号を発生す
るリセット信号発生回路と、リセット中に前記フラッシ
ュメモリから前記ステータス情報を読み出し、このステ
ータス情報に対応して、リセット解除後に前記フラッシ
ュメモリに出力するアドレス信号を前記書換えプログラ
ムの先頭アドレス分だけオフセット処理するアドレス制
御回路とを備えている。
よび外部リセット入力に対応してリセット信号を発生す
るリセット信号発生回路と、リセット中に前記フラッシ
ュメモリから前記ステータス情報を読み出し、このステ
ータス情報に対応して、リセット解除後に前記フラッシ
ュメモリに出力するアドレス信号を前記書換えプログラ
ムの先頭アドレス分だけオフセット処理するアドレス制
御回路とを備えている。
【００１７】また、前記アドレス制御回路が、前記ＣＰ
Ｕからアドレス信号を入力しリセット中に前記ステータ
ス情報のアドレス分だけオフセット処理しリセット解除
後に制御信号に対応して前記書換えプログラムの先頭ア
ドレス分だけオフセット処理し前記フラッシュメモリに
アドレス出力するオフセット処理回路と、リセット中に
データバスから前記ステータス情報を入力し、前記書換
えプログラムの処理終了を示す終了コードとの不一致／
一致を判定しその判定結果をラッチしリセット解除後に
前記制御信号を出力するステータス判定回路とを備えて
いる。
Ｕからアドレス信号を入力しリセット中に前記ステータ
ス情報のアドレス分だけオフセット処理しリセット解除
後に制御信号に対応して前記書換えプログラムの先頭ア
ドレス分だけオフセット処理し前記フラッシュメモリに
アドレス出力するオフセット処理回路と、リセット中に
データバスから前記ステータス情報を入力し、前記書換
えプログラムの処理終了を示す終了コードとの不一致／
一致を判定しその判定結果をラッチしリセット解除後に
前記制御信号を出力するステータス判定回路とを備えて
いる。
【００１８】また、前記オフセット処理回路が、前記Ｃ
ＰＵから入力したアドレス信号をビット単位で前記制御
信号および前記リセット信号の組み合わせに対応してそ
れぞれオフセット処理する論理回路から構成されてい
る。
ＰＵから入力したアドレス信号をビット単位で前記制御
信号および前記リセット信号の組み合わせに対応してそ
れぞれオフセット処理する論理回路から構成されてい
る。
【００１９】また、前記ステータス判定回路が、データ
バスから入力したデータをデコードし、前記書換えプロ
グラムの処理終了を示す終了コードに対応した信号を出
力するデコード回路と、前記リセット信号に対応して前
記デコード回路の出力をラッチするラッチ回路と、この
ラッチ回路の出力を前記リセット信号によりゲート制御
し前記制御信号を出力するゲート回路とを備えている。
バスから入力したデータをデコードし、前記書換えプロ
グラムの処理終了を示す終了コードに対応した信号を出
力するデコード回路と、前記リセット信号に対応して前
記デコード回路の出力をラッチするラッチ回路と、この
ラッチ回路の出力を前記リセット信号によりゲート制御
し前記制御信号を出力するゲート回路とを備えている。
【００２０】また、前記書換えプログラム内の分岐が、
相対アドレス指定の分岐命令により行われている。
相対アドレス指定の分岐命令により行われている。
【００２１】また、前記書換えプログラムの処理が、前
記ステータス情報を格納するステータス領域を追加書込
みによりクリアし、前記メインプログラムを格納するメ
インプログラム領域および前記ステータス領域を消去
し、新しいメインプログラムを前記メインプログラム領
域に書き込み、前記終了コードをステータス情報として
前記ステータス領域に書き込み、前記リセット信号の内
部発生を指示している。
記ステータス情報を格納するステータス領域を追加書込
みによりクリアし、前記メインプログラムを格納するメ
インプログラム領域および前記ステータス領域を消去
し、新しいメインプログラムを前記メインプログラム領
域に書き込み、前記終了コードをステータス情報として
前記ステータス領域に書き込み、前記リセット信号の内
部発生を指示している。
【００２２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のマイクロコンピュータ
の実施形態を示すブロック図である。本実施形態のマイ
クロコンピュータは、フラッシュメモリ１，ＣＰＵ２，
リセット信号発生回路３，アドレス制御回路４を備え
る。
して説明する。図１は、本発明のマイクロコンピュータ
の実施形態を示すブロック図である。本実施形態のマイ
クロコンピュータは、フラッシュメモリ１，ＣＰＵ２，
リセット信号発生回路３，アドレス制御回路４を備え
る。
【００２３】フラッシュメモリ１は、アドレスバスを介
してアドレス制御回路４と接続しアドレス信号を入力
し、データバスを介してＣＰＵ２と接続し命令またはデ
ータの書込みまたは読出しを行い、また、組み込み機器
制御用のファームウェアとして、メインプログラムおよ
びその書換えプログラムが格納される。
してアドレス制御回路４と接続しアドレス信号を入力
し、データバスを介してＣＰＵ２と接続し命令またはデ
ータの書込みまたは読出しを行い、また、組み込み機器
制御用のファームウェアとして、メインプログラムおよ
びその書換えプログラムが格納される。
【００２４】ＣＰＵ２は、リセット信号によりリセット
され、０番地から開始するアドレス信号をアドレス制御
回路４へ出力し、データバスを介して接続されたフラッ
シュメモリ１との間で命令の読み込みまたはデータ入出
力を行い、外部または組み込み機器からの要求に対応し
て、フラッシュメモリ１に格納されたメインプログラム
または書換えプログラムを実行する。
され、０番地から開始するアドレス信号をアドレス制御
回路４へ出力し、データバスを介して接続されたフラッ
シュメモリ１との間で命令の読み込みまたはデータ入出
力を行い、外部または組み込み機器からの要求に対応し
て、フラッシュメモリ１に格納されたメインプログラム
または書換えプログラムを実行する。
【００２５】リセット信号発生回路３は、外部リセット
入力に対応してリセット信号を出力し、アドレスバスお
よびデータバスを介して書換えプログラムの処理終了時
の指示を受けリセット信号を内部発生する。
入力に対応してリセット信号を出力し、アドレスバスお
よびデータバスを介して書換えプログラムの処理終了時
の指示を受けリセット信号を内部発生する。
【００２６】アドレス制御回路４は、内部にオフセット
処理回路４１およびステータス判定回路４２を備え、Ｃ
ＰＵ２からアドレス信号を入力し、リセット中にアドレ
スバスおよびデータバスを介してフラッシュメモリ１か
らステータス情報を読み出し、このステータス情報に対
応して、リセット解除後にフラッシュメモリ１に出力す
るアドレス信号を書換えプログラムの先頭アドレス分だ
けオフセット処理する。
処理回路４１およびステータス判定回路４２を備え、Ｃ
ＰＵ２からアドレス信号を入力し、リセット中にアドレ
スバスおよびデータバスを介してフラッシュメモリ１か
らステータス情報を読み出し、このステータス情報に対
応して、リセット解除後にフラッシュメモリ１に出力す
るアドレス信号を書換えプログラムの先頭アドレス分だ
けオフセット処理する。
【００２７】オフセット処理回路４１は、ＣＰＵ２から
アドレス信号を入力し、リセット中に、ステータス情報
の先頭アドレス分だけオフセット処理し、リセット解除
後に、ステータス判定回路４２からの制御信号に対応し
て書換えプログラムの先頭アドレス分だけオフセット処
理し、アドレスバスを介してフラッシュメモリ１へアド
レス出力する。
アドレス信号を入力し、リセット中に、ステータス情報
の先頭アドレス分だけオフセット処理し、リセット解除
後に、ステータス判定回路４２からの制御信号に対応し
て書換えプログラムの先頭アドレス分だけオフセット処
理し、アドレスバスを介してフラッシュメモリ１へアド
レス出力する。
【００２８】ステータス判定回路４２は、リセット中に
データバスからステータス情報を入力し、書換えプログ
ラムの処理終了を示す終了コードとの不一致／一致を判
定し、その判定結果をラッチし、リセット解除後に制御
信号をオフセット処理回路４１へ出力する図２は、これ
らオフセット処理回路４１，ステータス判定回路４２を
備えるアドレス制御回路４の構成例を具体的に示すブロ
ック図である。
データバスからステータス情報を入力し、書換えプログ
ラムの処理終了を示す終了コードとの不一致／一致を判
定し、その判定結果をラッチし、リセット解除後に制御
信号をオフセット処理回路４１へ出力する図２は、これ
らオフセット処理回路４１，ステータス判定回路４２を
備えるアドレス制御回路４の構成例を具体的に示すブロ
ック図である。
【００２９】図２を参照すると、オフセット処理回路４
１は、オフセット処理のために、オフセット値を加算す
る加算器を備えず、代わりに、ＣＰＵ２から入力したア
ドレス信号をビット単位で制御信号およびリセット信号
の組み合わせに対応してそれぞれオフセット処理する論
理回路から構成されている。また、ステータス判定回路
４２は、データバスから入力したデータをデコードし終
了コードに対応した信号を出力するデコード回路と、こ
のデコード回路の出力をリセット信号に対応してラッチ
するラッチ回路と、このラッチ回路の出力をリセット信
号によりゲート制御しオフセット処理回路４１へ制御信
号を出力するゲート回路とを備えて構成されている。
１は、オフセット処理のために、オフセット値を加算す
る加算器を備えず、代わりに、ＣＰＵ２から入力したア
ドレス信号をビット単位で制御信号およびリセット信号
の組み合わせに対応してそれぞれオフセット処理する論
理回路から構成されている。また、ステータス判定回路
４２は、データバスから入力したデータをデコードし終
了コードに対応した信号を出力するデコード回路と、こ
のデコード回路の出力をリセット信号に対応してラッチ
するラッチ回路と、このラッチ回路の出力をリセット信
号によりゲート制御しオフセット処理回路４１へ制御信
号を出力するゲート回路とを備えて構成されている。
【００３０】図３は、本実施形態のマイクロコンピュー
タの処理手順を示す流れ図である。次に、図３および図
１を参照して、本実施形態のマイクロコンピュータの動
作について説明する。
タの処理手順を示す流れ図である。次に、図３および図
１を参照して、本実施形態のマイクロコンピュータの動
作について説明する。
【００３１】まず、外部などからのリセットにより、リ
セット信号発生回路３から、リセット信号が出力され低
レベルになる。リセット信号により、ＣＰＵ２はリセッ
トされ、０番地のアドレス信号がＣＰＵ２からアドレス
制御回路４に出力される。
セット信号発生回路３から、リセット信号が出力され低
レベルになる。リセット信号により、ＣＰＵ２はリセッ
トされ、０番地のアドレス信号がＣＰＵ２からアドレス
制御回路４に出力される。
【００３２】また、アドレス制御回路４において、リセ
ット中に、ステップ１１で、オフセット処理回路４１に
より、ＣＰＵ２からの０番地のアドレス信号に対し、フ
ラッシュメモリ１に格納されたステータス情報のアドレ
ス分だけオフセット処理が行われ、フラッシュメモリ１
にアドレス出力されて、フラッシュメモリ１のステータ
ス領域から、ステータス情報がデータバスに読み出され
る。また、ステップ１２で、ステータス判定回路４２に
より、データバスに読み出されたステータス情報が終了
コードと不一致または一致しているか判定され、不一致
または一致の判定結果がラッチされる。また、ステータ
ス判定回路４２からの制御信号は、リセット中は出力禁
止され、低レベルを出力している。
ット中に、ステップ１１で、オフセット処理回路４１に
より、ＣＰＵ２からの０番地のアドレス信号に対し、フ
ラッシュメモリ１に格納されたステータス情報のアドレ
ス分だけオフセット処理が行われ、フラッシュメモリ１
にアドレス出力されて、フラッシュメモリ１のステータ
ス領域から、ステータス情報がデータバスに読み出され
る。また、ステップ１２で、ステータス判定回路４２に
より、データバスに読み出されたステータス情報が終了
コードと不一致または一致しているか判定され、不一致
または一致の判定結果がラッチされる。また、ステータ
ス判定回路４２からの制御信号は、リセット中は出力禁
止され、低レベルを出力している。
【００３３】次に、リセット信号発生回路３からのリセ
ット信号が高レベルになり、ＣＰＵ２はリセット解除さ
れ、０番地を開始アドレスとするアドレス信号が順次出
力され、ＣＰＵ２による処理が開始される。
ット信号が高レベルになり、ＣＰＵ２はリセット解除さ
れ、０番地を開始アドレスとするアドレス信号が順次出
力され、ＣＰＵ２による処理が開始される。
【００３４】このとき、アドレス制御回路４において、
ステップ１２でステータス情報が終了コードと不一致で
あった場合、ステータス判定回路４２からの制御信号が
高レベルに変化し、ステップ１３で、ＣＰＵ２から入力
したアドレス信号が、オフセット処理回路４１により、
書換えプログラムの先頭アドレス分だけオフセット処理
され、フラッシュメモリ１へ出力され、ＣＰＵ２によ
り、ステップ２３からの書換えプログラムが先頭アドレ
スから読み出され実行される。また、ステップ１２でス
テータス情報が終了コードと一致していた場合、ステー
タス判定回路４２からの制御信号が低レベルを継続して
出力し、ＣＰＵ２から入力したアドレス信号が、オフセ
ット処理回路４１によりオフセット処理されず、フラッ
シュメモリ１へ出力され、ＣＰＵ２により、ステップ２
１からのメインプログラムが０番地から読み出され実行
される。
ステップ１２でステータス情報が終了コードと不一致で
あった場合、ステータス判定回路４２からの制御信号が
高レベルに変化し、ステップ１３で、ＣＰＵ２から入力
したアドレス信号が、オフセット処理回路４１により、
書換えプログラムの先頭アドレス分だけオフセット処理
され、フラッシュメモリ１へ出力され、ＣＰＵ２によ
り、ステップ２３からの書換えプログラムが先頭アドレ
スから読み出され実行される。また、ステップ１２でス
テータス情報が終了コードと一致していた場合、ステー
タス判定回路４２からの制御信号が低レベルを継続して
出力し、ＣＰＵ２から入力したアドレス信号が、オフセ
ット処理回路４１によりオフセット処理されず、フラッ
シュメモリ１へ出力され、ＣＰＵ２により、ステップ２
１からのメインプログラムが０番地から読み出され実行
される。
【００３５】また、ＣＰＵ２により、ステップ２１から
のメインプログラムが実行され、ステップ２２でプログ
ラム書換え要求が検出されない場合、他の要求に対応し
たメインプログラムがステップ２１で継続して実行さ
れ、ステップ２２でプログラム書換え要求が検出された
場合、プログラム分岐し、ステップ２３からの書換えプ
ログラムが先頭アドレスから読み出され実行される。
のメインプログラムが実行され、ステップ２２でプログ
ラム書換え要求が検出されない場合、他の要求に対応し
たメインプログラムがステップ２１で継続して実行さ
れ、ステップ２２でプログラム書換え要求が検出された
場合、プログラム分岐し、ステップ２３からの書換えプ
ログラムが先頭アドレスから読み出され実行される。
【００３６】また、ステップ２３からの書換えプログラ
ムにおいて、書換えプログラム内の分岐が相対アドレス
指定の分岐命令により行われることを前提としている。
まず、ステップ２３で、ステータス情報を格納するステ
ータス領域を追加書込みによりクリアし、ステップ２４
で、メインプログラムを格納するメインプログラム領域
およびステータス領域を消去し、ステップ２５で、新し
いメインプログラムをメインプログラム領域に書き込
み、ステップ２６で、終了コードをステータス情報とし
てステータス領域に書き込み、ステップ２７で、リセッ
ト信号の内部発生を指示する。この指示により、リセッ
ト信号発生回路３から、リセット信号が内部発生され低
レベルになり、ＣＰＵ２はリセットされ、ステップ１１
に戻る。
ムにおいて、書換えプログラム内の分岐が相対アドレス
指定の分岐命令により行われることを前提としている。
まず、ステップ２３で、ステータス情報を格納するステ
ータス領域を追加書込みによりクリアし、ステップ２４
で、メインプログラムを格納するメインプログラム領域
およびステータス領域を消去し、ステップ２５で、新し
いメインプログラムをメインプログラム領域に書き込
み、ステップ２６で、終了コードをステータス情報とし
てステータス領域に書き込み、ステップ２７で、リセッ
ト信号の内部発生を指示する。この指示により、リセッ
ト信号発生回路３から、リセット信号が内部発生され低
レベルになり、ＣＰＵ２はリセットされ、ステップ１１
に戻る。
【００３７】上述した処理により、本実施形態のマイク
ロコンピュータにおいて、ステップ２３からの書換えプ
ログラムの処理が正常動作した場合、フラッシュメモリ
１のステータス領域には、ステータス情報として終了コ
ードが格納される。このため、一旦、電源オフし、再び
電源オンとなったとき、リセット中に、ステータス情報
が終了コードと一致であると判定し、リセット解除後
に、ＣＰＵ２により、ステップ２１からのメインプログ
ラムが０番地から読み出され実行される。
ロコンピュータにおいて、ステップ２３からの書換えプ
ログラムの処理が正常動作した場合、フラッシュメモリ
１のステータス領域には、ステータス情報として終了コ
ードが格納される。このため、一旦、電源オフし、再び
電源オンとなったとき、リセット中に、ステータス情報
が終了コードと一致であると判定し、リセット解除後
に、ＣＰＵ２により、ステップ２１からのメインプログ
ラムが０番地から読み出され実行される。
【００３８】また、仮に、ステップ２３からステップ２
５までの書換えプログラムの消去および書込み処理中
に、電源オフした場合、フラッシュメモリ１のステータ
ス領域には、ステータス情報として終了コードが格納さ
れない。このため、再び電源オンとなったとき、リセッ
ト中に、ステータス情報が終了コードと不一致であると
判定し、リセット解除後に、ステップ２３からの書換え
プログラムの処理が再実行され、フラッシュメモリ１の
ステータス領域には、ステータス情報として終了コード
が格納され、再びリセットされ、リセット中に、ステー
タス情報が終了コードと一致であると判定し、リセット
解除後に、ステップ２１からのメインプログラムが実行
される。
５までの書換えプログラムの消去および書込み処理中
に、電源オフした場合、フラッシュメモリ１のステータ
ス領域には、ステータス情報として終了コードが格納さ
れない。このため、再び電源オンとなったとき、リセッ
ト中に、ステータス情報が終了コードと不一致であると
判定し、リセット解除後に、ステップ２３からの書換え
プログラムの処理が再実行され、フラッシュメモリ１の
ステータス領域には、ステータス情報として終了コード
が格納され、再びリセットされ、リセット中に、ステー
タス情報が終了コードと一致であると判定し、リセット
解除後に、ステップ２１からのメインプログラムが実行
される。
【００３９】すなわち、本実施形態のマイクロコンピュ
ータは、書換えプログラムの処理中の電源オフにより書
換えプログラムの処理が終了していない場合も、フラッ
シュメモリに格納されたステータス情報をリセット中に
読み出して判定し、リセット解除後に、メインプログラ
ムを自動復旧して実行する。
ータは、書換えプログラムの処理中の電源オフにより書
換えプログラムの処理が終了していない場合も、フラッ
シュメモリに格納されたステータス情報をリセット中に
読み出して判定し、リセット解除後に、メインプログラ
ムを自動復旧して実行する。
【００４０】
【発明の効果】以上説明したように、本発明によるマイ
クロコンピュータは、リセット解除後に、書換え異常終
了のメインプログラムを自動復旧して実行でき、従来の
ようにメインプログラムの不正動作が無く、不正動作に
よる用途制限が不要になる。
クロコンピュータは、リセット解除後に、書換え異常終
了のメインプログラムを自動復旧して実行でき、従来の
ようにメインプログラムの不正動作が無く、不正動作に
よる用途制限が不要になる。
【００４１】また、書換え異常終了のメインプログラム
を自動復旧するために、メインプログラムの不正動作検
出用のコマンドをメインプログラムに挿入する必要が無
くなり、ＣＰＵによるプログラム処理効率が低下しない
などの効果がある。
を自動復旧するために、メインプログラムの不正動作検
出用のコマンドをメインプログラムに挿入する必要が無
くなり、ＣＰＵによるプログラム処理効率が低下しない
などの効果がある。
【図１】本発明のマイクロコンピュータの実施形態を示
すブロック図である。
すブロック図である。
【図２】図１におけるアドレス制御回路４の構成例を具
体的に示すブロック図である。
体的に示すブロック図である。
【図３】図１のマイクロコンピュータの処理手順を示す
流れ図である。
流れ図である。
【図４】従来のマイクロコンピュータの構成例を示すブ
ロック図である。
ロック図である。
１ フラッシュメモリ ２ ＣＰＵ ３ リセット信号発生回路 ４ アドレス制御回路 ５ リセット信号発生器 ６ タイマ ４１ オフセット処理回路 ４２ ステータス判定回路 １１〜２７ ステップ
Claims (7)
- 【請求項１】 メインプログラムおよびその書換えプロ
グラムを格納するフラッシュメモリと、要求に対応して
前記メインプログラムまたは前記書換えプログラムを実
行するＣＰＵとを備えるマイクロコンピュータにおい
て、前記書換えプログラムの処理終了および外部リセッ
ト入力に対応してリセットされ、リセット中に前記フラ
ッシュメモリからステータス情報を読み出し、このステ
ータス情報に対応して、リセット解除後に前記フラッシ
ュメモリに出力するアドレス信号を前記書換えプログラ
ムの先頭アドレス分だけオフセット処理することを特徴
とするマイクロコンピュータ。 - 【請求項２】 前記書換えプログラムの処理終了および
外部リセット入力に対応してリセット信号を発生するリ
セット信号発生回路と、リセット中に前記フラッシュメ
モリから前記ステータス情報を読み出し、このステータ
ス情報に対応して、リセット解除後に前記フラッシュメ
モリに出力するアドレス信号を前記書換えプログラムの
先頭アドレス分だけオフセット処理するアドレス制御回
路とを備える、請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記アドレス制御回路が、前記ＣＰＵか
らアドレス信号を入力しリセット中に前記ステータス情
報のアドレス分だけオフセット処理しリセット解除後に
制御信号に対応して前記書換えプログラムの先頭アドレ
ス分だけオフセット処理し前記フラッシュメモリにアド
レス出力するオフセット処理回路と、リセット中にデー
タバスから前記ステータス情報を入力し、前記書換えプ
ログラムの処理終了を示す終了コードとの不一致／一致
を判定しその判定結果をラッチしリセット解除後に前記
制御信号を出力するステータス判定回路とを備える、請
求項２または３記載のマイクロコンピュータ。 - 【請求項４】 前記オフセット処理回路が、前記ＣＰＵ
から入力したアドレス信号をビット単位で前記制御信号
および前記リセット信号の組み合わせに対応してそれぞ
れオフセット処理する論理回路からなる、請求項３記載
のマイクロコンピュータ。 - 【請求項５】 前記ステータス判定回路が、データバス
から入力したデータをデコードし、前記書換えプログラ
ムの処理終了を示す終了コードに対応した信号を出力す
るデコード回路と、前記リセット信号に対応して前記デ
コード回路の出力をラッチするラッチ回路と、このラッ
チ回路の出力を前記リセット信号によりゲート制御し前
記制御信号を出力するゲート回路とを備える、請求項３
または４記載のマイクロコンピュータ。 - 【請求項６】 前記書換えプログラム内の分岐が、相対
アドレス指定の分岐命令により行われる、請求項１，
２，３，４または５記載のマイクロコンピュータ。 - 【請求項７】 前記書換えプログラムの処理が、前記ス
テータス情報を格納するステータス領域を追加書込みに
よりクリアし、前記メインプログラムを格納するメイン
プログラム領域および前記ステータス領域を消去し、新
しいメインプログラムを前記メインプログラム領域に書
き込み、前記終了コードをステータス情報として前記ス
テータス領域に書き込み、前記リセット信号の内部発生
を指示する、請求項６記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048772A JP2002251385A (ja) | 2001-02-23 | 2001-02-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048772A JP2002251385A (ja) | 2001-02-23 | 2001-02-23 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002251385A true JP2002251385A (ja) | 2002-09-06 |
Family
ID=18909982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001048772A Pending JP2002251385A (ja) | 2001-02-23 | 2001-02-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002251385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133982A (ja) * | 2004-11-04 | 2006-05-25 | Sanyo Electric Co Ltd | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 |
| JP2011227730A (ja) * | 2010-04-20 | 2011-11-10 | Renesas Electronics Corp | マイクロコンピュータ |
-
2001
- 2001-02-23 JP JP2001048772A patent/JP2002251385A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133982A (ja) * | 2004-11-04 | 2006-05-25 | Sanyo Electric Co Ltd | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 |
| JP2011227730A (ja) * | 2010-04-20 | 2011-11-10 | Renesas Electronics Corp | マイクロコンピュータ |
| US9395999B2 (en) | 2010-04-20 | 2016-07-19 | Renesas Electronics Corporation | Microcomputer having processor capable of changing endian based on endian information in memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060307 |