JP2000215680A5 - - Google Patents

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JP2000215680A5
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Description

【0016】
【課題を解決するための手段】
この発明に係るメモリ制御回路は、所定の処理を実行するCPUと、上記CPUが実行する所定の処理に必要なデータを格納する第1のメモリセルと、上記第1のメモリセルに格納されたデータを、第1のしきい値に基づき読み出す第1のセンスアンプと、上記第1のメモリセルに対し、データの書き込み、読み出し、消去を制御する書き込み/読み出し/消去制御回路とを備えたものにおいて、所定のデータを格納する第2のメモリセルと、上記第2のメモリセルに格納されたデータを、上記第1のしきい値より高い第2のしきい値に基づき読み出し、データ揮発を検出する第2のセンスアンプと、上記第2のセンスアンプがデータ揮発を検出した場合、上記CPUが実行している所定の処理を停止するための割り込み信号を、上記CPUに出力する割り込み制御回路と、上記第1のメモリセルのアドレスを順次発生するアドレス自動生成回路と、上記第2のセンスアンプがデータ揮発を検出した場合、上記アドレス自動生成回路に上記第1のメモリセルのアドレスを順次発生させ、上記書き込み/読み出し/消去制御回路に指示して、発生した上記第1のメモリセルのアドレスごとに、上記第1のセンスアンプが読み出したデータを同一アドレスに書き込ませ、上記割り込み制御回路による割り込み信号を解除させ、上記CPUによる所定の処理を再開させるメモリ上書き制御回路とを備えたものである。

Claims (1)

  1. 所定の処理を実行するCPUと、
    上記CPUが実行する所定の処理に必要なデータを格納する第1のメモリセルと、
    上記第1のメモリセルに格納されたデータを、第1のしきい値に基づき読み出す第1のセンスアンプと、
    上記第1のメモリセルに対し、データの書き込み、読み出し、消去を制御する書き込み/読み出し/消去制御回路とを
    備えたメモリ制御回路において
    定のデータを格納する第2のメモリセルと、
    上記第2のメモリセルに格納されたデータを、上記第1のしきい値より高い第2のしきい値に基づき読み出し、データ揮発を検出する第2のセンスアンプと、
    上記第2のセンスアンプがデータ揮発を検出した場合、上記CPUが実行している所定の処理を停止するための割り込み信号を、上記CPUに出力する割り込み制御回路と、
    上記第1のメモリセルのアドレスを順次発生するアドレス自動生成回路と、
    上記第2のセンスアンプがデータ揮発を検出した場合、上記アドレス自動生成回路に上記第1のメモリセルのアドレスを順次発生させ、上記書き込み/読み出し/消去制御回路に指示して、発生した上記第1のメモリセルのアドレスごとに、上記第1のセンスアンプが読み出したデータを同一アドレスに書き込ませ、上記割り込み制御回路による割り込み信号を解除させ、上記CPUによる所定の処理を再開させるメモリ上書き制御回路とを
    備えたことを特徴とするメモリ制御回路。
JP1344999A 1999-01-21 1999-01-21 メモリ制御回路 Pending JP2000215680A (ja)

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