JPH08297987A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＥＰＲＯＭにおけるデータの反転によるエ
ラーを防止する。 【構成】 ＥＥＰＲＯＭを繰り返し書き換えていくとゲ
ート酸化膜が徐々に劣化していく。しかし、劣化してい
く途中の過程では劣化の程度が小さいため、元の状態に
修復可能である。そこで、メモリセルに異なるゲート電
圧を印加してデータの読出しを行い、読出されるデータ
の値が同じかどうかを判別してメモリセルトランジスタ
の閾値電圧の変化を検出する。閾値電圧が変化している
場合には、データの再書込みを行う。 【効果】 保持データの状態遷移が未然に防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書替え可能な
不揮発性半導体記憶装置の改良に関し、特に、記憶デー
タのリフレッシュ機能を備えることによって保持するデ
ータの信頼性を向上した不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】電気的に書替可能な不揮発性の半導体記
憶装置として、例えば、図８及び図９に示すような、高
集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭ(Electrically
Erasable ＰＲＯＭ) が知られている。図８（ａ）は、
ＥＥＰＲＯＭの一列分のメモリセルのパターンを示して
おり、図８（ｂ）は、その電気的な等価回路を示してい
る。同図において、ＳＧ1 及びＳＧ2 は選択線、ＣＧ1
〜ＣＧ16はコントロールゲート線、ＢＬはビット線、Ｓ
1 及びＳ2 は選択用トランジスタ、Ｍ1 〜Ｍ16はメモリ
セルである。また、図９（ａ）及び図９（ｂ）は、夫々
図８（ａ）に示されている、Ａ−Ａ’方向、Ｂ−Ｂ’方
向に沿った半導体装置の断面図を概略的に示している。
両図において、２１１は半導体基板、２１２は素子分離
の絶縁膜、２１３はチャネル部の絶縁膜（トンネル酸化
膜）、２１４はフローティングゲート、２１５はゲート
間絶縁間膜、２１６はコントロールゲート、２１７は絶
縁膜、２１８は金属ビット線（ＢＬ）、２１９はソース
・ドレイン領域を形成するの高濃度不純物領域、であ
る。ＮＡＮＤ型ＥＥＰＲＯＭは、図８及び図９に示され
るように、複数のメモリセルＭ1 〜Ｍ16をそれらのソー
ス、ドレイン２１９を隣接するもの同士で共有するよう
にして互いに直列に接続し、これを一単位としてビット
線ＢＬに接続するものである。

【０００３】各メモリセルＭは、通常、電荷蓄積層と制
御ゲート２１６が積層された、ＦＥＴＭＯＳ構造を有す
る。メモリセルアレイは、Ｐ型またはＮ型の基板２１１
に形成されたＰ型ウエル内に集積形成される。ＮＡＮＤ
セルのドレイン側は選択ゲートを介してビット線に接続
され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。こ
のような、メモリセル列が複数列設けられて、図１０に
示すような、ＥＥＰＲＯＭの実際のメモリセルアレイが
形成される。

【０００４】次に、ＮＡＮＤ型ＥＥＰＲＯＭの動作につ
いて説明する。データの書込み及び読出しは、図１０に
示されるように、ワード線（ＣＧi ）を共有するメモリ
セル毎に行われる。この単位はページと呼ばれている。
データの消去は、ドレイン側とソース側の２つの選択ゲ
ート（例えば、ＳＧi1，ＳＧi2）の間にある全ワード線
（例えば、ＣＧi01 〜ＣＧi16 ）を共有するメモリセル
トランジスタ毎に行われる。この単位はブロックと呼ば
れる。

【０００５】データの書込みは、選択されたメモリセル
トランジスタの制御ゲートに２０Ｖ程度の高電圧を印加
し、選択ブロックの非選択メモリセルトランジスタの制
御ゲートと選択ブロックのドレイン側選択ゲートに１０
Ｖ程度の中間電圧を印加する。また、選択ブロックのソ
ース側選択ゲートと非選択ブロックの選択ゲートに０Ｖ
を印加し、ビット線ＢＬには書込みデータに応じて０Ｖ
または８Ｖ程度の中間電圧を夫々印加することによって
行われる。ビット線ＢＬに印加された電圧は、選択され
たメモリセルトランジスタのチャネルまで伝達され、０
Ｖが印加されたときはチャネルから浮遊ゲートに電子注
入が生じ、選択されたメモリセルトランジスタの閾値電
圧は正方向にシフトする。８Ｖが印加されたときは電子
注入が起こらず、メモリセルトランジスタの閾値電圧は
変化しない。

【０００６】データの消去は、制御ゲートに０Ｖを、Ｐ
型基板またはＮ型基板及びＰ型ウエルと全選択ゲートと
非選択ブロックの全制御ゲートに２０Ｖ程度の高電圧を
夫々印加することによって行われる。一般的には、書込
み時の中間電圧による誤書込まれ（あるページのみ書込
み、消去を繰返すと、そのブロック内の他のページが誤
書込みされること）を防止するためにブロック単位で消
去を行うが、ページ単位での消去も技術的に可能であ
る。ビット線及びソース線はフローティング状態にされ
る。これにより、選択されたブロックのすべてのメモリ
セルトランジスタで浮遊ゲートの電子がチャネルに放出
され、閾値電圧は負方向にシフトする。一方、非選択ブ
ロックのメモリセルトランジスタの閾値電圧の変動は生
じない。

【０００７】読出しは、選択されたワード線のメモリセ
ルトランジスタの制御ゲートに０Ｖを印加する。それ以
外のワード線のメモリセルトランジスタの制御ゲート及
び選択ゲートには電源電圧を夫々印加し、選択されたメ
モリセルトランジスタ以外のトランジスタは全て導通さ
せる。選択されたメモリセルトランジスタで電流が流れ
るか否かを検出することによって、データの読出しが行
われる。

【０００８】

【発明が解決しようとする課題】上述したように、ＥＥ
ＰＲＯＭのメモリセルにおけるデータの記憶は、浮遊ゲ
ート中に電子が存在するか否かにより、「０」，「１」
を記憶させている。フローティングゲートへの電子の注
入／放出は、基板とフローティングゲート間の酸化膜中
に電流を流すことにより行っている。

【０００９】従って、ＥＥＰＲＯＭに書き込み／消去動
作を繰り返し行うと、酸化膜の特性が劣化し、メモリセ
ルのデータ保持特性が徐々に悪化することが知られてい
る。

【００１０】データ保持特性の劣化の程度は、セルの出
来具合のバラツキにより一定しないが、中でも特に出来
具合のセルについては、装置の一般的な寿命保証期間で
ある１０年を満足出来ないものが発生する。

【００１１】従来の不揮発生半導体記憶装置では、保持
特性の悪いセルが発生し、データ保持エラーによってデ
ータが反転すると、反転したデータを装置内で修復する
ことは出来ない。この場合には、装置外にエラー修復
（ＥＣＣ）回路を設けて対処せざるを得ない。

【００１２】また、エラー修復回路を設けてエラーデー
タを修復する場合には、１６Ｍビット容量のＮＡＮＤＥ
ＥＰＲＯＭ（例えば、ＴＣ５８１６ＦＴ／ＴＲ（製品
名））のように、一度にやりとりするデータ量（１ペー
ジのデータ量）が２５６バイトであるものに対しエラー
修復を可能とするために冗長ビットを加え、１ページの
データ量を２６４バイトとして、エラー修復回路を通さ
なければならなかった。

【００１３】よって、本発明は、メモリセルのデータ保
持特性が劣化しても、記憶装置内で修復可能な状態のう
ちにメモリセルの保持データの再書込みを行い、データ
の反転によるエラーを未然に防止して不揮発生半導体記
憶装置の信頼性を向上することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発生半導体記憶装置は、データの再書
込み可能な不揮発性のメモリセルトランジスタ群からな
る１つ若しくは複数の記憶領域を有する情報記憶部と、
上記メモリセルトランジスタのゲートに印加するための
複数レベルの電圧を発生する電圧源と、第１のレベルの
電圧若しくは第２のレベルの電圧を用いて指定された記
憶領域のメモリセルトランジスタ群からデータを読出す
読出手段と、上記第１のレベルの電圧を用いて読出され
たデータを保持する第１のデータ保持手段と、上記第２
のレベルの電圧を用いて読出されたデータを保持する第
２のデータ保持手段と、上記第１及び第２のデータ保持
手段に保持されたデータ同士を比較し、比較結果に基づ
いて前記指定された記憶領域のデータの再書込みを指令
するデータ比較手段と、を備える。

【００１５】また、本発明のメモリセルトランジスタの
閾値電圧の変化を判別する方法は、保持すべきデータに
対応して電荷が注入若しくは放出されるフローティング
ゲートを有するメモリセルトランジスタを複数備える再
書込み可能な不揮発性半導体記憶装置におけるメモリセ
ルトランジスタの閾値電圧の変化を判別する方法におい
て、電荷が注入されたメモリセルトランジスタ及び電荷
が放出されたメモリセルトランジスタの２つのメモリセ
ルトランジスタの通常の閾値電圧間でメモリセルトラン
ジスタのゲートに印加する電圧を段階的に変化し、各段
階の電圧においてデータを読出し、異なる電圧で読出さ
れたデータ間の不一致によりメモリセルトランジスタの
閾値電圧の変化を判別する。

【００１６】

【作用】メモリセルのデータ保持特性は、ＥＥＰＲＯＭ
を繰り返し書き換えていくと徐々に劣化していく。しか
し、劣化していく途中の過程では劣化の程度が小さいた
め、元の状態に修復可能である。

【００１７】そこで、メモリセルに異なるゲート電圧を
印加してデータの読出しを行い、読出されるデータの値
が同じかどうかを判別して閾値電圧の変化を検出する。
閾値電圧が変化している場合には、データの再書込みを
行うことによって、保持データの状態遷移を防止する。

【００１８】

【実施例】まず、本発明の実施例を説明する前に、ＮＡ
ＮＤ型ＥＥＰＲＯＭにおける閾値の変動について説明す
る。メモリセルのフローティングゲート内の正孔（ホー
ル）と電子（エレクトロン）の数が一致した電気的中性
の状態では、セルの閾値電圧は略０ボルト付近になるよ
うに設計され、製造されている。

【００１９】フローティングゲート内に電子が注入され
た状態（書込み動作）では閾値電圧は正の電圧となり、
フローティングゲートから電子が放出された状態（消去
状態）では閾値電圧は負の電圧となる。正の閾値電圧と
なったセル群あるいは負の閾値電圧となったセル群は、
そのまま放置しておくと、図２に示すように、電気的に
中性状態に向う。各セルは長時間を経て電気的に中性の
状態に向うので、メモリの使用には支障がない。

【００２０】しかしながら、書込み／消去動作を繰返し
ていくと、図２にａ及びｂとして示すように、短時間で
閾値電圧が変化するセルが現れる場合がある。これはデ
ータ保持不良となる。また、読出し時に制御ゲートへ電
圧を印加することにより、図３にｃとして示すように、
負の閾値電圧が放置時よりもはやく０ボルトを超え、正
の閾値電圧となってしまうセルが発生する場合がある。
これは、読出し妨害（Read Disturb）不良となる。

【００２１】図４（Ａ）は、メモリセルのゲート電圧対
ドレイン電流特性を示している。データ「１」が書込ま
れた（電子放出）セル群は、ゲート電圧０ボルトで電流
が流れるデュプレッション型のトランジスタとなる。ま
た、データ「０」が書込まれた（電子放出）セル群は、
例えば、ゲート電圧０．５ボルト以上で電流が流れるト
ランジスタとなる。上述したデータ保持不良のセルで
は、図４（Ｂ）あるいは同図（Ｃ）に示すように、ゲー
ト電圧対ドレイン電流特性がシフトした特性となる。

【００２２】図１は、本発明の実施例を示しており、半
導体不揮発性メモリ１は、１１はＮＡＮＤ型ＥＥＰＲＯ
Ｍからなるメモリセルアレイ、１２は指定されるワード
線を駆動するワード線駆動回路、１３は与えられたアド
レス信号に対応するワード線の駆動をワード線駆動回路
２に指令するロウデコーダ、１４は指示されたビット線
を駆動する制御回路、１５は与えられるアドレス信号に
対応するビット線の駆動を指令するカラムデコーダ、１
６はアドレス信号を一時保持するアドレスバッファ、１
７は入出力データを一時保持するデータバッファＡ及び
Ｂを備え、両データバッファに化膿されたデータを比較
する機能を備えるデータ比較回路、１８はメモリに与え
られるコマンドを一時保存するコマンド入出力バッフ
ァ、１９はメモリセルアレイのリフレッシュ（再書込
み）を制御するリフレッシュ制御回路、２０は各メモリ
セルのゲートに印加する、例えば、＋０．５ボルト、＋
０．１ボルト、０ボルト、−０．１ボルト、−０．５ボ
ルトの複数のゲート電圧を発生する可変電圧源、であ
る。

【００２３】次に、半導体メモリの動作について説明す
る。データの書込みは、図示しない外部のＣＰＵからデ
ータ比較回路の１７のデータ入出力バッファＡに書込む
べきデータが供給される。また、ＣＰＵから書込みコマ
ンドがコマンド入出力バッファ１８に、書込みアドレス
がアドレスバッファ１６に夫々供給される。この結果、
メモリセルアレイ１内の指定アドレスに対応するメモリ
セルアレイに対してデータの書込みが行われる。

【００２４】データの消去は、ＣＰＵから消去コマンド
がコマンド入出力バッファ１８に供給され、アドレス信
号がアドレスバッファ６に供給されることによって行わ
れ、アドレスしテイされたメモリセルアレイ１内の該当
するメモリセルのデータがクリアされる。

【００２５】データの読出しは、ＣＰＵから読出しコマ
ンドがコマンド入出力バッファ１８に供給され、読出ア
ドレスがアドレスバッファ１６に与えられることによっ
て行われる。メモリセルアレイ1 １内の該当するメモリ
セルから読出されるデータは、ビット線制御回路１４、
データ入出力バッファＡを経て外部に出力され、図示し
ないＣＰＵに取込まれる。

【００２６】次に、リードストレスによる保持データの
誤り防止について図５に示されるフローチャートを参照
して説明する。

【００２７】ＮＡＮＤ型ＥＥＰＲＯＭは、データ「０」
に対応するセルの閾値電圧は書き込み時に、任意の電圧
（例えば、＋０．５Ｖ）以上になるように制御されてい
る。同様に、データ「１」に対応するセルの閾値電圧も
任意の電圧（例えば、−０．５Ｖ）以下になるように制
御されている。また、フローティングゲート中にある電
子と正孔の数がつり合った、いわゆる中性状態の閾値電
圧は、０Ｖ近辺にある。

【００２８】そこで、この実施例では、セルのデータ保
持エラーを、「１」のセルが−０．５Ｖから０Ｖに向う
場合と、「０」のセルが＋０．５Ｖから０Ｖに向う場合
とに分離して読出データの検証を行う。

【００２９】まず、リフレッシュ制御回路１９は、メモ
リ装置１への図示しない電源オンリセット信号の供給を
契機として、あるいは図示しない外部のＣＰＵからのデ
ータ再書込みルーチンの実行指令の供給を契機として図
５に示す制御手順の実行を開始する。リフレッシュ制御
回路１９は、書換フラグＦをリセットする（Ｓ１２）。
メモリセルアレイ１１からデータを読出すページＰを１
にセットし、ロウデコーダ１３及びカラムデコーダ１５
を介して読出ページアドレスを設定する（Ｓ１４）。リ
フレッシュ制御回路１９は、可変電圧源２０の出力電圧
を＋０．５ボルトに設定し、ワード線駆動回路１２に供
給する。ワード線駆動回路１２は、第１ぺージに相当す
るワード線を介して第１ページのメモリセルのゲートに
＋０．５ボルトを印加する。第１ページの各メモリセル
から読み出された１ページ分のデータは、ビット線駆動
回路１４を経てデータ比較回路１７のデータ入出力バッ
ファ（レジスタ）Ａに格納される（Ｓ１６）。

【００３０】次いで、リフレッシュ制御回路１９は、可
変電圧源２０の出力電圧を＋０．１ボルトに設定し、ワ
ード線駆動回路１２に供給する。ワード線駆動回路１２
は、第１ぺージに相当するワード線を介して第１ページ
のメモリセルのゲートに＋０．１ボルトを印加する。第
１ページの各メモリセルから読み出された１ページのデ
ータは、ビット線駆動回路１４を経てデータ比較回路１
７のデータ入出力バッファ（レジスタ）Ｂに格納される
（Ｓ１８）。

【００３１】データ入出力バッファＡ及びＢに格納され
たデータが一致するかどうかを判別する（Ｓ２０）。デ
ータ入出力バッファＡ及びＢに格納されたデータを比較
することにより、図４（Ｂ）に示すように、メモリセル
の閾値電圧が＋０．５ボルト方向から０ボルト方向にシ
フトしたセルを検出することができる。この場合、閾値
電圧のシフトは、「０」データが「１」から「０」に変
化するものとして現れる。ゲート電圧＋０．５ボルトと
＋０．１ボルトの読出データに不一致が生じた場合に
は、後に再書込みを行うべきことを示す書替フラグＦを
「１」にセットする（Ｓ２２）。

【００３２】データの一致を判別した場合（Ｓ２０）、
あるいは書替フラグＦをセットした後（Ｓ２２）、リフ
レッシュ制御回路１９は、可変電圧源２０の出力電圧を
−０．５ボルトに設定し、ワード線駆動回路１２に供給
する。ワード線駆動回路１２は、第１ぺージに相当する
ワード線を介して第１ページのメモリセルのゲートに−
０．５ボルトを印加する。第１ページの各メモリセルか
ら読み出された１ページのデータは、ビット線駆動回路
１４を経てデータ比較回路１７のデータ入出力バッファ
Ａに格納される（Ｓ２４）。

【００３３】リフレッシュ制御回路１９は、可変電圧源
２０の出力電圧を−０．１ボルトに設定し、ワード線駆
動回路１２に供給する。ワード線駆動回路１２は、第１
ぺージに相当するワード線を介して第１ページのメモリ
セルのゲートに−０．１ボルトを印加する。第１ページ
の各メモリセルから読み出された１ページのデータは、
ビット線駆動回路１４を経てデータ比較回路１７のデー
タ入出力バッファＢに格納される（Ｓ２６）。

【００３４】データ入出力バッファＡ及びＢに格納され
たデータが一致するかどうかを判別する（Ｓ２８）。デ
ータ入出力バッファＡ及びＢに格納されたデータを比較
することにより、図４（Ｃ）に示すように、メモリセル
の閾値電圧が−０．５ボルト方向から０ボルト方向にシ
フトしたセルを検出することができる。この場合、閾値
電圧のシフトは、「１」データが「０」から「１」に変
化するものとして現れる。ゲート電圧−０．５ボルトと
−０．１ボルトの読出データに不一致が生じた場合に
は、書替フラグＦを「１」にセットする（Ｓ３０）。

【００３５】書替フラグＦがセットされていると（Ｓ３
２）、例えば、０ボルトの通常のゲートバイアス電圧で
メモリセルアレイ１０から第１ページの全データを読出
し、データ入出力バッファＡに格納する。第１ページの
全データを消去し、データ入出力バッファＡに格納され
ている第１ページのデータをメモリセルアレイ１０の第
１ページに再度書込む。この再書込みによって第１ペー
ジの各メモリセルの閾値は基準値に設定される。絶対値
が減少したメモリセルの閾値電圧が修正される（Ｓ３
４）。

【００３６】チェック対象ページを次のページに設定
し、書替フラグＦをリセットする（Ｓ３６）。メモリセ
ルアレイ１０の最後のページまで、ステップＳ１６〜Ｓ
３６を繰返し、閾値電圧に変動の生じたメモリセルを含
むページのデータを再書込し、エラーの発生を未然に防
止する。

【００３７】最後のページの判別、再書込みが終了した
後、記憶装置の元の状態、あるいは元のルーチンに戻る
（Ｓ３８）。

【００３８】なお、上記実施例においては、データ入出
力バッファＡ及びＢを用いて比較を行い、比較の後で読
出した再書込みデータを入出力バッファＡに保持する構
成としている。回路スペースがあれば第３のバッファを
設け、第３のバッファに再書込みデータを保持し、この
データによって再書込みを行うようにすることが可能で
ある。この場合には、例えば、ステップＳ１６及びＳ１
８に続いて、第３のバッファに０ボルトで読出したデー
タを再書込用データとして保持するようにしても良い。
後述のステップＳ５６においても同様である。

【００３９】図６は、第２の実施例を示しており、図５
に示す実施例と対応する部分には同一符号を付し、かか
る部分の説明は省略する。

【００４０】同図において、リフレッシュ制御回路１９
は書替フラグをリセットし（Ｓ１２）、対象ページを第
１ページに設定する（Ｓ１４）。リフレッシュ制御回路
１９は可変電圧源２０の出力電圧を＋０．５ボルトに設
定し、ワード線駆動回路１２に供給する。ワード線駆動
回路１２は、第１ぺージに相当するワード線を介して第
１ページのメモリセルのゲートに＋０．５ボルトを印加
し、第１ページのデータを読出す。第１ページの各メモ
リセルから読み出された１ページ分のデータは、ビット
線駆動回路１４を経てデータ比較回路１７のデータ入出
力バッファ（レジスタ）Ａに格納される（Ｓ１６）。

【００４１】次いで、リフレッシュ制御回路１９は、可
変電圧源２０の出力電圧を＋０．１ボルトに設定し、ワ
ード線駆動回路１２に供給する。ワード線駆動回路１２
は、第１ぺージに相当するワード線を介して第１ページ
のメモリセルのゲートに＋０．１ボルトを印加する。第
１ページの各メモリセルから読み出された１ページのデ
ータは、ビット線駆動回路１４を経てデータ比較回路１
７のデータ入出力バッファ（レジスタ）Ｂに格納され
る。

【００４２】データ入出力バッファＡ及びＢに格納され
たデータが一致するかどうかを判別する（Ｓ４２）。デ
ータ入出力バッファＡ及びＢに格納されたデータを比較
することにより、図４（Ｂ）に示すように、メモリセル
の閾値電圧が＋０．５ボルト方向から０ボルト方向にシ
フトしたセルを検出することができる。この場合、閾値
電圧のシフトは、「０」データが「１」から「０」に変
化するものとして現れる。ゲート電圧＋０．５ボルトと
＋０．１ボルトの読出データに不一致が生じた場合に
は、後に再書込みを行うべきことを示す書替フラグＦを
「１」にセットする（Ｓ４４）。

【００４３】次に、リフレッシュ制御回路１９は、可変
電圧源２０の出力電圧を−０．５ボルトに設定し、ワー
ド線駆動回路１２に供給する。ワード線駆動回路１２
は、第１ぺージに相当するワード線を介して第１ページ
のメモリセルのゲートに−０．５ボルトを印加する。第
１ページの各メモリセルから読み出された１ページのデ
ータは、ビット線駆動回路１４を経てデータ比較回路１
７のデータ入出力バッファＢに格納される。

【００４４】データ入出力バッファＡ及びＢに格納され
た、＋０．５ボルトで読出されたデータと−０．５ボル
トで読出されたデータとが一致するかどうかを判別する
（Ｓ４６）。データ入出力バッファＡ及びＢに格納され
たデータを比較することにより、図４（Ａ）に示すよう
に、設計上の識別可能範囲である＋０．５ボルト〜−
０．５ボルト内におけるメモリセルの閾値電圧の変化が
検出可能である。ゲート電圧＋０．５ボルトと−０．５
ボルトの読出データに不一致が生じた場合には、後に再
書込みを行うべきことを示す書替フラグＦを「１」にセ
ットする（Ｓ４８）。

【００４５】リフレッシュ制御回路１９は、可変電圧源
２０の出力電圧を−０．１ボルトに設定し、ワード線駆
動回路１２に供給する。ワード線駆動回路１２は、第１
ぺージに相当するワード線を介して第１ページのメモリ
セルのゲートに−０．１ボルトを印加する。第１ページ
の各メモリセルから読み出された１ページのデータは、
ビット線駆動回路１４を経てデータ比較回路１７のデー
タ入出力バッファＢに格納される。

【００４６】データ入出力バッファＡ及びＢに格納され
た、＋０．５ボルトで読出されたデータと−０．１ボル
トで読出されたデータとが一致するかどうかを判別する
（Ｓ５０）。データ入出力バッファＡ及びＢに格納され
たデータを比較することにより、＋０．５ボルト〜−
０．１ボルト内におけるメモリセルの閾値電圧の変化が
検出可能である。ゲート電圧＋０．５ボルトと−０．１
ボルトの読出データに不一致が生じた場合には、後に再
書込みを行うべきことを示す書替フラグＦを「１」にセ
ットする（Ｓ５２）。

【００４７】書替フラグＦが「１」にセットされている
と（Ｓ３２）、例えば、０ボルトの通常のゲートバイア
ス電圧でメモリセルアレイ１０から第１ページの全デー
タを読出し、データ入出力バッファＡに格納する。メモ
リセルアレイ１０の第１ページの全データを消去し、デ
ータ入出力バッファＡに格納されている第１ページのデ
ータをメモリセルアレイ１０の第１ページに再度書込
む。この再書込みによって第１ページの各メモリセルの
閾値は基準値に設定される。絶対値が減少したメモリセ
ルの閾値電圧が修正される（Ｓ５６）。

【００４８】以下、図５と同様に、チェック対象ページ
を次のページに設定し、書替フラグＦをリセットして
（Ｓ３６）、メモリセルアレイ１０の最後のページま
で、ステップＳ１６〜Ｓ３６を繰返し、閾値電圧に変動
の生じたメモリセルを含むページのデータを再書込し、
エラーの発生を未然に防止する。

【００４９】最後のページの判別、再書込みが終了した
後、記憶装置の元の状態、あるいは元のルーチンに戻る
（Ｓ３８）。

【００５０】第３の実施例を図７に示す。同図におい
て、図５と対応するステップには同一符号を付してい
る。この実施例では、０ボルトで読出したデータを基準
にして値の変化を見ている。また、ＣＰＵからのアクセ
スを考慮しており、メモリセルアレイの各１１の各ペー
ジ毎にエラーの有無を判別可能としている。

【００５１】まず、リフレッシュ制御回路１９は、メモ
リセルアレイの特定の記憶場所に設定された、各ページ
に対応してｎページ分用意されたエラーフラグＦ1 〜Ｆ
ｎをリセットし（Ｓ１２）、チェック対象のページＰを
１ページに設定する（Ｓ１４）。

【００５２】リフレッシュ制御回路１９は、可変電圧源
２０の出力電圧を標準のゲート印加電圧である０ボルト
に設定し、ワード線駆動回路１２に供給する。ワード線
駆動回路１２は、第１ぺージに相当するワード線を介し
て第１ページのメモリセルのゲートに０ボルトを印加す
る。第１ページの各メモリセルから読み出された１ペー
ジ分のデータは、ビット線駆動回路１４を経てデータ比
較回路１７のデータ入出力バッファＡに格納される（Ｓ
６２）。

【００５３】次に、＋０．５ボルト読出しチェックを行
う。リフレッシュ制御回路１９は、可変電圧源２０の出
力電圧を＋０．５ボルトに設定し、ワード線駆動回路１
２に供給する。ワード線駆動回路１２は、第１ぺージに
相当するワード線を介して第１ページのメモリセルのゲ
ートに＋０．５ボルトを印加する。第１ページの各メモ
リセルから読み出された１ページ分のデータは、ビット
線駆動回路１４を経てデータ比較回路１７のデータ入出
力バッファＢに格納される。データ比較回路１７におい
て、データ入出力バッファＡ及びＢの値の比較を行い、
正規のゲート電圧（０ボルト）による読出データと、＋
０．５ボルトによる読出しデータとが一致するかどうか
をチェックする（Ｓ６４）。一致しない場合は、０〜＋
０．５ボルトの範囲内でデータ「０」の閾値電圧のシフ
トが考えられるので、各ページ毎に設けられたエラーフ
ラグＦｐ（ページ１のときは、Ｆ1 ）を「１」に設定す
る（Ｓ６６）。

【００５４】−０．５ボルトチェックを行う。リフレッ
シュ制御回路１９は、可変電圧源２０の出力電圧を−
０．５ボルトに設定し、ワード線駆動回路１２に供給す
る。ワード線駆動回路１２は、第１ぺージに相当するワ
ード線を介して第１ページのメモリセルのゲートに−
０．５ボルトを印加する。第１ページの各メモリセルか
ら読み出された１ページ分のデータは、ビット線駆動回
路１４を経てデータ比較回路１７のデータ入出力バッフ
ァＢに格納される。データ比較回路１７において、デー
タ入出力バッファＡ及びＢの値の比較を行い、正規のゲ
ート電圧（０ボルト）による読出データと、−０．５ボ
ルトによる読出しデータとが一致するかどうかをチェッ
クする（Ｓ６８）。一致しない場合は、０〜−０．５ボ
ルトの範囲内でデータ「１」の閾値電圧のシフトが考え
られるので、エラーフラグＦｐを「１」に設定する（Ｓ
７０）。

【００５５】エラーチェック対象のページを次ページに
設定して（Ｓ３６）、ステップＳ６２〜Ｓ７０を繰返
し、最終のページまでエラーチェックを行う（Ｓ３
８）。各ページのチェック結果は、フラグを参照するこ
とによって読出すことができる。従って、外部のＣＰＵ
から本チェックルーチンの実行を指示させ、ＣＰＵにエ
ラーフラグの内容を読出させて、所要のデータの再書込
みを行わせることが可能である。

【００５６】なお、本実施例においても、エラーチェッ
クの結果に基づいて、前述したステップＳ３４、Ｓ５６
のようにエラーチェックを行うことができる。

【００５７】上述した各実施例では、メモリ内の全記憶
領域についてエラーチェックを行ってる。しかしなが
ら、一部の記憶領域をチェックし、その結果により、全
部の記憶領域を再書込することにしても良い。また、上
述したステップＳ１４においてチェックの開始ページ
（記憶場所）を指定し、ステップＳ３８でチェック終了
のページに一致するかどうかを判別することとしても良
い。例えば、ＥＥＰＲＯＭに記録されるプログラムのう
ち、読出し頻度の高い、初期プログラムローダ（Initia
l Ｐrogram Ｌoader ）やオペレーティングシステム部
分をチェックの対照とすることができる。

【００５８】データの更新（再書込み）単位は、実施例
ではページを単位として説明したが、これに限定される
ものではない。例えば、ページの集合であるブロック、
ブロックの集合であるクラスタ、を単位として行うこと
が可能である。

【００５９】上述した本発明の各実施例によれば、メモ
リセルのゲートに異なる電圧を印加してデータを読出
し、読出されるデータの相違によって閾値電圧のシフト
を判別し、閾値電圧が「０」あるいは「１」データの判
別限界を超える前に各メモリセルの閾値電圧が保持する
データに対応した閾値電圧に再設定されるので、ＥＥＰ
ＲＯＭの保持データの反転が防止される。

【００６０】

【発明の効果】以上説明したように本発明によれば、書
替可能な不揮発性メモリにおいて、メモリセルトランジ
スタの閾値変化による保持データの状態遷移によってエ
ラーが生じる前に、メモリセルトランジスタのゲートに
印加する電圧を基準値の近傍に変化させて読出したデー
タ同士を比較し、データにエラーがあると、データの再
書込みを行うようにしたので、読出し回数に影響されな
いで、正しいデータを保持し続けることが可能となる。
また、記憶装置の外部あるいは内部に複雑なデータのエ
ラー訂正回路（ＥＣＣ）や、ページ内にエラー訂正を可
能とするための冗長ビットを設ける必要がないので具合
が良い。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック回路図である。

【図２】メモリセルトランジスタの閾値電圧の変化傾向
を説明するための説明図である。

【図３】メモリセルトランジスタにおける閾値のエラー
を説明するための説明図である。

【図４】メモリセルトランジスタ群のゲート電圧対ドレ
イン電流特性を説明する説明図である。

【図５】データの再書込み動作を説明するフローチャー
トである。

【図６】データの再書込み動作を説明するフローチャー
トである。

【図７】閾値シフトをチェックする動作を説明するフロ
ーチャートである。

【図８】ＥＥＰＲＯＭの単位セルアレイを説明する説明
図である。

【図９】ＮＡＮＤ型ＥＥＰＲＯＭを説明する断面図であ
る。

【図１０】ＥＥＰＲＯＭを説明する回路図である。

【符号の説明】

１１ メモリセルアレイ １７ データ比較器 １９ リフレッシュ制御回路 ２０ 可変電圧源

Claims (5)

【特許請求の範囲】
1. 【請求項１】データの再書込み可能な不揮発性のメモリ
   セルトランジスタ群からなる１つ若しくは複数の記憶領
   域を有する情報記憶部と、 前記メモリセルトランジスタのゲートに印加するための
   複数レベルの電圧を発生する電圧源と、 第１のレベルの電圧若しくは第２のレベルの電圧を用い
   て指定された記憶領域のメモリセルトランジスタ群から
   データを読出す読出手段と、 前記第１のレベルの電圧を用いて読出されたデータを保
   持する第１のデータ保持手段と、 前記第２のレベルの電圧を用いて読出されたデータを保
   持する第２のデータ保持手段と、 前記第１及び第２のデータ保持手段に保持されたデータ
   同士を比較し、比較結果に基づいて前記指定された記憶
   領域のデータの再書込みを指令するデータ比較手段と、 を備える不揮発性半導体記憶装置。
2. 【請求項２】データの再書込み可能な不揮発性のメモリ
   セルトランジスタ群からなる１つ若しくは複数の記憶領
   域を有する情報記憶部と、 前記メモリセルトランジスタのゲートに印加するための
   複数レベルの電圧を発生する電圧源と、 第１のレベルの電圧、第２のレベルの電圧及び所定レベ
   ルの電圧を用いて指定された記憶領域のメモリセルトラ
   ンジスタ群からデータを読出す読出手段と、 前記第１のレベルの電圧を用いて読出されたデータを保
   持する第１のデータ保持手段と、 前記第２のレベルの電圧を用いて読出されたデータを保
   持する第２のデータ保持手段と、 所定レベルの電圧を用いて読出されたデータを保持する
   第３のデータ保持手段と、 前記第１及び第２のデータ保持手段に保持されたデータ
   同士を比較し、比較結果に基づいて前記指定された記憶
   領域のデータの再書込みを指令するデータ比較手段と、 前記再書込みの指令に応答して前記第３のデータ保持手
   段に保持されたデータによって前記指定された記憶領域
   のデータの再書込みを行う再書込み手段と、 を備える不揮発性半導体記憶装置。
3. 【請求項３】データの再書込み可能な不揮発性のメモリ
   セルトランジスタ群からなる１つ若しくは複数の記憶領
   域を有する情報記憶部と、 前記メモリセルトランジスタのゲートに印加するための
   複数レベルの電圧を発生する電圧源と、 第１のレベルの電圧、第２のレベルの電圧及び所定レベ
   ルの電圧を用いて指定された記憶領域のメモリセルトラ
   ンジスタ群からデータを読出すことが可能な読出手段
   と、 前記第１のレベルの電圧を用いて読出されたデータを保
   持する第１のデータ保持手段と、 前記第２のレベルの電圧を用いて読出されたデータを保
   持する第２のデータ保持手段と、 前記第１及び第２のデータ保持手段に保持されたデータ
   同士を比較し、比較結果に基づいて前記指定された記憶
   領域のデータの再書込みを指令するデータ比較手段と、 前記再書込みの指令に応答して、前記所定レベルの電圧
   によって前記指定された記憶領域からデータを読出さ
   せ、これを前記第１若しくは前記第２のデータ保持手段
   に保持させ、保持されたデータによって前記指定された
   記憶領域のデータの再書込みを行う再書込み手段と、 を備える不揮発性半導体記憶装置。
4. 【請求項４】保持すべきデータに対応して電荷が注入若
   しくは放出されるフローティングゲートを有するメモリ
   セルトランジスタを複数備える再書込み可能な不揮発性
   半導体記憶装置におけるメモリセルトランジスタの閾値
   電圧の変化を判別する方法であって、 電荷が注入されたメモリセルトランジスタ及び電荷が放
   出されたメモリセルトランジスタの２つのメモリセルト
   ランジスタの通常の閾値電圧間においてメモリセルトラ
   ンジスタのゲートに印加する電圧を段階的に変化し、各
   段階の電圧においてデータを読出し、 異なる電圧で読出されたデータ間の不一致によりメモリ
   セルトランジスタの閾値電圧の変化を判別する、 メモリセルトランジスタの閾値電圧の変化を判別する方
   法。
5. 【請求項５】前記電圧源は、０ボルト、及び０ボルトを
   基準として正方向及び負方向に対象的に配置された複数
   レベルの電圧を発生する、 ことを特徴とする請求項１乃至３のいずれかに記載の不
   揮発性半導体記憶装置。