JP2007048347A - 情報記録装置 - Google Patents

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Abstract

【課題】データ保持時間管理によりメモリカードのリムーバブル性を維持する。
【解決手段】本発明の例に関わるメモリカードは、メモリチップ１２内のメモリセルアレイ１６と、メモリセルアレイ１６に対してリフレッシュを実行するためのリフレッシュ回路１９と、メモリセルアレイ１６のデータ保持時間よりも短い間隔でリフレッシュを実行し、データ保持状態を管理するリフレッシュ制御回路２０と、本体機器から離脱している状態でリフレッシュ回路１９及びリフレッシュ制御回路２０に電源電位Ｖｄｄ，Ｖｓｓを供給する内部電源１３とを備える。
【選択図】図４

Description

本発明は、ファイルメモリのデータ保持時間の管理技術に関し、特に、安価で微細な内蔵バッテリーが要求される高記録密度ファイルメモリカードに適用される。
携帯電話やパソコンなどの本体機器に挿入して使用するメモリカードには、本体機器から抜き取り放置してもデータを保持し得る、という機能（リムーバブル性）が備わっていなければならない。
しかし、メモリカードに搭載されるファイルメモリに関しては、記録密度の向上によるビットコストの低減を図るために、メモリセルの微細化が進行し、一定のデータ保持時間を保つことが難しくなる、という問題が発生する。
例えば、ファイルメモリとして使用されるＮＡＮＤ型フラッシュメモリを例にとると、チャネルとフローティングゲート電極の間のゲート絶縁膜及びフローティングゲート電極とコントロールゲート電極の間のインターポリ絶縁膜の薄膜化が進行すれば、フローティングゲート電極内の電荷がリークし易くなる結果として、データ保持時間が短くなる（非特許文献１参照）。
ゲート絶縁膜及びインターポリ絶縁膜の薄膜化は、メモリセル内の容量結合を強くして微細化によるメモリセル同士の干渉を防止する、という観点から不可欠であるため、このデータ保持時間の短縮という問題を他の観点から解決しなければならない。
第一に、材料の観点から、高誘電体材料によりインターポリ絶縁膜を構成する、という技術が知られている（非特許文献２参照）。
しかし、現状では、シリコンプロセスと親和性があり、かつ、リークが発生し難い、という２つの性質を併せ持つ材料は見つかっていない。
また、材料を変えるだけでは、データ保持時間の短縮という問題を十分に解決できない。なぜなら、トンネル絶縁膜及びインターポリ絶縁膜の薄膜化は、それら絶縁膜の厚さのメモリセル間のばらつきを顕著にするからである。この場合、薄くなるほうにばらついたメモリセルがデータ保持時間の条件（例えば、１年以上）を満たさないと、製造歩留りの低下の原因となる。
第二に、システムの観点から、バッテリーを用いてメモリセルのデータをリフレッシュする、という技術が知られている（例えば、特許文献１参照）。
また、バッテリーを内蔵するカードについても知られているが（例えば、特許文献２，３参照）、これらのカードに実際にバッテリーを搭載するには、クロックの発生や、タイマの動作などに必要な電力を低減し、バッテリーそのものの小容量化を図らなければならない。
第三に、メモリカード内に搭載する不揮発性メモリとして、ＮＡＮＤ型フラッシュメモリに代えて、強誘電体メモリ、ＭＲＡＭ(magnetic random access memory)、ＯＵＭ(ovonics unified memory)などの新規メモリ(novel memory)を用いる技術が知られている。
しかし、強誘電体メモリ及びＭＲＡＭは、未だ、ビット当たりのコストがフラッシュメモリに比べ高いため、ファイルメモリには向いていない。また、ＯＵＭは、書き込み／消去時の消費電力が大きく、また、ビットコストを上げずにオフリークを抑制する技術が未解決である。
さらに、これら新規メモリに関しても、熱擾乱によりデータ保持特性が悪化するという問題が発生している。
他方で、バッテリー不要の電子タイマーを搭載した半導体集積回路、特に時間と共に出力の変化する経時変化デバイス（エージングデバイス）で構成された半導体集積回路が報告されている（特許文献４参照）。
特開２００４−２８０９７１号公報 特開２０００−３５８０９０号公報 米国特許第６，７０７，７４８号 特開２００４−１７２４０４号公報 H.Wo et al. IEEE Trans. ED52, (5), 955 (2005) W.H.Lee et al. Tech. Dig. VLSI symp.; 117(’97)
本発明の例では、情報記録装置に搭載されるファイルメモリのデータ保持時間を僅かな消費電力で管理し、リフレッシュを行うことで、データ保持時間の実質的延長とバッテリーの小型化とを図り、情報記録装置のリムーバブル性を維持する技術を提案する。
本発明の例に関わる情報記録装置は、半導体メモリと、前記半導体メモリをリフレッシュするためのリフレッシュ回路と、前記半導体メモリのデータ保持時間を管理し、前記データ保持時間よりも短い間隔で前記リフレッシュを実行するためのリフレッシュ制御回路と、本体機器から離脱している状態で前記リフレッシュを実行するための電力を供給する内部電源とを備える。
本発明の例に関わる情報記録装置は、半導体メモリと、前記半導体メモリを構成する複数のブロック又は複数のページに対してブロック単位又はページ単位でリフレッシュを実行するためのリフレッシュ回路と、前記半導体メモリのデータ保持時間をブロック単位又はページ単位で管理し、前記データ保持時間よりも短い間隔で前記リフレッシュを実行するためのリフレッシュ制御回路と、前記複数のブロック又は前記複数のページの書き込み／消去履歴をブロック単位又はページ単位で記憶する指示メモリと、本体機器から離脱している状態で前記書き込み／消去履歴に応じて前記リフレッシュを実行するための電力を供給する内部電源とを備える。
本発明の例によれば、情報記録装置に搭載されるファイルメモリのデータ保持時間を僅かな消費電力で管理し、リフレッシュを行うことで、データ保持時間の実質的延長とバッテリーの小型化とを図り、情報記録装置のリムーバブル性を維持できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
情報記録装置としてのメモリカードにはリムーバブル性が要求される。このリムーバブル性を維持すべく、本発明の例では、より低消費電力でファイルメモリをリフレッシュする技術について提案する。
リフレッシュは、メモリセルのデータがリークにより消失される前に行わなければならない。そこで、本発明の例では、メモリセルのデータ保持時間をリフレッシュ制御回路（タイミングモジュール）で管理し、そのデータ保持時間よりも短い間隔でリフレッシュを行う。
また、リフレッシュは電力消費を伴うため、メモリカードに内部電源を搭載する。内部電源は、バッテリー又はキャパシタから構成する。内部電源は、チップとは別に設けても、それに内蔵してもよい。
メモリカードには、そのサイズの制限から大きな容量を持つ内部電源を搭載することが難しい。このような状況下においても、メモリカードのリムーバブル性を維持するためには、リフレッシュに要する消費電力を抑えるほかない。
そこで、例えば、リフレッシュ制御回路（タイミングモジュール）をエージングデバイス(aging device)により構成する。
エージングデバイスは、水晶発振型タイマのように正確な時間管理をすることはできないが、膜厚ばらつきによる最短のデータ保持時間より短い時間を設定することは可能であり、その消費電力は、水晶発振器やＣＭＯＳ回路によるクロックを利用するタイマの消費電力よりも十分に低い。
従って、本発明の例によれば、ファイルメモリのデータ保持時間を僅かな消費電力で管理し、かつ、ファイルメモリのリフレッシュを概ね定期的に行うことにより、内部バッテリーを小型化し、メモリカードのリムーバブル性を維持できる。
尚、本明細書において、メモリカードとは、ファイルデータの記録を主目的とした情報記録装置とする。
即ち、メモリカードには、ファイルデータの処理を主目的とするパソコンなどの情報処理装置が除かれる反面、ファイルデータの記録を主目的とした情報記録装置であれば、その形状には制限されない。例えば、カード形はもちろん、キュービック形、球形、その他の複雑な形状のものもメモリカードに含まれる。
また、データ保持時間とは、メモリセルにデータを書き込んだ時点からそのメモリセルがデータを消失することなく継続して保持し得る時間のことをいう。
本発明の例の適用に当たっては、ファイルメモリとしての半導体メモリの種類には特に限定されない。例えば、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ，ＯＵＭなどの不揮発性メモリを使用できる。
２． 構成
図１は、本発明の例のメモリカードの構成１を示している。
構成１では、メモリカード内に、リフレッシュ動作のための内部電源、リフレッシュ回路及びリフレッシュ制御回路が搭載される。
リフレッシュ回路は、書き込み／読み出し／消去回路、昇圧回路などからなる周辺回路として設置され、メモリセルアレイに記憶されたデータをリフレッシュする機能を有する。
メモリカードが本体機器内に挿入されているときは、本体機器の電源（外部電源）からリフレッシュ制御回路及びリフレッシュ回路にそれぞれ電源電位が供給される。リフレッシュ回路は、例えば、本体機器から書き込みを示すモード信号ＭＯＤＥを受けると、メモリセルへのデータ書き込みを実行すると共に、リフレッシュ制御回路を初期化する。
一方、メモリカードが本体機器内から抜き取られ放置されているときは、メモリカードに搭載された内部電源からリフレッシュ制御回路及びリフレッシュ回路にそれぞれ電力が供給される。リフレッシュ制御回路は、データ書き込みが終了した時点からメモリセルのデータ保持時間を管理し、そのデータ保持時間よりも短い間隔で、リフレッシュの開始を指示するリフレッシュ信号φrefresh をリフレッシュ回路へ出力する。
リフレッシュが終了した後、又は、リフレッシュを行う前にメモリセルへのデータ消去及び再書き込みを実行した後には、リフレッシュ制御回路は、初期化され、再び、初期化時からの時間経過をデータ保持時間として管理する。
図２は、本発明の例のメモリカードの構成２を示している。
構成２は、構成１の特徴を含んでいる。さらに、構成２では、指示メモリが新たな構成として追加されている。
メモリセルアレイは、複数のブロック１〜ｎから構成され、各ブロックは、複数のページから構成される。データ書き込みとデータ読み出しは、例えば、ページ単位で行われ、データ消去は、例えば、ブロック単位で行われる。
指示メモリは、ブロック単位又はページ単位で設置され、データが記憶されている使用中のブロック又はページとデータが記憶されていない未使用のブロック又はページとを見分けるためのデータを記憶する。
メモリカードが本体機器内に挿入されているときは、本体機器の電源（外部電源）からリフレッシュ制御回路及びリフレッシュ回路にそれぞれ電源電位が供給される。
リフレッシュ回路は、例えば、本体機器からブロック１に属するページに対する書き込みを示すモード信号ＭＯＤＥを受けると、そのページに対するデータ書き込みを実行すると共に、ブロック１に対応する指示メモリにブロック１がデータ記憶されたブロックである旨のデータ書き込みを実行する。
また、これと同時に、リフレッシュ制御回路のブロック１に対応する部分を初期化する。
一方、メモリカードが本体機器内から抜き取られ放置されているときは、メモリカードに搭載された内部電源からリフレッシュ制御回路及びリフレッシュ回路にそれぞれ電力が供給される。
リフレッシュ制御回路のブロック１に対応する部分は、メモリセルアレイのブロック１に属するページに対する書き込みが終了した時点からブロック１のデータ保持時間を管理し、そのデータ保持時間よりも短い間隔で、ブロック１に対応する指示メモリの記録に基づいてリフレッシュの対象となるページをリフレッシュ回路に指示するリフレッシュ信号φrefresh 1を出力する。
ブロック１に対するリフレッシュが終了した後、又は、ブロック１に対するリフレッシュを行う前にブロック１に対してデータ消去及び再書き込みを実行した後には、リフレッシュ制御回路のブロック１に対応する部分は、実行内容を指示メモリに記録すると共に、再び、最初からデータ保持時間を管理する（初期化）。
３． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
第１実施の形態は、構成１の実施の形態に関する。
図３は、本発明の第１実施の形態のメモリカードを示している。
メモリカード１１には、ファイルメモリとしてのメモリチップ１２が搭載される。メモリチップ１２は、メモリセルアレイ１６、Ｘデコーダ１７、Ｙデコーダ１８、リフレッシュ回路１９及びリフレッシュ制御回路（タイミングモジュール）２０を含んでいる。
リフレッシュ回路１９は、リフレッシュ制御回路２０からのリフレッシュ信号φrefreshを受けてメモリセルアレイ１６のデータをリフレッシュする。
リフレッシュ動作は、メモリセルアレイ１６のデータを読み出し、それを再び、メモリセルアレイ１６に書き込むことにより実行する。具体的なリフレッシュ動作としては、例えば、ダイナミックランダムアクセスメモリのリフレッシュ動作をそのまま適用できる。
リフレッシュ制御回路２０は、タイミングモジュールとしての機能を有し、メモリセルアレイ１６のデータ保持時間を管理し、このデータ保持時間よりも短い間隔（リフレッシュタイミング）で、メモリセルアレイ１６のリフレッシュ動作を開始するためのリフレッシュ信号φrefresh を出力する。
リフレッシュ制御回路２０は、例えば、タイマ、エージングデバイス（例えば、特許文献４参照）などから構成できる。これについては、後述する。
尚、メモリセルアレイ１６のデータ保持時間は、メモリチップ１２の製造時にテストによって予め統計的に把握しておく。そのうち、許容範囲内で、かつ、最も短いデータ保持時間を有するメモリセルの寿命より十分に短いリフレッシュタイミングを決定する。
メモリカード１１には、電源端子１４，１５が設けられる。メモリカード１１が本体機器内に挿入されているときには、電源端子１４，１５からメモリチップ１２に電源電位Ｖｄｄ，Ｖｓｓが供給される。
また、メモリカード１１には、内部電源１３が搭載される。内部電源１３は、メモリカード１１が本体機器から抜き取られ放置されている状態でのメモリセルアレイ１６に対するリフレッシュ動作の電源として使用される。
内部電源１３は、バッテリーや、キャパシタなどの容量素子から構成される。
内部電源１３がバッテリーから構成され、リフレッシュ制御回路２０がタイマから構成される場合、バッテリーは、例えば、放電容量0.10ＷｈのLiイオンニ次電池を使用する。
また、内部電源１３がバッテリーから構成され、リフレッシュ制御回路２０がエージングデバイスから構成される場合、バッテリーは、例えば、放電容量0.04ＷｈのLiイオンニ次電池を使用する。
このような構成によれば、メモリカード１１内に搭載されるメモリチップ１２がリフレッシュ機能を有し、かつ、リフレッシュ動作のための内部電源１３がメモリカード１１内に設けられる。従って、高集積化によりメモリチップ１２のデータ保持時間が短くなっても、メモリカード１１のリムーバブル性を維持できる。
(2) 第２実施の形態
第２実施の形態は、構成１の実施の形態に関する。
図４は、本発明の第２実施の形態のメモリカードを示している。
メモリカード１１には、メモリチップ１２が搭載される。メモリチップ１２は、メモリセルアレイ１６、Ｘデコーダ１７、Ｙデコーダ１８、リフレッシュ回路１９、リフレッシュ制御回路（タイミングモジュール）２０及び内部電源２１を含んでいる。
リフレッシュ回路１９は、メモリセルアレイ１６のデータをリフレッシュするためのアドレス信号を含む制御信号を出力する。リフレッシュ動作は、第１実施の形態と同様に、メモリセルアレイ１６のデータを読み出し、それを再び、メモリセルアレイ１６に書き込むことにより実行する。
リフレッシュ制御回路２０は、タイミングモジュールとしての機能を有し、メモリセルアレイ１６のデータ保持時間を管理し、このデータ保持時間よりも短い間隔（リフレッシュタイミング）で、メモリセルアレイ１６のリフレッシュ動作を開始するためのリフレッシュ信号φrefresh を出力する。
リフレッシュ制御回路２０は、第１実施の形態と同様に、例えば、タイマ、エージングデバイスなどから構成できる。
メモリセルアレイ１６のデータ保持時間も、第１実施の形態と同様に、メモリチップ１２の製造時に、テストによって予め正確に把握しておく。
メモリカード１１には、電源端子１４，１５が設けられる。メモリカード１１が本体機器内に挿入されているときには、電源端子１４，１５からメモリチップ１２に電源電位Ｖｄｄ，Ｖｓｓが供給される。
また、メモリチップ１２は、内部電源２１を内蔵している。内部電源２１は、メモリカード１１が本体機器から抜き取られ放置されている状態でのメモリセルアレイ１６に対するリフレッシュ動作の電源として使用される。
内部電源２１は、キャパシタなどの容量素子から構成されるが、チップに形成することが可能なことを条件にバッテリーであっても構わない。
このような構成によれば、メモリカード１１内に搭載されるメモリチップ１２は、リフレッシュ機能を有し、かつ、リフレッシュ動作のための内部電源１３を内蔵している。従って、メモリチップ１２のデータ保持時間が短くなっても、メモリカード１１のリムーバブル性を維持できる。
(3) 第３実施の形態
第３実施の形態は、構成２の実施の形態に関する。
図５及び図６は、本発明の第３実施の形態のメモリカードを示している。
メモリカード１１には、ファイルメモリとしてのメモリチップ１２が搭載される。メモリチップ１２は、メモリセルアレイ１６、Ｘデコーダ１７、Ｙデコーダ１８、リフレッシュ回路１９、リフレッシュ制御回路２０及び指示メモリ３７を含んでいる。
メモリセルアレイ１６は、ｎ（ｎは、複数）個のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎから構成され、各々のブロックは、複数のページから構成される。ページは、共通のワード線に繋がる複数のメモリセルからなる単位であり、例えば、ページ単位でデータ書き込み／読み出しを実行し、ブロック単位でデータ消去が実行される。
リフレッシュ制御回路２０は、例えば、ｎ個のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎに対応するｎ個のエージングデバイス部ＡＧＥ１〜ＡＧＥｎから構成される。
指示メモリ３７は、本例では、周辺回路の一部として配置されるが、メモリセルアレイ１６の一部としてもよい。指示メモリ３７は、メモリセルアレイ１６のｎ個のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎに対応するｎ個の指示セル部ＰＣ１〜ＰＣｎから構成される。
指示セル部ＰＣ１〜ＰＣｎの各々は、例えば、メモリセルアレイ１６を構成するメモリセルと同じ構造を有する１つ以上のメモリセルから構成される。
指示セル部ＰＣ１〜ＰＣｎは、それぞれ、対応するメモリセルアレイ１６のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎの１つが、データが記憶されている使用中のブロックか、又は、データが記憶されていない未使用のブロックかを見分けるための書き込み／消去履歴を記憶する。
例えば、図７に示すように、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２を使用している場合には、指示セル部ＰＣ１，ＰＣ２にデータ“１”が書き込まれ、未使用のブロックＢＬＯＣＫ３〜ＢＬＯＣＫｎに対応する指示セル部ＰＣ３〜ＰＣｎのデータは、“０”のままとする。
ここで、指示セル部ＰＣ１〜ＰＣｎの各々は、不良ビットが発生することを考慮して、複数ビット、例えば、１０ビットから構成し、その複数ビットのデータの平均値に基づいて使用／未使用を判断する。
この場合、例えば、指示セル部ＰＣ１の１０ビットのうち１ビットが不良であっても、平均値が“０”と“１”の中間値（ここでは、０．５とする）よりも上か下かを判断すれば、正確に、ブロックＢＬＯＣＫ１の使用／未使用を判断できる。
ここで、メモリチップ１２としてフラッシュメモリチップを使用する場合は、エージングデバイス部ＡＧＥ１〜ＡＧＥｎ及び指示セル部ＰＣ１〜ＰＣｎをそれぞれフラッシュメモリのメモリセルと同じ構造のメモリセルから構成できる。
この場合、メモリセルアレイ１６のメモリセルのトンネル膜厚を、tox2とすると、エージングデバイス部ＡＧＥ１〜ＡＧＥｎを構成するメモリセル（エージングデバイス）のトンネル膜厚は、tox1 (＜ tox2)に設定する。
また、指示セル部ＰＣ１〜ＰＣｎを構成するメモリセルのゲート絶縁膜の厚さは、tox3 (＞tox2 ＞ tox1)、又は、tox3 (＝tox2 ＞ tox1)に設定する。
tox3 ＞ tox2 ＞ tox1 の場合には、指示セル部ＰＣ１〜ＰＣｎを構成するメモリセルのリークは、メモリセルアレイ１６のメモリセルのリークよりも低くなる。
この場合には、指示セル部ＰＣ１〜ＰＣｎについては、リフレッシュを行う必要がない。また、周辺回路部に配置すると製膜の工程数を減らすことができる。
tox3 ＝ tox2 ＞ tox1 の場合には、メモリセルアレイ１６のデータよりも先に指示メモリ３７のデータが消失して誤動作を引き起こさないように、指示メモリ３７のセル間隔をメモリセルアレイ１６のセル間隔よりも広くし、指示セル部ＰＣ１〜ＰＣｎを構成するメモリセルのリークを、メモリセルアレイ１６のメモリセルのリークよりも低くする。
この場合には、指示セル部ＰＣ１〜ＰＣｎは、メモリセルと同じ膜厚にできるのでメモリセルアレイと同じ工程で作製でき、この場合も工程数を減らせるメリットがある。
リフレッシュ回路１９は、リフレッシュ制御回路２０からのリフレッシュ信号φrefresh 1〜φrefresh n 及び指示メモリ３７に記憶された書き込み／消去履歴に基づいて、メモリセルアレイ１６のデータをブロック単位でリフレッシュするためのアドレス信号を含む制御信号を出力する。
リフレッシュ動作は、リフレッシュの対象となる選択されたブロックＢＬＯＣＫｉ（ｉ＝１〜ｎ）のデータを読み出し、それを再び、選択されたブロックＢＬＯＣＫｉに書き込むことにより実行する。
リフレッシュ制御回路２０を構成するエージングデバイス部ＡＧＥ１〜ＡＧＥｎは、それぞれ、メモリセルアレイ１６のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎのデータ保持時間をブロック単位で管理し、このデータ保持時間よりも短い間隔（リフレッシュタイミング）で、対応するブロックＢＬＯＣＫｉ（ｉ＝１〜ｎ）に対するリフレッシュ動作を開始するためのリフレッシュ信号φrefresh i (i = 1 〜 n)を出力する。
メモリカード１１の内部電源１３，２１は、バッテリーや、キャパシタなどの容量素子から構成される。図５の例では、内部電源１３は、メモリチップ１２とは別に設けられる。また、図６の例では、内部電源２１は、メモリチップ１２に内蔵される。
メモリカード１１が本体機器内に挿入されているときは、本体機器の電源（外部電源）からメモリチップ１２に電源電位Ｖｄｄ，Ｖｓｓが供給される。
例えば、本体機器からブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対する書き込みが指示されると、図７に示すように、メモリセルアレイ１６のブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するデータ書き込みを実行すると共に、指示メモリ３７の指示セル部ＰＣ１，ＰＣ２に“１”を書き込む。また、これと同時に、エージングデバイス部ＡＧＥ１，ＡＧＥ２を初期化する。
また、メモリカード１１が本体機器内から抜き取られ放置されているときは、メモリカード１１に搭載された内部電源１３，２１がリフレッシュのための電源として使用される。
エージングデバイス部ＡＧＥ１，ＡＧＥ２は、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対する書き込みが終了した時点からブロックＢＬＯＣＫ１，ＢＬＯＣＫ２のデータ保持時間を管理し、そのデータ保持時間よりも短い間隔で、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュ動作の開始を指示するリフレッシュ信号φrefresh 1, φrefresh 2 を出力する。
ここで、データが書き込まれていないブロックＢＬＯＣＫ３〜ＢＬＯＣＫｎに対しては、データ保持時間の管理及びリフレッシュ動作を行う必要がないため、指示メモリ３７の採用によりリフレッシュ動作の低消費電力化に貢献できる。
ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュが終了した後、又は、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュを行う前にブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対してデータ消去及び再書き込みを実行した後には、エージングデバイス部ＡＧＥ１，ＡＧＥ２に対する初期化も実行されるため、エージングデバイス部ＡＧＥ１，ＡＧＥ２は、再び、最初からデータ保持時間を管理する（初期化）。
尚、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュ動作に付随して、指示メモリ３７の指示セル部ＰＣ１，ＰＣ２に対してもリフレッシュ動作を実行することが好ましい。
ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュを行う前にブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対してデータ消去を実行した場合には、指示セル部ＰＣ１，ＰＣ２のデータが“０”に書き換えられる。このようにすれば、この後、ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２に対するリフレッシュが行われることはないため、実質的にデータ保持時間の管理が中止される。
このような構成によれば、メモリカード１１内に搭載されるメモリチップ１２がリフレッシュ機能を有し、かつ、リフレッシュ動作のための内部電源１３がメモリカード１１内に設けられる。
また、エージングデバイス部によりデータ保持時間の管理がブロック単位で行われると共に、指示メモリ３７の指示セル部によりメモリセルアレイ１６のリフレッシュ動作がブロック単位で実行される。
従って、ファイルメモリとしてのメモリチップ１２のリフレッシュを低消費電力で行うことが可能であり、微細化によって、メモリチップ１２のデータ保持時間が短くなっても、メモリカード１１のリムーバブル性を維持できる。
４． 改良例
図８は、本発明の例に関わるメモリカードの改良例を示している。
本発明の例に関わるメモリカードの特徴の一つは、メモリカード１１に内部電源が搭載される点にある。
ここで、メモリカード１１のサイズの制限などから、この電源には大きな容量を持たせることができない。
そこで、メモリカード１１が本体機器２２に挿入される度に、本体機器２２を用いて内部電源の充電を行う。
これにより、メモリカード１１のリムーバブル性を半永久的に維持することが可能になる。
尚、本体機器２２の種類に制限はなく、例えば、パソコン、デジタルカメラ、携帯電話など、様々な電子機器が考えられる。
５． リフレッシュ制御回路の例
図９は、リフレッシュ制御回路の第１例を示している。
第１例(CASE 1)では、リフレッシュ制御回路２０は、クロック発生回路２３とタイマ２４とから構成される。
この場合、タイマ２４によりメモリセルアレイのデータ保持時間を正確に管理できるが、データ保持時間を管理するに当たり、クロック発生回路２３及びタイマ２４を常に動作させなければならず、リフレッシュを待機している間においても大きな電力を消費する。
従って、第１例を採用する場合には、内部電源１３，２１の容量を十分に大きくしなければならない。また、クロック発生回路２３として水晶(quartz)発振器などを用いると、この水晶発振器をメモリチップに混載することが不可能なため、コスト増の原因となる。つまり、コストを下げる工夫が別途必要になる。
図１０は、リフレッシュ制御回路の第２例を示している。
第２例(CASE 2)では、リフレッシュ制御回路２０は、エージングデバイス２５から構成される。
エージングデバイス２５は、時間制御性については厳密ではないが、リフレッシュ待機中において電力をほとんど消費しない。このため、メモリカードの内部電源を小型化できる。
エージングデバイス２５は、例えば、フラッシュメモリのメモリセルと同じ構造を有するため、メモリチップ１２内に混載でき、バッテリーを配置するスペースを広くとれるメリットもある。
また、バッテリーの容量はその体積に比例するため、バッテリーを配置する領域を広くとれば、その容量も大きくできる。このように、以上２つのメリットを併せ持ち、充電なしにリフレッシュ可能な回数を増やすことができる。
図１１は、第１例と第２例の電力消費量を比較して示している。
第１例(CASE 1)では、メモリカードが本体機器から抜き取られ放置されても、クロック発生回路及びタイマを動作させておかなければならない。このため、リフレッシュ待機中も電力が消費される。
これに対し、第２例(CASE 2)では、データ保持時間の管理は、エージングデバイスにより行うため、リフレッシュ待機中に電力が消費されることはない。つまり、第２例では、リフレッシュ時のみに電力が消費されるため、内部電源の小型化に貢献できる。
６． 内部電源の例
まず、内部電源を積層キャパシタから構成する場合の例について説明する。内部電源を積層キャパシタから構成する場合には、リフレッシュ制御回路を低消費電力のエージングデバイスから構成することが好ましい。
図１２及び図１３は、内部電源としてのキャパシタの例を示している。
シリコン基板(Si-sub)の一面側に、エージングデバイス、メモリセルアレイ及び周辺回路が形成される。そして、シリコン基板の他面側に、絶縁層(oxide or insulator)−浮遊電極(metal or poly-Si)−絶縁層(oxide or insulator)構造からなる積層キャパシタ２８が形成される。
積層キャパシタ２８は、できるだけ大きな容量を確保するため、シリコン基板の他面側の全体を利用して形成される。
メモリセルアレイ及び周辺回路には、メモリカードが本体機器内に挿入されているときに、本体機器から電源電位Ｖｄｄ，Ｖｓｓが供給される。
また、積層キャパシタ２８は、メモリカードが本体機器から抜き取られているときの内部電源としての役割を果たす。
ここで、図１２の例では、積層キャパシタ２８の電極は、対向するプレート形の３つの導電層（シリコン基板及び２つの導体層(metal or poly-Si)）から構成される。また、図１３の例では、積層キャパシタ２８の浮遊電極は、大きな容量を確保するために、ジャバラ構造を有している。
次に、内部電源をLiイオン二次電池から構成する場合の例について説明する。
図１４は、内部電源としてのLiイオン二次電池の例を示している。
ここでは、正極集電体Ａは、例えば、Al、正極合剤Ｂは、例えば、正極活物質とバインダーと導電体とを混合したものから構成される。正極活物質は、LiCoO2などの酸化物から構成され、バインダーは、pVDFから構成され、導電体は、アセチレンブラックから構成される。
また、負極集電体Ｄは、例えば、Cu、負極合剤Ｅは、例えば、負極活物質とバインダーとを混合したものから構成される。負極活物質は、Cから構成され、バインダーは、スチレンブタジエンゴム（SBR）とカルボキシメチルセルロース（CMC）を混合したものから構成される。
セパレータＣは、例えば、PEの多孔質体に電解液を含浸させたものを使用する。電解液は、EC/DECに1mol/l-LiPF6を混合させたものである。負極側バインダーは、pVDFを用いてもよい。
この例におけるメモリカードは、カード状（薄板状）であることを想定しているので、Liイオン二次電池としては平行平板状のものが好ましい。なぜなら、巻回式（円筒状）の電池は、高い生産性を有するが、厚みがあるためカード内に収めることが難しく、また、十分な容量を確保できないと考えられるからである。
但し、このような電池の形状は、メモリカードの形状に依存するため、メモリカードの形状によっては、平行平板状以外の巻回式などのLiイオン二次電池を使用することも可能である。
尚、本例では、電源の構成に着目したため、その他の要素、例えば、昇圧回路については省略している。
７． ファイルメモリの例
既に述べたように、本発明の例の適用に当たっては、ファイルメモリとしての半導体メモリの種類には特に限定されない。
例えば、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ、ＯＵＭなどの不揮発性メモリを使用できる。
図１５は、フラッシュメモリのメモリセルＭＣの構造例を示す。また、図１６乃至図１８は、それぞれ、ＭＲＡＭ(magnetic RAM)、ＰＲＡＭ(phase change RAM)、ＦｅＲＡＭ(ferroelectric RAM)のメモリセルの構造例を示す。
尚、ＰＲＡＭは、ＯＵＭ(ovonics unified memory)のことである。
特に、ＭＲＡＭ及びＰＲＡＭでは、微細化により、記憶素子としてのＭＴＪ(magneto tunnel junction)素子及びＰＣ(phase change)素子の熱擾乱が問題となる。この熱擾乱により、記憶素子として機能するためのメモリセルの寿命が短くなる恐れがある。
本発明の例に関わるリフレッシュを適用することにより、これらの半導体メモリを搭載したメモリカードのリムーバブル性を維持できると共に、バッテリーの小型化によるメモリカードの軽薄化及び小型化も実現できる。
８． エージングデバイスの例
本発明の例に関わるメモリカードに好適なエージングデバイスの例について説明する。メモリカードに搭載されるメモリチップとしては、フラッシュメモリチップを前提とする。
(1) 基本構造
エージングデバイスは、例えば、図１９に示すように、フラッシュメモリのメモリセルのゲート絶縁膜(厚さtox2)よりも薄いゲート絶縁膜(厚さtox1)を持つ点を除いて、フラッシュメモリのメモリセルと全く同じ構造を有する。
このため、エージングデバイスの寿命は、メモリセルのデータ保持時間よりも短くなる。
このように、エージングデバイスの寿命をそのゲート絶縁膜の厚さtox1により調節することにより、メモリセルのデータ保持時間よりも短い間隔でリフレッシュを行うことができる。
エージングデバイスの原理を簡単に説明する。
エージングデバイスには、フローティングゲート電極ＦＧ内に電荷が注入されていないときにオフ状態である「ノーマリオフタイプ」と、フローティングゲート電極ＦＧ内に電荷が注入されていないときにオン状態である「ノーマリオンタイプ」の２種類がある。
エージングデバイスによる時間のカウントは、エージングデバイスのフローティングゲート電極ＦＧ内に電荷を注入した直後から開始する。
電荷の注入は、例えば、図２０に示すように、ＮＡＮＤ型フラッシュメモリと同様に、ソース／ドレイン及び基板をＶｓｓ（０Ｖ）とし、コントロールゲート電極ＣＧを書き込み電位Ｖｐｐとし、ＦＮトンネリングにより電荷をフローティングゲート電極ＦＧに移動させることにより行う。
また、これに代えて、ホットエレクトロンによる電荷注入を利用してもよい。
ノーマリオンタイプエージングデバイスの場合、図２１に示すように、フローティングゲート電極ＦＧ内に電荷が注入されると、オフ状態になる。この後、フローティングゲート電極ＦＧ内の電荷は時間の経過に応じてリークし、次第に減少する。一定時間が経過すると、ノーマリオンタイプエージングデバイスは、オン状態になる。
この電荷注入からオンするまでの時間がエージングデバイスの寿命であり、メモリセルのデータ保持時間よりも短い値に設定される。
尚、図２０に示すように、フローティングゲート電極ＦＧに電荷を注入すれば、エージングデバイスによる時間のカウントが再開する。
(2) 具体例１
図２２は、本発明の例に関わるメモリカードに好適なエージングデバイスの具体例１を示している。
具体例１では、直列接続されたＮ（Ｎは、複数）個のノーマリオンタイプエージングデバイスと、並列接続されたＭ（Ｍは、複数）個のノーマリオフタイプエージングデバイスとを使用する。
データ保持時間の設計目標値がτ1であるＮ個のノーマリオンタイプエージングデバイスを用意すると、製造ばらつきを含めて、データ保持時間は、それぞれ、τ1-1，τ1-2，・・・τ1-N となる。
データ保持時間の設計目標値がτ2であるＭ個のノーマリオフタイプエージングデバイスを用意すると、製造ばらつきを含めて、データ保持時間は、それぞれ、τ2-1，τ2-2，・・・τ2-N となる。
また、設計目標値τ1は、設計目標値τ2より短いものとする。
まず、Ｎ個のノーマリオンタイプエージングデバイス及びＭ個のノーマリオフタイプエージングデバイスの全てに対し、書き込みを実行し、これらエージングデバイスのフローティングゲート電極ＦＧ内に電荷を注入する。その結果、Ｎ個のノーマリオンタイプエージングデバイスは、オフ状態、Ｍ個のノーマリオフタイプエージングデバイスは、オン状態になる。
この後、図２４に示すように、時間ｔ１(τ1-1，τ1-2，・・・τ1-N ＜ ｔ１ ＜ τ2-1，τ2-2，・・・τ2-N)が経過すると、Ｎ個のノーマリオンタイプエージングデバイスの全てがオン状態となり、リフレッシュ信号φrefresh のレベルが立ち上がる。
また、時間ｔ２(τ1-1，τ1-2，・・・τ1-N ＜ τ2-1，τ2-2，・・・τ2-N ＜ ｔ２)が経過すると、Ｍ個のノーマリオフタイプエージングデバイスの全てがオフ状態となり、リフレッシュ信号φrefresh のレベルが立ち下がる。
時間ｔ１，ｔ２は、共に、メモリセルのデータ保持時間よりも短い。
このように、ノーマリオンタイプエージングデバイスを直列接続するのは、データ保持時間の極端に短い不良ビットの影響をなくすためである。例えば、設計許容範囲より短い時間で１つのセルがオンになったとしても、他のセルがオフであるため、全体としてはオフのままである。
ノーマリオフタイプエージングデバイスを並列接続する理由も同じである。例えば、設計許容範囲より短い時間で１つのセルがオフになったとしても、他のセルがオンであるため、全体としてはオンのままである。
このように、不良ビットが発生したとしても、ノーマリオンタイプエージングデバイスを直列接続し、ノーマリオフタイプエージングデバイスを並列接続することにより、極端に短い間隔でリフレッシュが行われるという誤動作を防止できる。
また、本例では、ノーマリオンタイプエージングデバイスとノーマリオフタイプエージングデバイスとがさらに直列接続されているため、時間ｔ１から時間ｔ２の間のみ全体としてオンとなる。
これにより、リフレッシュ信号φrefresh は、図２４に示すようなパルス波形を示すため、時間ｔ１から時間ｔ２の間でリフレッシュを行えば、それ以外の期間においてバッテリーからの電力供給を受けなくてよく、低消費電力化に貢献できる。
(3) 具体例２
図２３は、本発明の例に関わるメモリカードに好適なエージングデバイスの具体例２を示している。
具体例２は、具体例１と比べると、直列接続されたＮ（Ｎは、複数）個のノーマリオンタイプエージングデバイスを１ユニットとし、さらに、複数のユニット、例えば、Ｍ個のユニットを並列接続した点に特徴を有する。
直列接続されたＮ個のノーマリオンタイプエージングデバイス（直列鎖）をさらに並列接続する理由は、次の通りである。
まず、直列鎖１〜Ｍにおいて、それぞれの直列鎖を構成するセルの最長のデータ保持時間がそれぞれの直列鎖におけるデータ保持時間を決定しているため、これを、直列鎖ごとにτmax1，τmax2，・・・τmaxMとする。
これら直列鎖がさらに並列接続されることにより、Ｎ×Ｍ個のノーマリオンタイプエージングデバイスの全体としてのデータ保持時間は、τmax1，τmax2，・・・τmaxMのうち最短の値を持つものにより決定される。
このように、直列接続されたＮ個のノーマリオンタイプエージングデバイスにより不良ビットによる影響を取り除いた後に、並列接続されたＭ個のユニットによりエージングデバイス間のばらつき分布を短寿命側に戻し、形状ばらつきによるデータ保持時間のばらつきを最小限に抑えることができる。
その他については具体例１と同じである。
(4) 具体例３
図２５は、本発明の例に関わるメモリカードに好適なエージングデバイスの具体例３を示している。
具体例３では、Ｎ個の直列接続されたノーマリオンタイプエージングデバイス（直列鎖）を、さらにＭ個並列接続し、リフレッシュ信号φrefresh のレベルの立ち上がりによりリフレッシュの開始又は終了を指示する。
直列接続されたＮ個のノーマリオンタイプエージングデバイスを、エージングデバイスユニット３２と称する。
Ｍ個のエージングデバイスユニット３２は、互いに並列接続され、かつ、Ｍ個のエージングデバイスユニット３２の各々と演算回路３４とブレーカ３５とは、互いに直列接続される。Ｍ個の演算回路３４とＭ個のブレーカ３５とを、まとめてトリミングユニット３３と称する。
Ｎ×Ｍ個のノーマリオンタイプエージングデバイスは、具体例１，２で説明したように、エージングデバイスの形状ばらつきによるデータ保持時間のばらつきの影響を取り除くことを目的に設けられるが、トリミングユニット３３は、さらに、高精度なばらつきの制御のために設けられる。
演算回路３４は、エージングデバイスのフローティングゲート電極ＦＧに電荷が注入された書き込み状態のときに、演算回路３４に流れる電流をそれぞれ検出し、これら電流の値が一定範囲内に収まっていない場合、ブレーカ３５によりその電流経路を遮断する。
これにより、所望の精度の範囲内にないエージングデバイスユニット３２は、リフレッシュ信号φrefresh の検出に使われなくなる。
ブレーカ３５は、演算回路３４からの信号により電流経路を遮断することができる機能を持つものであれば、どのような素子を用いても構わない。
例えば、ブレーカ３５は、図２６に示すように、ＭＯＳトランジスタから構成することもできるし、図２７に示すように、フラッシュメモリのメモリセルから構成することもできる。
また、Ｅ(electric)−フューズなどのエレクトロマイグレーションにより配線を切断する機能を持つ素子によりブレーカ３５を構成することもできる。
尚、トリミングユニット３３については、図２８に示すように、演算回路３４の位置とブレーカ３５の位置とを入れ替えることも可能である。
また、トリミングユニット３３は、図２９に示すように、Ｎ×Ｍ個のノーマリオンタイプエージングデバイスの前段部に配置しても構わないし、図３０に示すように、Ｎ×Ｍ個のノーマリオンタイプエージングデバイスの中央部に配置しても構わない。
さらに、図３１に示すように、演算回路３４、ブレーカ３５及びエージングデバイスの位置関係は、ランダムに設定しても構わない。
このような構成によれば、不良ビット対策と共に、トリミングユニットによりデータ保持時間の制御性も大幅に向上させることができ、例えば、これをメモリカードにおける半導体メモリのリフレッシュ制御回路として使用した場合には、メモリセルのデータ保持時間を正確に管理することができる。
(5) 具体例４
図３２は、本発明の例に関わるメモリカードに好適なエージングデバイスの具体例４を示している。
具体例４では、リフレッシュ制御回路を、並列接続されたＭ（Ｍは、複数）個のノーマリオフタイプエージングデバイスにより構成し、リフレッシュ信号φrefresh のレベルの立ち下がりによりリフレッシュの開始又は終了を指示する。
Ｍ個のエージングデバイスは、互いに並列接続され、かつ、Ｍ個のエージングデバイスの各々と演算回路３４とブレーカ３５とは、互いに直列接続される。Ｍ個の演算回路３４とＭ個のブレーカ３５とを、まとめてトリミングユニット３３と称する。
Ｍ個のノーマリオフタイプエージングデバイスは、具体例１，２で説明したように、エージングデバイスの形状ばらつきによるデータ保持時間のばらつきの影響を取り除くことを目的に設けられる。
トリミングユニット３３は、ばらつき制御性をさらに向上させる。
演算回路３４は、エージングデバイスのフローティングゲート電極ＦＧに電荷が注入された書き込み状態のとき、演算回路３４に流れる電流をそれぞれ検出し、これら電流の値が一定範囲内に収まっていない場合、ブレーカ３５によりその電流経路を遮断する。
これにより、所望の精度の範囲内にないエージングデバイスは、リフレッシュ信号φrefresh の検出に使われなくなる。
ブレーカ３５は、具体例３と同様に、演算回路３４からの信号により電流経路を遮断することができる機能を持つものであれば、ＭＯＳトランジスタ、フラッシュメモリのメモリセル、Ｅ−フューズなど、どのような素子を用いても構わない。
尚、トリミングユニット３３については、図３３に示すように、演算回路３４の位置とブレーカ３５の位置とを入れ替えることも可能である。
また、トリミングユニット３３は、図３４に示すように、Ｍ個のノーマリオフタイプエージングデバイスの前段部に配置しても構わない。
さらに、図３５に示すように、演算回路３４、ブレーカ３５及びエージングデバイスの位置関係は、ランダムに設定しても構わない。
このような構成によれば、データ保持時間のばらつき対策と共に、不良ビット対策も同時に図ることができ、例えば、これをメモリカードにおける半導体メモリのリフレッシュ制御回路として使用した場合には、メモリセルのデータ保持時間を正確に管理できる。
(6) その他
具体例３では、リフレッシュ信号φrefresh のレベルの立ち上がりによりリフレッシュの開始又は終了を指示し、具体例４では、リフレッシュ信号φrefresh のレベルの立ち下がりによりリフレッシュの開始又は終了を指示する。
ここで、具体例３，４を組み合わせてリフレッシュ制御回路を作ることもできる。例えば、図３６に示すように、図２５と図３４とを組み合わせることで、図２４に示すようなパルス波形を作ることも可能である。
この場合、リフレッシュ信号φrefresh の立ち上がりでリフレッシュを開始し、また、リフレッシュ信号φrefresh の立ち下がりでリフレッシュを終了する。
エージングデバイスの例については、上述した具体例１〜４の他、例えば、公知文献３に開示されるものを利用することもできる。但し、メモリカードにおける半導体メモリのデータ保持時間の管理に適するように、多少の変更を加えることが好ましい。
エージングデバイスは、浮遊ゲートのメモリセルから構成する場合、Ｐチャネルタイプ及びＮチャネルタイプのいずれを用いてもよい。また、フローティングゲート電極ＦＧ内に注入する電荷は、電子でも、正孔でも、いずれでもよい。
尚、エージングデバイスを、ノーマリオンタイプにするか、又は、ノーマリオフタイプにするかは、これら導電タイプ、フローティングゲート電極ＦＧ内に注入する電荷の種類などにより決定される。
９． 適用例
現在、様々な種類のメモリカードが市販されているが、メモリカード内のメモリチップの大容量化が進むなか、今後、半導体メモリのデータ保持時間の短縮が大きな問題となる。本発明の例は、この問題を解決するに当たって非常に有効な手段である。
例えば、あるメモリカードのサイズは、約２．２ｃｍ（長さ）×約２．２ｃｍ（幅）×２ｍｍ（厚さ）であるので、電源として、最大で、約２ｃｍ（長さ）×約２ｃｍ（幅）×約０．４ｍｍ（厚さ）の Liイオン二次電池をメモリカード内に搭載できる。この場合、約１週間単位でリフレッシュを実行すると、仮に、充電を全くしなくても、半永久的なデータの保存が可能となる。
尚、電源としてのバッテリー又はキャパシタは、１Ｃ放電時に平均放電電圧が２０Ｖ以上となるように構成することが好ましい。ここで、１Ｃとは、満充電状態から１時間で放電しきるような放電電流のことをいう。
また、メモリチップのサイズは、約５ｍｍ×約５ｍｍの小さいものであるが、電源にバッテリーを用いる場合、そのサイズは、できる限り、メモリチップのサイズと同程度に小さくすることが好ましい。
本発明の例は、特に、データ保持時間が１秒〜６ヶ月(1.5×107 秒)の範囲内にある半導体メモリを有するメモリカードに好適である。
１０． その他
以上、説明したように、本発明の例によれば、メモリカードに搭載されるファイルメモリのデータ保持時間を僅かな消費電力で管理し、リフレッシュを行うことで、データ保持時間の実質的延長とバッテリーの小型化とを図り、メモリカードのリムーバブル性を維持できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例の構成１を示す図。 本発明の例の構成２を示す図。 第１実施の形態のメモリカードを示す図。 第２実施の形態のメモリカードを示す図。 第３実施の形態のメモリカードを示す図。 第３実施の形態のメモリカードを示す図。 第３実施の形態のメモリカードの一部を示す図。 本体機器とメモリカードとの関係を示す図。 リフレッシュ制御回路の第１例を示す図。 リフレッシュ制御回路の第２例を示す図。 第１例と第２例の電力消費量を比較する図。 内部電源としてのキャパシタの例を示す図。 内部電源としてのキャパシタの例を示す図。 内部電源としてのLiイオン二次電池の例を示す図。 フラッシュメモリのデバイス構造の例を示す図。 ＭＲＡＭのデバイス構造の例を示す図。 ＰＲＡＭのデバイス構造の例を示す図。 ＦｅＲＡＭのデバイス構造の例を示す図。 エージングデバイスの例を示す図。 エージングデバイスの原理を示す図。 エージングデバイスの原理を示す図。 エージングデバイスの具体例１を示す図。 エージングデバイスの具体例２を示す図。 リフレッシュ信号をパルス波形とする例を示す図。 エージングデバイスの具体例３を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例３の変形例を示す図。 エージングデバイスの具体例４を示す図。 エージングデバイスの具体例４の変形例を示す図。 エージングデバイスの具体例４の変形例を示す図。 エージングデバイスの具体例４の変形例を示す図。 具体例３と具体例４との組み合わせの例を示す図。
符号の説明
１１： メモリカード、 １２： メモリチップ、 １３，２１： 内部電源、 １４，１５： 電源端子、 １６： メモリセルアレイ、 １７： Ｘデコーダ、 １８： Ｙデコーダ、 １９： リフレッシュ回路、 ２０： リフレッシュ制御回路（タイミングモジュール）、 ２２： 本体機器、 ２３： クロック発生回路、 ２４： タイマ、 ２５： エージングデバイス、 ２８： キャパシタ、 ２９： バッファ、 ３０： 素子分離絶縁層（ＳＴＩ構造）、 ３１： 導電層、 ３２： エージングデバイスユニット、 ３３： トリミングユニット、 ３４： 演算回路、 ３５： ブレーカ、 ３７： 指示メモリ。

Claims (13)

  1. 半導体メモリと、前記半導体メモリをリフレッシュするためのリフレッシュ回路と、前記半導体メモリのデータ保持時間を管理し、前記データ保持時間よりも短い間隔で前記リフレッシュを実行するためのリフレッシュ制御回路と、本体機器から離脱している状態で前記リフレッシュを実行するための電力を供給する内部電源とを具備することを特徴とする情報記録装置。
  2. 半導体メモリと、前記半導体メモリを構成する複数のブロック又は複数のページに対してブロック単位又はページ単位でリフレッシュを実行するためのリフレッシュ回路と、前記半導体メモリのデータ保持時間をブロック単位又はページ単位で管理し、前記データ保持時間よりも短い間隔で前記リフレッシュを実行するためのリフレッシュ制御回路と、前記複数のブロック又は前記複数のページの書き込み／消去履歴をブロック単位又はページ単位で記憶する指示メモリと、本体機器から離脱している状態で前記書き込み／消去履歴に応じて前記リフレッシュを実行するための電力を供給する内部電源とを具備することを特徴とする情報記録装置。
  3. 前記リフレッシュ回路、前記リフレッシュ制御回路及び前記半導体メモリは、同一のチップ内に混載され、前記内部電源は、前記チップと共に前記メモリカードに内包されることを特徴とする請求項１又は２に記載の情報記録装置。
  4. 前記リフレッシュ回路、前記リフレッシュ制御回路、前記内部電源及び前記半導体メモリは、同一のチップ内に混載されることを特徴とする請求項１又は２に記載の情報記録装置。
  5. 前記メモリカードが前記本体機器内に挿入されているときに前記内部電源を充電するための充電回路をさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の情報記録装置。
  6. 前記内部電源は、バッテリー又はキャパシタであることを特徴とする請求項１乃至５のいずれか１項に記載の情報記録装置。
  7. 前記データ保持時間の管理は、タイマにより行うことを特徴とする請求項１乃至６のいずれか１項に記載の情報記録装置。
  8. 前記データ保持時間の管理は、ゲート絶縁膜の厚さを除き、前記半導体メモリと同じ構造を持つエージングデバイスにより行うことを特徴とする請求項１乃至６のいずれか１項に記載の情報記録装置。
  9. 前記指示メモリは、前記半導体メモリと同じ構造を持つメモリセルにより構成されることを特徴とする請求項２に記載の情報記録装置。
  10. 前記指示メモリについてもリフレッシュが実行されることを特徴とする請求項９に記載の情報記録装置。
  11. 前記データ保持時間は、１秒以上、６ヶ月以下であることを特徴とする請求項１乃至１０のいずれか１項に記載の情報記録装置。
  12. 前記半導体メモリは、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ及びＯＵＭのうちから選択されることを特徴とする請求項１乃至１１のいずれか１項に記載の情報記録装置。
  13. 前記キャパシタは、前記リフレッシュ回路、前記リフレッシュ制御回路及び前記半導体メモリを混載したチップの裏面に配置されることを特徴とする請求項１、２、４乃至１２のいずれか１項に記載の情報記録装置。
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