CN114175162A - 涉及基于硬件的存储器复位以避免无响应的存储器的系统及方法 - Google Patents

Abstract

公开存储器操作的系统及方法，其提供无响应存储器装置的基于硬件的复位。在一个实施例中，示例性系统可包括：半导体存储器装置，其具有存储器阵列；控制器，其可包含用于控制存储器操作的固件组件；及复位电路，其包含通电电路系统及超时电路系统。所述复位电路可经配置以检测所述存储器装置何时处于无响应状态，并且在不使用可能受所述无响应状态冲击/影响的任何内部控制器组件的情况下复位所述存储器装置。

Description

涉及基于硬件的存储器复位以避免无响应的存储器的系统及 方法

相关申请

本申请要求2019年8月16日提交的标题为“涉及无响应存储器装置的基于硬件的复位的系统及方法(SYSTEMS AND METHODS INVOLVING HARDWARE-BASED RESET OFUNRESPONSIVE MEMORY DEVICES)”的美国专利申请序列号16/543,271的优先级，所述专利申请的全部公开内容由此以引用方式并入本文中。

技术领域

本公开大体上涉及半导体存储器，且更确切地说，涉及用于实施已变得无响应的存储器装置的基于硬件的复位的系统及方法。

背景技术

集成电路装置遍历广泛范围的电子装置，包含存储器装置，其通常被简称为存储器。存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压(Vt)变化确定每个存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话及可拆卸式存储器模块，且非易失性存储器的用途持续扩大。

NAND快闪存储器是常用类型的快闪存储器，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间串联连接在一起的存储器单元串(常常称为NAND串)。

此外，如果存储器变成无响应，则当前的NAND存储器装置提供各种方法来复位存储器。举例来说，某些命令可用于复位整个存储器装置，但此类命令通常经由也在存储器操作中使用的存储器控制电路系统及/或固件控制器来处理。与整个存储器装置相反，提供其它技术来复位擦除或编程操作，但此类技术通常还需要内部控制电路系统及/或固件。如果处理复位指令的控制电路系统及/或固件控制器也变得无响应，则这些技术不可用，这可能伴随低电压、非法序列等发生。因此，当存储器装置以此方式变得无响应时，用户可能没有追索权，因为在实际系统及操作中关机不是一个选项。更新存储器设计以避免此类缺陷也是一个挑战，因为由于在封装中添加额外引脚的成本及复杂性，添加另一个专用引脚以独立于控制电路系统及固件执行此种复位也是不可行的。

所公开的实施例提供关于上述缺陷的改进的技术方案及/或以其它方式弥补或克服现有半导体存储器的上述及其它不足。

附图说明

通过如附图中所说明的实施例的以下描述，本公开的前述及其它目的、特征及优点将变得显而易见，其中参考标号贯穿各个视图指代相同的部分。图式未必按比例绘制，实际上重点在于说明本公开的原理。

图1是根据本公开的一些实施例的与处理器通信的存储器装置的简化框图。

图2是展示根据本公开的一些实施例的示例性存储器装置封装及相关联引脚分配的简化图。

图3是说明根据本公开的一些实施例的示例性复位及存储器控制电路系统的框图。

图4是展现根据本公开的一些实施例的超时复位电路系统行为及相关联延迟的通用波图。

具体实施方式

在以下详细描述中，参考附图，附图形成本发明的一部分且其中借助于图示展示特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下可利用其它实施例，且可做出结构、逻辑及电改变。因此，以下详细描述不应被视为具有限制性意义。

举例来说，本文所使用的术语“半导体”可指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的外延硅层，以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的下伏层。

除非另外根据上下文显而易见，否则如本文中所使用的术语导电(conductive)以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。

将使用NAND存储器装置的实例论述各种实施例。然而，应理解，本文所公开的概念还可应用于其它形式的半导体存储器。

如下文更详细地解释，提供存储器操作的系统及方法，其提供无响应存储器装置的基于硬件的复位。在一个实施例中，示例性系统可包括：半导体存储器装置，其具有存储器阵列；控制器，其可包含用于控制存储器操作的固件组件；以及复位电路系统，其包含特殊超时电路。复位电路系统可经配置以检测存储器装置何时处于无响应状态，并且在不使用可能受无响应状态冲击/影响的任何内部控制器组件的情况下复位存储器装置。超时电路可配置有基于特定存储器装置的参数及条件的超时延迟值。一旦启用，超时电路就可复位整个存储器装置，而不需要内部存储器控制电路系统或存储器的固件控制器中的任一个，即可能或可变得无响应的组件来处理相关复位指令。

图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备与作为呈电子系统形式的第三设备的一部分的呈处理器130形式的第二设备进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝电话等。例如存储器装置100外部的控制器的处理器130可为存储器控制器或其它外部主机装置。

存储器装置100包含以行及列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个数据状态中的一个。

提供行解码电路系统108及列解码电路系统110以对地址信号进行解码。接收及解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址及数据输入到存储器装置100以及从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112及控制逻辑116通信以锁存传入命令。计数寄存器126可与控制逻辑116通信以存储计数数据，例如表示用于存储器单元阵列104的不同部分的相应读取循环数的数据。尽管描绘为单独的存储寄存器，但计数寄存器126可表示存储器单元阵列104的一部分。

控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并产生外部处理器130的状态信息，即，控制逻辑116经配置以根据本文中所描述的实施例执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路系统108及列解码电路系统110通信，以响应于地址而控制行解码电路系统108及列解码电路系统110。

控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据，以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，将数据从高速缓冲寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；接着，来自I/O控制电路系统112的新数据锁存在高速缓冲寄存器118中。在读取操作期间，将数据从高速缓冲寄存器118传递到I/O控制电路系统112以用于输出到外部处理器130；接着，将新数据从数据寄存器120传递到高速缓冲寄存器118。状态寄存器122与I/O控制电路系统112及控制逻辑116进行通信以锁存状态信息以用于输出到处理器130。

存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#，及写入保护WP#133。存储器装置100还可生成输出信号，例如就绪/忙碌R/B#135。控制信号及输出信号可施加到存储器封装的指定引脚或呈现在存储器封装的指定引脚上，如下文进一步结合图2所展示。取决于存储器装置100的性质，可通过控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100通过多路复用输入/输出(I/O)总线134从处理器130接收命令信号(表示命令)、地址信号(表示地址)及数据信号(表示数据)，并通过I/O总线134将数据输出到处理器130。

举例来说，通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且将命令写入到命令寄存器124中。通过10控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，并且将地址写入到地址寄存器114中。通过I/O控制电路系统112处的用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，并且将数据写入到高速缓冲寄存器118中。随后将数据写入到数据寄存器120中以编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，并且将数据直接写入到数据寄存器120中。还通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。

本领域的技术人员应了解，可提供额外的电路系统及信号并且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。

另外，尽管根据各种信号的接收及输出的流行惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚中的其它组合、数目及/或特定的I/O引脚。

图2是展示根据本公开的一些实施例的示例性存储器装置封装及相关联引脚分配的简化图。参考图2，展示用于存储器装置封装的示例性引脚分配的俯视图，其说明存储器装置的一些输入及输出引脚。举例来说，图2的引脚分配展示用于Vcc、Vss、CLE(命令锁存启用)、ALE(地址锁存启用)、WE#(写入启用)、WP#(写入保护)133、R/B#(就绪/忙碌)135、以及各种NC(不关注)、DNU(不使用)的引脚，及其它引脚。如下文更详细地描述，本文中的实施例可重新使用写入保护WP#引脚以提供用于复位整个存储器装置的机制，即，如果整个装置变得无响应。此外，一些实施例可利用就绪/忙碌输出或引脚上的低信号的持续时间来计算超时电路用来复位存储器装置的超时延迟值。

图3是说明根据本公开的一些实施例的示例性复位及存储器控制电路系统的框图。在所公开技术的实施例中所涉及的图3的说明性电路系统可包含第一逻辑电路310、超时电路315、通电电路、第二逻辑电路及控制器335，所述控制器可为控制电路系统、控制逻辑116、固件控制器等。参考图3，正处理的信号可包含来自写入保护引脚133的写入保护信号305、超时电路310的(复位)输入，及超时电路315的输出317、通电电路320的输出322、第二逻辑电路325的输出(全局复位信号330)，其可为低(例如Lowvcc)或高(例如Vcc)，及控制器的输出，其可为控制器335的忙碌信号340，例如就绪/忙碌信号RB#。

参考图3中所示的实例实施例，作为控制器335的输出提供的忙碌信号340在回路中进行反馈，以与写入保护信号305一起提供为用于经由其复位输入310启用超时电路的控制信号的一部分。此处，当将写入保护保持低且忙碌信号340也为高时，可例如经由第一逻辑电路310启用超时电路315，从而指示存储器装置无响应。如图所示，可使用OR门植入此逻辑，但是可利用各种其它逻辑。此实例实施方案的进一步有益之处在于它允许出于其原始目的而继续使用写入保护WP#引脚及功能，这将不会触发本文所公开的硬件复位。此处，举例来说，编程及擦除操作的正常中止将导致忙碌信号340切换回低状态且复位超时电路315。相反，仅当在超过针对超时电路315的使用计算的完全超时延迟值或“固定延迟”的持续时间，将写入保护305保持低并且将忙碌信号340保持高之后，存储器装置仍然无响应(即，忙碌信号340为高)时，才发生本文中的特殊硬件复位。

在一些实施例中，可基于以下各项中的较大者计算超时延迟值：(i)将写入保护信号保持低以复位擦除/编程操作的所需时间，即当存储器在擦除或编程期间变得无响应时；(ii)忙碌信号为高所需的最坏情况时间，即存储器装置忙碌的最坏情况时间，这指示它处于无响应状态。关于第一时间(i)，本文中的实施方案可针对存储器装置确定在擦除操作或编程操作期间将写入保护信号保持为低以执行此复位的此第一时间。执行此复位操作所需的时间(常常称为tRST)可在给定存储器装置的数据表中提供，例如作为tRST规范。此处，举例来说，如果存储器装置在擦除或编程期间变得无响应，则通过在大于此复位时间tRST内将写入保护信号保持活动(例如，低)来执行复位，以查看存储器装置的忙碌信号是否从忙碌或无响应状态转变到就绪状态。关于第二时间(ii)，本文中的实施方案还可将超时延迟值设定为等于或刚好高于忙碌信号保持高的第二时间，如果此第二时间大于第一时间(i)。此处，举例来说，可通过确定存储器装置的任何存储器操作的最坏情况忙碌高时间来建立此第二时间。此外，复位电路系统可考虑在第二时间增加一定裕度。因此，通过将这两个时间相比较及使用两者中的较大者，直到已经过此种最坏情况的时间段之后才触发超时电路。因此，随后，如果写入保护信号在整个最坏情况的时间延迟值内保持低，则复位电路系统经配置以提供复位信号以将控制电路系统及/或存储器装置从无响应状态转变出来。下文结合图4进一步展示及描述涉及此超时延迟值或固定延迟的操作。本文还可添加与硬件复位相关的额外条件作为触发超时延迟的一部分。例如，硬件复位可取决于例如NAND初始化失败、NAND的一定数目的编程/擦除操作失败等事物。

图4是展现根据本公开的一些实施例的超时复位电路系统行为及相关联延迟的通用波图。参考图4，上文结合图3阐述对应于忙碌信号340、写入保护信号305及全局复位信号330的实例波形。如图4中所示，当忙碌信号340在存储器装置进入无响应状态时变为高时，存储器可首先在全局复位信号330处于高(Vcc)状态并且写入保护305关闭(高)的情况下正常操作。此后，可将写入保护信号305转变为活动(低)，这可在足以复位无响应擦除或编程操作的一段时间tRST内开始施加此低信号的习惯时段。然而，一旦保持写入保护信号305超过此初始复位尝试时段tRST及固定延迟405的完整时段('超时延迟值')两者，则然后可提供与所公开技术一致的复位，例如以激活经提供以复位存储器的全局复位信号330。这在410处将存储器电路系统及存储器装置复位，从而产生基于硬件的超时复位。在415处，在完成存储器电路系统的断电及相关联复位后，将到存储器电路系统的全局复位信号330返回到高(Vcc)且忙碌信号返回到低(就绪)状态。因此，本文中的硬件复位可经配置以仅当在将写入保护保持低并且就绪/忙碌信号保持低超过超时延迟405的持续时间之后存储器装置仍未响应时发生。因此，本文中的实施例可重新利用现有电路及引脚，例如现有的写入保护引脚，并且将这种使用与所公开的复位及超时电路系统组合，以提供复位无响应存储器装置的能力，而无需电路组件进行访问或处理，这些电路组件可能由于存储器装置的无响应状态而不活动(无响应)。

此外，上文所公开的主题可以多种不同形式实施，并因此涵盖的或要求保护的主题预期理解为不限于本文中所阐述的任何实例实施例；提供实例实施例只是为了说明。同样，旨在为要求保护的或涵盖的主题提供合理宽泛的范围。除其它之外，举例来说，主题可体现为方法、装置、组件或系统。因此，实施例可例如采用硬件、软件、固件或其任何组合(除软件本身之外)的形式。因此以下详细描述并不意欲以限制性意义作出。

在整个说明书及权利要求书中，在明确陈述的含义之外，术语可具有背景中提出或暗示的细微差别含义。同样，如本文中所使用的短语“在一个实施例中”不一定指代相同实施例，且如本文中所使用的短语“在另一实施例中”不一定指代不同实施例。例如，要求保护的主题旨在包含整个或部分示例性实施例的组合。

一般来说，术语可根据上下文中的使用来至少部分地理解。举例来说，如本文中所使用的术语，例如“和”、“或”或“及/或”可包含各种含义，所述含义可至少部分取决于使用这类术语的上下文。通常，“或”若用于关联列表(例如，A、B或C)，则打算意指A、B及C，此处是在包含性意义上使用，以及A、B或C，此处是在排他性意义上使用。另外，至少部分取决于上下文，本文中所使用的术语“一或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，例如“一(a/an)”或“所述”的术语也可理解为传达单数使用或传达复数使用。另外，术语“基于”可理解为不一定旨在传达一组排他性的因素，并且相反地，可至少部分地取决于上下文允许存在不一定明确描述的其它因素。

本领域的技术人员将认识到，本公开的方法及装置可以许多方式实现，且因此不受限于前文的示范性实施例及实例。换句话说，方面/元素可由单个或多个组件以各种组合及/或子组合来执行，并且各个方面可分布在组件及/或子组件之间。就此而言，本文中所描述的不同实施例的任何数目的特征可组合成单个或多个实施例，且具有少于或多于本文中所描述的所有特征的替代性实施例是可能的。

虽然出于本公开的目的已描述各种实施例，但这种实施例不应视为将本公开的教导限于那些实施例。可对上述元素及特征进行各种改变及修改，以获得保留在本公开描述的系统及过程的范围内的结果。

Claims (24)

1.一种存储器装置，其包括：

至少一个存储器阵列；

输入/输出电路系统，其耦合到所述至少一个存储器阵列且经配置以从所述至少一个存储器阵列读取及写入到所述至少一个存储器阵列；

控制电路系统，其耦合到所述至少一个存储器阵列及所述输入/输出电路系统，且经配置以控制所述存储器装置的操作，所述控制电路系统包括：

输出，其提供指示所述存储器装置忙碌的忙碌信号；

存储器控制组件，其包含具有电连接的节点，所述电连接在所述存储器装置忙碌时使所述节点不起作用；

复位电路系统，其耦合到所述控制电路系统且经配置以复位所述存储器装置，所述复位电路系统包括超时电路系统及逻辑，其中所述复位电路系统经配置以响应于确定所述超时电路已经激活长于预定时段而生成全局复位信号；

其中所述超时电路系统经配置以响应于写入保护信号及响应于所述忙碌信号而激活，所述写入保护信号经配置以复位所述存储器装置的擦除或编程操作；

其中所述全局复位信号经配置以对所述控制电路系统断电及通电以复位所述存储器装置。

2.根据权利要求1所述的装置，其中所述复位电路系统由与所述存储器控制组件电分离的逻辑组成。

3.根据权利要求1所述的装置，其中所述至少一个存储器阵列、所述输入/输出电路系统、所述控制电路系统及所述复位电路系统包含在半导体存储器封装内，所述封装包括提供所述写入保护信号的第一引脚及接收所述忙碌信号的第二引脚。

4.根据权利要求3所述的装置，其中所述第二引脚是专用于提供所述忙碌信号的就绪/忙碌引脚，并且其中装置状态电路系统经配置以经由所述忙碌信号指示所述存储器装置何时：(i)处理编程操作、(ii)处理擦除操作，或(iii)在读取操作期间将数据传递到数据寄存器。

5.根据权利要求1所述的装置，其中所述控制电路系统进一步包括耦合到所述第一引脚的写入保护电路系统及耦合到所述第二引脚的装置状态电路系统。

6.根据权利要求5所述的装置，其中所述第一引脚是专用于接收写入保护信号的写入保护引脚，并且其中所述写入保护电路系统经配置以在所述写入保护信号活动时停用所有编程及擦除操作。

7.根据权利要求1所述的装置，其中所述控制电路系统进一步包括一或多个固件控制器，所述固件控制器是与所述复位电路系统电分离的所述存储器控制组件的一部分。

8.根据权利要求1所述的装置，其中将指示所述存储器装置何时忙碌或无响应的所述忙碌信号作为输入提供到所述复位电路系统。

9.根据权利要求1所述的装置，其中所述超时电路经配置以根据所述写入保护信号及所述忙碌信号操作，其中当所述忙碌信号指示所述存储器装置忙碌或无响应时及当保持所述写入保护信号时触发超时电路输出。

10.根据权利要求9所述的装置，其中所述复位电路系统包括第一逻辑电路，所述第一逻辑电路将所述写入保护信号与所述忙碌信号耦合以生成所述超时电路的控制输入，其中当所述忙碌信号指示所述存储器装置忙碌时及当保持所述写入保护信号时，所述控制输入触发所述超时电路。

11.根据权利要求1所述的装置，其进一步包括与对所述存储器装置通电相关联的通电电路系统，其中所述复位电路系统经配置以处理由所述通电电路系统提供的信号，对所述控制电路系统断电及通电，及因此将所述存储器装置从忙碌状态复位。

12.根据权利要求11所述的装置，其中所述复位电路系统包括第二逻辑电路，其将所述通电电路系统的输出与所述超时电路系统的所述输出耦合，并且其中所述第二逻辑电路经配置以在高与低之间切换作为所述第二逻辑电路的输出提供的全局复位信号，以基于所述超时电路的所述输出产生所述控制电路系统的所述断电及所述通电。

13.根据权利要求12所述的装置，其中所述控制电路系统经配置以在接收到所述全局复位信号上的低输出后复位所述存储器装置。

14.一种方法，其包括：

在存储器装置中接收写入保护信号，其经配置以复位所述存储器装置的擦除或编程操作；

响应于所述写入保护信号及响应于来自所述存储器装置的控制器的忙碌信号，激活超时电路，所述超时电路是经配置以复位所述存储器装置的复位电路系统的一部分；

确定已经由所述写入保护信号及所述忙碌信号将所述超时电路激活长于预定时段；

由所述超时电路响应于确定已将所述超时电路激活长于所述预定时段而生成全局复位信号；及

由所述复位电路系统响应于所述全局复位信号而对所述存储器装置的所述控制器断电及通电。

15.根据权利要求14所述的方法，其进一步包括：

将所述预定时段设定为大于以下项中的较长者：

将所述写入保护信号保持活动以执行所述擦除或编程操作的所述复位的第一时间；及

针对所述存储器装置确定在所述存储器装置需要复位之前允许所述忙碌信号活动，从而指示忙碌状态的第二时间。

16.根据权利要求14所述的方法，其进一步包括：

当将所述写入保护信号保持在逻辑状态超过针对复位所述擦除操作或所述编程操作建立的时间段时，启用所述超时电路。

17.根据权利要求14所述的方法，其进一步包括：

经由装置状态电路系统提供所述忙碌信号作为就绪/忙碌引脚上的输出，以指示所述存储器装置何时：(i)处理编程操作，(ii)处理擦除操作，或(iii)在读取操作期间将数据传递到数据寄存器，其中第二引脚是专用于提供就绪/忙碌信号的就绪/忙碌引脚。

18.根据权利要求14所述的方法，其进一步包括：

由控制电路系统生成所述忙碌信号以指示所述存储器装置何时忙碌或无响应；及

将所述忙碌信号作为输入提供到所述超时电路。

19.根据权利要求18所述的方法，其进一步包括：

根据所述写入保护信号及所述忙碌信号操作所述超时电路；及

当所述忙碌信号指示所述存储器装置忙碌或无响应时及当保持所述写入保护信号时，触发所述超时电路的输出。

20.根据权利要求19所述的方法，其进一步包括：

经由作为输入提供到所述超时电路的第一逻辑电路将所述写入保护信号与所述忙碌信号耦合，以生成所述超时电路的控制输入；

将所述控制输入作为输入信号提供到所述超时电路；及

当所述忙碌信号指示所述存储器装置忙碌或无响应时及当保持所述写入保护信号时，触发所述超时电路。

21.根据权利要求14所述的方法，其进一步包括：

控制由通电电路系统提供给所述存储器装置的信号，以对所述控制电路系统断电及通电且由此从所述忙碌或无响应状态复位所述存储器装置。

22.根据权利要求21所述的方法，其进一步包括：

由第二逻辑电路将所述通电电路系统的输出与所述超时电路系统的所述输出耦合；

当触发所述超时电路的所述输出活动时，在高与低之间切换作为来自所述第二逻辑电路的输出提供的全局复位信号；

当触发所述超时电路的所述输出不活动时，在低与高之间切换所述全局复位；及

经由在高与低之间转换所述全局复位信号来复位所述存储器装置。

23.一种操作存储器装置的方法，所述方法包括：

经由所述存储器装置的忙碌信号检测到所述存储器装置忙碌；

针对所述存储器装置确定在擦除或编程操作期间将写入保护信号保持在某一状态以提供存储器保护的第一时间；

设定超时延迟值，所述超时延迟值对应于所述第一时间或第二时间中的较大者，所述较大者对应于允许忙碌信号保持活动的最大时间段；

当所述写入保护信号活动且在将所述忙碌信号保持活动超过所述超时延迟的持续时间之后所述存储器装置仍无响应时，启用超时电路；

由与存储器电路系统电分离的所述存储器装置的硬件电路系统生成全局复位信号，所述存储器电路系统经布置或电耦合以在存储器操作期间进入忙碌或非活动状态；

基于超时电路的输出将所述全局复位信号提供到控制电路系统，其中通过对所述控制电路系统断电及随后通电，所述全局复位信号复位所述存储器装置。

24.一种存储器装置，其包括：

至少一个存储器阵列；

输入/输出电路系统，其耦合到所述至少一个存储器阵列且经配置以从所述至少一个存储器阵列读取数据及将数据写入到所述至少一个存储器阵列；

控制电路系统，其耦合到所述至少一个存储器阵列及所述输入/输出电路系统且经配置以控制所述存储器装置的操作，所述控制电路系统包括固件组件、写入保护电路系统，及包含就绪/忙碌(RB)电路的装置状态电路系统，所述控制电路系统其进一步包括：

存储器控制组件，其与所述存储器装置的存储器操作有关，所述存储器控制组件包含具有电连接的节点，所述电连接在所述存储器装置忙碌时使所述存储器控制组件忙碌或不起作用，所述存储器控制组件包含所述固件组件；

复位电路系统，其包括超时电路及逻辑，所述复位电路系统经配置以提供全局复位信号，以在所述存储器装置变得无响应时复位所述存储器装置；

其中所述至少一个存储器阵列、所述输入/输出电路系统、所述控制电路系统及所述复位电路系统包含在半导体存储器封装内，所述封装包括耦合到所述写入保护电路系统的第一引脚及耦合到所述装置状态电路系统的第二引脚；

其中所述复位电路系统经配置以通过仅使用与所述存储器控制组件电分离的逻辑电路系统提供所述复位信号来复位所述存储器装置。

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