JPH04236646A - メモリバックアップ回路 - Google Patents
メモリバックアップ回路Info
- Publication number
- JPH04236646A JPH04236646A JP3016928A JP1692891A JPH04236646A JP H04236646 A JPH04236646 A JP H04236646A JP 3016928 A JP3016928 A JP 3016928A JP 1692891 A JP1692891 A JP 1692891A JP H04236646 A JPH04236646 A JP H04236646A
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- JP
- Japan
- Prior art keywords
- memory
- circuit
- refresh
- backup
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000010586 diagram Methods 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 1
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばファクシミリ
，パ−ソナルコンピュ−タ等のメモリ回路の電源断のと
きにバックアップするメモリバックアップ回路、特にバ
ックアップ時間の延長に関するものである。
，パ−ソナルコンピュ−タ等のメモリ回路の電源断のと
きにバックアップするメモリバックアップ回路、特にバ
ックアップ時間の延長に関するものである。
【０００２】
【従来の技術】ファクシミリ等に使用されているＤＲＡ
Ｍは一定時間がくると記憶内容が消えてしまうために再
生作業が必要である。このためリフレッシュ回路を設け
リフレッシュパルスを入力するとともに、記憶されたデ
−タを電源断時にバックアップするためにバッテリより
電源を供給するようにしている。
Ｍは一定時間がくると記憶内容が消えてしまうために再
生作業が必要である。このためリフレッシュ回路を設け
リフレッシュパルスを入力するとともに、記憶されたデ
−タを電源断時にバックアップするためにバッテリより
電源を供給するようにしている。
【０００３】従来のメモリバックアップ回路は図２に示
すように、デ−タバスとアドレスバスによりＣＰＵ１と
接続されたＤＲＡＭ２ａ〜ＤＲＡＭ２ｎにリフレッシュ
コントロ−ル回路３からリフレッシュ信号を送っている
。そして電源断のときはバックアップ切換回路４を電源
からバッテリ５に切り換えて全てのＤＲＡＭ２ａ〜ＤＲ
ＡＭ２ｎにリフレッシュ信号を送りバックアップを行っ
ている。
すように、デ−タバスとアドレスバスによりＣＰＵ１と
接続されたＤＲＡＭ２ａ〜ＤＲＡＭ２ｎにリフレッシュ
コントロ−ル回路３からリフレッシュ信号を送っている
。そして電源断のときはバックアップ切換回路４を電源
からバッテリ５に切り換えて全てのＤＲＡＭ２ａ〜ＤＲ
ＡＭ２ｎにリフレッシュ信号を送りバックアップを行っ
ている。
【０００４】
【発明が解決しようとする課題】上記のように従来のメ
モリバックアップ回路においては、電源断時に有効なデ
−タを記憶しているメモリ素子のみならず不要なデ−タ
を記憶しているメモリ素子をもバックアップしている。 このため不要なデ−タを記憶しているメモリ素子をバッ
クアップしている分だけバックアップの負荷電流が余分
にバッテリ５から流れ、バックアップ時間が短くなって
しまうという短所があった。
モリバックアップ回路においては、電源断時に有効なデ
−タを記憶しているメモリ素子のみならず不要なデ−タ
を記憶しているメモリ素子をもバックアップしている。 このため不要なデ−タを記憶しているメモリ素子をバッ
クアップしている分だけバックアップの負荷電流が余分
にバッテリ５から流れ、バックアップ時間が短くなって
しまうという短所があった。
【０００５】この発明はかかる短所を解決するためにな
されたものであり、メモリ素子の中で有効なデ−タを記
憶しているメモリ素子のみバックアップを行い負荷電流
を最小限に押え、より長い時間バックアップすることが
できるメモリバックアップ回路を得ることを目的とする
ものである。
されたものであり、メモリ素子の中で有効なデ−タを記
憶しているメモリ素子のみバックアップを行い負荷電流
を最小限に押え、より長い時間バックアップすることが
できるメモリバックアップ回路を得ることを目的とする
ものである。
【０００６】
【課題を解決するための手段】この発明に係るメモリバ
ックアップ回路は、電源断のときに複数個のメモリ素子
を用いたメモリ回路にバッテリから電力を供給しバック
アップを行うメモリバックアップ回路において、有効な
デ−タが記憶されているメモリ素子をラッチする有効メ
モリ設定レジスタと、該有効メモリ設定レジスタから送
られた選択信号により必要なメモリ素子に制御信号を出
力するマルチプレクサとを有するリフレッシュコントロ
−ル回路を備えたことを特徴とする。
ックアップ回路は、電源断のときに複数個のメモリ素子
を用いたメモリ回路にバッテリから電力を供給しバック
アップを行うメモリバックアップ回路において、有効な
デ−タが記憶されているメモリ素子をラッチする有効メ
モリ設定レジスタと、該有効メモリ設定レジスタから送
られた選択信号により必要なメモリ素子に制御信号を出
力するマルチプレクサとを有するリフレッシュコントロ
−ル回路を備えたことを特徴とする。
【０００７】
【作用】この発明においては、有効メモリ設定レジスタ
に有効なデ−タが記憶されているメモリ素子をラッチし
、このラッチされたメモリ素子にのみ制御信号を送りバ
ックアップする。
に有効なデ−タが記憶されているメモリ素子をラッチし
、このラッチされたメモリ素子にのみ制御信号を送りバ
ックアップする。
【０００８】
【実施例】図１はこの発明の一実施例を示す回路図であ
る。図において、１，２ａ〜２ｎ，４，５は図２に示し
た従来例と全く同じものである。リフレッシュコントロ
−ル回路３は有効メモリ設定レジスタ６とマルチプレク
サ７，電源電圧降下検出回路８，リフレッシュパルス発
生回路９及びリフレッシュ切換回路１０とを有する。有
効メモリ設定レジスタ６はＤＲＡＭ２ａ〜２ｎのなかで
有効なデ−タが記憶されているＤＲＡＭを示す情報がラ
ッチされている。リフレッシュ切換回路１０は通常はＣ
ＰＵ１に接続されており、電源電圧降下検出回路８で電
源電圧が降下したことを検出したときにリフレッシュパ
ルス発生回路９に切り換えられる。マルチプレクサ７は
ＤＲＡＭ２ａ〜２ｎに接続され、リフレッシュパルスを
送る。
る。図において、１，２ａ〜２ｎ，４，５は図２に示し
た従来例と全く同じものである。リフレッシュコントロ
−ル回路３は有効メモリ設定レジスタ６とマルチプレク
サ７，電源電圧降下検出回路８，リフレッシュパルス発
生回路９及びリフレッシュ切換回路１０とを有する。有
効メモリ設定レジスタ６はＤＲＡＭ２ａ〜２ｎのなかで
有効なデ−タが記憶されているＤＲＡＭを示す情報がラ
ッチされている。リフレッシュ切換回路１０は通常はＣ
ＰＵ１に接続されており、電源電圧降下検出回路８で電
源電圧が降下したことを検出したときにリフレッシュパ
ルス発生回路９に切り換えられる。マルチプレクサ７は
ＤＲＡＭ２ａ〜２ｎに接続され、リフレッシュパルスを
送る。
【０００９】上記のように構成されたメモリバックアッ
プ回路において、電源がオンで通常の動作を行っている
ときには、ＣＰＵ１より出力される制御信号がによりＤ
ＲＡＭ２ａ〜２ｎの読み，書きが行われる。そして有効
なデ−タが記憶されているＤＲＡＭを示す情報が逐次有
効メモリ設定レジスタ６にラッチされる。この有効メモ
リ設定レジスタ６にラッチされた情報がマルチプレクサ
７に送られ、有効なデ−タが記憶されているＤＲＡＭに
リフレッシュパルスが送られる。
プ回路において、電源がオンで通常の動作を行っている
ときには、ＣＰＵ１より出力される制御信号がによりＤ
ＲＡＭ２ａ〜２ｎの読み，書きが行われる。そして有効
なデ−タが記憶されているＤＲＡＭを示す情報が逐次有
効メモリ設定レジスタ６にラッチされる。この有効メモ
リ設定レジスタ６にラッチされた情報がマルチプレクサ
７に送られ、有効なデ−タが記憶されているＤＲＡＭに
リフレッシュパルスが送られる。
【００１０】電源がオフになり電源電圧降下検出回路８
で電圧降下を検出すると、バックアップモ−ドに切り替
わる。バックアップモ−ドに切り替わると、バックアッ
プ切換回路４がバッテリ５に切り換えられ、リフレッシ
ュコントロ−ル回路３とＤＲＡＭ２ａ〜２ｎの電源端子
がバッテリ５に接続される。同時にリフレッシュ切換回
路１０もリフレッシュパルス発生回路１０に切り替わり
、リフレッシュパルス発生回路１０とマルチプレクサ７
が接続される。
で電圧降下を検出すると、バックアップモ−ドに切り替
わる。バックアップモ−ドに切り替わると、バックアッ
プ切換回路４がバッテリ５に切り換えられ、リフレッシ
ュコントロ−ル回路３とＤＲＡＭ２ａ〜２ｎの電源端子
がバッテリ５に接続される。同時にリフレッシュ切換回
路１０もリフレッシュパルス発生回路１０に切り替わり
、リフレッシュパルス発生回路１０とマルチプレクサ７
が接続される。
【００１１】そしてリフレッシュパルス発生回路１０か
ら送られるリフレッシュパルスは、有効メモリ設定レジ
スタ６の設定値にしたがいマルチプレクサから有効なデ
−タが記憶されているＤＲＡＭにのみ出力される。例え
ばＤＲＡＭ２ａにのみ有効なデ−タが記憶されていると
きは、リフレッシュパルスはＤＲＡＭ２ａにのみ送られ
、他のＤＲＡＭ２ｂ〜ＤＲＡＭ２ｎにはリフレッシュパ
ルスは送られず、ＤＲＡＭ２ａにのみをバックアップす
る。このため有効なデ−タが記憶されているＤＲＡＭ２
ａにのみ消費電流が流れ、他のＤＲＡＭ２ｂ〜ＤＲＡＭ
２ｎの消費電流はほとんど零になり、バッテリ５の電力
を有効に活用することができる。
ら送られるリフレッシュパルスは、有効メモリ設定レジ
スタ６の設定値にしたがいマルチプレクサから有効なデ
−タが記憶されているＤＲＡＭにのみ出力される。例え
ばＤＲＡＭ２ａにのみ有効なデ−タが記憶されていると
きは、リフレッシュパルスはＤＲＡＭ２ａにのみ送られ
、他のＤＲＡＭ２ｂ〜ＤＲＡＭ２ｎにはリフレッシュパ
ルスは送られず、ＤＲＡＭ２ａにのみをバックアップす
る。このため有効なデ−タが記憶されているＤＲＡＭ２
ａにのみ消費電流が流れ、他のＤＲＡＭ２ｂ〜ＤＲＡＭ
２ｎの消費電流はほとんど零になり、バッテリ５の電力
を有効に活用することができる。
【００１２】
【発明の効果】この発明は以上説明したように、有効メ
モリ設定レジスタに有効なデ−タが記憶されているメモ
リ素子をラッチし、このラッチされたメモリ素子にのみ
制御信号を送りバックアップするようにしたから、電源
断のときに消費電流を最小に抑え、限られた容量のバッ
テリの放電電流を抑制することができる。したがってバ
ックアップの時間を長い時間に延長することができる。
モリ設定レジスタに有効なデ−タが記憶されているメモ
リ素子をラッチし、このラッチされたメモリ素子にのみ
制御信号を送りバックアップするようにしたから、電源
断のときに消費電流を最小に抑え、限られた容量のバッ
テリの放電電流を抑制することができる。したがってバ
ックアップの時間を長い時間に延長することができる。
【図１】この発明の実施例を示す回路図である。
【図２】従来例を示す回路図である。
１ ＣＰＵ
２ａ〜２ｎ ＤＲＡＭ
３ リフレッシュコントロ−ル回路
４ バックアップ切換回路５
バッテリ
４ バックアップ切換回路５
バッテリ
Claims (1)
- 【請求項１】 電源断のときに複数個のメモリ素子を
用いたメモリ回路にバッテリから電力を供給しバックア
ップを行うメモリバックアップ回路において、有効なデ
−タが記憶されているメモリ素子をラッチする有効メモ
リ設定レジスタと、該有効メモリ設定レジスタから送ら
れた選択信号により必要なメモリ素子に制御信号を出力
するマルチプレクサとを有するリフレッシュコントロ−
ル回路を備えたことを特徴とするメモリバックアップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016928A JPH04236646A (ja) | 1991-01-18 | 1991-01-18 | メモリバックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016928A JPH04236646A (ja) | 1991-01-18 | 1991-01-18 | メモリバックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236646A true JPH04236646A (ja) | 1992-08-25 |
Family
ID=11929796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016928A Pending JPH04236646A (ja) | 1991-01-18 | 1991-01-18 | メモリバックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236646A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048347A (ja) * | 2005-08-08 | 2007-02-22 | Toshiba Corp | 情報記録装置 |
| JP2007280608A (ja) * | 2007-07-27 | 2007-10-25 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-01-18 JP JP3016928A patent/JPH04236646A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048347A (ja) * | 2005-08-08 | 2007-02-22 | Toshiba Corp | 情報記録装置 |
| JP2007280608A (ja) * | 2007-07-27 | 2007-10-25 | Fujitsu Ltd | 半導体記憶装置 |
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