JPH06100923B2 - 停電時の電源保持回路 - Google Patents
停電時の電源保持回路Info
- Publication number
- JPH06100923B2 JPH06100923B2 JP60085722A JP8572285A JPH06100923B2 JP H06100923 B2 JPH06100923 B2 JP H06100923B2 JP 60085722 A JP60085722 A JP 60085722A JP 8572285 A JP8572285 A JP 8572285A JP H06100923 B2 JPH06100923 B2 JP H06100923B2
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- Japan
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- power failure
- power supply
- unit
- power
- supply unit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータ応用機器において、瞬
時停電対策と長時間停電に対するデータ保持とを１つの
バックアップ電源部により行うことのできる停電時の電
源保持回路に関するものである。
時停電対策と長時間停電に対するデータ保持とを１つの
バックアップ電源部により行うことのできる停電時の電
源保持回路に関するものである。
従来の技術 近年、マイクロコンピュータが各種機器に利用されて、
機能の高度化が図られているが、重要な設計要素の１つ
として停電対策がある。
機能の高度化が図られているが、重要な設計要素の１つ
として停電対策がある。
中央演算素子（以下CPUと略する）と読み出し専用記憶
部（以下ROMと略する）及び入出力部（以下I/Oと略す
る）の各部が、消費電力が大きく、長時間の動作保証が
出来ない場合は、瞬断対策まで動作を続ければよいが、
データ記憶部（以下RAMと略する）については、停電時
にも長時間データを保持しなければならない場合があ
る。
部（以下ROMと略する）及び入出力部（以下I/Oと略す
る）の各部が、消費電力が大きく、長時間の動作保証が
出来ない場合は、瞬断対策まで動作を続ければよいが、
データ記憶部（以下RAMと略する）については、停電時
にも長時間データを保持しなければならない場合があ
る。
本問題の為になされた従来の停電時の電源保持回路につ
いて説明する。
いて説明する。
第４図は上述した従来の停電時の電源保持回路である。
図において、１は電源部で、各部へ電力を供給する。２
は停電検出部であり、停電検出信号を、CPU5へいち早く
送り、CPU5では、前記検出信号を受けとり所定の停電対
策処理を施す。この対策処理が終了するまで、ROM6及び
I/O7及びRAM8の電源を保持させるための第２のバックア
ップ電源部３が設けられている。又、４は第１のバック
アップ電源部であり、Ｃ−MOSタイプのRAM8により長時
間データをストアさせるための電源保持用のものであ
る。
は停電検出部であり、停電検出信号を、CPU5へいち早く
送り、CPU5では、前記検出信号を受けとり所定の停電対
策処理を施す。この対策処理が終了するまで、ROM6及び
I/O7及びRAM8の電源を保持させるための第２のバックア
ップ電源部３が設けられている。又、４は第１のバック
アップ電源部であり、Ｃ−MOSタイプのRAM8により長時
間データをストアさせるための電源保持用のものであ
る。
以上の様に構成された従来の停電時の電源保持回路につ
いて第５図のタイミングチャートを参照して説明する。
いて第５図のタイミングチャートを参照して説明する。
まず、電源入力が１サイクル以上にわたって規定電圧以
下になった時、停電検出部２は停電検出信号を出力す
る。CPU5が前記停電検出信号を受信すると、CPU5は次に
述べる処理機能を制御する。バックアップ電源を持たな
い場合は、電源が落ちる前にt1の時間内で停電対策処理
を行う。このためt1にて処理が終わるまで十分耐える様
に第２のバックアップ電源部３で電圧を保持しなければ
ならない。一方、RAM8のデータは長時間保持するため、
さらに第１のバックアップ電源部４にてt2の時間、RAM
保持電圧を供給しなければならない。
下になった時、停電検出部２は停電検出信号を出力す
る。CPU5が前記停電検出信号を受信すると、CPU5は次に
述べる処理機能を制御する。バックアップ電源を持たな
い場合は、電源が落ちる前にt1の時間内で停電対策処理
を行う。このためt1にて処理が終わるまで十分耐える様
に第２のバックアップ電源部３で電圧を保持しなければ
ならない。一方、RAM8のデータは長時間保持するため、
さらに第１のバックアップ電源部４にてt2の時間、RAM
保持電圧を供給しなければならない。
発明が解決しようとする問題点 以上の様な構成では高価なバックアップ電源部を２つ別
個に設けるため、経済性に欠けるという欠点がある。
個に設けるため、経済性に欠けるという欠点がある。
そこで本発明は上記問題点を解消するものであり、瞬断
対策とデータの長期保持を１つのバックアップ電源部に
より実現することを目的とする。
対策とデータの長期保持を１つのバックアップ電源部に
より実現することを目的とする。
問題点を解決するための手段 上記問題点解決のため、電源部に接続されたバックアッ
プ電源部と、電源部に接続され停電を検出する停電検出
部と、バックアップ電源部より電力の供給を受けるデー
タ記憶部と、停電検出部からの停電検出信号に従って停
電対策処理を行なう機能を備えた中央演算素子と、前記
停電検出部からの停電検出信号を入力して停電後中央演
算素子が行なう停電対策処理に必要な所定時間だけ遅延
させて信号を出力する遅延手段と、この遅延手段からの
信号に従って中央演算素子へのバックアップ電源部から
の電力の供給を遮断するスイッチ部とを備えると共に、
データ記憶部へはバックアップ電源部より電力を停電後
継続して供給するように構成した。
プ電源部と、電源部に接続され停電を検出する停電検出
部と、バックアップ電源部より電力の供給を受けるデー
タ記憶部と、停電検出部からの停電検出信号に従って停
電対策処理を行なう機能を備えた中央演算素子と、前記
停電検出部からの停電検出信号を入力して停電後中央演
算素子が行なう停電対策処理に必要な所定時間だけ遅延
させて信号を出力する遅延手段と、この遅延手段からの
信号に従って中央演算素子へのバックアップ電源部から
の電力の供給を遮断するスイッチ部とを備えると共に、
データ記憶部へはバックアップ電源部より電力を停電後
継続して供給するように構成した。
作用 上記したように本発明の停電時の電源保持回路ではスイ
ッチ部等を追加するものの、これらのものは比較的安価
なものであり、当部品を追加しても、バックアップ電源
部を１つ削減できることによりトータルコストの低減が
図れる。
ッチ部等を追加するものの、これらのものは比較的安価
なものであり、当部品を追加しても、バックアップ電源
部を１つ削減できることによりトータルコストの低減が
図れる。
実 施 例 以下、本発明の一実施例を図面を参照しつつ説明する。
第１図は本発明の一実施例の停電時の電源保持回路のブ
ロック構成図である。
第１図は本発明の一実施例の停電時の電源保持回路のブ
ロック構成図である。
図において、11は停電検出部10の停電検出出力を遅延さ
せる遅延回路、12は遅延回路11の出力信号と、停電検出
部10の検出出力信号のOR論理値を出力するOR回路であ
り、前記OR論理値信号により、スイッチ部18を制御し、
バックアップ電源部13からの電源をON/OFFする。９及び
14〜17は一般的なマイクロコンピューター回路と同じも
のであり、従来例で説明したものと同様であるので動作
説明は省く。第２図はスイッチ部18の具体的回路構成で
あり、PNPトランジスタ19によりスイッチ機能を有し、N
PNトランジスタ20により制御する。
せる遅延回路、12は遅延回路11の出力信号と、停電検出
部10の検出出力信号のOR論理値を出力するOR回路であ
り、前記OR論理値信号により、スイッチ部18を制御し、
バックアップ電源部13からの電源をON/OFFする。９及び
14〜17は一般的なマイクロコンピューター回路と同じも
のであり、従来例で説明したものと同様であるので動作
説明は省く。第２図はスイッチ部18の具体的回路構成で
あり、PNPトランジスタ19によりスイッチ機能を有し、N
PNトランジスタ20により制御する。
以上の様に構成された本発明の一実施例について停電及
び復旧時の動作を第３図のタイミングチャートを参照し
て、以下、説明する。
び復旧時の動作を第３図のタイミングチャートを参照し
て、以下、説明する。
電源入力が規定の電圧以下に低下すると、停電検出部10
により停電検出信号が出力され、CPU14および遅延回路1
1へ送出される。CPU14は前記停電検出信号を受け取る
と、t3の時間以内で停電対策処理を行う。CPU14が所定
の処理を終えた後に停電検出信号と遅延出力信号のOR論
理出力信号がLOWレベルになると、バックアップ電源部1
3より供給する電源をON/OFFさせるスイッチ部18をOFFに
制御し、CPU14,ROM15,I/O16への電源を遮断する。スイ
ッチ部18はOR論理出力信号がHIGHレベルになるとNPNト
ランジスタ20がONし、PNPトランジスタ19がONして通電
を開始する。またスイッチ部18が遮断している時、バッ
クアップ電源部13の負荷はRAM17に対しデータ保持動作
に必要なμＡ程度の電流を供給するように設定している
ため、電圧降下は緩やかである。このためRAM17の記憶
データを十分長い時間保持することが可能となる。
により停電検出信号が出力され、CPU14および遅延回路1
1へ送出される。CPU14は前記停電検出信号を受け取る
と、t3の時間以内で停電対策処理を行う。CPU14が所定
の処理を終えた後に停電検出信号と遅延出力信号のOR論
理出力信号がLOWレベルになると、バックアップ電源部1
3より供給する電源をON/OFFさせるスイッチ部18をOFFに
制御し、CPU14,ROM15,I/O16への電源を遮断する。スイ
ッチ部18はOR論理出力信号がHIGHレベルになるとNPNト
ランジスタ20がONし、PNPトランジスタ19がONして通電
を開始する。またスイッチ部18が遮断している時、バッ
クアップ電源部13の負荷はRAM17に対しデータ保持動作
に必要なμＡ程度の電流を供給するように設定している
ため、電圧降下は緩やかである。このためRAM17の記憶
データを十分長い時間保持することが可能となる。
次に停電状態より復旧した際の動作について説明する。
停電復旧が起こると、停電検出部10が最初に復旧検出信
号を出力する。前記復旧検出信号は前述のようにOR回路
12を通してスイッチ部18を制御しCPU14,ROM15及びI/O16
へ電力を供給する様に動作する。スイッチ部18が動作し
た後、充電時間を経て電源がCPU14,ROM15及びI/O16へ追
加され、各部は通常の動作状態に復帰する。
停電復旧が起こると、停電検出部10が最初に復旧検出信
号を出力する。前記復旧検出信号は前述のようにOR回路
12を通してスイッチ部18を制御しCPU14,ROM15及びI/O16
へ電力を供給する様に動作する。スイッチ部18が動作し
た後、充電時間を経て電源がCPU14,ROM15及びI/O16へ追
加され、各部は通常の動作状態に復帰する。
以上の様にしてスイッチ部18と１つのバックアップ電源
部13により、瞬時停電対策とRAMへの記憶データの長期
保持が可能となる。
部13により、瞬時停電対策とRAMへの記憶データの長期
保持が可能となる。
発明の効果 以上の説明にて明らかな様に、本発明の停電時の電源保
持回路は、長期データを保持するRAMへは直後に、又そ
れ以外の各部（CPU,ROM,I/O）へは、スイッチ部を介し
て１つのバックアップ電源部より電力を供給するため経
済的であるばかりでなく、容易に瞬断対策とRAMデータ
長期保持をも可能となり実用上極めて有効なるものであ
る。
持回路は、長期データを保持するRAMへは直後に、又そ
れ以外の各部（CPU,ROM,I/O）へは、スイッチ部を介し
て１つのバックアップ電源部より電力を供給するため経
済的であるばかりでなく、容易に瞬断対策とRAMデータ
長期保持をも可能となり実用上極めて有効なるものであ
る。
第１図は本発明の一実施例に係る停電保持回路のブロッ
ク構成図、第２図はスイッチ部の回路図、第３図は同主
要部のタイミングチャート、第４図は従来の停電保持回
路のブロック構成図、第５図は同主要部のタイミングチ
ャートである。 ９……電源部、10……停電検出部、３……第２のバック
アップ電源部、14……CPU、15……ROM、16……I/O、17
……RAM、11……遅延回路、12……OR回路、13……バッ
クアップ電源部、18……スイッチ部、19……PNPトラン
ジスタ、20……NPNトランジスタ、21,22……抵抗。
ク構成図、第２図はスイッチ部の回路図、第３図は同主
要部のタイミングチャート、第４図は従来の停電保持回
路のブロック構成図、第５図は同主要部のタイミングチ
ャートである。 ９……電源部、10……停電検出部、３……第２のバック
アップ電源部、14……CPU、15……ROM、16……I/O、17
……RAM、11……遅延回路、12……OR回路、13……バッ
クアップ電源部、18……スイッチ部、19……PNPトラン
ジスタ、20……NPNトランジスタ、21,22……抵抗。
Claims (1)
- 【請求項１】電源部と、電源部に接続されたバックアッ
プ電源部と、このバックアップ電源部より電力の供給を
受けるデータ記憶部及び中央演算素子と、前記電源部に
接続され停電を検出する停電検出部とを有し、 前記中央演算素子は前記停電検出部からの停電検出信号
に従って停電対策処理を行なう機能を備え、 前記停電検出部からの停電検出信号を入力し、停電後前
記中央演算素子が行なう停電対策処理に必要な所定時間
だけ遅延させて信号を出力する遅延手段と、 前記遅延手段からの信号に従って、前記バックアップ電
源部から前記中央演算素子への電力の供給を遮断するス
イッチ部を備えると共に、 前記バックアップ電源部より前記データ記憶部へ電力を
停電後継続して供給するように構成してなる停電時の電
源保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085722A JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085722A JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243502A JPS61243502A (ja) | 1986-10-29 |
| JPH06100923B2 true JPH06100923B2 (ja) | 1994-12-12 |
Family
ID=13866732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085722A Expired - Lifetime JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100923B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122807B2 (ja) * | 1986-12-26 | 1995-12-25 | 日新電機株式会社 | プロセス制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180098U (ja) * | 1984-05-08 | 1985-11-29 | 三菱電機株式会社 | 計測装置 |
-
1985
- 1985-04-22 JP JP60085722A patent/JPH06100923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61243502A (ja) | 1986-10-29 |
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