JPH01170338A - バツクアツプ電源回路 - Google Patents
バツクアツプ電源回路Info
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- JPH01170338A JPH01170338A JP62324775A JP32477587A JPH01170338A JP H01170338 A JPH01170338 A JP H01170338A JP 62324775 A JP62324775 A JP 62324775A JP 32477587 A JP32477587 A JP 32477587A JP H01170338 A JPH01170338 A JP H01170338A
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- 230000007704 transition Effects 0.000 claims description 12
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子装置内の特定の素子、例えば、メモリ
ＩＣや時計ＩＣ等を、主電源の電圧喪失時にバックアッ
プするバックアップ電源回路に関する。
ＩＣや時計ＩＣ等を、主電源の電圧喪失時にバックアッ
プするバックアップ電源回路に関する。
第３図及び第４図は従来のこの種のバックアップ電源回
路を示したものである。両図において、１はコンピュー
タシステムの主電源、２はバックアップ電源（電池）、
３は電源切換回路、４は常時電源線、５は電源喪失検出
回路、６は電源喪失検出信号が送り出される信号線、７
はバックアップ対象である電子部品、例えば、０ＭＯ３
−ＲＡＭ（以下、ＲＡＭと略記する）、８は選択回路（
アンド回路）、９はプルアップ抵抗、１ｏは図示しない
コンピュータ（ＣＰ Ｕ）からのメモリセレクト信号を
運ぶ信号線である。１１は電圧検出回路であるリセット
ＩＣ，１２はリセットＩＣ１１が送出する電源オンリセ
ット信号を運ぶ信号線であり、この電源オンリセット信
号はシステム内に共通の信号である。１３はインバータ
である。
路を示したものである。両図において、１はコンピュー
タシステムの主電源、２はバックアップ電源（電池）、
３は電源切換回路、４は常時電源線、５は電源喪失検出
回路、６は電源喪失検出信号が送り出される信号線、７
はバックアップ対象である電子部品、例えば、０ＭＯ３
−ＲＡＭ（以下、ＲＡＭと略記する）、８は選択回路（
アンド回路）、９はプルアップ抵抗、１ｏは図示しない
コンピュータ（ＣＰ Ｕ）からのメモリセレクト信号を
運ぶ信号線である。１１は電圧検出回路であるリセット
ＩＣ，１２はリセットＩＣ１１が送出する電源オンリセ
ット信号を運ぶ信号線であり、この電源オンリセット信
号はシステム内に共通の信号である。１３はインバータ
である。
第３図の構成においては、主電源ｌの電圧が電源喪失検
出回路５の設定検出電圧ＥＰ以下に低下すると、電源喪
失検出回路５がＨレベルの信号（電源喪失検出信号）を
送出する。これにより電源切換回路３はバックアップ電
源２を選択して該バックアップ電源２を常時電源線４に
電気的に接続するとともに、選択回路８はこのＨレベル
の信号によりゲートを閉じ、ＲＡＭ７を非選択状態に置
く。逆に、主電源１が電圧が回復して上記設定検出電圧
Ｅ２を超えると、電源喪失検出回路５の出力はＬレベル
に変化する。これにより電源切換回路３は主電源１を選
択して咳主電源１を常時電源線４に電気的に接続すると
ともに選択回路８はこのＬレベルの信号によりゲートを
開き、ＲＡＭ７がメモリセレクト信号によって選択され
得るようになる（動作状Ｂ）。なお、選択回路８はバッ
クアップ状態においても動作させるために、常時電源線
４から給電され、さらに低消費電力とするためＣＭＯＳ
ゲート素子が用いられる。また、プルアップ抵抗９は選
択回路８の入力Ｈレベルを確保するためのものである。
出回路５の設定検出電圧ＥＰ以下に低下すると、電源喪
失検出回路５がＨレベルの信号（電源喪失検出信号）を
送出する。これにより電源切換回路３はバックアップ電
源２を選択して該バックアップ電源２を常時電源線４に
電気的に接続するとともに、選択回路８はこのＨレベル
の信号によりゲートを閉じ、ＲＡＭ７を非選択状態に置
く。逆に、主電源１が電圧が回復して上記設定検出電圧
Ｅ２を超えると、電源喪失検出回路５の出力はＬレベル
に変化する。これにより電源切換回路３は主電源１を選
択して咳主電源１を常時電源線４に電気的に接続すると
ともに選択回路８はこのＬレベルの信号によりゲートを
開き、ＲＡＭ７がメモリセレクト信号によって選択され
得るようになる（動作状Ｂ）。なお、選択回路８はバッ
クアップ状態においても動作させるために、常時電源線
４から給電され、さらに低消費電力とするためＣＭＯＳ
ゲート素子が用いられる。また、プルアップ抵抗９は選
択回路８の入力Ｈレベルを確保するためのものである。
第４図においては、リセットＩＣが主電源１の電圧低下
を検出し、主電源１の電圧が設定動作電圧ＥＲ以下に低
下するとＬレベルの信号を信号線１２に送出する。これ
がインバータ１３で反転されて電源喪失検出信号（Ｈレ
ベル）として、電源切換回路３に供給されるとともに、
選択回路８に供給され、電源切換回路３はバックアップ
電源２を選択し、選択回路８はゲートを閉じる。主電源
１の電圧が回復し、リセツ１−ＩＣＩＩの上記設定動作
電圧Ｅ、１以上になると、該リセッ１−ＩＣＩＩは、そ
の後一定時間Ｔが経過したのちにＨレベルの信号（電源
オンリセット信号）を信号￥ｌＡｌ２に送出する。この
Ｈレベルの信号はインバータ１３で反転されてＬレベル
となるので、電源切換回路３は主電源ｌを選択し、選択
回路８はゲートを開き、ＲＡＭ７は動作状態となる。
を検出し、主電源１の電圧が設定動作電圧ＥＲ以下に低
下するとＬレベルの信号を信号線１２に送出する。これ
がインバータ１３で反転されて電源喪失検出信号（Ｈレ
ベル）として、電源切換回路３に供給されるとともに、
選択回路８に供給され、電源切換回路３はバックアップ
電源２を選択し、選択回路８はゲートを閉じる。主電源
１の電圧が回復し、リセツ１−ＩＣＩＩの上記設定動作
電圧Ｅ、１以上になると、該リセッ１−ＩＣＩＩは、そ
の後一定時間Ｔが経過したのちにＨレベルの信号（電源
オンリセット信号）を信号￥ｌＡｌ２に送出する。この
Ｈレベルの信号はインバータ１３で反転されてＬレベル
となるので、電源切換回路３は主電源ｌを選択し、選択
回路８はゲートを開き、ＲＡＭ７は動作状態となる。
電源喪失検出回路５の設定検出電圧Ｅｐ、また、リセッ
トＩＣＩ １の設定動作電圧（リセット開始／終了設定
電圧）ＥＴｌを、ＲＡＭ７の電源喪失モード移行電圧（
通常、４．５ボルト程度）Ｅ、４より高く設定した場合
、主電源ｌの電圧がこのＥＰ、ＥＲよりやや低いレベル
にある時には、常時電源線４従って選択回路８の電源に
はバックアップ電源２の電圧（通常、３．６ボルト程度
）Ｅｎが印加されているのに対し、選択回路８のメモリ
セレクト信号線１０側入力には、主電源１の電圧に近い
高い電圧（バックアップ電源２の電圧Ｅ、より高い）が
印加されるので、選択回路８の入力電圧が、その電源電
圧を絶対最大定格値以上に超えてしまって、該選択回路
８の劣化を招くことがある。
トＩＣＩ １の設定動作電圧（リセット開始／終了設定
電圧）ＥＴｌを、ＲＡＭ７の電源喪失モード移行電圧（
通常、４．５ボルト程度）Ｅ、４より高く設定した場合
、主電源ｌの電圧がこのＥＰ、ＥＲよりやや低いレベル
にある時には、常時電源線４従って選択回路８の電源に
はバックアップ電源２の電圧（通常、３．６ボルト程度
）Ｅｎが印加されているのに対し、選択回路８のメモリ
セレクト信号線１０側入力には、主電源１の電圧に近い
高い電圧（バックアップ電源２の電圧Ｅ、より高い）が
印加されるので、選択回路８の入力電圧が、その電源電
圧を絶対最大定格値以上に超えてしまって、該選択回路
８の劣化を招くことがある。
また、逆に、上記Ｅ、 、Ｅ、を、ＲＡＭ７の電源喪失
モード移行電圧ＥＸより低い値に設定した場合、主電源
１の電圧が上記ＥＰ 、ＥＲより高く上記電源喪失モー
ド移行電圧ＥＭより低いレベルにある時は、信号線６が
Ｌレベルになっており、選択回路８のゲートが閉じてい
ないので、ＲＡＭ７がチップ選択される恐れがあるが、
ＲＡＭ７の電源電圧が電源喪失モード移行電圧ＥＸより
低下しているので、実際にチップ選択された場合に、Ｒ
ＡＭ７のメモリ内容が破壊される恐れがあるという問題
があった。
モード移行電圧ＥＸより低い値に設定した場合、主電源
１の電圧が上記ＥＰ 、ＥＲより高く上記電源喪失モー
ド移行電圧ＥＭより低いレベルにある時は、信号線６が
Ｌレベルになっており、選択回路８のゲートが閉じてい
ないので、ＲＡＭ７がチップ選択される恐れがあるが、
ＲＡＭ７の電源電圧が電源喪失モード移行電圧ＥＸより
低下しているので、実際にチップ選択された場合に、Ｒ
ＡＭ７のメモリ内容が破壊される恐れがあるという問題
があった。
この発明は上記問題を解消するためになされたもので、
主電源とバックアップ電源との切換え時に、バックアッ
プ対象の内容を破壊する恐れがなく、かつ、バツクアツ
、プ対象周辺素子を電圧破壊する恐れのない信頼性の高
いバックアップ電源回路を提供することを目的とする。
主電源とバックアップ電源との切換え時に、バックアッ
プ対象の内容を破壊する恐れがなく、かつ、バツクアツ
、プ対象周辺素子を電圧破壊する恐れのない信頼性の高
いバックアップ電源回路を提供することを目的とする。
〔問題点を解決するための手段〕
この発明は上記目的を達成するため、主電源が設定動作
電圧以上にある時に信号を送出する電圧検出回路を設け
、電源喪失検出回路の設定検出電圧はバックアップ電源
の電圧値もしくはそれ以下に設定し、上記電圧検出回路
の設定動作電圧はバックアップ対象である特定の素子の
電源喪失モード移行電圧に設定し、上記電源喪失検出回
路と上記電圧検出回路の出力を直接もしくは極性反転し
てバックアップ対象を選択する選択回路のゲート信号と
して用いる構成としたものである。
電圧以上にある時に信号を送出する電圧検出回路を設け
、電源喪失検出回路の設定検出電圧はバックアップ電源
の電圧値もしくはそれ以下に設定し、上記電圧検出回路
の設定動作電圧はバックアップ対象である特定の素子の
電源喪失モード移行電圧に設定し、上記電源喪失検出回
路と上記電圧検出回路の出力を直接もしくは極性反転し
てバックアップ対象を選択する選択回路のゲート信号と
して用いる構成としたものである。
この発明では、電源喪失モードに移行するまでは、電圧
検出回路の出力を選択回路のゲートを閉させるための信
号として利用することができるので、上記電源喪失モー
ド移行時にバックアップ対象が選択されて、その内容が
破壊されることがなくなる。また、バックアップ電源へ
切換えられた時、主電源の電圧は確実に該バックアップ
電源の電圧以下にあるので、入力信号のレベルが主電源
の電圧に依存し、電源切換回路の出力を電源電圧とする
周辺素子が電圧破壊される危険もない。
検出回路の出力を選択回路のゲートを閉させるための信
号として利用することができるので、上記電源喪失モー
ド移行時にバックアップ対象が選択されて、その内容が
破壊されることがなくなる。また、バックアップ電源へ
切換えられた時、主電源の電圧は確実に該バックアップ
電源の電圧以下にあるので、入力信号のレベルが主電源
の電圧に依存し、電源切換回路の出力を電源電圧とする
周辺素子が電圧破壊される危険もない。
以下、この発明の一実施例を図について説明する。
第１図において、１４はオア回路であって、電源喪失検
出回路５の電源喪失検出信号をインバータ１５で反転し
た信号とリセットＩＣＩＩの出力とが導かれ、その出力
は選択回路８のゲート入力に与えられる。
出回路５の電源喪失検出信号をインバータ１５で反転し
た信号とリセットＩＣＩＩの出力とが導かれ、その出力
は選択回路８のゲート入力に与えられる。
この構成においては、主電源１の電圧が低下した場合、
該電圧がリセットＩＣの設定動作電圧ＥＩＩ以下に低下
すると、該リセット■Ｃ１１の出力はＬレベルに変化す
る。本実施例では、この設定動作電圧Ｅ、ＩをＲＡＭ７
の電源喪失モード移行電圧より小さくない値に設定しで
ある。リセットＩＣＩＩの出力がＬレベルになると、オ
ア回路１４の出力がＨレベルとなり、選択回路８はゲー
トを閉じ、ＲＡＭ７は非選択状態に置かれる。また、リ
セットＩＣ１ｌの出力はＲＡＭ７をアクセスするＣＰＵ
にも導かれるので、ＲＡＭ７が非選択状態にあることが
ＣＰＵにも通知される。主電源１の電圧が更に低下して
ＲＡＭ７の電源喪失モード移行電圧Ｅ、４まで低下した
時、既に、非選択状態にあるので、電源喪失モードに移
行しても、ＲＡＭ７のメモリ内容が破壊されることはな
い。
該電圧がリセットＩＣの設定動作電圧ＥＩＩ以下に低下
すると、該リセット■Ｃ１１の出力はＬレベルに変化す
る。本実施例では、この設定動作電圧Ｅ、ＩをＲＡＭ７
の電源喪失モード移行電圧より小さくない値に設定しで
ある。リセットＩＣＩＩの出力がＬレベルになると、オ
ア回路１４の出力がＨレベルとなり、選択回路８はゲー
トを閉じ、ＲＡＭ７は非選択状態に置かれる。また、リ
セットＩＣ１ｌの出力はＲＡＭ７をアクセスするＣＰＵ
にも導かれるので、ＲＡＭ７が非選択状態にあることが
ＣＰＵにも通知される。主電源１の電圧が更に低下して
ＲＡＭ７の電源喪失モード移行電圧Ｅ、４まで低下した
時、既に、非選択状態にあるので、電源喪失モードに移
行しても、ＲＡＭ７のメモリ内容が破壊されることはな
い。
主電源１の電圧が更に低下して、バックアップ電源２の
電圧ＥＤに等しいか、或いは低くなり、電源喪失検出回
路５の設定検出電圧Ｅｐ （＜Ｅｉ）に達すると、電
源切換回路３はバックアップ電源２を常時電源！ａ４に
切換接続する。この時、主電源１の電圧は確実にバック
アップ電源２の電圧Ｅｏ以下になっているので、選択回
路８のメモリセレクト信号側入力が電源電圧（常時電源
線４の電圧）より高くなることはなく、選択回路８の劣
化は防止される。オア回路１４には電源喪失検出回路５
の出力Ｈを反転した信号が入力されるので、信号線１２
のレベルが主電源１の電圧の低下により規定できなくな
っていても選択回路８はゲートを閉じたままとなる。即
ち、主電源１の電圧が電源喪失モード移行電圧Ｅ８以下
にある間は選択回路８はゲートを閉じたままとなり、Ｒ
ＡＭ７がチップ選択される恐れは無い。
電圧ＥＤに等しいか、或いは低くなり、電源喪失検出回
路５の設定検出電圧Ｅｐ （＜Ｅｉ）に達すると、電
源切換回路３はバックアップ電源２を常時電源！ａ４に
切換接続する。この時、主電源１の電圧は確実にバック
アップ電源２の電圧Ｅｏ以下になっているので、選択回
路８のメモリセレクト信号側入力が電源電圧（常時電源
線４の電圧）より高くなることはなく、選択回路８の劣
化は防止される。オア回路１４には電源喪失検出回路５
の出力Ｈを反転した信号が入力されるので、信号線１２
のレベルが主電源１の電圧の低下により規定できなくな
っていても選択回路８はゲートを閉じたままとなる。即
ち、主電源１の電圧が電源喪失モード移行電圧Ｅ８以下
にある間は選択回路８はゲートを閉じたままとなり、Ｒ
ＡＭ７がチップ選択される恐れは無い。
主電源１の電圧が回復した場合、該電圧が設定検出電圧
Ｅ、を超えると、信号線６はＬレベルになり、電源切換
回路３は主電源ｌを選択して常時電源線４に接続する。
Ｅ、を超えると、信号線６はＬレベルになり、電源切換
回路３は主電源ｌを選択して常時電源線４に接続する。
さらに、主電源１の電圧が上昇して設定動作電圧Ｅ、に
達すると、リセットＩＣＩＩの出力はＨレベルに変化し
、電源喪失モードから脱出するが、一定時間Ｔが経過す
るまでは、リセットＩＣＩＩの出力はＬレベルにある。
達すると、リセットＩＣＩＩの出力はＨレベルに変化し
、電源喪失モードから脱出するが、一定時間Ｔが経過す
るまでは、リセットＩＣＩＩの出力はＬレベルにある。
なお、上記実施例では、バックアップ対象が１個のＲＡ
Ｍ７であるが、第２図に示すように、バックアップ対象
が複数のＲＡＭＩ、ＲＡＭ２、・・・ＲＡＭｎである場
合には、選択回路８としてチップセレクトデコーダＩ６
を用いればよい。この構成では、主電源ｌの電圧がリセ
ッ）ＩＣＩＩの設定動作電圧Ｅ、以下に低下すると、オ
ア回路１４の出力がＨレベルとなり、チップセレクタデ
コーダ１６自身が非選択状態となるので、全ＲＡＭも非
選択状態に保たれ、電源喪失モードへの移行も円滑に行
われる。また、主電源ｌがらバックアップ電源２への切
換え時にも、チップセレクトデコーダ１６には電源電圧
と入力電圧との前記した逆電圧関係は生しない。
Ｍ７であるが、第２図に示すように、バックアップ対象
が複数のＲＡＭＩ、ＲＡＭ２、・・・ＲＡＭｎである場
合には、選択回路８としてチップセレクトデコーダＩ６
を用いればよい。この構成では、主電源ｌの電圧がリセ
ッ）ＩＣＩＩの設定動作電圧Ｅ、以下に低下すると、オ
ア回路１４の出力がＨレベルとなり、チップセレクタデ
コーダ１６自身が非選択状態となるので、全ＲＡＭも非
選択状態に保たれ、電源喪失モードへの移行も円滑に行
われる。また、主電源ｌがらバックアップ電源２への切
換え時にも、チップセレクトデコーダ１６には電源電圧
と入力電圧との前記した逆電圧関係は生しない。
また、上記実施例では、バックアップ対象がＲＡＭであ
るが、バックアップ対象はこれに限定されるものではな
い。
るが、バックアップ対象はこれに限定されるものではな
い。
この発明は以上説明した通り、主電源からバックアップ
電源へ切換えは、該主電源の電圧がバックアップ電源の
電圧以下に低下した場合に行われるので、この電源切換
え時に、バックアップ対象の周辺素子を電圧破壊する恐
れは無く、また、電源喪失モードへの移行時にはバック
アップ対象が確実に非選択状態に置かれるので、該バッ
クアップ対象の内容が破壊される恐れも無く、従来に比
して信軌性を大幅に高めることができる。
電源へ切換えは、該主電源の電圧がバックアップ電源の
電圧以下に低下した場合に行われるので、この電源切換
え時に、バックアップ対象の周辺素子を電圧破壊する恐
れは無く、また、電源喪失モードへの移行時にはバック
アップ対象が確実に非選択状態に置かれるので、該バッ
クアップ対象の内容が破壊される恐れも無く、従来に比
して信軌性を大幅に高めることができる。
第１図はこの発明の実施例を示すブロック図、第２図は
この発明の他の実施例を示すブロック図、第３図及び第
４図は従来のバックアップ電源回路を示すブロック図で
ある。 図において、１−主電源、２−バックアップ電源、３−
電源切換回路、５・−・電源喪失検出回路、７−・バッ
クアップ対象であるＲＡＭ、８・−選択回路、１１−リ
セットＩＣ１１４・−・オア回路、１５・−インバータ
、１６−チップセレクトデコーダ。 なお、図中、同一符号は同一または相当部分を示す。
この発明の他の実施例を示すブロック図、第３図及び第
４図は従来のバックアップ電源回路を示すブロック図で
ある。 図において、１−主電源、２−バックアップ電源、３−
電源切換回路、５・−・電源喪失検出回路、７−・バッ
クアップ対象であるＲＡＭ、８・−選択回路、１１−リ
セットＩＣ１１４・−・オア回路、１５・−インバータ
、１６−チップセレクトデコーダ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）主電源とバックアップ電源とを切換える電源切換
回路、上記主電源の電圧レベルを監視して上記電源切換
回路の切換え動作を制御する１つの電源喪失検出回路を
有し、上記主電源の電圧喪失時に電子装置内の特定の素
子をバックアップするバツクアツプ電源回路において、
上記主電源の電圧が設定動作電圧以上にある時に信号を
送出する電圧検出回路を設け、上記電源喪失検出回路の
設定検出電圧は上記バックアップ電源の電圧値もしくは
それ以下に設定され、上記電圧検出回路の設定動作電圧
は上記特定の素子の電源喪失モード移行電圧に設定され
、上記電源喪失検出回路と上記電圧検出回路の出力はそ
のままもしくは極性反転して上記特定の素子を選択する
選択回路のゲート信号として用いられることを特徴とす
るバックアップ電源回路。 - （２）バックアップ対象が複数個ある場合において、選
択回路がチップセレクトデコーダであることを特徴とす
る特許請求の範囲第１項記載のバックアップ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324775A JPH01170338A (ja) | 1987-12-21 | 1987-12-21 | バツクアツプ電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324775A JPH01170338A (ja) | 1987-12-21 | 1987-12-21 | バツクアツプ電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170338A true JPH01170338A (ja) | 1989-07-05 |
Family
ID=18169535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324775A Pending JPH01170338A (ja) | 1987-12-21 | 1987-12-21 | バツクアツプ電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
-
1987
- 1987-12-21 JP JP62324775A patent/JPH01170338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
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