JPS5826390A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPS5826390A JPS5826390A JP56124090A JP12409081A JPS5826390A JP S5826390 A JPS5826390 A JP S5826390A JP 56124090 A JP56124090 A JP 56124090A JP 12409081 A JP12409081 A JP 12409081A JP S5826390 A JPS5826390 A JP S5826390A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- random access
- main power
- access memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１１．ＡＭ（ランダムアクセスメモリ）に対
する必要な電力を無停電電源から供給し、そのメモリ内
容の不揮発化をするようにした不揮発性メモリに関する
ものである。
する必要な電力を無停電電源から供給し、そのメモリ内
容の不揮発化をするようにした不揮発性メモリに関する
ものである。
まず、ｆＪｌ−図に示す従来の不揮発性メモリの一例の
ブロック図に従って従来例の説明をする。
ブロック図に従って従来例の説明をする。
ここで、１は、周辺回路に係り、外部装置、例えば、プ
ロセッサＣＰＵからのアドレス指定Ａに従ってチップセ
レクト信号を送出するデコーダ、２は、同じく、外部装
置、例えば、プロセッサＣＰＵからのリード／ライト指
定Ｒ／Ｗに従ってライトイネーブル信号を送出するリー
ド／ライト論理回路、３は、上記チップセレクト信号、
ライトイネーブル信号に従い、外部装置、例えば、プロ
セッサＣＰＵからのアドレスデータＡｎに基づき、デー
タＤｎの曹込み、読出しを行うＲＡ Ｍである。
ロセッサＣＰＵからのアドレス指定Ａに従ってチップセ
レクト信号を送出するデコーダ、２は、同じく、外部装
置、例えば、プロセッサＣＰＵからのリード／ライト指
定Ｒ／Ｗに従ってライトイネーブル信号を送出するリー
ド／ライト論理回路、３は、上記チップセレクト信号、
ライトイネーブル信号に従い、外部装置、例えば、プロ
セッサＣＰＵからのアドレスデータＡｎに基づき、デー
タＤｎの曹込み、読出しを行うＲＡ Ｍである。
ＲＡＭ３は、必要な電力を無停電電源Ｖｃｃｎ（例えば
、電池等によってバックアップされるもの）から供給さ
れ、そのメモリ内容が電源断、電圧変動等によって揮発
されないように考慮されている。
、電池等によってバックアップされるもの）から供給さ
れ、そのメモリ内容が電源断、電圧変動等によって揮発
されないように考慮されている。
しかしながら、その周辺回路であるデコーダ１゜リード
／ライト論理回路２等に対しては、通常、主として無停
′ｍ電源■ｃｃ１１の容址に限度があるので、一般の主
電源Ｖｃｃから必要な電力が供給されている。
／ライト論理回路２等に対しては、通常、主として無停
′ｍ電源■ｃｃ１１の容址に限度があるので、一般の主
電源Ｖｃｃから必要な電力が供給されている。
しだがって、万一、主電源Ｖｃｃが停電しても、その影
響を受けずＲ，ＡＭ３のメモリ内容を正しい状態で保持
しておくためには、そのチップセレクト端子Ｃ８，ライ
トイネーブル端子Ｗ丁に対して、デコーダ１．リード／
ライト論理回路２から、正常でないチップセレクト信号
、ライトイネーブル信号が絶対に入力されないようにし
ておかなければならない。
響を受けずＲ，ＡＭ３のメモリ内容を正しい状態で保持
しておくためには、そのチップセレクト端子Ｃ８，ライ
トイネーブル端子Ｗ丁に対して、デコーダ１．リード／
ライト論理回路２から、正常でないチップセレクト信号
、ライトイネーブル信号が絶対に入力されないようにし
ておかなければならない。
すなわち、主電源Ｖｃｃが停電した場合には、ＴｈＡＭ
３を確実に書込み禁止状態にするように、そのチップセ
レクト端子σ名、ライトイネーブル端子ＷＥは、それぞ
れ、抵抗几１．Ｒ２を通して無停電電源Ｖｃｃｍでつシ
上げられ、高レベルになるよう図られている。
３を確実に書込み禁止状態にするように、そのチップセ
レクト端子σ名、ライトイネーブル端子ＷＥは、それぞ
れ、抵抗几１．Ｒ２を通して無停電電源Ｖｃｃｍでつシ
上げられ、高レベルになるよう図られている。
これが確実に行われるためには、デコーダ１゜リード／
ライト論理回路２は、その出力インピーダンスが停電時
において必らず相当の高インピーダンスとなるように設
計されていなければならない。
ライト論理回路２は、その出力インピーダンスが停電時
において必らず相当の高インピーダンスとなるように設
計されていなければならない。
すなわち、その回路素子（例えば、■Ｃ等）の選択は、
その停電状態および過渡状態の特性をも充分に考慮して
行わなければならず、相当に限定されたものとなって経
済的でなく、また、その選択を誤まって停電時に上記出
力インピーダンスが低くなるようなことがあれば、ＲＡ
Ｍ３のメモリ内容を正しく保持しえないおそれがあり、
信頼性も充分に得られないことになる。
その停電状態および過渡状態の特性をも充分に考慮して
行わなければならず、相当に限定されたものとなって経
済的でなく、また、その選択を誤まって停電時に上記出
力インピーダンスが低くなるようなことがあれば、ＲＡ
Ｍ３のメモリ内容を正しく保持しえないおそれがあり、
信頼性も充分に得られないことになる。
本発明の目的は、上記した従来技術の欠点をなくシ、主
電源の停電状態において、デコーダ、リード／ライト論
理回路等の周辺回路の出力インピーダンスにかかわらず
、］”ｔＡＭのチップセレクト端子、ライトイネーブル
端子を確実に高レベルに保ち、信頼性を経済的に向上さ
せることができる不揮発性メモリを提供することにある
。
電源の停電状態において、デコーダ、リード／ライト論
理回路等の周辺回路の出力インピーダンスにかかわらず
、］”ｔＡＭのチップセレクト端子、ライトイネーブル
端子を確実に高レベルに保ち、信頼性を経済的に向上さ
せることができる不揮発性メモリを提供することにある
。
本発明の特徴は、主電源の停電または所定の電圧降下に
応じ、ＲＡＭのチップセレクト端子、ライトイネーブル
端子を無停電電源によって高レベルに保持するようにす
ることができるスイッチ回路を付加して構成した不揮発
性メモリにある。
応じ、ＲＡＭのチップセレクト端子、ライトイネーブル
端子を無停電電源によって高レベルに保持するようにす
ることができるスイッチ回路を付加して構成した不揮発
性メモリにある。
なお、上記スイッチ回路は、主電源回路からの制御信号
に応じ、主電源が停電し、または所定の電圧降下をした
ときには、ＲＡＭのチップセレクト端子、ライトイネー
ブル端子を、それぞれ１周辺回路に係るデコーダ、リー
ド／ライト論理回路から切シ離すことによシ、高レベル
に保持するようにするものである。
に応じ、主電源が停電し、または所定の電圧降下をした
ときには、ＲＡＭのチップセレクト端子、ライトイネー
ブル端子を、それぞれ１周辺回路に係るデコーダ、リー
ド／ライト論理回路から切シ離すことによシ、高レベル
に保持するようにするものである。
また、スイッチ回路は、２段縦続接続をされたインバー
タゲートで構成され、そのＲＡＭ側のものを無停ｉ！電
源から、また、周辺回路に係るデコーダ、リード／ライ
ト論理回路側のものを主電源から給電することにより、
主電源の停電時には、ＲＡ Ｍ側のインバータゲートの
出力を高レベルに保持することができるようにするもの
である。
タゲートで構成され、そのＲＡＭ側のものを無停ｉ！電
源から、また、周辺回路に係るデコーダ、リード／ライ
ト論理回路側のものを主電源から給電することにより、
主電源の停電時には、ＲＡ Ｍ側のインバータゲートの
出力を高レベルに保持することができるようにするもの
である。
以下、本発明の実施例を図に基づいて説明する。
第２図は、本発明に係る不揮発性メモリの一実施例のブ
ロック図、第３図は、その動作状態図である。
ロック図、第３図は、その動作状態図である。
ここで、４Ａ、、４．１３は、それぞれ、チップセレク
ト信号、ライトイネーブル信号に対するスイッチ回路、
５は、主電源回路、その他の符号は、第１図における同
一符号のものと均等のものである。
ト信号、ライトイネーブル信号に対するスイッチ回路、
５は、主電源回路、その他の符号は、第１図における同
一符号のものと均等のものである。
主電源回路５は、周辺回路（デコーダ１．シード／ライ
ト論理回路２）に対して主電源Ｖｃｃを供給するととも
に、その電圧を監視しており、それが規定電圧変動範囲
Ｖ〜（Ｖ−ΔＶ）（例えば、ΔＶ／Ｖ＝０．１）のとき
には高レベル、所定の送圧降下ΔＶを超えたときには、
低レベルとなる制御信号Ｃ０ＮＴをスイッチ回路４Ａ、
４Ｂに供給する。
ト論理回路２）に対して主電源Ｖｃｃを供給するととも
に、その電圧を監視しており、それが規定電圧変動範囲
Ｖ〜（Ｖ−ΔＶ）（例えば、ΔＶ／Ｖ＝０．１）のとき
には高レベル、所定の送圧降下ΔＶを超えたときには、
低レベルとなる制御信号Ｃ０ＮＴをスイッチ回路４Ａ、
４Ｂに供給する。
すなわち、主電源Ｖｃｃが規定電圧■に達するまで、ま
たは規定電圧■から上記変動ΔＶだけ降下したときには
、制御信号Ｃ０ＮＴは低レベルとなシ、スイッチ回路４
Ａ、４Ｉ３のスイッチＳＷ（例えば、通常のトランジス
タスイッチ）は０ＦＦ（カットオフ）状態で、ＲＡＭ３
のチップセレクト端子Ｃ８，ライトイネーブル端子ＷＥ
は、無停電電源Ｖｃｃ＋＋が抵抗几１．Ｒ２を通して印
加されるので、デコーダ１．リード／ライト論理回路２
の出力インピーダンスにかかわらず高レベルとなシ、几
ＡＭ３に対しては書込みが禁止される。
たは規定電圧■から上記変動ΔＶだけ降下したときには
、制御信号Ｃ０ＮＴは低レベルとなシ、スイッチ回路４
Ａ、４Ｉ３のスイッチＳＷ（例えば、通常のトランジス
タスイッチ）は０ＦＦ（カットオフ）状態で、ＲＡＭ３
のチップセレクト端子Ｃ８，ライトイネーブル端子ＷＥ
は、無停電電源Ｖｃｃ＋＋が抵抗几１．Ｒ２を通して印
加されるので、デコーダ１．リード／ライト論理回路２
の出力インピーダンスにかかわらず高レベルとなシ、几
ＡＭ３に対しては書込みが禁止される。
主電源Ｖｃｃが正常であるときには、制御信号Ｃ０ＮＴ
は高レベルであシ、スイッチ回路４Ａ。
は高レベルであシ、スイッチ回路４Ａ。
４ＢのスイッチＳＷはＯＮ（導通）状態で、ＲＡＭ３に
対してチップセレクト信号、ライトイネーブル信号を送
出し、正常に書込み動作をすることができる。
対してチップセレクト信号、ライトイネーブル信号を送
出し、正常に書込み動作をすることができる。
なお、上記スイッチＳＷは、トライステートバッファゲ
ート、アンドゲートによっても実現することができる。
ート、アンドゲートによっても実現することができる。
次に、第４図は、本発明に係る不揮発メモリの他の実施
例のブ四ツク図、第５図は、同じく、その他の実施例の
ブロック図であって、４Ｃ，４Ｄは、それぞれ、チップ
セレクト信号、ライトイネーブル信号に対するスイッチ
回路、その他の符号は、第１図または第２図における同
一符号のものと均等のものである。
例のブ四ツク図、第５図は、同じく、その他の実施例の
ブロック図であって、４Ｃ，４Ｄは、それぞれ、チップ
セレクト信号、ライトイネーブル信号に対するスイッチ
回路、その他の符号は、第１図または第２図における同
一符号のものと均等のものである。
これらの実施例において、スイッチ回路４Ｃ。
４Ｄは、インバータゲー）Ｇｌ、Ｇ２が、２段縦続接続
によって構成されておシ、デコーダ１．リード／ライト
論理回路２側のインバータゲートＧ１には主電源Ｖｃｃ
から、まだ、ＲＡＭａ側のインバータゲー）Ｇ２には無
停電電源Ｖｃｃｍ から給電が行われている。
によって構成されておシ、デコーダ１．リード／ライト
論理回路２側のインバータゲートＧ１には主電源Ｖｃｃ
から、まだ、ＲＡＭａ側のインバータゲー）Ｇ２には無
停電電源Ｖｃｃｍ から給電が行われている。
したがって、主電源Ｖｃｃが停電すると、各インバータ
ゲートＧ１の出力は低インピーダンスとなシ、インバー
タゲートＧ２の入力は低レベルとなり、それが反転され
てＲＡＭ３のチップセレクト端子σ名、ライトイネーブ
ル端子計は高レベルとなシ、ＲＡＭ３に対する書込み禁
止状態となる。
ゲートＧ１の出力は低インピーダンスとなシ、インバー
タゲートＧ２の入力は低レベルとなり、それが反転され
てＲＡＭ３のチップセレクト端子σ名、ライトイネーブ
ル端子計は高レベルとなシ、ＲＡＭ３に対する書込み禁
止状態となる。
ここで、第４図、第５図の実施例の相違は、スイッチ回
路４Ｃ，４ＤのインバータゲートＧ１゜Ｇ２の中間点の
電位設定のために、抵抗Ｒ３゜Ｒ４またはＲ５，Ｒ６を
無停電電源ｖＣＣＢ 側に接続するか、または地気側に
接続するかであって、根本的に相違するものではない。
路４Ｃ，４ＤのインバータゲートＧ１゜Ｇ２の中間点の
電位設定のために、抵抗Ｒ３゜Ｒ４またはＲ５，Ｒ６を
無停電電源ｖＣＣＢ 側に接続するか、または地気側に
接続するかであって、根本的に相違するものではない。
なお、上記いずれの実施例においても、スイッチ回路４
Ａ、４Ｂおよび４Ｃ，４Ｄは、ＲＡＭ３のチップセレク
ト端子σも、ライトイネーブル端子ＷＥのいずれか一方
にだけ設けるようにしてもよい。これは、Ｒ，ＡＭ３の
構成、特性によシ、いずれか一方を高レベルに保てば、
書込み禁止を行（９） うことができる場合があるからである。
Ａ、４Ｂおよび４Ｃ，４Ｄは、ＲＡＭ３のチップセレク
ト端子σも、ライトイネーブル端子ＷＥのいずれか一方
にだけ設けるようにしてもよい。これは、Ｒ，ＡＭ３の
構成、特性によシ、いずれか一方を高レベルに保てば、
書込み禁止を行（９） うことができる場合があるからである。
以上、詳細に説明したように、本発明によれば、主電源
の停電状態に応じてＲＡＭのチップセレクト端子、ライ
トイネーブル端子を確実に高レベルに保つことができる
スイッチ回路を付加することにより、主電源の停電時に
おける周辺回路の出力インピーダンスにかかわらず、Ｒ
，ＡＭのメモリ内容を正しく保持することができるので
、不揮発性メモリの信頼性を経済的に向上することがで
き、その効果は顕著である。
の停電状態に応じてＲＡＭのチップセレクト端子、ライ
トイネーブル端子を確実に高レベルに保つことができる
スイッチ回路を付加することにより、主電源の停電時に
おける周辺回路の出力インピーダンスにかかわらず、Ｒ
，ＡＭのメモリ内容を正しく保持することができるので
、不揮発性メモリの信頼性を経済的に向上することがで
き、その効果は顕著である。
第１図は、従来の不揮発性メモリの一例のブロック図、
第２図は、本発明に係る不揮発性メモリの一実施例のブ
ロック図、第３図は、その動作状態図、第４図は、本発
明に係る不揮発性メモリの他の実施例のブロック図、第
５図は、同じく、他の実施例のブロック図である。 １・・・デコーダ、２・・・シード／ライト論理回路、
３・・・几ＡＭ、４Ａ、４Ｂ、４Ｃ，４Ｄ・・・スイッ
チ回路、５・・・主電源回路。 代理人 弁理士 福田肴イＦ
第２図は、本発明に係る不揮発性メモリの一実施例のブ
ロック図、第３図は、その動作状態図、第４図は、本発
明に係る不揮発性メモリの他の実施例のブロック図、第
５図は、同じく、他の実施例のブロック図である。 １・・・デコーダ、２・・・シード／ライト論理回路、
３・・・几ＡＭ、４Ａ、４Ｂ、４Ｃ，４Ｄ・・・スイッ
チ回路、５・・・主電源回路。 代理人 弁理士 福田肴イＦ
Claims (1)
- 【特許請求の範囲】 １、 ランダムアクセスメモリに対して無停止Ｍ、電源
から、また、その他の周辺回路に対して主電源から必要
な給電をし、そのメモリ内容の不揮発化を行うようにし
た不揮発メモリにおいて、主電源の停電または所定の電
圧降下に応じ、ランダムアクセスメモリのチップセレク
ト端子もしくはライトイネーブル端子またはその双方を
無停′＃Ｍ、”Ｋ源によって高レベルに保持するように
することができるスイッチ回路を伺加して構成したこと
を特徴とする不揮発性メモリ。 ２、特許請求の範囲第１項記載のものにおいて、スイッ
チ回路は、主電源回路からの制御信号に応じ、主電源が
停電し、甘たは所定の電圧降下をしたときには、ランダ
ムアクセスメモリのチップセレクト端子およびライトイ
ネーブル端子を、それぞれ、周辺回路に係るデコーダお
よびリード／ライト論理回路から切り離すことによシ、
高レベルに保持することができるようにしたものである
不揮発性メモリ。 ３、特許請求の範囲第１項記載のものにおいて、スイッ
チ回路は、２段縦続接続をされたインバータゲートで構
成され、そのランダムアクセスメモリ側のものを無停電
電源から、また、周辺回路に係るデコーダおよびリード
／ライト論理回路側のものを主電源から給電することに
よ如、主電源の停電時には、上記ランダムアクセスメモ
リ側のインバータゲートの出力を高レベルに保持するこ
とができるようにしたものである不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124090A JPS5826390A (ja) | 1981-08-10 | 1981-08-10 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124090A JPS5826390A (ja) | 1981-08-10 | 1981-08-10 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5826390A true JPS5826390A (ja) | 1983-02-16 |
Family
ID=14876673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124090A Pending JPS5826390A (ja) | 1981-08-10 | 1981-08-10 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826390A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175330U (ja) * | 1986-04-21 | 1987-11-07 | ||
| US4874960A (en) * | 1988-03-04 | 1989-10-17 | Square D Company | Programmable controller capacitor and battery backed ram memory board |
| US5070481A (en) * | 1985-08-17 | 1991-12-03 | Robert Bosch Gmbh | Coordinated circuit for supplying power from a d-c source to a microcomputer and its semiconductor memories |
-
1981
- 1981-08-10 JP JP56124090A patent/JPS5826390A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070481A (en) * | 1985-08-17 | 1991-12-03 | Robert Bosch Gmbh | Coordinated circuit for supplying power from a d-c source to a microcomputer and its semiconductor memories |
| JPS62175330U (ja) * | 1986-04-21 | 1987-11-07 | ||
| US4874960A (en) * | 1988-03-04 | 1989-10-17 | Square D Company | Programmable controller capacitor and battery backed ram memory board |
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