JPS6362981B2 - - Google Patents
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- Publication number
- JPS6362981B2 JPS6362981B2 JP55182288A JP18228880A JPS6362981B2 JP S6362981 B2 JPS6362981 B2 JP S6362981B2 JP 55182288 A JP55182288 A JP 55182288A JP 18228880 A JP18228880 A JP 18228880A JP S6362981 B2 JPS6362981 B2 JP S6362981B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- relay
- power
- contact
- turned
- Prior art date
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- Expired
Links
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Supply And Distribution Of Alternating Current (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
Description
【発明の詳細な説明】
本発明は、複数の電源出力端子に出力順序をつ
けた電源制御装置に関し、特に電源入力の瞬断時
にもケーシンス回路を作動させるようにしたもの
である。
けた電源制御装置に関し、特に電源入力の瞬断時
にもケーシンス回路を作動させるようにしたもの
である。
電算機システムの各装置においては、負荷の素
子を破損させないために、電源投入時及び切断時
シーケンスをとつている。しかし瞬断（制御部の
電圧が0Vにならないような停電）が発生した場
合、各電圧は直後に同時に投入され、上述したシ
ーケンスがとられない。そのため負荷（素子）を
破損したり、負荷に悪影響を与えることがある。
これを第１図および第２図で説明する。
子を破損させないために、電源投入時及び切断時
シーケンスをとつている。しかし瞬断（制御部の
電圧が0Vにならないような停電）が発生した場
合、各電圧は直後に同時に投入され、上述したシ
ーケンスがとられない。そのため負荷（素子）を
破損したり、負荷に悪影響を与えることがある。
これを第１図および第２図で説明する。
第１図においてCONTは電源制御装置で、MS
１〜MS４はマグネツトスイツチ、ms1〜ms4は
その接点、CPSは制御用電源部、RL１〜RL８は
シーケンス回路SQを構成するリレー、rl1〜rl8は
その接点である。PSiは電源入力端子で、複数の
（本例では４個の）分岐経路に介在した接点ms1
〜ms4を通して電源ユニツト＃１〜＃４へ電源
POW１〜POW４が供給される。接点ms1〜ms4
はマグネツトスイツチMS１〜MS４に通電して
いる間だけオンとなるものであるから、シーケン
ス回路SQがなければ電源入力PSiのオン、オフに
応じて同時に開閉する。シーケンス回路SQはこ
れを避ける目的で、マグネツトスイツチMS１〜
MS４にそれぞれリレーRL４〜RL７の接点rl4〜
rl7を直列接続したものである。
１〜MS４はマグネツトスイツチ、ms1〜ms4は
その接点、CPSは制御用電源部、RL１〜RL８は
シーケンス回路SQを構成するリレー、rl1〜rl8は
その接点である。PSiは電源入力端子で、複数の
（本例では４個の）分岐経路に介在した接点ms1
〜ms4を通して電源ユニツト＃１〜＃４へ電源
POW１〜POW４が供給される。接点ms1〜ms4
はマグネツトスイツチMS１〜MS４に通電して
いる間だけオンとなるものであるから、シーケン
ス回路SQがなければ電源入力PSiのオン、オフに
応じて同時に開閉する。シーケンス回路SQはこ
れを避ける目的で、マグネツトスイツチMS１〜
MS４にそれぞれリレーRL４〜RL７の接点rl4〜
rl7を直列接続したものである。
第１図は電源制御装置CONT全体が不動作の
状態である。そして、電源入力PSiが正常である
とすれば、メインスイツチSWを投入（ON）し
た後に第２図左側のようなシーケンスで出力
POW１〜POW４が順番に現われる。即ち、スイ
ツチSWが投入されるとリレーRL１が動作して
メーク接点rl1で自己保持すると共に、メーク接
点rl1′でリレーRL２を動作させる。リレーRL２
が動作するとそのメーク接点rl2でリレーRL３が
動作すると共に、トラスフアー接点rl2′でリレー
RL４が動作する。リレーRL４が動作するとその
メーク接点rl4によりマグネツトスイツチMS１が
動作し、先ず接点ms1がオンになつて出力POW
１が生ずる（この段階ではマグネツトスイツチ
MS２〜MS４は全てオフ）。同時にブレーク接点
rl4′がオフし、メーク接点rl4″がオンするのでリレ
ーRL５が動作する。尚、リレーRL３が動作する
とそのブレーク接点rl3がオフとなるのでリレー
RL２が一旦復帰し、この結果メーク接点rl2がオ
フするのでリレーRL３が復帰するという動作を、
コンデンサおよび抵抗からなる時定数回路を含ん
で交互に繰り返す。従つてトランスフアー接点
rl2′も左右に切換わり、リレーRL５を動作させた
後は左側に切換る。リレーRL５が動作すると、
そのメーク接点rl5′でリレーRL４が保持され、ま
たメーク接点rl5″でリレーRL６が動作する。そし
てリレーRL６が動作するとメーク接点rl6″でリレ
ーRL５が保持し、同時にメーク接点rl6″でリレー
RL７が動作する。さらにリレーRL７が動作する
とメーク接点rl7′でリレーRL６を保持し、同時に
メーク接点rl7″でリレーRL８を動作させる。リレ
ーRL８が動作するとメーク接点rl8′によりリレー
RL７が保持され、またトランスフアー接点rl8が
切換つてリレーRL２，RL３の動作を停止すると
共に、自己保持する。
状態である。そして、電源入力PSiが正常である
とすれば、メインスイツチSWを投入（ON）し
た後に第２図左側のようなシーケンスで出力
POW１〜POW４が順番に現われる。即ち、スイ
ツチSWが投入されるとリレーRL１が動作して
メーク接点rl1で自己保持すると共に、メーク接
点rl1′でリレーRL２を動作させる。リレーRL２
が動作するとそのメーク接点rl2でリレーRL３が
動作すると共に、トラスフアー接点rl2′でリレー
RL４が動作する。リレーRL４が動作するとその
メーク接点rl4によりマグネツトスイツチMS１が
動作し、先ず接点ms1がオンになつて出力POW
１が生ずる（この段階ではマグネツトスイツチ
MS２〜MS４は全てオフ）。同時にブレーク接点
rl4′がオフし、メーク接点rl4″がオンするのでリレ
ーRL５が動作する。尚、リレーRL３が動作する
とそのブレーク接点rl3がオフとなるのでリレー
RL２が一旦復帰し、この結果メーク接点rl2がオ
フするのでリレーRL３が復帰するという動作を、
コンデンサおよび抵抗からなる時定数回路を含ん
で交互に繰り返す。従つてトランスフアー接点
rl2′も左右に切換わり、リレーRL５を動作させた
後は左側に切換る。リレーRL５が動作すると、
そのメーク接点rl5′でリレーRL４が保持され、ま
たメーク接点rl5″でリレーRL６が動作する。そし
てリレーRL６が動作するとメーク接点rl6″でリレ
ーRL５が保持し、同時にメーク接点rl6″でリレー
RL７が動作する。さらにリレーRL７が動作する
とメーク接点rl7′でリレーRL６を保持し、同時に
メーク接点rl7″でリレーRL８を動作させる。リレ
ーRL８が動作するとメーク接点rl8′によりリレー
RL７が保持され、またトランスフアー接点rl8が
切換つてリレーRL２，RL３の動作を停止すると
共に、自己保持する。
以上で一連の動作が終了し、この間にメーク接
点rl4に続いてメーク接点rl5〜rl7が順次閉成する
ので、電源ユニツト＃１〜＃４に対してシーケン
シヤルに出力POW１〜POW４が供給される。こ
のため、電源入力端子PSiから流入する電流Ipsに
生じる突入波形RC1〜RC4は小さく抑えられる。
そして、この動作は電源投入時のみならず、長時
間の停電後にも同様に行なわれる。しかし、電源
入力PSiが瞬断し、制御用電源部CPSの出力制御
電圧CPS0がリレーの復旧電圧Ｖ２（V1は通常の
リレー印加電圧）以下に低下しないうちに復電し
てしまう場合には、シーケンス回路SQ内の状態
が変らず、マグネツトスイツチMS１〜MS４だ
けがオンからオフ、そしてオフからオンへと切換
わるので、マグネツトスイツチMS１〜MS４は
同時に再投入され、第２図右側のように電流Ips
には素子破壊を招く大きな突入波波形RC５が生
ずる。
点rl4に続いてメーク接点rl5〜rl7が順次閉成する
ので、電源ユニツト＃１〜＃４に対してシーケン
シヤルに出力POW１〜POW４が供給される。こ
のため、電源入力端子PSiから流入する電流Ipsに
生じる突入波形RC1〜RC4は小さく抑えられる。
そして、この動作は電源投入時のみならず、長時
間の停電後にも同様に行なわれる。しかし、電源
入力PSiが瞬断し、制御用電源部CPSの出力制御
電圧CPS0がリレーの復旧電圧Ｖ２（V1は通常の
リレー印加電圧）以下に低下しないうちに復電し
てしまう場合には、シーケンス回路SQ内の状態
が変らず、マグネツトスイツチMS１〜MS４だ
けがオンからオフ、そしてオフからオンへと切換
わるので、マグネツトスイツチMS１〜MS４は
同時に再投入され、第２図右側のように電流Ips
には素子破壊を招く大きな突入波波形RC５が生
ずる。
本発明はこの点を改善するために、電源入力の
瞬断時にもシーケンスをとり直すようにしたもの
である。本発明の電源制御装置は、共通の電源入
力端子から複数の電源出力端子に至る分岐経路に
それぞれ該電源によつて作動するスイツチの接点
を介在させ、そして該電源の立下りより暫時遅れ
て立下る特性の制御用電源部から給電されるシー
ケンス回路によつて該複数のスイツチ相互間に一
連の投入順序をつける電源制御装置において、該
電源の立下りを検出して該シーケンス回路を強制
復帰させ、且つ該シーケンス回路が初期状態に復
帰するまで該スイツチを全て再投入不能の状態に
保つ復帰回路を設けたことを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
瞬断時にもシーケンスをとり直すようにしたもの
である。本発明の電源制御装置は、共通の電源入
力端子から複数の電源出力端子に至る分岐経路に
それぞれ該電源によつて作動するスイツチの接点
を介在させ、そして該電源の立下りより暫時遅れ
て立下る特性の制御用電源部から給電されるシー
ケンス回路によつて該複数のスイツチ相互間に一
連の投入順序をつける電源制御装置において、該
電源の立下りを検出して該シーケンス回路を強制
復帰させ、且つ該シーケンス回路が初期状態に復
帰するまで該スイツチを全て再投入不能の状態に
保つ復帰回路を設けたことを特徴とするが、以下
図示の実施例を参照しながらこれを詳細に説明す
る。
第３図は本発明の一実施例を示す図で、第１図
と同一部分には同一符号が付してある。本例が第
１図と異なる点は電源入力PSiで動作するリレー
RL９を設け、その第１メーク接点rl9を自己保持
経路に、また第２メーク接点rl9′を接点rl4〜rl7の
共通経路に、更に第３メーク接点rl9″をスイツチ
SWと直列に接続し、併せてリレーRL４のブレ
ーク接点rl4を接点rl9と並列に接続して復帰回
路を構成した点にある。電源入力PSiが正常であ
ればリレーRL９の接点rl9〜rl9″は全てオン、ま
たはリレーRL４の接点rl4はオフなので全体の
動作は第４図の左側の様になり、リレーRL９の
ない第１図の回路と変らない。しかし、停電時お
よび復電時の動作は異なる。
と同一部分には同一符号が付してある。本例が第
１図と異なる点は電源入力PSiで動作するリレー
RL９を設け、その第１メーク接点rl9を自己保持
経路に、また第２メーク接点rl9′を接点rl4〜rl7の
共通経路に、更に第３メーク接点rl9″をスイツチ
SWと直列に接続し、併せてリレーRL４のブレ
ーク接点rl4を接点rl9と並列に接続して復帰回
路を構成した点にある。電源入力PSiが正常であ
ればリレーRL９の接点rl9〜rl9″は全てオン、ま
たはリレーRL４の接点rl4はオフなので全体の
動作は第４図の左側の様になり、リレーRL９の
ない第１図の回路と変らない。しかし、停電時お
よび復電時の動作は異なる。
即ち、停電時にはマグネツトスイツチMS１〜
MS４が同時にオフとなるので、第２図と同様に
出力POW１〜POW４もオフとなる。しかし、リ
レーRL９も同時にオフとなつて接点rl9″をオフと
するので、制御用電源部CPSの出力CPS0がV2以
上であつてもシーケンス回路SQは初期状態に復
帰する。これにも一定の順序があり、接点rl9″の
開放でリレーRL１が復帰すると、その接点rl1の
開放でリレーRL８が復帰する。リレーRL８が復
帰するとその接点rl8′の開放でリレーRL７が復帰
する。以下同様にして電源投入時とは逆にリレー
RL６，RL５，RL４がこの順に復帰する。この
結果、停電時の最終段階では、本例の追加部分
（復帰回路）に関しては接点rl9〜rl9″がオフ、rl4
がオンの状態であり、特にシーケンス回路SQ
の復帰で接点rl4〜rl7を全て開放している点が重
要である。
MS４が同時にオフとなるので、第２図と同様に
出力POW１〜POW４もオフとなる。しかし、リ
レーRL９も同時にオフとなつて接点rl9″をオフと
するので、制御用電源部CPSの出力CPS0がV2以
上であつてもシーケンス回路SQは初期状態に復
帰する。これにも一定の順序があり、接点rl9″の
開放でリレーRL１が復帰すると、その接点rl1の
開放でリレーRL８が復帰する。リレーRL８が復
帰するとその接点rl8′の開放でリレーRL７が復帰
する。以下同様にして電源投入時とは逆にリレー
RL６，RL５，RL４がこの順に復帰する。この
結果、停電時の最終段階では、本例の追加部分
（復帰回路）に関しては接点rl9〜rl9″がオフ、rl4
がオンの状態であり、特にシーケンス回路SQ
の復帰で接点rl4〜rl7を全て開放している点が重
要である。
シーケンス回路SQの復帰は、第１図の回路で
もCPS0＞V2となる長い停電時にはコンデンサの
放電で自然に生じる。しかし、CPS0＞V2の瞬断
時には第１図の回路では接点rl4〜rl7は全てオン
のままである。
もCPS0＞V2となる長い停電時にはコンデンサの
放電で自然に生じる。しかし、CPS0＞V2の瞬断
時には第１図の回路では接点rl4〜rl7は全てオン
のままである。
これに対し第３図の回路ではリレーRL９が復
帰して接点rl9″が開放すると直ちにシーケンス回
路SQの復帰動作が開始され、短時間後にシーケ
ンス回路SQは初期状態に復帰する。従つて、電
源PSiが復電すると第４図右側のように、投入時
と同様のシーケンスが行なわれる。このため、電
源の瞬断によつても過大な突入波形（第２図の
RC5）は生じないので、素子を破壊する等の問題
を回避できる。
帰して接点rl9″が開放すると直ちにシーケンス回
路SQの復帰動作が開始され、短時間後にシーケ
ンス回路SQは初期状態に復帰する。従つて、電
源PSiが復電すると第４図右側のように、投入時
と同様のシーケンスが行なわれる。このため、電
源の瞬断によつても過大な突入波形（第２図の
RC5）は生じないので、素子を破壊する等の問題
を回避できる。
以上述べたように本発明によれば、電源投入
時、長期停電時、瞬断時を問わず、複数の電源出
力端子相互間に出力順序をつけているので、電算
機システム等における負荷素子の突入電流による
破壊を未然に防止できる。
時、長期停電時、瞬断時を問わず、複数の電源出
力端子相互間に出力順序をつけているので、電算
機システム等における負荷素子の突入電流による
破壊を未然に防止できる。
第１図は従来の電源制御装置の一例を示す回路
図、第２図はその動作を示すタイムチヤート、第
３図は本発明の一実施例を示す回路図、第４図は
その動作を示すタイムチヤートである。 図中、CONTは電源制御装置、CPSは制御用
電源部、SQはシーケンス回路、MS１〜MS４は
その接点、RL９は復帰回路を構成する電源入力
の立下り検出用リレー、rl9〜rl9″はその接点、rl4
はリレーRL４の接点である。
図、第２図はその動作を示すタイムチヤート、第
３図は本発明の一実施例を示す回路図、第４図は
その動作を示すタイムチヤートである。 図中、CONTは電源制御装置、CPSは制御用
電源部、SQはシーケンス回路、MS１〜MS４は
その接点、RL９は復帰回路を構成する電源入力
の立下り検出用リレー、rl9〜rl9″はその接点、rl4
はリレーRL４の接点である。
Claims (1)
- １ 共通の電源入力端子から複数の電源出力端子
に至る分岐経路にそれぞれ該電源によつて作動す
るスイツチの接点を介在させ、そして該電源の立
下りより暫時遅れて立下る特性の制御用電源部か
ら給電されるシーケンス回路によつて該複数のス
イツチ相互間に一連の投入順序をつける電源制御
装置において、該電源の立下りを検出して該シー
ケンス回路を強制復帰させ、且つ該シーケンス回
路が初期状態に復帰するまで該スイツチを全て再
投入不能の状態に保つ復帰回路を設けたことを特
徴とする電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182288A JPS57106338A (en) | 1980-12-23 | 1980-12-23 | Power source control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182288A JPS57106338A (en) | 1980-12-23 | 1980-12-23 | Power source control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106338A JPS57106338A (en) | 1982-07-02 |
| JPS6362981B2 true JPS6362981B2 (ja) | 1988-12-06 |
Family
ID=16115654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182288A Granted JPS57106338A (en) | 1980-12-23 | 1980-12-23 | Power source control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106338A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228923A (ja) * | 1987-03-17 | 1988-09-22 | 日本電気株式会社 | 負荷投入・切断回路 |
| JPH0370026U (ja) * | 1990-10-15 | 1991-07-12 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51122297U (ja) * | 1976-03-10 | 1976-10-04 |
-
1980
- 1980-12-23 JP JP55182288A patent/JPS57106338A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106338A (en) | 1982-07-02 |
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