JPH01307854A

JPH01307854A - メモリ装置

Info

Publication number: JPH01307854A
Application number: JP63139950A
Authority: JP
Inventors: Hiroshi Asada; 浅田　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-07
Filing date: 1988-06-07
Publication date: 1989-12-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はバッテリバックアップされるメモリ装置の改良
に関する。

（従来の技術）Ｃ−ＭＯＳ型のメモリであるＳＲＡＭ（スタチック会ラ
ンダム・アクセス・メモリ）は極めて低消費電力である
ため、電池を電源に長時間に亙って、データを保持する
ことができる。そして、ＳＲＡＭハ＋　５．５　Ｖ　〜
＋　４．５　Ｖノ動作電圧でアクセスすることができる
が、これ以下の２ｖ程度まで供給電圧が下がってもアク
セスはできないものの、データ保持が可能である。一方
、ＳＲＡＭにはチップをアクティブにするか否かをコン
トロールするために、負論理のチップイネープル端子若
しくはチップセレクト端子を設けてあり、この端子に論
理レベル”Ｌｏを与えることでアクティブ状態に、論理
レベル”Ｈｏを与えることで禁止状態（スタンバイモー
ド）にすることができる。そして、このチップイネーブ
ル端子若しくはチップセレクト端子をｌ”Ｖｃｃ　−０
，２ＶＪ（但しＶｃｃはＳＲＡＭの電源電圧）とするこ
とで低消費電流状態（インアクティブ状態）にすること
ができる。

従って、ＳＲＡＭを用いる場合では電源電圧低下時にア
クセス禁止とするように上記端子を制御することにより
データの保証を行うことができる。

ところで、ＳＲＡＭを用いたバッテリバックアップされ
る半導体メモリ装置においては通常は外部電源よりシス
テム内の必要な直流電圧を作るシステム電源より駆動電
源の供給を受け、システム電源よりの供給電圧が内蔵バ
ッテリ電圧より低くなると自動的に内蔵バッテリ電源に
切換えてこのバッテリ電源から電圧を供給するバッテリ
バックアップ回路ｊ０１　、Ｓ　ＲＡＭ１０３への供給
電源状態によりメモリアクセスを可能にしたり、禁止し
たりするバッテリバックアップ用チップイネーブル制御
のための電圧検出回路１０２を備えて第４図の如く構成
されていた。すなわち、第４図（ａ）の場合はＳＲＡＭ
チップとして１Ｍビットのものを用いた例であり、ＳＲ
ＡＭ１０３は負論理のチップイネーブル端子ＣＥＩと正
論理のチップイネーブル端子ＣＥ２を有していて、前者
は電源ダウン時の制御用、後者はマイクロコンピュータ
よりのチップセレクト用に利用する。そして、充電可能
なバッテリ（電池型Ｒ）を内蔵するバッテリバックアッ
プ回路１０１を通して通常、システム電源より電源電圧
がＳＲＡＭ１０３１１：供給され、ＳＲＡＭ１０３（７
）動作を保証しているが、システム電源ダウン等の際に
はバッテリバックアップ回路１０１は内蔵の電池電源よ
り電源供給を行うようにしている。

すなわち、前記電池電源が３．６Ｖであるとすると、シ
ステム電源よりの供給電圧がＳＲＡＭ駆動定格電圧４．
５■より下がって、ある電圧値に達すると、ＳＲＡＭ供
給電圧を監視して通常は＃Ｌ゛なるパワーダウン信号ｐ
ｏｗｏｏｖを出力してＳＲＡＭ１０３のチップイネーブ
ル端子ｍ（負論理入力）に与え、ＳＲＡＭ１０３をアク
ティブ可能にする電圧検出回路１０２がそのパワーダウ
ン信号ｐｏｗｏｏｗを論理レベル”Ｌ”から論理レベル
°Ｈ”に変化させる。この”Ｈｏなるパワーダウン信号
ＰＯｗＤＯＷをチップイネーブル端子ＣＨＩに入力され
たＳＲＡＭ１０３は、この段階でアクセス禁止となる。

そして、システム電源電圧が電池電圧より低くなると電
圧検出回路１０２及びＳＲＡＭ１０８はバッテリバック
アップ回路１０１によって自動的に電池電源から電圧の
供給を受けるようになり、これによってバックアップさ
れるようにしである。尚、通常、システム電源が正常な
オン状態のとき、ＳＲＡＭ１０３のアクセスはＣＥＩが
°Ｌ＃であるので、ＣＦ２への信号制御によって成され
、これはマイクロコンピュータより出力されるメモリチ
ップイネーブル信号ＣＥにて行われる。

第４図（ｂ）の場合は電圧検出回路１０２の出力信号Ａ
及びＢの論理が逆となっただけでその働きは（ａ）と同
じである。すなわち、システム電圧の低下により電圧検
出回路１０２ｂのｐｏｗＤｏｗ信号がＨ″から°Ｌ″に
変化し、ＳＲＡＭ１０３ｂの正論理チップイネーブル端
子ＣＥ２に入力されることにより、ＳＲＡＭ１０３ｂの
アクセスを禁止する。また、電源が正常なオン時には負
論理チップイネーブル端子ＣＥＩにマイクロコンピュー
タからの論理レベル”Ｌ”のメモリチップイネーブル信
号信号を与えることによってＳＲＡＭ１０３ｂのアクセ
スを行う。

このような従来回路によると、確率は低いとはいえ、第
５図のタイミングチャートに示すようにシステム電圧の
低下検出の変化点においてシステムダウンを示すｐｏｗ
ｏｏｗ信号が出力されるが、この時点でメモリチップイ
ネーブル信号ＣＥがアクティブな状態にあると、ＳＲＡ
Ｍでのチップイネーブルがノンアクティブ状態になるた
め、カタログデータ上でのチップイネーブルタイミング
が満たせず、特にＳＲＡＭ１０３への書き込みを実行中
の場合、その書き込み実施中のアドレスにおけるデ−タ
が破壊される恐れがあった。尚、第５図の（ａ）は電源
電圧の変化、（ｂ）は電圧検出回路の検出信号出力ＰＯ
ＷＤＯＷを表わし、（ｃ）　：＝　（１’）　ＰＯＷＤ
ＯＷ信号の変化点でアクティブになっているメモリＣＥ
　（メモリチップイネーブル）信号の例を示している。

また、（ｄ）と（ｅ）は論理が逆なだけで（ｂ）と（ｃ
）に同じである。（ｄ）と（ｅ）は従来の回路例である
第４図（ｂ）に対応している。

このように従来構成では電圧低下検出直後にＳＲＡＭの
チップイネーブルを禁止するので、システムからのＳＲ
ＡＭへの書き込み動作中であれば、メモリの内容が破壊
されると言う不具合があった。

（発明が解決しようとする課８）上述の如く、従来のバッテリバックアップ機能を持たせ
たＳＲＡＭ回路ではシステム電源ダウンなどにより電圧
低下し、それが検出されると直ちにＳＲＡＭをノンアク
ティブにする。すなわち、電圧低下検出直後にシステム
に非同期にＳＲＡＭのチップイネーブルを禁止するため
にマイクロプロセッサからのＳＲＡＭへの書き込み動作
と衝突するとＳ　ＲＡ　Ｍの内容が破壊されると云う問
題があった。

そこでこの発明の目的するところは、電圧低下検出信号
とシステムのＳＲＡＭメモリへのアクセスとを同期させ
、ＳＲＡＭへの書き込み動作中でもＳＲＡＭメモリの内
容を保証することのできるメモリ装置を提供することに
ある。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するため、本発明は次のように構成する
。すなわち、外部電源より所要の電圧を供給するシステ
ム電源から通常時はシステム内に電源供給するとともに
この供給電圧が低下したときはバッテリ電源を有するバ
ッテリバックアップ回路よりシステム内に電源供給し、
また、システム内に供給される電源電圧を監視してこれ
が所定の下限値に達するとメモリのアクセスを禁止する
禁止信号を出す電圧検出回路を備え前記メモリはチップ
のアクセス可否を制御するチップ選択制御用の端子を少
なくとも２つ備え、前記禁止信号は前記メモリの一方の
チップ選択制御用の端子に与え、また、前記メモリの他
方のチップ選択制御用の端子にはこのメモリを使用する
制御システム側よりチップイネーブル信号を与えるよう
にしたメモリ装置おいて、前記禁止信号と前記チップイ
ネーブル信号とを人力とし、これらを共に受けると該チ
ップイネーブル信号が消滅するまで前記禁止信号の前記
一方のチップ選択制御用端子への出力を阻止し、その後
に当該阻止を解除する調停回路を設けて構成する。

（作用）このような構成において、定常時はこのメモリを使用す
る制御システム側よりチップイネーブル信号を与えるこ
とにより、本メモリ装置のメモリチップはアクティブ可
能になり、前記制御システム側よりアドレス情報とリー
ド／ライト信号及びデータ等を与えることでメモリチッ
プはアクセスできる。システム電源がダウンすると、バ
ッテリバックアップ回路が電源を供給し、メモリのデー
タを保持する。そして、電圧検出回路はシステム内の電
源電圧を監視し、これが所定の最小値に達すると禁止信
号を出力する。調停回路はこの禁止信号を受けると制御
システム側よりチップイネーブル信号が無ければ直ちに
、参央〒また、チップイネーブル信号があればこれが消
滅するのを待って禁止信号をメモリチップに与えて、そ
の後、電圧が回復するまではメモリのアクセスを禁止す
る。そのため、書き込み中に禁止信号が発生しても該書
き込みが終了するまではアクセス禁止とならないので、
書き込み状態時でもそのアクセスしているアドレスでの
データの破壊を確実に防止できる。

従って、この発明によれば、電圧低下検出による禁止信
号とシステムのＳＲＡＭメモリへのアクセスとを同期さ
せ、ＳＲＡＭへの書き込み動作中でもＳＲＡＭの内容を
保証することのできるメモリ装置を提供することができ
る。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本装置の構成を示すブロック図であり、図中３
０１は外部電源より作った必要な電圧を供給するシステ
ム電源の供給電圧が所定値以下になったとき電源を供給
するバッテリバックアップる電圧検出回路、３０３はＳ
ＲＡＭを使用したメモリ部である。前記メモリ部３０３
はＳＲＡＭを用いて構成されており、ＳＲＡＭはチップ
のアクセス可否を制御するチップ選択制御用の端子を少
なくとも２つ備えていて、前記禁止信号は調停回路３０
４を介して前記メモリの一方のチップ選択制御用の端子
ＣＥＩに与え、また、他方のチップ選択制御用の端子Ｃ
Ｅ２にはこのＳＲＡＭを使用する制御システム側（マイ
クロコンピュータ）よりチップイネーブル信号ＳＲＡＭ
ＣＢを与えるようにしである。

前記調停回路３０４は前記禁止信号と前記チップイネー
ブル信号とを入力とし、これらを共に受けると該チップ
イネーブル信号が消滅するまで前記禁止信号の前記一方
のチップ選択制御用端子への出力を阻止し、その後に当
該阻止を解除する機能を有する。

このメモリシステムは第３図に示すようにメモリシステ
ムの電源電圧Ｖｃｃが第３図（ａ）に示すように低下し
た場合、電圧検出回路３０２が働いて第３図（ｂ）のよ
うなパワーダウン信号ＰＯＷＤＯＷを出力する。一方、
調停回路３０４は第３図の例１に示すようにこのメモリ
システムを使用するマイクロコンピュータシステムから
のＳＩ？ＡＭＣＢ信号３Ｂ（チップイネーブル信号若し
くはチップセレクト信号）と衝突しない場合はすぐにメ
モリのＣＢ１入力信号をＨ°にすることによってメモリ
アクセスを禁止する（第３図の（ｆ））。

また、第３図の例２に示すようにシステムのメモリチッ
プイネーブル信号ＳＲＡＭＣＥ　（３Ｂ）と衝突した場
合、調停回路３０４はパワーダウン信号ＰＯＷＤＯＷ　
（３Ａ）とＳＲＡＭＣＢ信号（３Ｂ）を調停しテシステ
ムのＳＲＡＭＣＢ信号によるアクセスが終了した後に、
タイミングチャート（ｊ）に示すように端子ＣＢＩへの
入力信号（３Ｅ）を”Ｈ”にしてメモリアクセスを禁止
する。このメモリアクセス禁止は再び電源が入って電圧
検出回路３０２によりパワーダウン信号ＰＯＶＤＯＷ　
（３Ａ）力（−Ｌ″になるまで解除されない。

従って、本発明では電圧低下検出時にシステムがＳＲＡ
Ｍへの書き込み動作中でもＳＲＡＭメモリの内容を保証
することができる。

第２図は本発明の一具体例であって、５０１はシステム
電源の電圧を検出する電源電圧検出回路であり、ヒステ
リシスは低レベル転位３．７８ｖ。

高レベル転位４．　ＯＯＶである。５０２は本メモリ装
置のシステム電源供給ライン５５における入口側に接続
されたショットキーダイオードで、通常はバッテリ５０
３に充電しており、システム電源オフ（またはダウン）
時にはシステム電源側へのバッテリ５０３の逆電流を阻
止する。バッテリ５０３はニッケル・カドミニウム・バ
ッテリ等を用いており、定格は３．６ｖである。５０４
　はｓＲＡＭで１Ｍｔ’ットのスタティックＲＡＭであ
り、５０５は電源ダウン時にマイクロコンピュータがＳ
ＲＡＭ５０４の書き込みを実施中であるときその書き込
みが終了した後にアクティブ禁止とするようにチップイ
ネーブルを調停する調停回路であり、ここではＣ−ＭＯ
Ｓ型の汎用ゲートＩＣである型番７４８ＣＯＯＰ（４個
の２人力ＮＡＮＤゲート５０５ａ　〜５０５ｄを持つナ
ントゲートＩＣ）を使用して次のように構成している。

尚、ＮＡＮＤゲート５０５ａは使用せず、５０５ｂ〜５
０５ｄの３つのゲートを利用して構成している。

すなわち、マイクロコンピュータからのチップイネーブ
ル信号ＳＲＡＭＣＢと第２のＮＡＮＤゲート５０５ｃの
出力とを負論理ＮＯＲとして動作させる第１のＮＡＮＤ
ゲート５０５ｂに与え、電源電圧検出回路５０１の出力
する禁止信号であるパワーダウン信号ｐｏｗｏｏｗと前
記第１（７）ＮＡＮＤゲート５０５ｂノ出力とを第２の
ＮＡＮＤゲート５０５ｅに与える。この第２のＮＡＮＤ
ゲート５０５ｃの出力は第１のＮＡＮＤゲート５０５ｂ
の他°に負論理ＮＯＲとして機能する第３のＮＡＮＤゲ
ー）　５０５ｄに与えるようにする。この第３のＮＡＮ
Ｄゲート５０５ｄはＮＡＮＤ回路５０５ｃ出力の反転回
路として機能する。この第３のＮＡＮＤゲート５０５ｄ
出力はＳＲＡＭ５０４の負論理チップイネーブル端子Ｃ
ＥＩにアクティブ禁止信号３Ｅとして与えられる。マイ
クロコンピュータから与えられるチップイネーブル信号
ＳＲＡＭＣＥはＳＲＡＭ５０４における正論理のチップ
イネーブル端子ＣＥ２に入力され、電源が正常であると
きはこの端子ＣＥ２にマイクロコンピュータから”Ｈ“
なるチップイネーブル信号ＳＲＡＭＣＥが入力されると
ＳＲＡＭ５０４はアクティブとなる。尚、Ｒ／Ｗはメモ
リリード／ライト端子であり、１１００から１１０７は
システムデータバスに接続される人／出力端子、また、
＾０〜ＡｌＢはアドレス端子、ＯＥは出力イネーブル端
子である。

このような構成の本装置は電源をオンしてシステムを起
動するとこの状態で本メモリ装置のシステム電源供給ラ
イン５５にはシステム電源より電源供給がなされ、バッ
テリ５０３への充電も行われる。そして、この状態では
システム電圧は正常電圧であるので、パワーダウン信号
ＰＯＷＤＯＷは１Ｌ”であり、従って、第２のＮＡＮＤ
ゲート５０５Ｃは出力が必ずＨ”であり、このときマイ
クロコンピュータよりノンアクティブのチップイネーブ
ル信号ＳＲＡＭＣＢ　（”Ｌ“）が与えられると、これ
によりｍｌのＮＡＮＤゲート５０５ｂは出力（３Ｃ）が
°Ｌ２、従って、第２のＮＡＮＤゲート５０５ｃは入力
が＃Ｌ。

及び”Ｈ”となるので出力（３Ｄ）は０Ｈ″となる。

これが第３のＮＡＮＤゲート５０５ｄにより反転されて
調停回路５０５からは”Ｌｏなる信号（３Ｅ）が出力さ
れる。これはＳＲＡＭ５０４の負論理チップイネーブル
端子ＣＥＩに入力され、また、正論理チップイネーブル
端子ＣＢ２には２Ｌ”なるチップイネーブル信号Ｓｌ？
ＡＭＣＢが与えられているので、Ｓ　ＲＡＭ５０４はイ
ネーブル禁止となる。このタイミングは例えば第３図の
ｔｉである。

次にマイクロコンピュータよりアクティブのチップイネ
ーブル信号ＳＩ？ＡＭＣＥ　（”Ｈｏ）が与えられると
これにより第１のＮＡＮＤゲート５０５ｂは出力（３Ｃ
）が”Ｌ”、従って、これと２　Ｌ”なるパワーダウン
信号ＰＯＶＤＯＷを受ける第２のＮＡＮＤゲート５０５
ｃは入力が共に＃Ｌ”となるので出力（３Ｄ）は°Ｈ″
である。これが第３のＮＡＮＤゲート５０５ｄにより反
転されて調停回路５０５からは＃Ｌ”なる信号（３Ｅ）
が出力される。これはＳＲＡＭ５０４の負論理チップイ
ネーブル端子ｍに入力され、また、正論理チップイネー
ブル端子ＣＢ２には”Ｈ”なるチップイネーブル信号Ｓ
ＲＡＭＣＥが与えられているので、ＳＲＡＭ５０４はイ
ネーブルとなる。このタイミングは例えば第３図の１２
である。

ここでシステム電源をオフすると、システム電源よりの
直流電源電圧＋５Ｖｃｃは第３図の（ａ）に示すように
低下する。そして電圧が３．７８Ｖｌ：なると、電圧検
出回路５０１が動作して第３図の（ｂ）における１３時
のようにパワーダウン信号ＰＯＷＤＯＷを”Ｈｏにする
。このとき第３図の例１のようにマイクロコンピュータ
からチップイネーブル信号ＳＲＡＭＣＥが与えられてい
ないと（“Ｌ”）、第１のＮＡＮＤゲート５０５ｂは出
力（３Ｃ）が”Ｈ”、従って、これとＨ″なるパワーダ
ウン信号ｐｏｗｏｏｗを受ける第２）ＮＡＮＤゲート５
０５ｃは入力が”Ｌ２及びＨ″となるので出力は”Ｌｏ
となる。これが第３のＮＡＮＤゲート５０５ｄにより反
転されて調停回路５０５からは”Ｈ”なる信号が出力さ
れる。これはＳＲＡＭ５０４の負論理チップイネーブル
端子ＣＥＩに入力されるので、ＳＲＡＭ５０４は即座に
メモリアクセス禁止状態となる。

このように、パワーダウン時に、ＳＲＡＭＣＥがイネー
ブルでないときはＳＲＡＭは自動的にＣＥＩが”Ｈ２に
ロックされ、マイクロコンピュータからのチップイネー
ブル信号ＳＲＡＭＣＥの変化に関係なくなる（第３図の
タイミングチャート（ａ）〜（ｒ））。

次に第３図の例２におけるＴ１時点のようにシステム電
源がダウンして電圧検出回路５０１がこれを検出し、パ
ワーダウン信号ＰＯＷＤＯＶ　（３Ａ）が”Ｈ”になっ
た時にマイクロコンピュータからのチップイネーブル信
号ＳＲＡＭＣＢがアクティブ（”Ｈ”）であった場合を
考えてみる。

この場合、これより僅かに前の時点での状態を考えて見
ると例１のｔ２時と同様の状態にあるので、第１のＮＡ
ＮＤゲート５０５ｂは出力（３Ｃ）が”Ｌ”、従って、
第２のＮＡＮＤゲート５０５Ｃは出力力＜’　Ｈ″であ
る。そして１１時に”Ｈ″なるチップイネーブル信号Ｓ
ＲＡＭＣＥを受けることになるので、調停回路５０５の
第１のＮＡＮＤゲート５０５ｂは入力が共に”Ｈ”とな
り、出力（３Ｃ）は”Ｌ”となる。

従って、これと”Ｈ”なるパワーダウン信号ｐｏｗｏｏ
ｖを受ける第２７７）ＮＡＮＤゲート５０５　ｃ　ハ出
力（３Ｄ）が“Ｈ”となり、これが第３のＮＡＮＤゲー
ト５０５ｄにより反転されて調停回路５０５からは”Ｌ
ｏなる信号が出力される。これはＳ　ＲＡＭ５０４の負
論理チップイネーブル端子ＧＥＬに人力され、また、正
論理チップイネーブル端子ＣＥ２には°Ｈ”なるチップ
イネーブル信号ＳＲＡＭＣＢが与えられているので、Ｓ
ＲＡＭ５０４はイネーブルを保ち、アクセスが続行でき
る。

そしてマイクロコンピュータからのチップイネーブル信
号ＳＲＡＭＣＢが無くなると（Ｌ”）、第１のＮＡＮＤ
ゲート５０５ｂはこれとＨ”なる第２のＮＡＮＤゲート
５０５ｃの出力を受けて出力（３Ｃ）が”Ｈ２、従って
、これと”Ｈ”なるパワーダウン信号ｐｏｗＤｏｗを受
ける第２のＮＡＮＤゲー）　５０５ｃ反転されて調停回
路５０５からは′Ｈ”なる信号が出力される。これがＳ
ＲＡＭ５０４の負論理チップイネーブル端子ＣＥＩに入
力されるので、ＳＲＡＭ５０４はこの時点でメモリアク
セスを禁止状態とする。

尚、バッテリ電源５５は電源オンの間は電源電圧が供給
され、電源オフ後は電源電圧がバッテリ電圧以下となっ
た段階で自動的にバッテリ電圧に切替わる。２Ｖ程度ま
で動作が保証されるＣ−ＭＯＳ型のゲートＩＣで作られ
た調停回路５０５もこのバッテリ電圧によってバックア
ップされるため、結局、電源電圧が４．ＯＶに達し、電
源電圧検出回路５０１の出力ｐｏｔｏｏｗ信号３＾が”
Ｌ”になって初めてこの禁止状態が解除される。

このように本装置は、外部電源より所要の電圧を供給す
るシステム電源から通常時はシステム内に電源供給する
とともにこの供給電圧が低下したときはバッテリ電源を
有するバッテリバックアップ回路よりシステム内に電源
供給し、また、システム内に供給される電源電圧を監視
してこれが所定の下限値に達するとメモリのアクセスを
禁止する禁止信号を出す電圧検出回路を備え前記メモリ
はチップのアクセス可否を制御するチップ選択制御用の
端子を少なくとも２つ備え、前記禁止信号は前記メモリ
の一方のチップ選択制御用の端子に与え、また、前記メ
モリの他方のチップ選択制御用の端子にはこのメモリを
使用する制御システム側よりチップイネーブル信号を与
えるようにしたメモリ装置おいて、前記禁止信号と前記
チップイネーブル信号とを入力とし、これらを共に受け
ると該チップイネーブル信号が消滅するまで前記禁止信
号の前記一方のチップ選択制御用端子への出力を阻止し
、その後に当該阻止を解除する調停回路を設けて構成し
たものである。

そして、定常時はこのメモリを使用する制御システム側
よりチップイネーブル信号を与えることにより、本メモ
リ装置のメモリチップはアクティブ可能になり、前記制
御システム側よりアドレス情報とリード／ライト信号及
びデータ等を与えることでメモリチップはアクセスでき
るが、システム電源がダウンすると、バッテリバックア
ップ回路が電源を供給し、メモリのデータを保持する。

そして、電圧検出回路はシステム内の電Ｍ電圧を監視し
、これが所定の最小値に達すると禁止信号を出力する。

調停回路はこの禁止信号を受けると制御システム側より
チップイネーブル信号が無ければ直ちに、側御また、チ
ップイネーブル信号があればこれが消滅するのを待って
禁止信号をメモリチップに与えて、その後、電圧が回復
するまではメモリのアクセスを禁止する。そのため、書
き込み中に禁止信号が発生しても該書き込みが終了する
まではアクセス禁止とならないので、書き込み状態時で
もそのアクセスしているアドレスでのデータの破壊を確
実に防止できる。従って、このメモリ装置によれば、電
圧低下検出信号とシステムのＳＲＡＭメモリへのアクセ
スとを同期させることかでき、ＳＲＡＭへの書き込み動
作中でもＳＲＡＭの内容を保証することができるように
なる。しかも、第２図の実施例に示すように、調停回路
は型式番号ｒ７４ＨｃＯＯＰ　Ｊなる汎用Ｃ−ＭＯＳゲ
ートＩＣ１個で構成できるので、簡単且つ、安価で済む
。

尚、本発明は上記し且つ、図面に示す実施例に限定する
こと無く、その要旨を変更しない範囲内で適宜変形して
実施し得るものである。

〔発明の効果〕

以上、説明したように本発明によれば、電圧低下時の禁
止信号とシステムのＳＲＡＭへのメモリアクセスを調停
し同期できるため、電圧低下検出時にＳＲＡＭへの書き
込み動作中であってもその書き込み動作を保証し、ＳＲ
ＡＭのメモリデータの内容が破壊されることがないと云
う効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の具体例を示す回路図、第３図はその作用を説明
するための図、第４図は従来例を示すブロック図、第５
図はその動作を説明するための図である。３０１・・・バッテリバックアップ回路、３０２　。５０１・・・電圧検出回路、３０３・・・ＳＲＡＭを使
用したメモリ部、３０４　、５０５・・・調停回路、５
０２・・・ダイオード、５０３−＝バッテリ、５０４　
・ＳＲＡＭ、５０５ａ〜。５０５ｄ・・・ＮＡＮＤゲート、Ｒ１−Ｒ６・・・抵抗
。出願人代理人　　弁理士　鈴江武彦第１図第２図＋ＶＣＣ

Claims

【特許請求の範囲】

外部電源より所要の電圧を供給するシステム電源から通
常時はシステム内に電源供給するとともにこの供給電圧
が低下したときはバッテリ電源を有するバッテリバック
アップ回路よりシステム内に電源供給し、また、システ
ム内に供給される電源電圧を監視してこれが所定の下限
値に達するとメモリのアクセスを禁止する禁止信号を出
す電圧検出回路を備え前記メモリはチップのアクセス可
否を制御するチップ選択制御用の端子を少なくとも２つ
備え、前記禁止信号は前記メモリの一方のチップ選択制
御用の端子に与え、また、前記メモリの他方のチップ選
択制御用の端子にはこのメモリを使用する制御システム
側よりチップイネーブル信号を与えるようにしたメモリ
装置おいて、前記禁止信号と前記チップイネーブル信号
とを入力とし、これらを共に受けると該チップイネーブ
ル信号が消滅するまで前記禁止信号の前記一方のチップ
選択制御用端子への出力を阻止し、その後に当該阻止を
解除する調停回路を設けたことを特徴とするメモリ装置
。