JPH04162293A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04162293A JPH04162293A JP2289701A JP28970190A JPH04162293A JP H04162293 A JPH04162293 A JP H04162293A JP 2289701 A JP2289701 A JP 2289701A JP 28970190 A JP28970190 A JP 28970190A JP H04162293 A JPH04162293 A JP H04162293A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000015654 memory Effects 0.000 claims abstract description 37
- 230000003068 static effect Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに間し、特に、スタティック型の
半導体メモリに関する。
半導体メモリに関する。
近年、スタティック型の半導体メモリは、その特徴であ
る低消費電力化が可能であるために、ラップトツブ・パ
ソコンおよびバッテリー・バックアップの必要なメモリ
・カード笠において使用されている。
る低消費電力化が可能であるために、ラップトツブ・パ
ソコンおよびバッテリー・バックアップの必要なメモリ
・カード笠において使用されている。
第５図に示されるのは、従来使用されているスタティッ
ク型メモリ・セルと、当該メモリ・セルに供給される電
源との関係を示した回路図である。第５図において、電
源Ｖｃｃ、ワード線１０５およびデジット線１０６に対
応して、メモリ・セル１１が３個備えられており、それ
ぞれのメモリ・セル１１は、Ｎ型樋０ＳＦＥＴ ２７〜
３０と、抵抗３１および３２とを備えて構成されている
。なお、３個のメモリ・セルの内、２個のメモリ・セル
については、各メモリ・セルの回路構成が同一であるた
め、それぞれの内部構成は省略されている。
ク型メモリ・セルと、当該メモリ・セルに供給される電
源との関係を示した回路図である。第５図において、電
源Ｖｃｃ、ワード線１０５およびデジット線１０６に対
応して、メモリ・セル１１が３個備えられており、それ
ぞれのメモリ・セル１１は、Ｎ型樋０ＳＦＥＴ ２７〜
３０と、抵抗３１および３２とを備えて構成されている
。なお、３個のメモリ・セルの内、２個のメモリ・セル
については、各メモリ・セルの回路構成が同一であるた
め、それぞれの内部構成は省略されている。
メモリ・セル内のＮ型ＭＯ５ＦＥＴ ２９および３０は
駆動用として機能し、Ｎ型ＭＯ８ＦＥＴ ２９および３
０は転送用として機能している。抵抗３１および３２は
、多結晶シリコンにより形成される抵抗で、メモリ・セ
ルに対する負荷抵抗として作用する。このメモリ・セル
３３に供給される電源Ｖｃｃは、第５図に見られるよう
に、直接メモリ・セル３３に接続されている。従って、
待機状態および動作状態においては、各メモリ・セル３
３に流れ込む電流は、供給電源Ｖｃｃの＠流容量により
決定される。
駆動用として機能し、Ｎ型ＭＯ８ＦＥＴ ２９および３
０は転送用として機能している。抵抗３１および３２は
、多結晶シリコンにより形成される抵抗で、メモリ・セ
ルに対する負荷抵抗として作用する。このメモリ・セル
３３に供給される電源Ｖｃｃは、第５図に見られるよう
に、直接メモリ・セル３３に接続されている。従って、
待機状態および動作状態においては、各メモリ・セル３
３に流れ込む電流は、供給電源Ｖｃｃの＠流容量により
決定される。
上述した従来の半導体メモリにおいては、メモリ・セル
に電圧および電流を供給する電源が、直接メモリ・セル
に接続されている。従って、待機時における消費電流を
低減するために、メモリ・セルに流れる電流を下げる方
法としては、第一に電源電圧を下げる方法が用いられて
いる。しかしながら、一般に、外部からの供給電圧は、
規定により安易には電圧値を変更することができず、こ
の方法は採用できないという欠点がある。
に電圧および電流を供給する電源が、直接メモリ・セル
に接続されている。従って、待機時における消費電流を
低減するために、メモリ・セルに流れる電流を下げる方
法としては、第一に電源電圧を下げる方法が用いられて
いる。しかしながら、一般に、外部からの供給電圧は、
規定により安易には電圧値を変更することができず、こ
の方法は採用できないという欠点がある。
また、メモリ・セルに流れる電流を下げる第二の方法と
しては、メモリ・セルの負荷抵抗を大きくして電流を低
減させるという方法があるが、第５図に示されるＡ点の
基板に対するリーク電流よりも小さい電流値に抑制した
場合、ホールド不良という障害が発生するという欠点が
ある。
しては、メモリ・セルの負荷抵抗を大きくして電流を低
減させるという方法があるが、第５図に示されるＡ点の
基板に対するリーク電流よりも小さい電流値に抑制した
場合、ホールド不良という障害が発生するという欠点が
ある。
本発明の半導体メモリは、複数のスタティック型メモリ
・セルより成るメモリ領域と、前記メモリ領域に電力を
供給する電源回路と、を含む半導体メモリにおいて、所
定の制御信号を介して、前記複数のスタティック型メモ
リ・セルに供給される電源電圧を、当該半導体メモリの
動作時においては正常に供給し、待機時においては低レ
ベルに抑制して供給するように制御する電源制御手段を
備えて構成される。
・セルより成るメモリ領域と、前記メモリ領域に電力を
供給する電源回路と、を含む半導体メモリにおいて、所
定の制御信号を介して、前記複数のスタティック型メモ
リ・セルに供給される電源電圧を、当該半導体メモリの
動作時においては正常に供給し、待機時においては低レ
ベルに抑制して供給するように制御する電源制御手段を
備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、電源ＶＣＣ、ワー
ド線１０３およびデジット線１０４に対応して、外部状
況検出回路１、Ｐ型１ＩＩＯ８ＦＥＴ ２およびＮ型Ｍ
Ｏ３ＦＥＴ ３を含む電源制御回路４と、複数のメモリ
ーセル■と、を備えて構成されており、各メモリ・セル
１１には、その内の一つのメモリ・セルの内部構成が示
されるように、Ｎ型ＭＯ３ＦＥＴ ５〜８ならびに抵抗
９．１０が含まれている。
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、電源ＶＣＣ、ワー
ド線１０３およびデジット線１０４に対応して、外部状
況検出回路１、Ｐ型１ＩＩＯ８ＦＥＴ ２およびＮ型Ｍ
Ｏ３ＦＥＴ ３を含む電源制御回路４と、複数のメモリ
ーセル■と、を備えて構成されており、各メモリ・セル
１１には、その内の一つのメモリ・セルの内部構成が示
されるように、Ｎ型ＭＯ３ＦＥＴ ５〜８ならびに抵抗
９．１０が含まれている。
第１図において、複数のメモリ・セル１１に対する電源
供給は、電源制御回路４を経由して行われている。電源
制御回路４に対しては、半導体メモリを動作状態とする
か、または待機状態とするかを制御するための外部制御
信号１０１が外部状況検出回路１に入力されており、こ
の外部制御信号１０１がＬレベルの時は動作状態に対応
し、Ｈレベルの時は待機状態に対応している。
供給は、電源制御回路４を経由して行われている。電源
制御回路４に対しては、半導体メモリを動作状態とする
か、または待機状態とするかを制御するための外部制御
信号１０１が外部状況検出回路１に入力されており、こ
の外部制御信号１０１がＬレベルの時は動作状態に対応
し、Ｈレベルの時は待機状態に対応している。
外部状況検出回路４は、第２図に示されるように、イン
バータ１２〜１５および１９と、抵抗１６および１７と
、ＮＡＮＤ回路１８とにより構成されている。
バータ１２〜１５および１９と、抵抗１６および１７と
、ＮＡＮＤ回路１８とにより構成されている。
また、第３図（ａ）、（ｂ）、（ｃ）および（ｄ）は、
本実施例における主要信号のタイミング・チャート図を
示している。
本実施例における主要信号のタイミング・チャート図を
示している。
第２図において、電源電圧ｖｃｃが抵抗１６および■７
により分圧されるＢ点の電圧は、Ｖｏｃ≦３．２Ｖの時
にはインバータ１４の出力がＨレベルとなり、Ｖｃｃ＞
３．２ Ｖの時にはインバータ１４の出力がＬレベルと
なるように設定される。外部制御信号１０１と、前記Ｂ
点の電圧は、それぞれ二つのインバータを経由してＮＡ
ＮＤ回路１８に入力され、インバータ１９により反転さ
れて信号１０２が出力され、Ｐ型ＭＯ５ＦＥＴ ２およ
び３のゲートに入力される。従って、信号１０２は、第
３図（ａ）、 （ｂ）、 （ｃ）および（ｄ）に見られ
るように、動作時およびＶＣＣ≦３．２Ｖの時（第３図
（ａ）においては２ｖに設定）にはＬレベルとなり、そ
れ以外のＶｃｃ＞３．２ Ｖにおける待機時においては
Ｈレベルとなる。
により分圧されるＢ点の電圧は、Ｖｏｃ≦３．２Ｖの時
にはインバータ１４の出力がＨレベルとなり、Ｖｃｃ＞
３．２ Ｖの時にはインバータ１４の出力がＬレベルと
なるように設定される。外部制御信号１０１と、前記Ｂ
点の電圧は、それぞれ二つのインバータを経由してＮＡ
ＮＤ回路１８に入力され、インバータ１９により反転さ
れて信号１０２が出力され、Ｐ型ＭＯ５ＦＥＴ ２およ
び３のゲートに入力される。従って、信号１０２は、第
３図（ａ）、 （ｂ）、 （ｃ）および（ｄ）に見られ
るように、動作時およびＶＣＣ≦３．２Ｖの時（第３図
（ａ）においては２ｖに設定）にはＬレベルとなり、そ
れ以外のＶｃｃ＞３．２ Ｖにおける待機時においては
Ｈレベルとなる。
この結果、動作時およびＶＣＣ≦３．２ｖの時点におい
ては、上述のように信号１０２がＬレベルとなるため、
第１図において、電源制御回路４のＰ型ＭＯ５ＦＥＴ
２がＯＮ、Ｎ型１４０ｓＦＥＴ ３がＯＦＦとなり、Ａ
点の電圧は電源電圧ＶＣＣのレベルまで上昇する。また
Ｖｃｃ＞３．２ Ｖにおける待機時においては、信号１
０２がＬレベルとなるため、Ｎ型１４０ｓＦＥＴ ３が
ＯＮ、Ｐ ｌ ＭＯＳＦＥＴ ２がＯＦＦとなり、この
場合には、Ａ点の電圧はＶＣＣＶＴＮとなる。ここにお
いて、ＶＴ、４はＮ型ＭＯ３ＦＥＴ ３のしきい値電圧
である（第３図（ａ）、 （ｂ）、 （ｃ）および（ｄ
）を参照）。即ち、待機時においては、メモリ・セル１
１に供給される電圧は（ＶＣＣＶＴＮ）に低減サレル。
ては、上述のように信号１０２がＬレベルとなるため、
第１図において、電源制御回路４のＰ型ＭＯ５ＦＥＴ
２がＯＮ、Ｎ型１４０ｓＦＥＴ ３がＯＦＦとなり、Ａ
点の電圧は電源電圧ＶＣＣのレベルまで上昇する。また
Ｖｃｃ＞３．２ Ｖにおける待機時においては、信号１
０２がＬレベルとなるため、Ｎ型１４０ｓＦＥＴ ３が
ＯＮ、Ｐ ｌ ＭＯＳＦＥＴ ２がＯＦＦとなり、この
場合には、Ａ点の電圧はＶＣＣＶＴＮとなる。ここにお
いて、ＶＴ、４はＮ型ＭＯ３ＦＥＴ ３のしきい値電圧
である（第３図（ａ）、 （ｂ）、 （ｃ）および（ｄ
）を参照）。即ち、待機時においては、メモリ・セル１
１に供給される電圧は（ＶＣＣＶＴＮ）に低減サレル。
次に、本発明の第２の実施例について説明する０本実施
例は、第１１図に示される第１の実施例において、電源
制御回路４に含まれる外部状況検出回路１を、第２図に
示される回路の代りに、第４図に示される回路を用いた
ものである。第４図の外部状況検出回路は、インバータ
２０および２１、Ｐ型ＭＯ３ＦＥＴ２２、抵抗２３〜２
５およびＡＮＤ回路２６とを備えて構成されており、０
点の電圧は、抵抗２３および２４による分圧作用により
、ｖｃｃが５ｖの時にはＰ型ＭＯ８ＦＥＴ ２２がＯＮ
となり、Ｖｃｃが３．２ｖ以下の時にはＰ型ＭＯ５ＦＥ
Ｔ ２２がＯＦＦとなるように設定される。
例は、第１１図に示される第１の実施例において、電源
制御回路４に含まれる外部状況検出回路１を、第２図に
示される回路の代りに、第４図に示される回路を用いた
ものである。第４図の外部状況検出回路は、インバータ
２０および２１、Ｐ型ＭＯ３ＦＥＴ２２、抵抗２３〜２
５およびＡＮＤ回路２６とを備えて構成されており、０
点の電圧は、抵抗２３および２４による分圧作用により
、ｖｃｃが５ｖの時にはＰ型ＭＯ８ＦＥＴ ２２がＯＮ
となり、Ｖｃｃが３．２ｖ以下の時にはＰ型ＭＯ５ＦＥ
Ｔ ２２がＯＦＦとなるように設定される。
従って、前述の第１の実施例の場合と同様に、動作時お
よびＶＣＣ≦３．２Ｖの時点においては、信号１０２が
Ｌレベルとなるため、第１図において、電源制御回路４
のＰ型ＭＯ５ＦＥＴ ２がＯＮ、Ｎ型ＭＯ５ＦＥＴ３が
ＯＦＦとなり、Ａ点の電圧は電源電圧■ｃｃのレベルま
で上昇する。また、Ｖｃｃ−５Ｖにおける待機時におい
ては、信号１０２がＨレベルとなるため、Ｎ型ＭＯ５Ｆ
ＥＴ３がＯＮ、 Ｐ型−０５ＦＥＴ ２がＯＦＦとなり
、この場合には、Ａ点の電圧はＶＣＣＶＴＩＩとなる。
よびＶＣＣ≦３．２Ｖの時点においては、信号１０２が
Ｌレベルとなるため、第１図において、電源制御回路４
のＰ型ＭＯ５ＦＥＴ ２がＯＮ、Ｎ型ＭＯ５ＦＥＴ３が
ＯＦＦとなり、Ａ点の電圧は電源電圧■ｃｃのレベルま
で上昇する。また、Ｖｃｃ−５Ｖにおける待機時におい
ては、信号１０２がＨレベルとなるため、Ｎ型ＭＯ５Ｆ
ＥＴ３がＯＮ、 Ｐ型−０５ＦＥＴ ２がＯＦＦとなり
、この場合には、Ａ点の電圧はＶＣＣＶＴＩＩとなる。
即ち、待機時においては、メモリ・セル１１に供給され
る電圧は（ＶＣＣ−ＶＴ賀）に低減される。
る電圧は（ＶＣＣ−ＶＴ賀）に低減される。
以上、詳細に説明したように、本発明は、待機状態にお
いて、メモリ・セルに供給される電圧を（Ｖｃｃ−ＶＴ
Ｎ）に降圧することができ、これによって、供給電圧低
下に伴なう弊害を生じることなく、メモリ・セルに流れ
る電流を低減して、半導体メモリの低消費電力化を図る
ことができるという効果がある。
いて、メモリ・セルに供給される電圧を（Ｖｃｃ−ＶＴ
Ｎ）に降圧することができ、これによって、供給電圧低
下に伴なう弊害を生じることなく、メモリ・セルに流れ
る電流を低減して、半導体メモリの低消費電力化を図る
ことができるという効果がある。
第１図は本発明の第１の一実施例を示すブロック図、第
２図は、第１の実施例に含まれる外部状況検出回路の回
路図、第３図（ａ）、（ｂ）、 （ｃ）および（ｄ）は
、第１の実施例におけるタイミング・チャート図、第４
図は、第２の実施例に含まれる外部状況検出回路を示す
回路図、第５図は従来例を示すブロック図である。 図において、１・・・・・・外部状況検出回路、２．２
２−−−−−−Ｐ型１４０ｓＦＥＴ、３ 、５〜８ 、
２７〜３０．．． 、、、 Ｎ型１４０ＳＦＥＴ、４・
・・・・・電源１ｌｉ１１御回路、９．１０．１６．１
７．２３〜２５．３１．３２・・・・・・抵抗、１１．
３３・−・・・−メモリ・セル、１２〜１５．１９．２
０．２１・・・・・・インバータ、１８・・−・・・Ｎ
ＡＮＤＡＮＤ回路・−・・・・ＡＮＤ回路。
２図は、第１の実施例に含まれる外部状況検出回路の回
路図、第３図（ａ）、（ｂ）、 （ｃ）および（ｄ）は
、第１の実施例におけるタイミング・チャート図、第４
図は、第２の実施例に含まれる外部状況検出回路を示す
回路図、第５図は従来例を示すブロック図である。 図において、１・・・・・・外部状況検出回路、２．２
２−−−−−−Ｐ型１４０ｓＦＥＴ、３ 、５〜８ 、
２７〜３０．．． 、、、 Ｎ型１４０ＳＦＥＴ、４・
・・・・・電源１ｌｉ１１御回路、９．１０．１６．１
７．２３〜２５．３１．３２・・・・・・抵抗、１１．
３３・−・・・−メモリ・セル、１２〜１５．１９．２
０．２１・・・・・・インバータ、１８・・−・・・Ｎ
ＡＮＤＡＮＤ回路・−・・・・ＡＮＤ回路。
Claims (1)
- 複数のスタティック型メモリ・セルより成るメモリ領域
と、前記メモリ領域に電力を供給する電源回路と、を含
む半導体メモリにおいて、所定の制御信号を介して、前
記複数のスタティック型メモリ・セルに供給される電源
電圧を、当該半導体メモリの動作時においては正常に供
給し、待機時においては低レベルに抑制して供給するよ
うに制御する電源制御手段を備えることを特徴とする半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289701A JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289701A JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162293A true JPH04162293A (ja) | 1992-06-05 |
| JP2876775B2 JP2876775B2 (ja) | 1999-03-31 |
Family
ID=17746634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289701A Expired - Fee Related JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014041688A (ja) * | 2013-09-20 | 2014-03-06 | Renesas Electronics Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114929A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Mos memory unit |
| JPS5585993A (en) * | 1978-12-22 | 1980-06-28 | Shibaura Eng Works Ltd | Automatic vending machine |
| JPS5589984A (en) * | 1978-12-28 | 1980-07-08 | Fujitsu Ltd | Static memory cell |
-
1990
- 1990-10-25 JP JP2289701A patent/JP2876775B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114929A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Mos memory unit |
| JPS5585993A (en) * | 1978-12-22 | 1980-06-28 | Shibaura Eng Works Ltd | Automatic vending machine |
| JPS5589984A (en) * | 1978-12-28 | 1980-07-08 | Fujitsu Ltd | Static memory cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014041688A (ja) * | 2013-09-20 | 2014-03-06 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876775B2 (ja) | 1999-03-31 |
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|---|---|---|---|
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