JPS61243502A - 停電時の電源保持回路 - Google Patents
停電時の電源保持回路Info
- Publication number
- JPS61243502A JPS61243502A JP8572285A JP8572285A JPS61243502A JP S61243502 A JPS61243502 A JP S61243502A JP 8572285 A JP8572285 A JP 8572285A JP 8572285 A JP8572285 A JP 8572285A JP S61243502 A JPS61243502 A JP S61243502A
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- Japan
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- power supply
- power
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータ応用機器において、瞬
時停電対策と長時間停電に対するデータ保持とを１つの
バックアップ電源部により行うことのできる停電時の電
源保持回路に関するものである。
時停電対策と長時間停電に対するデータ保持とを１つの
バックアップ電源部により行うことのできる停電時の電
源保持回路に関するものである。
３ ／、−７
従来の技術
近年、マイクロコンピュータが各種機器に利用されて、
機能の高度化が図られているが、重要な設計要素の１つ
として停電対策がある。
機能の高度化が図られているが、重要な設計要素の１つ
として停電対策がある。
中央演算素子（以下ＣＰＵと略する）と読み出し専用記
憶部（以下ＲＯＭと略する）及び入出力部（以下Ｉ１０
と略する）の各部が、消費電力が大きく、長時間の動作
保証が出来ない場合は、瞬断対策捷でとするが、データ
記憶部（以下ＲＡＭと略する）については、停電時にも
長時間データを保持しなければならない場合がある。
憶部（以下ＲＯＭと略する）及び入出力部（以下Ｉ１０
と略する）の各部が、消費電力が大きく、長時間の動作
保証が出来ない場合は、瞬断対策捷でとするが、データ
記憶部（以下ＲＡＭと略する）については、停電時にも
長時間データを保持しなければならない場合がある。
本問題の為になされた従来の停電時の電源保持回路につ
いて説明する。
いて説明する。
第４図は上述した従来の停電時の電源保持回路である。
図において、１は電源部で、各部へ電力を供給する。２
は停電検出部であり、停電検出信号を、ＣＰＵｅｓへい
ち早く送り、ＣＰＵ５では、前記検出信号を受けとり所
定の停電対策処理を施す。この対策処理が終了するまで
、ＲＯＭｅ及びｌ１０７及びＲＡＭ５の電源を保持させ
るだめの第１のバックアップ電源部３が設けられている
。又、４は第２のバックアップ電源部であり、Ｃ−ＭＯ
ＳタイプのＲＡＭ８により長時間データをストアさせる
だめの電源保持用のものである。
は停電検出部であり、停電検出信号を、ＣＰＵｅｓへい
ち早く送り、ＣＰＵ５では、前記検出信号を受けとり所
定の停電対策処理を施す。この対策処理が終了するまで
、ＲＯＭｅ及びｌ１０７及びＲＡＭ５の電源を保持させ
るだめの第１のバックアップ電源部３が設けられている
。又、４は第２のバックアップ電源部であり、Ｃ−ＭＯ
ＳタイプのＲＡＭ８により長時間データをストアさせる
だめの電源保持用のものである。
以上の様に構成された従来の停電時の電源保持回路につ
いて第５図のタイミングチャートを参照して説明する。
いて第５図のタイミングチャートを参照して説明する。
捷ず、電源入力が１サイクル以上にわたって規定電圧以
下になった時、停電検出部２は停電検出信号を出力する
。ＣＰＵ５が前記停電検出信号を受信すると、ＣＰＵｅ
ｓは次に述べる処理機能を制御する。バックアップ電源
を持だない場合は、電 ９、源が落ちる前
にｔｌ の時間内で停電対策処理を行う。このだめｔｌ
にて処理が終わるまで十分耐える様に第１バックアッ
プ電源部３で電圧を保持しなければならない。一方、Ｒ
ＡＭ８のデータは長時間保持するため、さらに第２のバ
ックアップ電源部４にてｔ２の時間、ＲＡＭ保持電圧を
供給しなければならない。
下になった時、停電検出部２は停電検出信号を出力する
。ＣＰＵ５が前記停電検出信号を受信すると、ＣＰＵｅ
ｓは次に述べる処理機能を制御する。バックアップ電源
を持だない場合は、電 ９、源が落ちる前
にｔｌ の時間内で停電対策処理を行う。このだめｔｌ
にて処理が終わるまで十分耐える様に第１バックアッ
プ電源部３で電圧を保持しなければならない。一方、Ｒ
ＡＭ８のデータは長時間保持するため、さらに第２のバ
ックアップ電源部４にてｔ２の時間、ＲＡＭ保持電圧を
供給しなければならない。
５ ペーノ
発明が解決しようとする問題点
以上の様な構成では高価なバックアップ電源部を２つ別
個に設けるため、経済性に欠けるという欠点がある。
個に設けるため、経済性に欠けるという欠点がある。
そこで本発明は上記問題点を解消するものであり、−新
対策とデータの長期保持を１つのバックアップ電源部に
よシ実現することを目的とする。
対策とデータの長期保持を１つのバックアップ電源部に
よシ実現することを目的とする。
問題点を解決するだめの手段
この入出力部より読み込んだデータを記憶するデータ記
憶部と、停電時に於て、前記各部へ電力を供給する１つ
のバックアップ電源部と、前記データ記憶部以外の各部
へ前記バックアップ電源部からの電力を供給又は遮断す
るスイッチ部とを備えだ停電時の電源保持回路であり、
１つのバックアップ電源部とスイッチ制御により、瞬断
対策とデータの長期保持とを行うことが出来る。
憶部と、停電時に於て、前記各部へ電力を供給する１つ
のバックアップ電源部と、前記データ記憶部以外の各部
へ前記バックアップ電源部からの電力を供給又は遮断す
るスイッチ部とを備えだ停電時の電源保持回路であり、
１つのバックアップ電源部とスイッチ制御により、瞬断
対策とデータの長期保持とを行うことが出来る。
作 用
上記したように本発明の停電時の電源保持回路６ページ
テハスイノチ部等を追加するものの、とれらのものは比
較的安価なものであり、当部品を追加しても、バックア
ップ電源部を１つ削減できることによりトータルコスト
の低減が図れる。
較的安価なものであり、当部品を追加しても、バックア
ップ電源部を１つ削減できることによりトータルコスト
の低減が図れる。
実施例
以下、本発明の一実施例を図面を参照しつつ説明する。
第１図は本発明の一実施例の停電時の電源保持回路のブ
ロック構成図である。
ロック構成図である。
図において、１１は停電検出部１０の停電検出出力を遅
延させる遅延回路、１２は遅延回路１１の出力信号と、
停電検出部１０の検出出力信号のＯＲ論理値を出力する
ＯＲ回路であり、前記ＯＲ論理値信号によ）、スイッチ
部１８を制御し、バックアップ電源部１３からの電源を
０Ｎ１０ＦＦする。９及び１４〜１７は一般的なマイク
ロコンピー−ター回路と同じものであり、従来例で説明
したものと同様であるので動作説明は省く。第２図はス
イッチ部１８の具体的回路構成であり−ＰＮＰトランジ
スタ１９によシスイッチ機能を有し、ＮＰＮＩ−ランジ
スタ２ｏにより制御する。
延させる遅延回路、１２は遅延回路１１の出力信号と、
停電検出部１０の検出出力信号のＯＲ論理値を出力する
ＯＲ回路であり、前記ＯＲ論理値信号によ）、スイッチ
部１８を制御し、バックアップ電源部１３からの電源を
０Ｎ１０ＦＦする。９及び１４〜１７は一般的なマイク
ロコンピー−ター回路と同じものであり、従来例で説明
したものと同様であるので動作説明は省く。第２図はス
イッチ部１８の具体的回路構成であり−ＰＮＰトランジ
スタ１９によシスイッチ機能を有し、ＮＰＮＩ−ランジ
スタ２ｏにより制御する。
７ ヘーン
以上の様に構成された本発明の一実施例について停電及
び復旧時の動作を第３図のタイミングチャートを参照し
て、以下、説明する。
び復旧時の動作を第３図のタイミングチャートを参照し
て、以下、説明する。
電源入力が規定の電圧以下に低下すると、停電検出部１
ｏにより停電検出信号が出力され、ＣＰＵ１４および遅
延回路１１へ送出される。ＣＰＵ１４は前記停電検出信
号を受は取ると、ｔ３の時間以内で停電対策処理を行う
。ＣＰＵ１４が所定の処理を終えた後に停電検出信号と
遅延出力信号のＯＲ論理出力信号がＬＯＷレベルになる
と、バックアップ電源部１３より供給する電源を０Ｎ１
０ＦＦさせるスイッチ部１８をＯＦＦに制御し、ＣＰＵ
１４、ＲＯＭ１５．ｌ１０１ｅへの電源を遮断する。ス
イッチ部１８はＯＲ論理出力信号がＨＩＣｉＨレベルに
なるとＮＰＮ ）ランジスタ２０がＯＮし、ＰＮＰ ）
ランジスタ１９がＯＮして通電を開始する。またスイッ
チ部１８が遮断している時、バックアップ電源部１３の
負荷はＲＡＭ１７に対しデータ保持動作に必要なμＡ程
度の電流を供給するように設定しているため、電圧降下
は緩やかである。このためＲＡＭ１７の記憶データを十
分長い時間保持することが可能となる。
ｏにより停電検出信号が出力され、ＣＰＵ１４および遅
延回路１１へ送出される。ＣＰＵ１４は前記停電検出信
号を受は取ると、ｔ３の時間以内で停電対策処理を行う
。ＣＰＵ１４が所定の処理を終えた後に停電検出信号と
遅延出力信号のＯＲ論理出力信号がＬＯＷレベルになる
と、バックアップ電源部１３より供給する電源を０Ｎ１
０ＦＦさせるスイッチ部１８をＯＦＦに制御し、ＣＰＵ
１４、ＲＯＭ１５．ｌ１０１ｅへの電源を遮断する。ス
イッチ部１８はＯＲ論理出力信号がＨＩＣｉＨレベルに
なるとＮＰＮ ）ランジスタ２０がＯＮし、ＰＮＰ ）
ランジスタ１９がＯＮして通電を開始する。またスイッ
チ部１８が遮断している時、バックアップ電源部１３の
負荷はＲＡＭ１７に対しデータ保持動作に必要なμＡ程
度の電流を供給するように設定しているため、電圧降下
は緩やかである。このためＲＡＭ１７の記憶データを十
分長い時間保持することが可能となる。
次に停電状態より復旧した際の動作について説明する。
停電復旧が起こると、停電検出部１０が最初に復旧検出
信号を出力する。前記復旧検出信号は前述のようにＯＲ
回路１２を通してスイッチ部１８を制御しＣＰＵ１４
、ＲＯＭ１５及びｌ１０１６へ電力を供給する様に動作
する。スイッチ部１８が動作した後、充電時間を経て電
源がＣＰＵ１４、ＲＯＭ１５及びｌ１０１６へ印加され
、各部は通常の動作状態に復帰する。
信号を出力する。前記復旧検出信号は前述のようにＯＲ
回路１２を通してスイッチ部１８を制御しＣＰＵ１４
、ＲＯＭ１５及びｌ１０１６へ電力を供給する様に動作
する。スイッチ部１８が動作した後、充電時間を経て電
源がＣＰＵ１４、ＲＯＭ１５及びｌ１０１６へ印加され
、各部は通常の動作状態に復帰する。
以上の様にしてスイッチ部１８と１つのバックアップ電
源部１３により、瞬時停電対策とＲＡＭへの記憶データ
の長期保持が可能となる。
源部１３により、瞬時停電対策とＲＡＭへの記憶データ
の長期保持が可能となる。
発明の効果
以上の説明にて明らかな様に、本発明の停電時の電源保
持回路は、長期データを保持するＲＡＭへは直接に、又
それ以外の各部（ＣＰＵ、ＲＯＭ。
持回路は、長期データを保持するＲＡＭへは直接に、又
それ以外の各部（ＣＰＵ、ＲＯＭ。
ｌ１０）へは、スイッチ部を介して１つのバックアップ
電源部より電力を供給するだめ経済的でありページ るばかりでなく、容易に瞬断対策とＲＡＭデータ長期保
持をも可能となり実用上極めて有効なるものである。
電源部より電力を供給するだめ経済的でありページ るばかりでなく、容易に瞬断対策とＲＡＭデータ長期保
持をも可能となり実用上極めて有効なるものである。
第１図は本発明の一実施例に係る停電保持回路のブロッ
ク構成図、第２図はスイッチ部の回路図、第３図は同主
要部のタイミングチャート、第４図は従来の停電保持回
路のブロック構成図、第５図は同主要部のタイミングチ
ャートである。 ９・・・・・・電源部、１ｏ・・・・停電検出部、３・
・・・第２のバンクアンプ電源部、１４・・・・・ＣＰ
Ｕ、１６・・・・・・ＲＯＭ、１６・・・・・Ｉｌｏ、
１７・・川・ＲＡＭ。
ク構成図、第２図はスイッチ部の回路図、第３図は同主
要部のタイミングチャート、第４図は従来の停電保持回
路のブロック構成図、第５図は同主要部のタイミングチ
ャートである。 ９・・・・・・電源部、１ｏ・・・・停電検出部、３・
・・・第２のバンクアンプ電源部、１４・・・・・ＣＰ
Ｕ、１６・・・・・・ＲＯＭ、１６・・・・・Ｉｌｏ、
１７・・川・ＲＡＭ。
Claims (3)
- （１）電源部と、電源部に接続されたバックアップ電源
部と、このバックアップ電源部より電力の供給を受ける
第一及び第二の被バックアップ部分と、前記電源部に接
続され停電を検出する停電検出部と、この停電検出部か
らの停電検出信号を入力し前記第二の被バックアップ部
分への前記バックアップ電源部からの電力の供給を停電
後所定時間経過した後に遮断する手段を備えると共に、
前記バックアップ電源部より前記第一の被バックアップ
部分へ電力を常時供給するように構成してなる停電時の
電源保持回路。 - （２）データ記憶部を含んだ第一の被バックアップ部分
と、中央演算素子と読みだし専用記憶部と入出力部を含
んだ第二の被バックアップ部分を備えたことを特徴とす
る特許請求の範囲第１項記載の停電時の電源保持回路。 - （３）電源部と、電源部に接続されたバックアップ電源
部と、このバックアップ電源部より電力の供給を受ける
中央演算素子、読み出し専用記憶部、入出力部、データ
記憶部と、前記電源部に接続され停電を検出しその検出
信号を前記中央演算素子へ送出する停電検出部と、この
検出信号により前記中央演算素子が所定の停電対策処理
を完了したのち前記中央演算素子、読み出し専用記憶部
、入出力部への前記バックアップ電源部からの電力の供
給を遮断する手段を備えると共に、前記バックアップ電
源部より前記データ記憶部へ電力を常時供給するように
構成してなる停電時の電源保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085722A JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085722A JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243502A true JPS61243502A (ja) | 1986-10-29 |
| JPH06100923B2 JPH06100923B2 (ja) | 1994-12-12 |
Family
ID=13866732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085722A Expired - Lifetime JPH06100923B2 (ja) | 1985-04-22 | 1985-04-22 | 停電時の電源保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100923B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163601A (ja) * | 1986-12-26 | 1988-07-07 | Nissin Electric Co Ltd | プロセス制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180098U (ja) * | 1984-05-08 | 1985-11-29 | 三菱電機株式会社 | 計測装置 |
-
1985
- 1985-04-22 JP JP60085722A patent/JPH06100923B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180098U (ja) * | 1984-05-08 | 1985-11-29 | 三菱電機株式会社 | 計測装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163601A (ja) * | 1986-12-26 | 1988-07-07 | Nissin Electric Co Ltd | プロセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06100923B2 (ja) | 1994-12-12 |
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