JPS5855591B2 - バブルメモリ・ユニット用電源装置 - Google Patents
バブルメモリ・ユニット用電源装置Info
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- JPS5855591B2 JPS5855591B2 JP54091998A JP9199879A JPS5855591B2 JP S5855591 B2 JPS5855591 B2 JP S5855591B2 JP 54091998 A JP54091998 A JP 54091998A JP 9199879 A JP9199879 A JP 9199879A JP S5855591 B2 JPS5855591 B2 JP S5855591B2
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- power supply
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/085—Generating magnetic fields therefor, e.g. uniform magnetic field for magnetic domain stabilisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/24—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage
- H02H3/247—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage having timing means
Description
【発明の詳細な説明】
本発明は、電源制御装置特に複数のソースや信号源を有
し、入力電源をオン・オフする際、これらのソースや信
号源の電圧変化をシーケンス的に制御する電源制御装置
に関する。
し、入力電源をオン・オフする際、これらのソースや信
号源の電圧変化をシーケンス的に制御する電源制御装置
に関する。
バブルメモリ・ユニットは、供給電源が断たれた後もそ
の記憶内容が保持されるいわゆる不揮発性のメモリ・ユ
ニットであるため、最近では数値制御装置などのデータ
メモリ装置などにも使われ出した。
の記憶内容が保持されるいわゆる不揮発性のメモリ・ユ
ニットであるため、最近では数値制御装置などのデータ
メモリ装置などにも使われ出した。
第１図は電源装置を含むバブルメモリ・ユニットのブロ
ック図であり、１はバブルメモリ・ユニット、２はバブ
ルメモリ・ユニットへの情報の書込み・読出しなどの制
御を行なうコントロール・ユニット、３はこれらに電源
電圧を供給する安定化直流電源である。
ック図であり、１はバブルメモリ・ユニット、２はバブ
ルメモリ・ユニットへの情報の書込み・読出しなどの制
御を行なうコントロール・ユニット、３はこれらに電源
電圧を供給する安定化直流電源である。
該安定化直流電源３は、Ｍｅ、Ｅｃ、Ｅｄの三種類の出
力を有する。
力を有する。
Ｍｅはコントロール・ユニット２がバブルメモリ・ユニ
ット１に対して（読出し／書込み）の命令を送出し得る
条件を与えるものであり、メモリ・イネーブル信号であ
る。
ット１に対して（読出し／書込み）の命令を送出し得る
条件を与えるものであり、メモリ・イネーブル信号であ
る。
電源Ｅｃは制御回路用の電源、電源Ｅｄは（読出し／書
込み）動作のための駆動回路用の電源である。
込み）動作のための駆動回路用の電源である。
一般に、安定化直流電源３をオン・オフする態様として
は、（１）商用電源が常に与えられており、パワースイ
ッチを用いて行なわれる場合、（２）パワースイッチが
なく、商用電源の供給・切断によって行なわれる場合が
あるが、いずれの場合にも上記Ｍｅ、Ｅｃ、Ｅｄの三種
類の出力は、第２図に示すようなシーケンスが保たれな
ければならず、もしこのシーケンスが保たれない場合は
、記憶内容の消失などの重大な事態が生じる。
は、（１）商用電源が常に与えられており、パワースイ
ッチを用いて行なわれる場合、（２）パワースイッチが
なく、商用電源の供給・切断によって行なわれる場合が
あるが、いずれの場合にも上記Ｍｅ、Ｅｃ、Ｅｄの三種
類の出力は、第２図に示すようなシーケンスが保たれな
ければならず、もしこのシーケンスが保たれない場合は
、記憶内容の消失などの重大な事態が生じる。
特に停電や不意に商用電源を切断されたようなとき問題
である。
である。
このため従来装置では、商用電源が切断された場合蓄電
装置により制御電源を長時間保持せしめ、その期間にイ
ネーブル信号、駆動電源を順次オフしていた。
装置により制御電源を長時間保持せしめ、その期間にイ
ネーブル信号、駆動電源を順次オフしていた。
また、別の方法としては商用電源の電圧変動を検知する
検知装置を設け、商用電源に異常が生じたときはただち
にメモリ・イネーブル信号と駆動電源をオフしていた。
検知装置を設け、商用電源に異常が生じたときはただち
にメモリ・イネーブル信号と駆動電源をオフしていた。
しかしながら、前者は蓄電装置がかなり大型になるし、
かなり高価になる欠点があり、後者は機械工場のような
電圧変動の激しい場所で用いたような場合、少し電源電
圧が低下しただけで検知装置が作動してバブルメモリ・
ユニットの電源装置がオフとなり、結果的に該バブルメ
モリ・ユニットを用いた工作機械などの動作を停止せし
め、数値制御装置により制御される工作機械の稼働率を
悪化せしめるという不都合を生じる。
かなり高価になる欠点があり、後者は機械工場のような
電圧変動の激しい場所で用いたような場合、少し電源電
圧が低下しただけで検知装置が作動してバブルメモリ・
ユニットの電源装置がオフとなり、結果的に該バブルメ
モリ・ユニットを用いた工作機械などの動作を停止せし
め、数値制御装置により制御される工作機械の稼働率を
悪化せしめるという不都合を生じる。
本発明は、上述の如き従来の欠点を改善する新しい発明
であり、その目的は電源がオン・オフするトランジェン
ト時にバブルメモリ・ユニットに与える種々の電圧を特
定のシーケンスをもってオン・オフせしめることができ
るような電源において、これらのシーケンス制御を簡単
な構成でしかも確実に達成できるような制御装置を提供
することにある。
であり、その目的は電源がオン・オフするトランジェン
ト時にバブルメモリ・ユニットに与える種々の電圧を特
定のシーケンスをもってオン・オフせしめることができ
るような電源において、これらのシーケンス制御を簡単
な構成でしかも確実に達成できるような制御装置を提供
することにある。
次に本発明の一実施例を、図面を参照しつつ詳細に説明
する。
する。
第３図は第２図に示した電源のオン・オフ時のシーケン
スをさらに詳しく示した波形図である。
スをさらに詳しく示した波形図である。
バブルメモリ・ユニットに電圧を供給する電源装置にあ
っては、特に電源オフ時のシーケンスは重要であり、信
号Ｍｅがオフされた時点から電源Ｅｄが立下るまでの許
容時間ｔ４及び電源Ｅｄが零になってから電源Ｅｃが許
容下限電圧ｖＬに達するまでの時間ｔ、が正確に保証さ
れなければならない。
っては、特に電源オフ時のシーケンスは重要であり、信
号Ｍｅがオフされた時点から電源Ｅｄが立下るまでの許
容時間ｔ４及び電源Ｅｄが零になってから電源Ｅｃが許
容下限電圧ｖＬに達するまでの時間ｔ、が正確に保証さ
れなければならない。
一般的には、バブルメモリ・ユニット１内の処理時間と
の関係から、時間’４ｙ’５は、ｔ４≧数１０１５ ｔ、≧０ である。
の関係から、時間’４ｙ’５は、ｔ４≧数１０１５ ｔ、≧０ である。
電源電圧Ｅｃの設定電圧をｖＮとし、これと許容下限電
圧■Ｌの中間の電圧をｖＭとすれば、パワー・オフ時に
電源ＥｃがｖＭ点からＶＬ点迄下降するに要する時間ｔ
３は、電源ＥＣ用安定化電源の特性とそれに接続される
負荷により決まる。
圧■Ｌの中間の電圧をｖＭとすれば、パワー・オフ時に
電源ＥｃがｖＭ点からＶＬ点迄下降するに要する時間ｔ
３は、電源ＥＣ用安定化電源の特性とそれに接続される
負荷により決まる。
また、通常の安定化直流電源において、時間ｔ３を１〜
２ｍｓ程度確保することは、比較的容易にできる。
２ｍｓ程度確保することは、比較的容易にできる。
第４図は時間ｔ４≧数１０１１ｓとした場合のブロック
図であり、図中４は電源スイツチ回路、５は電源Ｅｃ用
安定化直流電源回路、６は電源Ｅｄ用安定化直流電源回
路、７は比較器、８は時間ｔ４に和尚する遅延時間を有
する遅延回路、９はインバータ、１０は急速放電回路で
、通常サイリスクより構成される。
図であり、図中４は電源スイツチ回路、５は電源Ｅｃ用
安定化直流電源回路、６は電源Ｅｄ用安定化直流電源回
路、７は比較器、８は時間ｔ４に和尚する遅延時間を有
する遅延回路、９はインバータ、１０は急速放電回路で
、通常サイリスクより構成される。
１１は論理積回路、１２は時間ｔ２に相当する遅延時間
を有する遅延回路である。
を有する遅延回路である。
次に動作について説明する。
まず電源スイツチ回路４をオンにすると、電源Ｅｃ用安
定化直流電源回路５と電源Ｅｄ用安定化直流電源回路６
に交流電圧が印加され、内部で整流されて直ちに端子Ｅ
ｍから電源Ｅｃの電源電圧ｖＭに相当する基準電圧Ｅｍ
が出力され、その出力電圧は、第３図に示すように除々
に上昇する。
定化直流電源回路５と電源Ｅｄ用安定化直流電源回路６
に交流電圧が印加され、内部で整流されて直ちに端子Ｅ
ｍから電源Ｅｃの電源電圧ｖＭに相当する基準電圧Ｅｍ
が出力され、その出力電圧は、第３図に示すように除々
に上昇する。
そして比較器７では両者の電圧が比較されるため、この
出力は“０゛であり、したがって、電源Ｅｄ用安定化直
流電源回路６のイネーブル信号ＥｄＣＴＬは“０１１で
、該回路６から電圧が出力されない。
出力は“０゛であり、したがって、電源Ｅｄ用安定化直
流電源回路６のイネーブル信号ＥｄＣＴＬは“０１１で
、該回路６から電圧が出力されない。
電圧ＥＣが除々に上昇して基準電圧Ｅｍを越えると比較
器７の出力は“１゛°となり、時間ｔ４が経過した後、
イネーブル信号ＥｄＣＴＬが１°゛となって、急速放電
回路１０がオフとなり、電源Ｅｄ用安定化直流電源回路
６の電圧は除々に上昇し始める。
器７の出力は“１゛°となり、時間ｔ４が経過した後、
イネーブル信号ＥｄＣＴＬが１°゛となって、急速放電
回路１０がオフとなり、電源Ｅｄ用安定化直流電源回路
６の電圧は除々に上昇し始める。
そして、比較器７の出力が“１°゛になってから時間ｔ
１後になって電圧Ｅｄは許容電圧ＥｄＬを越える。
１後になって電圧Ｅｄは許容電圧ＥｄＬを越える。
また比較器７の電圧が“１″になってから時間ｔ２が経
過すると論理積回路１１の出力が１″となる。
過すると論理積回路１１の出力が１″となる。
なお、第３図からもわかるように、ｔｌ〈ｔ２であるこ
とはいうまでもないことである。
とはいうまでもないことである。
次に、電源スイツチ回路４をオフにするかあるいは誤っ
てＡＣ入力端が切断されたような場合は、電源Ｅｃ用安
定化直流電源回路５と電源Ｅｄ用安定化直流電源回路６
への交流電源の供給が断たれるため、これら２つの回路
の出力電圧は除々に低下し始める。
てＡＣ入力端が切断されたような場合は、電源Ｅｃ用安
定化直流電源回路５と電源Ｅｄ用安定化直流電源回路６
への交流電源の供給が断たれるため、これら２つの回路
の出力電圧は除々に低下し始める。
そして、端子Ｅｃの電圧が基準電圧Ｅｍすなわち、中間
レベル電圧ｖＭより低下すると、比較器７の出力は“０
“になり、論理積回路１１がオフとなって、電源Ｍｅは
直ちに“０″となる。
レベル電圧ｖＭより低下すると、比較器７の出力は“０
“になり、論理積回路１１がオフとなって、電源Ｍｅは
直ちに“０″となる。
それから時間ｔ４が経過すると、イネーブル信号ＥｄＣ
ＴＬが“Ｏ“になるため、電源Ｅｄ用安定化直流電源回
路６は不動作状態にされるとともに、急速放電回路１０
がオンして出力端を短絡して電源Ｅｄを急速に“０″に
する。
ＴＬが“Ｏ“になるため、電源Ｅｄ用安定化直流電源回
路６は不動作状態にされるとともに、急速放電回路１０
がオンして出力端を短絡して電源Ｅｄを急速に“０″に
する。
一方電源ＥＣ用安定化直流電源回路５の出力電圧Ｅｃは
その後も除々に低下し、時間ｔ４が経過した後、その電
圧は許容下限電圧■Ｌを越える。
その後も除々に低下し、時間ｔ４が経過した後、その電
圧は許容下限電圧■Ｌを越える。
上記実施例において、急速放電回路１０は、電源Ｅｄ用
安定化直流電源回路６内にクローバ回路（過電圧保護回
路）を設けている場合はこれを共用することができる。
安定化直流電源回路６内にクローバ回路（過電圧保護回
路）を設けている場合はこれを共用することができる。
以上詳細に説明したように、本発明は駆動回路用電源の
出力端に急速放電回路を設け、メモリ・イネーブル信号
断後、一定時間遅延させて該急速放電回路を動作せしめ
るように構成したので、確実にメモリ・イネーブル信号
が断となった後、駆動回路用電源が断となるというシー
ケンスが保持される。
出力端に急速放電回路を設け、メモリ・イネーブル信号
断後、一定時間遅延させて該急速放電回路を動作せしめ
るように構成したので、確実にメモリ・イネーブル信号
が断となった後、駆動回路用電源が断となるというシー
ケンスが保持される。
また、従来装置にありふれた部品を追加するだけで良い
ので、きわめて構成が簡単になるなど、多くの効果を有
するものである。
ので、きわめて構成が簡単になるなど、多くの効果を有
するものである。
第１図はバブルメモリの構成を示すブロック図、第２図
及び第３図は電源電圧の印加状態を示す波形図で、この
うち第２図は簡単に示した波形図、第３図は詳細に示し
た波形図、第４図は本発明の実施例を示すブロック図で
ある。 図中、４は電源スイツチ回路、５は電源Ｅｃ用安定化直
流電源回路、６は電源Ｅｄ用安定化直流電源回路、７は
比較器、８及び１２は遅延回路、９はインバータ、１０
は急速放電回路、１１は論理積回路である。
及び第３図は電源電圧の印加状態を示す波形図で、この
うち第２図は簡単に示した波形図、第３図は詳細に示し
た波形図、第４図は本発明の実施例を示すブロック図で
ある。 図中、４は電源スイツチ回路、５は電源Ｅｃ用安定化直
流電源回路、６は電源Ｅｄ用安定化直流電源回路、７は
比較器、８及び１２は遅延回路、９はインバータ、１０
は急速放電回路、１１は論理積回路である。
Claims (1)
- １ データの読出し／書込みを制御する制御回路に供給
される第１の直流電圧信号Ｅｃと、バブルメモリ素子を
駆動する駆動回路に供給される第２の直流電圧信号Ｅｄ
と、バブルメモリ素子へのデータの書込み／読出しを可
能にするメモリイネーブル信号Ｍｅを出力すると共に、
商用電源の投入、切断に際しこれら各信号を所定の順序
で立上らせ或いは立下らせるバブルメモリユニット用電
源装置において、前記第１の直流電圧を発生する第１の
直流電源回路と、前記第２の直流電圧を発生する第２の
直流電源回路と、第１の直流電圧Ｅｃと基準レベルＶｍ
との大小を比較する比較回路と、遅延回路を設け、電源
投入時、ＥＣ〉■ｍとなってから所定遅延時間後に前記
遅延回路からパワーイネーブル信号Ｐｅを出力し、この
パワーイネーブル信号Ｐｅにより前記第２の直流電源回
路を動作せしめると共に、前記遅延時間より犬なる遅延
時間後にメモリイネーブル信号Ｍｅを出力することを特
徴とするバブルメモリユニット用電源装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091998A JPS5855591B2 (ja) | 1979-07-19 | 1979-07-19 | バブルメモリ・ユニット用電源装置 |
| EP80302387A EP0023124B1 (en) | 1979-07-19 | 1980-07-16 | Power source device for bubble memory unit |
| DE8080302387T DE3071363D1 (en) | 1979-07-19 | 1980-07-16 | Power source device for bubble memory unit |
| US06/169,791 US4327422A (en) | 1979-07-19 | 1980-07-17 | Power source device for bubble memory unit |
| SU802968562A SU1175367A3 (ru) | 1979-07-19 | 1980-07-18 | Блок питани дл доменной пам ти |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091998A JPS5855591B2 (ja) | 1979-07-19 | 1979-07-19 | バブルメモリ・ユニット用電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616988A JPS5616988A (en) | 1981-02-18 |
| JPS5855591B2 true JPS5855591B2 (ja) | 1983-12-10 |
Family
ID=14042084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54091998A Expired JPS5855591B2 (ja) | 1979-07-19 | 1979-07-19 | バブルメモリ・ユニット用電源装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4327422A (ja) |
| EP (1) | EP0023124B1 (ja) |
| JP (1) | JPS5855591B2 (ja) |
| DE (1) | DE3071363D1 (ja) |
| SU (1) | SU1175367A3 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031036B2 (ja) * | 1980-07-14 | 1985-07-19 | ファナック株式会社 | バブルメモリ・ユニツト用電源装置 |
| JPS57208733A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Preventing circuit for malfunction |
| JPS585817A (ja) * | 1981-07-03 | 1983-01-13 | Fujitsu Ltd | 電源回路 |
| JPS5974434U (ja) * | 1982-11-05 | 1984-05-21 | パイオニア株式会社 | マイクロコンピユ−タの電源供給回路 |
| FR2548381B1 (fr) * | 1983-06-17 | 1985-11-15 | Telemecanique Electrique | Procede de mesure de l'autonomie d'une alimentation electrique a decoupage et dispositif pour sa mise en oeuvre |
| JPS61198489A (ja) * | 1985-02-28 | 1986-09-02 | Fujitsu Ltd | バブルカセツト装置 |
| JP2000215112A (ja) * | 1998-11-20 | 2000-08-04 | Sony Computer Entertainment Inc | 電子機器及び低電圧検出方法 |
| FI20086241L (fi) * | 2008-12-23 | 2010-06-24 | Palodex Group Oy | Kuvalevyn lukijalaite |
| FI20086240A (fi) | 2008-12-23 | 2010-06-24 | Palodex Group Oy | Kuvalevyn lukijalaitteen puhdistusjärjestelmä |
| US20100331733A1 (en) * | 2009-06-30 | 2010-12-30 | Orthosensor | Sensing device and method for an orthopedic joint |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1032081A (en) * | 1961-09-13 | 1966-06-08 | English Electric Co Ltd | Electric supply and control means for an electric digital computer |
| US3560861A (en) * | 1969-01-16 | 1971-02-02 | Motorola Inc | Electronic sensing system for selectively energizing and de-energizing apparatus |
| US3980935A (en) * | 1974-12-16 | 1976-09-14 | Worst Bernard I | Volatile memory support system |
-
1979
- 1979-07-19 JP JP54091998A patent/JPS5855591B2/ja not_active Expired
-
1980
- 1980-07-16 EP EP80302387A patent/EP0023124B1/en not_active Expired
- 1980-07-16 DE DE8080302387T patent/DE3071363D1/de not_active Expired
- 1980-07-17 US US06/169,791 patent/US4327422A/en not_active Expired - Lifetime
- 1980-07-18 SU SU802968562A patent/SU1175367A3/ru active
Also Published As
| Publication number | Publication date |
|---|---|
| EP0023124A2 (en) | 1981-01-28 |
| DE3071363D1 (en) | 1986-03-06 |
| EP0023124A3 (en) | 1981-03-25 |
| JPS5616988A (en) | 1981-02-18 |
| US4327422A (en) | 1982-04-27 |
| SU1175367A3 (ru) | 1985-08-23 |
| EP0023124B1 (en) | 1986-01-22 |
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