JPS6031036B2 - バブルメモリ・ユニツト用電源装置 - Google Patents
バブルメモリ・ユニツト用電源装置Info
- Publication number
- JPS6031036B2 JPS6031036B2 JP55095975A JP9597580A JPS6031036B2 JP S6031036 B2 JPS6031036 B2 JP S6031036B2 JP 55095975 A JP55095975 A JP 55095975A JP 9597580 A JP9597580 A JP 9597580A JP S6031036 B2 JPS6031036 B2 JP S6031036B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- voltage
- control
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/085—Generating magnetic fields therefor, e.g. uniform magnetic field for magnetic domain stabilisation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、電源制御装置特に複数のソースや信号源を有
し、入力電源をオン・オフする際、これらのソースや信
号源の電圧変化をシーケンス的に制御するバブルメモリ
・ユニット用電源として好適な電源制御装置に関する。
し、入力電源をオン・オフする際、これらのソースや信
号源の電圧変化をシーケンス的に制御するバブルメモリ
・ユニット用電源として好適な電源制御装置に関する。
バブルメモリ・ユニットは、供給電源が断たれた後もそ
の記憶内容が保持されるいわゆる不揮発性のメモリ・ユ
ニットであるため、最近では数値制御装置などのデータ
メモリ装置などにも使われ出した。第１図は電源装置を
含むバブルメモリ・ユニットのブロック図であり、１は
バブルメモリ．ユニット、２はバブルメモリ・ユニット
への情報の書込み・議出しなどの制御を行なうコントロ
ール・ユニット、３はこれらに電源電圧を供給する安定
化直流電源である。該安定化直流電源３は、Ｍｅ，Ｅｃ
，Ｅｄの三種類の出力を有する。信号Ｍｅはコントロー
ノレ・ユニット２がバブルメモリ・ユニット１に対して
（議出し／書込み）の命令を送出し得る条件を与えるも
のであり、メモｌｊ・イネーブル信号である。電源Ｅｃ
は制御回路用の電源、電源Ｅｄは（読出し／書込み）動
作のための駆動回路用の電源である。一般に、安定化直
流電源３をオン・オフする態様としては、‘１）商用電
源が常に与えられており、パワースイッチを用いて行な
われる場合、‘２｝パワースイッチがなく、商用電源の
供給・切断によって行なわれる場合があるが、いるれの
場合にも上記Ｍｅ，Ｅｃ，Ｅｄの三種類の出力は、第２
図に示すようなシーケンスが保たれなければならない。
の記憶内容が保持されるいわゆる不揮発性のメモリ・ユ
ニットであるため、最近では数値制御装置などのデータ
メモリ装置などにも使われ出した。第１図は電源装置を
含むバブルメモリ・ユニットのブロック図であり、１は
バブルメモリ．ユニット、２はバブルメモリ・ユニット
への情報の書込み・議出しなどの制御を行なうコントロ
ール・ユニット、３はこれらに電源電圧を供給する安定
化直流電源である。該安定化直流電源３は、Ｍｅ，Ｅｃ
，Ｅｄの三種類の出力を有する。信号Ｍｅはコントロー
ノレ・ユニット２がバブルメモリ・ユニット１に対して
（議出し／書込み）の命令を送出し得る条件を与えるも
のであり、メモｌｊ・イネーブル信号である。電源Ｅｃ
は制御回路用の電源、電源Ｅｄは（読出し／書込み）動
作のための駆動回路用の電源である。一般に、安定化直
流電源３をオン・オフする態様としては、‘１）商用電
源が常に与えられており、パワースイッチを用いて行な
われる場合、‘２｝パワースイッチがなく、商用電源の
供給・切断によって行なわれる場合があるが、いるれの
場合にも上記Ｍｅ，Ｅｃ，Ｅｄの三種類の出力は、第２
図に示すようなシーケンスが保たれなければならない。
すなわち、メモリユニットへ電源を投入するときには、
最初に制御回路用の電源Ｅｃ、駆動回路用の電源Ｅｄ、
メモリ・ィネーブル信号Ｍｅの順序でオンし、しや断す
るときにはこの順序と逆の順序でこれらの出力がオフさ
れなければならない。そしてメモリ・ユニットからデー
タを読み出している最中に不意に電源が断たれた場合に
は、メモリ・ィネーブル信号Ｍｅがオフとなった後、駆
動回路用の電源Ｅｄが所定値まで低下するまでの時間（
第２図におけるｔ４）が少なくとも数の秒必要であり、
この時間が短縮されれば、謙出し中のデータを再びメモ
リ内に収納するりフレッシュ動作が完全に行なわれず、
記憶されていたデータが消失することになる。しかしな
がら、従来の電源装置は、該時間を完全に数肌秒以上確
保できる保証がなかったので、停電などの際時にはリフ
レッシュ動作が完全に行なわれず、記憶内容が消失され
るという重大な事故を起すことがある。
最初に制御回路用の電源Ｅｃ、駆動回路用の電源Ｅｄ、
メモリ・ィネーブル信号Ｍｅの順序でオンし、しや断す
るときにはこの順序と逆の順序でこれらの出力がオフさ
れなければならない。そしてメモリ・ユニットからデー
タを読み出している最中に不意に電源が断たれた場合に
は、メモリ・ィネーブル信号Ｍｅがオフとなった後、駆
動回路用の電源Ｅｄが所定値まで低下するまでの時間（
第２図におけるｔ４）が少なくとも数の秒必要であり、
この時間が短縮されれば、謙出し中のデータを再びメモ
リ内に収納するりフレッシュ動作が完全に行なわれず、
記憶されていたデータが消失することになる。しかしな
がら、従来の電源装置は、該時間を完全に数肌秒以上確
保できる保証がなかったので、停電などの際時にはリフ
レッシュ動作が完全に行なわれず、記憶内容が消失され
るという重大な事故を起すことがある。
本発明は、上述の如き従来の欠点を改善する新規な発明
であり、その目的は電源をオン・オフする際にバブルメ
モリ・ユニットに与える種々の電圧を特定のシ−ケンス
をもってオン・オフせしめることができるような電源に
おいて、電源がオフされるとき、メモリ・ユニットに加
えられるメモリ・ィネーブル信号がオフした後、駆動回
路に加える電源の電圧が使用下限まで低下する時間を出
来得るだけ長時間保持せしめ、電源が不意にしや断され
た場合でも確実にリフレッシュ動作を行なうことができ
るような装置を提供することにある。
であり、その目的は電源をオン・オフする際にバブルメ
モリ・ユニットに与える種々の電圧を特定のシ−ケンス
をもってオン・オフせしめることができるような電源に
おいて、電源がオフされるとき、メモリ・ユニットに加
えられるメモリ・ィネーブル信号がオフした後、駆動回
路に加える電源の電圧が使用下限まで低下する時間を出
来得るだけ長時間保持せしめ、電源が不意にしや断され
た場合でも確実にリフレッシュ動作を行なうことができ
るような装置を提供することにある。
次に本発明の一実施例を、図面を参照しつつ詳細に説明
する。
する。
第３図は本発明の一実施例を示すブロック図であり、同
図中、３′は本発明に係る電源回路である。
図中、３′は本発明に係る電源回路である。
該電源回路３′において、４は電源スイッチ回路で、数
値制御装置（以下ＮＣ装置と略記する）を動作させると
き、該装置から送られる動作信号ＣＳによりオンとなり
、該装置が動作を停止して動作信号ＣＳが切断されてオ
フとなる。６は電源Ｅｃを安定化させるための電源Ｅｃ
用安定化直流電源回路である。該安定化直流電源回路５
はパルス幅制御によるスイッチング・レギュレータ型の
安定化直流電源回路である。第４図は該電源回路５のブ
ロック図であり、図中、５１は整流器、５２は平滑コン
デンサ、５３はスイッチング素子、５４はトランス、５
５は整流器、５６は。‐バス・フィル夕、５７は基準電
圧虫ｍは出力する基準電源、５８は誤差増幅器、５９は
パルス幅制御回略である。このパルス幅制御回路５９に
はデッドタイム設定端子Ｅｐを備えている。この端子が
“１”のとき、最高デューティ３０％までの制御パルス
を出力し、同端子が“０”のとき、最高デューティ４５
％までの制御パルスを出力する。そして入力された交流
を整流器５１で整流して直流を作り、これをパルス幅制
御回路５９から発せられる制御パルスにより制御される
スイッチング素子によりチョツプし、トランス５４で交
流化した後これを整流器５５で再度整流し、ローパス・
フィル夕５６で平滑化した後、出力端から直流電圧を出
力する。誤差増幅器５８はこの出力電圧と基準電圧とを
比較し、出力電圧が基準値より低下した場合にはパルス
幅制御回路５９から出力される制御パルスの幅を大きく
して出力電圧を基準値に−致させ、逆の場合には制御パ
ルスの幅を小さくして出力電圧を基準値と一致させるも
のである。６は電源Ｅｄを安定化させるための電源Ｅｄ
用安定化直流電源回路である。該安定化直流電源回路６
は内部に整流回賂を有し、該回路で印加される交流を整
流して直流を作り出し、パワートランジスタからなる制
御素子を用いて出力電圧を増減できるように構成し、出
力電圧を基準電圧と比較する回路を設けて出力電圧が基
準値より高くなろうとした場合には制御素子内の抵抗分
を増加して出力電圧と一致させ、出力電圧が基準値より
低くなろうとした場合には制御素子内の抵抗分を増加し
て常に出力電圧を基準電圧に追従させる。又ィネーフル
信号ＥｄＣＬＴが“１”であるとき、駆動回路用の電源
Ｅｄを出力し、これが“０”であるき、該電源Ｅｄは出
力されない。７は安定化直流電源回路５から出力される
基準電圧Ｅｍと出力電圧Ｅｃとを比較する比較器、７１
は比較器７から出力される信号ラツチするラツチ回路で
、電源投入時に出力が“０”であって、その後比較器７
の出力が“１”になるとこれをラツチして“１”を出力
し、その後比較器７の出力が“０’’になったとき直ち
にその零をラッチし、以後比較器７の出力が“１”にな
っても“０”をラツチし続けるものである。
値制御装置（以下ＮＣ装置と略記する）を動作させると
き、該装置から送られる動作信号ＣＳによりオンとなり
、該装置が動作を停止して動作信号ＣＳが切断されてオ
フとなる。６は電源Ｅｃを安定化させるための電源Ｅｃ
用安定化直流電源回路である。該安定化直流電源回路５
はパルス幅制御によるスイッチング・レギュレータ型の
安定化直流電源回路である。第４図は該電源回路５のブ
ロック図であり、図中、５１は整流器、５２は平滑コン
デンサ、５３はスイッチング素子、５４はトランス、５
５は整流器、５６は。‐バス・フィル夕、５７は基準電
圧虫ｍは出力する基準電源、５８は誤差増幅器、５９は
パルス幅制御回略である。このパルス幅制御回路５９に
はデッドタイム設定端子Ｅｐを備えている。この端子が
“１”のとき、最高デューティ３０％までの制御パルス
を出力し、同端子が“０”のとき、最高デューティ４５
％までの制御パルスを出力する。そして入力された交流
を整流器５１で整流して直流を作り、これをパルス幅制
御回路５９から発せられる制御パルスにより制御される
スイッチング素子によりチョツプし、トランス５４で交
流化した後これを整流器５５で再度整流し、ローパス・
フィル夕５６で平滑化した後、出力端から直流電圧を出
力する。誤差増幅器５８はこの出力電圧と基準電圧とを
比較し、出力電圧が基準値より低下した場合にはパルス
幅制御回路５９から出力される制御パルスの幅を大きく
して出力電圧を基準値に−致させ、逆の場合には制御パ
ルスの幅を小さくして出力電圧を基準値と一致させるも
のである。６は電源Ｅｄを安定化させるための電源Ｅｄ
用安定化直流電源回路である。該安定化直流電源回路６
は内部に整流回賂を有し、該回路で印加される交流を整
流して直流を作り出し、パワートランジスタからなる制
御素子を用いて出力電圧を増減できるように構成し、出
力電圧を基準電圧と比較する回路を設けて出力電圧が基
準値より高くなろうとした場合には制御素子内の抵抗分
を増加して出力電圧と一致させ、出力電圧が基準値より
低くなろうとした場合には制御素子内の抵抗分を増加し
て常に出力電圧を基準電圧に追従させる。又ィネーフル
信号ＥｄＣＬＴが“１”であるとき、駆動回路用の電源
Ｅｄを出力し、これが“０”であるき、該電源Ｅｄは出
力されない。７は安定化直流電源回路５から出力される
基準電圧Ｅｍと出力電圧Ｅｃとを比較する比較器、７１
は比較器７から出力される信号ラツチするラツチ回路で
、電源投入時に出力が“０”であって、その後比較器７
の出力が“１”になるとこれをラツチして“１”を出力
し、その後比較器７の出力が“０’’になったとき直ち
にその零をラッチし、以後比較器７の出力が“１”にな
っても“０”をラツチし続けるものである。
８は遅延回路で、遅延時間は数ｍｓである。
９はィンバータ、１０は急速放電回路で、通常サィリス
タにより構成されている。
タにより構成されている。
１１は論理積回路、１２は遅延回路である。
次に第３図に示す回路の動作説明を行なう。
まず、ＮＣ装置を動作させるべく、第５図においてし‘
こて示す時間に該装置の電源スイッチを投入すると、動
作信号ＣＳが／・ィレベルとなり、電源スイッチ回路４
が閉じられる。該電源スイッチ回路４が閉じられると、
電源Ｅｃ用安定化直流電源回路５と電源Ｅｄ用安定化直
流電源回路６に第５図ａの如き交流電圧が印加され、内
部で整流されて直ちに端子Ｅｍから第５図ｃに示す電源
Ｅｃの電源電圧ＶＭに相当する基準電圧Ｅｍが出力され
、これと同時に端子Ｅｃに電圧が発生する。そして、そ
の出力電圧は、第５図ｃに示すように徐徐に上昇する。
比較器７では、電圧ＥｃとＥｍとを比較する。電圧Ｅｃ
＜電圧Ｅｍのとき比較器７の出力は“０”であり、した
がって、電源Ｅｄ用安定化直流電源回路６のィネーブル
信号ＥｄＣＴＬは“０”で、該回路６から電圧は出力さ
れない。電圧Ｅｃが徐々に上昇して基準電圧Ｅｍを越え
ると比較器７の出力は“１”となり、ラツチ回路７１は
これを直ちにラツチして“１”を出力する。その後時間
ｔ４が経過すると、遅延回路８の出力機も“１”となる
ため、インバータ９の出力は“０”となって、急速放電
回路１０は開かれた状態が保たれる。遅延回路８の出力
端が“１”になると、ィネーブル信号ＥｄＣＴＬが“１
”であるから、電源Ｅｄ用安定化直流電源回路６が動作
を開始し、電源Ｅｄの電圧は比較的に速く上昇して規定
の亀圧に達する。比較器７の電圧が“１”になってから
時間ｔ２が経過すると、遅延回路１２の出力が“１”と
なるため、論理積回路１１の出力は“１”となり、メモ
リ・イネーブルの信号Ｍｅは“１”となり、バフル・メ
モリ装置は使用可能となる。なお、第５図からあきらか
なように、（ｔ，十Ｌ）＜ｔ２である。次に、電源スイ
ッチ回路４を開くか、あるいは誤ってＡＣ入力端が切断
されたような場合について述べる。
こて示す時間に該装置の電源スイッチを投入すると、動
作信号ＣＳが／・ィレベルとなり、電源スイッチ回路４
が閉じられる。該電源スイッチ回路４が閉じられると、
電源Ｅｃ用安定化直流電源回路５と電源Ｅｄ用安定化直
流電源回路６に第５図ａの如き交流電圧が印加され、内
部で整流されて直ちに端子Ｅｍから第５図ｃに示す電源
Ｅｃの電源電圧ＶＭに相当する基準電圧Ｅｍが出力され
、これと同時に端子Ｅｃに電圧が発生する。そして、そ
の出力電圧は、第５図ｃに示すように徐徐に上昇する。
比較器７では、電圧ＥｃとＥｍとを比較する。電圧Ｅｃ
＜電圧Ｅｍのとき比較器７の出力は“０”であり、した
がって、電源Ｅｄ用安定化直流電源回路６のィネーブル
信号ＥｄＣＴＬは“０”で、該回路６から電圧は出力さ
れない。電圧Ｅｃが徐々に上昇して基準電圧Ｅｍを越え
ると比較器７の出力は“１”となり、ラツチ回路７１は
これを直ちにラツチして“１”を出力する。その後時間
ｔ４が経過すると、遅延回路８の出力機も“１”となる
ため、インバータ９の出力は“０”となって、急速放電
回路１０は開かれた状態が保たれる。遅延回路８の出力
端が“１”になると、ィネーブル信号ＥｄＣＴＬが“１
”であるから、電源Ｅｄ用安定化直流電源回路６が動作
を開始し、電源Ｅｄの電圧は比較的に速く上昇して規定
の亀圧に達する。比較器７の電圧が“１”になってから
時間ｔ２が経過すると、遅延回路１２の出力が“１”と
なるため、論理積回路１１の出力は“１”となり、メモ
リ・イネーブルの信号Ｍｅは“１”となり、バフル・メ
モリ装置は使用可能となる。なお、第５図からあきらか
なように、（ｔ，十Ｌ）＜ｔ２である。次に、電源スイ
ッチ回路４を開くか、あるいは誤ってＡＣ入力端が切断
されたような場合について述べる。
ＡＣ電源が断たれると、電源Ｅｃ用安定化直流電源回路
５と電源Ｅｄ用安定化直流電源回路６への交流電源の供
給が断たれる（第５図ａ）ため、これら２つの回路に内
蔵されている整流回路の直流出力電圧も徐々に低下して
行く。第５図ｂは電源Ｅｄ用安定化直流電源回路５の整
流器５１の出力電圧を示したものである。そして、この
電圧がＶｏｃ，にまで低下すると、電源Ｅｃ用安定化直
流電源回路５の出力電圧Ｅｃは電圧ＶＮを維持できなく
なり、整流器５１の出力電圧の低下に追従して低下し始
める。そして、この電圧がＶＭより低くなると、比較器
７の出力は“０”となるため、ラッチ回路７１の出力は
“０”となる。このため、論理積回路１１の一方の入力
端が“０”となって、信号Ｍｅは直ちに“０”となる。
したがって、バフル・メモリユニット内と外との情報の
出入は一切停止される。ラッチ回路７１の出力が“０”
になると、電源Ｅｃ用安定化直流電源回路５のデッドタ
イム設定端子Ｅｐが“０”となるので、制御パルスのデ
ューティは４５％まで広げられ、出力電圧がＶＮに近ず
く方向に作用してＶＭより低下しない期間がいまら〈続
く。しかしながら電源Ｅｃ用安定化直流電源回路５内の
平滑コンデンサ５２とローパス・フィル夕５６内のコン
デンサに蓄積されていた電荷も少なくなり、制御パルス
の幅を拡げても出力電圧ＥｃはＶＭを維持できなくなり
、徐々に使用最低電圧ＶＬに向って低下する。この間制
御電源正ｃ、駆動電源Ｅｄは共に最低動作電圧以上であ
るのでバブルメモリ・ユニット１とコントロールユニッ
ト２は完全に動作して、バフル・メモリから読み出され
ていた情報を再びバブルメモリユニット１に書き込まれ
てリフレッシュ動作は完了する。一方、ラッチ回路７１
の出力が“１”から“０”に切換った時点から時間ｔ４
秒すなわち数の秒経過すると、遅延回路８の出力が“０
”となる。したがってィネーブル信号ＥｄＣＴＬも“０
”になるため、電源Ｅｄ用安定化直流電源回路６は不動
作状態にされるとともに、急速放電回路１０が導適状態
となって出力端を短絡し電源正ｄは急速に“０”になる
。電源Ｅｃ用安定化直流電源回路５の出力電圧Ｅｃはそ
の後も徐々に低下し、時間し経過後いまらくたった後、
その電圧は許容下限電圧ＶＬより低くなる。上記実施例
において、急速放電回路１０は、電源Ｅｄ用安定化直流
電源回路６内にクローバ回路（過電圧保護回路）を設け
ている場合にはこれを共用することができる。
５と電源Ｅｄ用安定化直流電源回路６への交流電源の供
給が断たれる（第５図ａ）ため、これら２つの回路に内
蔵されている整流回路の直流出力電圧も徐々に低下して
行く。第５図ｂは電源Ｅｄ用安定化直流電源回路５の整
流器５１の出力電圧を示したものである。そして、この
電圧がＶｏｃ，にまで低下すると、電源Ｅｃ用安定化直
流電源回路５の出力電圧Ｅｃは電圧ＶＮを維持できなく
なり、整流器５１の出力電圧の低下に追従して低下し始
める。そして、この電圧がＶＭより低くなると、比較器
７の出力は“０”となるため、ラッチ回路７１の出力は
“０”となる。このため、論理積回路１１の一方の入力
端が“０”となって、信号Ｍｅは直ちに“０”となる。
したがって、バフル・メモリユニット内と外との情報の
出入は一切停止される。ラッチ回路７１の出力が“０”
になると、電源Ｅｃ用安定化直流電源回路５のデッドタ
イム設定端子Ｅｐが“０”となるので、制御パルスのデ
ューティは４５％まで広げられ、出力電圧がＶＮに近ず
く方向に作用してＶＭより低下しない期間がいまら〈続
く。しかしながら電源Ｅｃ用安定化直流電源回路５内の
平滑コンデンサ５２とローパス・フィル夕５６内のコン
デンサに蓄積されていた電荷も少なくなり、制御パルス
の幅を拡げても出力電圧ＥｃはＶＭを維持できなくなり
、徐々に使用最低電圧ＶＬに向って低下する。この間制
御電源正ｃ、駆動電源Ｅｄは共に最低動作電圧以上であ
るのでバブルメモリ・ユニット１とコントロールユニッ
ト２は完全に動作して、バフル・メモリから読み出され
ていた情報を再びバブルメモリユニット１に書き込まれ
てリフレッシュ動作は完了する。一方、ラッチ回路７１
の出力が“１”から“０”に切換った時点から時間ｔ４
秒すなわち数の秒経過すると、遅延回路８の出力が“０
”となる。したがってィネーブル信号ＥｄＣＴＬも“０
”になるため、電源Ｅｄ用安定化直流電源回路６は不動
作状態にされるとともに、急速放電回路１０が導適状態
となって出力端を短絡し電源正ｄは急速に“０”になる
。電源Ｅｃ用安定化直流電源回路５の出力電圧Ｅｃはそ
の後も徐々に低下し、時間し経過後いまらくたった後、
その電圧は許容下限電圧ＶＬより低くなる。上記実施例
において、急速放電回路１０は、電源Ｅｄ用安定化直流
電源回路６内にクローバ回路（過電圧保護回路）を設け
ている場合にはこれを共用することができる。
以上詳細に説明したように、本発明によれば、制御回路
用電源回路をパルス幅制御方式による電源回路で構成し
、かつ交流入力電圧がしや断されたとき、通常の使用時
のデューティサィクルの上限よりも大きいデューティサ
ィクルの上限を設定できるように構成したので、交流入
力電圧がしや断されて後、制御電圧が許容下限電圧に達
するまでの時間を従来ものに比べて延長させることがで
きる。
用電源回路をパルス幅制御方式による電源回路で構成し
、かつ交流入力電圧がしや断されたとき、通常の使用時
のデューティサィクルの上限よりも大きいデューティサ
ィクルの上限を設定できるように構成したので、交流入
力電圧がしや断されて後、制御電圧が許容下限電圧に達
するまでの時間を従来ものに比べて延長させることがで
きる。
したがって、バブルメモＩＪ‘こ記憶された情報を議出
ししている最中に停電などにより交流入力電圧が不意に
しや断されても完全にリフレツシュ動作を行なうことが
できる。
ししている最中に停電などにより交流入力電圧が不意に
しや断されても完全にリフレツシュ動作を行なうことが
できる。
第１図はバブルメリの構成を示すブロック図、第２図は
該メモリへ印加する電源電圧の印加状態を示す波形図、
第３図は本発明の一実施例を示すフロック図、第４図は
制御回路用安定化直流電源回路を示すブロック図、第５
図は本発明の実施例の各部電圧の波形を示す波形図であ
る。 図中、１はバブルメモリ・ユニット、２はコントロール
・ユニット、３′は電源回路、４は電源スイッチ回路、
５は電源Ｅｃ用安定化直流電源回路、５１は整流器、５
２は平滑コンデンサ、５３はスイッチング素子、５４は
トランス、５５は整流器、５６はローパス・フィル夕、
５７は基準電源、５８は誤差増幅器、５９はパルス幅制
御回路、６は電源Ｅｄ用安定化直流電源回路、７は比較
器、７１はラッチ回路、８及び１２は遅延回路、９はィ
ンバータ、１０は急速放電回路、１１は論理積回路であ
る。 第１図 第２図 第３図 第４図 第５図
該メモリへ印加する電源電圧の印加状態を示す波形図、
第３図は本発明の一実施例を示すフロック図、第４図は
制御回路用安定化直流電源回路を示すブロック図、第５
図は本発明の実施例の各部電圧の波形を示す波形図であ
る。 図中、１はバブルメモリ・ユニット、２はコントロール
・ユニット、３′は電源回路、４は電源スイッチ回路、
５は電源Ｅｃ用安定化直流電源回路、５１は整流器、５
２は平滑コンデンサ、５３はスイッチング素子、５４は
トランス、５５は整流器、５６はローパス・フィル夕、
５７は基準電源、５８は誤差増幅器、５９はパルス幅制
御回路、６は電源Ｅｄ用安定化直流電源回路、７は比較
器、７１はラッチ回路、８及び１２は遅延回路、９はィ
ンバータ、１０は急速放電回路、１１は論理積回路であ
る。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ パルス幅変調器を内蔵する制御回路用電源と駆動回
路用電源とメモリ・イネーブル信号源とを有し、バブル
メモリ・ユニツトへの電源印加あるいはしや断時に上記
制御回路用電源と駆動回路用電源とメモリ・イネーブル
信号源とを一定のシーケンスに従つてオン・オフせしめ
るバブルメモリ・ユニツト用電源装置において、制御回
路用電源をパルス幅制御方式による電源回路で構成しか
つ電圧制御時の制御パルス幅の拡張上限値を上回る制御
パルス幅まで拡張できるパルス幅制御回路を設け、制御
回路用電源の電圧が所定値より低下したとき該パルス幅
制御回路に信号を加えて制御パルス幅の上限を電圧制御
時より拡張することを特徴とするバブルメモリ・ユニツ
ト用電源装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095975A JPS6031036B2 (ja) | 1980-07-14 | 1980-07-14 | バブルメモリ・ユニツト用電源装置 |
| US06/282,268 US4451902A (en) | 1980-07-14 | 1981-07-10 | Power source device for bubble memory unit |
| DE8181303186T DE3175485D1 (en) | 1980-07-14 | 1981-07-13 | Power source device for a bubble memory unit |
| EP81303186A EP0046013B1 (en) | 1980-07-14 | 1981-07-13 | Power source device for a bubble memory unit |
| KR1019810002539A KR860001038B1 (ko) | 1980-07-14 | 1981-07-13 | 버블 메모리 유니트용 전원장치 |
| SU813309299A SU1149886A3 (en) | 1980-07-14 | 1981-07-14 | Bubble memory supply system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095975A JPS6031036B2 (ja) | 1980-07-14 | 1980-07-14 | バブルメモリ・ユニツト用電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720999A JPS5720999A (en) | 1982-02-03 |
| JPS6031036B2 true JPS6031036B2 (ja) | 1985-07-19 |
Family
ID=14152162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55095975A Expired JPS6031036B2 (ja) | 1980-07-14 | 1980-07-14 | バブルメモリ・ユニツト用電源装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4451902A (ja) |
| EP (1) | EP0046013B1 (ja) |
| JP (1) | JPS6031036B2 (ja) |
| KR (1) | KR860001038B1 (ja) |
| DE (1) | DE3175485D1 (ja) |
| SU (1) | SU1149886A3 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729110A (en) * | 1995-10-10 | 1998-03-17 | Eaton Corporation | Method for controlling an electronic X-Y shifting mechanism for a vehicle transmission |
| CN103309423B (zh) * | 2012-03-09 | 2016-07-06 | 宏碁股份有限公司 | 电脑系统及其功率分享方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3873846A (en) * | 1972-09-07 | 1975-03-25 | Sony Corp | Power supply system |
| JPS5855751B2 (ja) * | 1976-01-29 | 1983-12-12 | ソニー株式会社 | 電源回路 |
| JPS5378042A (en) * | 1976-12-20 | 1978-07-11 | Sanyo Electric Co Ltd | Switching control type power source circuit |
| FR2380666A1 (fr) * | 1977-02-14 | 1978-09-08 | Cii Honeywell Bull | Systeme de commande de decoupage pour convertisseur dans une alimentation electrique continue |
| US4117544A (en) * | 1977-05-25 | 1978-09-26 | Bell Telephone Laboratories, Incorporated | Magnetic single-wall domain bias field control arrangement |
| JPS5484252A (en) * | 1977-12-16 | 1979-07-05 | Sony Corp | Switching electric source circuit |
| JPS5855591B2 (ja) * | 1979-07-19 | 1983-12-10 | ファナック株式会社 | バブルメモリ・ユニット用電源装置 |
| US4330816A (en) * | 1980-01-02 | 1982-05-18 | Fujitsu Fanuc Limited | Overcurrent protection apparatus |
-
1980
- 1980-07-14 JP JP55095975A patent/JPS6031036B2/ja not_active Expired
-
1981
- 1981-07-10 US US06/282,268 patent/US4451902A/en not_active Expired - Lifetime
- 1981-07-13 KR KR1019810002539A patent/KR860001038B1/ko active
- 1981-07-13 EP EP81303186A patent/EP0046013B1/en not_active Expired
- 1981-07-13 DE DE8181303186T patent/DE3175485D1/de not_active Expired
- 1981-07-14 SU SU813309299A patent/SU1149886A3/ru active
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720999A (en) | 1982-02-03 |
| EP0046013B1 (en) | 1986-10-15 |
| DE3175485D1 (en) | 1986-11-20 |
| KR830006764A (ko) | 1983-10-06 |
| SU1149886A3 (en) | 1985-04-07 |
| KR860001038B1 (ko) | 1986-07-28 |
| EP0046013A1 (en) | 1982-02-17 |
| US4451902A (en) | 1984-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10992173B2 (en) | Optimized gate driver for low voltage power loss protection system | |
| JP2807579B2 (ja) | 少なくとも２つの異なる交流電源電圧範囲で機能し得る整流器 | |
| JPH0335628B2 (ja) | ||
| CN110574269B (zh) | 具有用于在启动时保护组件的辅助晶体管的转换器装置和方法 | |
| JPS5855591B2 (ja) | バブルメモリ・ユニット用電源装置 | |
| JPS6031036B2 (ja) | バブルメモリ・ユニツト用電源装置 | |
| CN111312313B (zh) | 一种电荷泵电压快切的电路 | |
| JP3055138B2 (ja) | バッテリ充電器 | |
| JPH11134069A (ja) | 電源制御回路 | |
| JPH1014134A (ja) | 安定化電源回路 | |
| JPH05333973A (ja) | 携帯型コンピュータの電源装置 | |
| JP5145704B2 (ja) | 電源制御回路 | |
| US10826480B1 (en) | Gate driver to decrease EMI with shorter dead-time | |
| JP3300640B2 (ja) | データ記憶装置 | |
| CN210490828U (zh) | 一种bmc延时断电电路 | |
| JP4398170B2 (ja) | Ｄｃ／ｄｃコンバータ、無停電電源装置およびスイッチング電源装置 | |
| JPS63206116A (ja) | 電源入力監視回路付電源装置 | |
| JP2568530B2 (ja) | Ｉｃ部を有した電子装置 | |
| JPS6379118A (ja) | 電源装置 | |
| JPH035930Y2 (ja) | ||
| JPS639238Y2 (ja) | ||
| JPS611230A (ja) | 無停電電源装置 | |
| JP3260775B2 (ja) | 画像形成装置の高圧電源回路 | |
| JPS6150278A (ja) | バブルメモリボ−ド | |
| JP2003209921A (ja) | 高圧電源装置及び画像処理装置及び高圧電源装置の制御方法及び高圧電源装置の制御プログラム及び画像処理装置の制御方法及び画像処理装置の制御プログラム及び記憶媒体 |