JP3300640B2 - データ記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータなど
の接続に使われるシリアルインタフェースに接続して用
いられるデータ記憶装置に関する。

【０００２】

【従来の技術】従来から、シリアルインタフェースから
のデータを記憶するために、ケーブルを使用し、信号源
をコンピュータに接続して、データをコンピュータに備
えられているメモリに蓄積してストアしている。この先
行技術では、コンピュータの電源が必要であり、その電
源を充電可能な構成にした場合には、長期間にわたって
使用することができない。さらにそのデータ自体をラン
ダムアクセスメモリなどの半導体メモリにストアする構
成とした先行技術では、メモリのための電源を必要とす
るので、データの長期間にわたる保存は不可能である。

【０００３】

【発明が解決しようとする課題】本発明の目的は、外部
電源を不要とし、伝送される入力データを長期間にわた
ってストアして保存することができるデータ記憶装置を
提供することである。

【０００４】

【課題を解決するための手段】本発明は、入力信号が与
えられる信号入力ラインに接続されるダイオードＤ１，
Ｄ３と、ダイオードＤ１，Ｄ３を介して流れる電流によ
って充電されるコンデンサＣ１，Ｃ２と、信号入力ライ
ンからの入力信号をストアするメモリと、メモリに入力
信号をストアさせる処理回路と、コンデンサＣ１，Ｃ２
の出力によって処理回路を電力付勢する電源回路とを含
むデータ記憶装置であって、前記入力信号は、基準電位
に関して正極性および負極性にわたって変化する波形を
有し、前記ダイオードＤ１，Ｄ３は、信号入力ラインに
相互に逆極性にそれぞれ接続される一対のダイオードＤ
１，Ｄ３から成り、前記コンデンサＣ１，Ｃ２は、一方
のダイオードＤ１の出力と基準電位との間に接続される
第１コンデンサＣ１と、他方のダイオードＤ３の出力と
基準電位との間に接続される第２コンデンサＣ２とから
成り、前記電源回路は、第３コンデンサＣ３と、第２コ
ンデンサＣ２の出力の極性を反転して第２コンデンサＣ
２の出力を第３コンデンサＣ３に与えて充電させる極性
変換回路とを有し、該極性変換回路は、第１コンデンサ
Ｃ１の出力と基準電位との間に接続され、直列接続され
る第３および第４ダイオードＤ５，Ｄ６と、第２コンデ
ンサＣ２の出力に接続される一方端子を有する第１スイ
ッチング素子ＴＲ１と、第１スイッチング素子ＴＲ１の
第２コンデンサＣ２とは反対側の他方端子に、一方端子
が接続され、他方端子が基準電位に接続される第２スイ
ッチング素子ＴＲ２と、 第１および第２スイッチング素
子ＴＲ１，ＴＲ２を一方が導通するとき他方が遮断し、
他方が導通するとき一方が遮断するように、オン／オフ
制御する発振回路とを含み、第３コンデンサＣ３の一方
端子は、第３および第４ダイオードＤ５，Ｄ６の接続点
に接続され、第３コンデンサＣ３の他方端子は、第１ス
イッチング素子ＴＲ１の前記他方端子と第２スイッチン
グ素子ＴＲ２の前記一方端子との接続点に、接続され、
前記発振回路は、第１および第３コンデンサＣ１，Ｃ３
の出力によって電力付勢されることを特徴とするデータ
記憶装置である。本発明に従えば、データなどの入力信
号が、ダイオードＤ１，Ｄ３を介して第１および第２コ
ンデンサＣ１，Ｃ２に与えられ、このコンデンサＣ１，
Ｃ２が充電され、このコンデンサに蓄えられた電荷を利
用して、電源回路によってメモリのストア動作を制御す
る処理回路に電力を供給する。したがって信号入力ライ
ンに入力信号が与えられることによって、処理回路およ
びその他の電力を消費する構成要素などに電力が供給さ
れ、したがってメモリへのデータなどの入力信号がスト
アされ、そのストア状態が保たれることになる。信号入
力ライン上の入力信号の波形が変形されてしまうおそれ
がない程度の大きさに、第１および第２コンデンサＣ
１，Ｃ２の容量を選び、たとえば４７０μＦであっても
よい。また、本発明に従えば、入力信号は、たとえば接
地電位である基準電位に関して正および負にわたって変
化する波形を有し、たとえば論理「１」に対応する＋１
０Ｖと、論理「０」に対応する−１０Ｖとの間で変化
し、第１コンデンサには、たとえば正である一方極性の
電荷を蓄積し、第２コンデンサには、たとえば負である
他方極性の電荷を蓄積し、この第２コンデンサＣ２の電
荷は、極性変換回路によって極性が反転され、第３コン
デンサＣ３に蓄積される。こうして第１および第３の各
コンデンサＣ１，Ｃ３の出力によって、処理回路に電力
が供給される。したがって入力信号の基準電位に関して
正極性および負極性の両極性の電圧を利用して、処理回
路の駆動のための電力を得ることができる。また、本発
明に従えば、第１および第２スイッチング素子ＴＲ１，
ＴＲ２のオ ン／オフ制御を発振回路の出力によって行
い、第１スイッチング素子ＴＲ１が導通することによっ
て、第２コンデンサＣ２の電荷を第３コンデンサＣ３に
移動し、このとき第２スイッチング素子ＴＲ２は遮断し
ており、次に第２トランジスタＴＲ２を導通し、第１ス
イッチング素子ＴＲ１を遮断することによって、第３コ
ンデンサＣ３の出力が導出されることになる。こうして
第２コンデンサＣ２の電荷の極性を反転して第３コンデ
ンサＣ３から、処理回路などの構成要素の駆動のために
供給することができる。

【０００５】

【０００６】

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】また本発明は、第１および第３コンデンサ
Ｃ１，Ｃ３の出力と処理回路との間に、降圧形チョッパ
方式スイッチングレギュレータが介在され、この降圧形
チョッパ方式スイッチングレギュレータは、（ａ）スイ
ッチングトランジスタＴＲ３と、（ｂ）スイッチングト
ランジスタＴＲ３に接続されるインダクタンス素子Ｌ１
と、（ｃ）インダクタンス素子Ｌ１の出力が与えられる
コンデンサＣ５と、（ｄ）インダクタンス素子Ｌ１の出
力電圧に応答し、スイッチングトランジスタＴＲ３の制
御端子に与える制御信号のデューティ比を変化し、前記
出力電圧が予め定める基準電圧よりも低いとき、スイッ
チングトランジスタＴＲ３の導通期間の割合が長くなる
ようにデューティ比を変化し、前記出力電圧が予め定め
る基準電圧よりも高いとき、スイッチングトランジスタ
ＴＲ３の導通期間の割合が短くなるようにデューティを
変化する制御回路とを有することを特徴とする。

【００１２】本発明に従えば、いわゆるチョッパ方式の
高効率の利点を発揮して、第１および第３コンデンサＣ
１，Ｃ３の出力電圧の変換を行うことができる。

【００１３】また本発明は、降圧形チョッパ方式スイッ
チングレギュレータは、前記出力電圧が分圧抵抗Ｒ１，
Ｒ２から成る分圧回路で分圧して制御回路に入力され、
分圧回路に直列に電源投入用スイッチング素子ＴＲ４が
接続され、処理回路の電圧投入時の立上り時間よりも長
い時定数を有し、第１および第３コンデンサＣ１，Ｃ３
の出力を、前記時定数によって遅らせて電源投入用スイ
ッチング素子ＴＲ４を遮断状態から導通状態にする時定
数回路とを含むことを特徴とする。

【００１４】降圧形チョッパ方式スイッチングレギュレ
ータでは、インダクタンス素子Ｌ１を用いることによっ
て、出力電圧は入力電圧よりも必ず低くなる。すなわち
入力電圧は出力電圧未満となることはできない。入力電
圧が出力電圧を超えていても、その余裕がなければ、負
荷電流が増加してその電流増加によって信号入力ライン
を介する信号源の内部抵抗による電圧降下が増加し、悪
循環に陥るので、スイッチングレギュレータを起動する
ことができなくなるおそれが生じる。

【００１５】そこで本発明に従えば、起動時の突入電流
を少なくするために、分圧回路３８と時定数回路４３と
を追加して設ける。起動時には、時定数回路に含まれる
コンデンサＣ４が充電されていないので、電源投入用ス
イッチング素子ＴＲ４が遮断状態となっている。したが
って出力電圧は、そのままスイッチングレギュレータの
デューティ比を変化する前記制御回路に与えられ、基準
電圧と同じ値となって低い値になる。したがって入力電
圧は、低い値であっても、本件スイッチングレギュレー
タを起動することができる。

【００１６】時定数回路に備えられているコンデンサＣ
４が、抵抗Ｒ３によって充電されると、電源投入用スイ
ッチング素子ＴＲ４が導通される。したがって制御回路
には、出力電圧が分圧回路の働きによって上昇される。
これによってインダクタンス素子Ｌ１から、希望する直
流電圧を得ることができる。

【００１７】時定数回路の時定数は、処理回路の電源投
入時の立上り時間よりも長く選ばれ、すなわち処理回路
に電源が供給され、処理回路が通常の動作を開始するま
での時間である前記立上り時間よりも、時定数が長く選
ばれる。したがってスイッチングレギュレータを安定に
起動することができる。

【００１８】また本発明は、処理回路から出力信号を出
力する信号出力ラインに、信号出力用スイッチング素子
ＳＷ１，ＳＷ２が設けられ、処理回路から信号出力ライ
ンに出力される出力信号は、基準電圧に関して正極性お
よび負極性にわたって変化する波形を有し、処理回路
は、出力信号の導出時以外には、信号出力用スイッチン
グ素子ＳＷ１，ＳＷ２を遮断したままにすることを特徴
とする。

【００１９】本発明に従えば、処理回路から信号出力ラ
インに出力される出力信号は、たとえば接地電位である
基準電位に関して正極性および負極性にわたって変化す
る波形を有し、前述の入力信号と同様に、たとえば論理
「１」に対応した＋１０Ｖと、たとえば論理「０」に対
応した−１０Ｖとの間で変化し、したがって出力信号の
導出を行わないときには、信号出力ラインは、たとえば
＋１０Ｖまたは−１０Ｖに保たれる。これによって出力
信号ラインに負荷抵抗が接続されている状態では、電力
が無駄に消費される結果になる。

【００２０】この問題を解決するために本発明では、出
力信号ラインに、信号出力用スイッチング素子ＳＷ１，
ＳＷ２が介在され、出力信号を導出しないときには、こ
れらの信号出力用スイッチング素子ＳＷ１，ＳＷ２を遮
断したままに保つ。これによって出力信号を導出しない
状態で、電力が無駄に消費されるおそれはない。

【００２１】本発明では、信号入力ラインからのデータ
などの信号による電力を、コンデンサＣ１，Ｃ２，Ｃ３
によって蓄積して、処理回路を電力付勢する構成を有
し、したがってこのように無駄な消費電力を防ぐこと
は、重要なことである。

【００２２】本発明はデータ記憶のためのメモリの動作
を制御するものであり、したがってメモリでは、書込み
および読出しのいずれか一方が行われ、書込みと読出し
との両者が同時に行われることはない。したがって信号
出力ラインが、後述のようにデータ出力ＴＸＤおよびデ
ータ要求出力ＲＴＳであるとき、これら２つの信号出力
ラインの信号出力用スイッチング素子ＳＷ１，ＳＷ２が
同時に導通することはなく、これによって大きな消費電
流が流れることを防ぐことができ、これによって処理回
路およびメモリの動作を安定して行わせることができ
る。

【００２３】また本発明は、メモリは、フラッシュメモ
リであり、ストア内容の消去のために、メモリ領域の全
てのビットを、各ビットのアドレスを変化させながら、
一方論理値に書込み、その後、フローティングゲートの
電荷を抜く消去動作を、順次的に行い、この消去動作の
ステップは、メモリに内蔵されたシーケンスカウンタに
ストアされ、メモリの消去動作の実行のために必要な消
費電流は、消去動作のステップの経過に応じて変化し、
消去動作の中断が可能であり、再開時には、シーケンス
カウンタのストア内容によって、消去動作のステップを
引続き行い、処理回路は、消費電流が小さい消去動作の
ステップの実行中では、消去時間ｗ１と待機時間ｗ２と
のデューティ比ｗ１／（ｗ１＋ｗ２）を大きく選び、消
費電流が大きい消去動作のステップの実行中では、消去
時間ｗ３と待機時間ｗ４とのデューティ比ｗ３／（ｗ３
＋ｗ４）を小さく選ぶことを特徴とする。

【００２４】本発明に従えば、フラッシュメモリでは、
メモリ領域のストア内容を消去するにあたり、フローテ
ィングゲートの電荷を抜く際に、たとえば数ｋバイト単
位のブロック単位で行うので、このとき大電流が流れ、
第１〜第３コンデンサＣ１，Ｃ２，Ｃ３の出力が足りな
くなるおそれが生じる。この問題を解決するために本発
明では、フラッシュメモリを時分割消去する。

【００２５】しかも本発明によれば、フラッシュメモリ
の消去動作時における各動作ステップの時間経過に伴う
消費電流の変化は、予め判っており、したがってその消
去動作のステップの進行状況に応じて、たとえば消去動
作の時間経過に伴い、消費電流を予測し、消費電流が小
さいときには、前記デューティ比を大きくし、消去動作
の進行を早める。消費電流が大きい消去動作のステップ
が行われる期間では、前記デューティ比を小さくし、し
たがって間欠的に行う消去動作のステップの相互の時間
間隔を長くし、これによって第１〜第３コンデンサＣ１
〜Ｃ３に蓄積される電荷を大きくするように、充電時間
を長くする。

【００２６】このように信号入力ラインに流れる第１〜
第３コンデンサＣ１〜Ｃ３の充電による平均負荷電流
を、できるだけ一定化することができる。したがって本
発明の電源回路の働きによって、本来の入力信号の負荷
抵抗としての機能をもたせることが可能となる。

【００２７】また本発明は、信号入力ラインと信号出力
ラインとに着脱可能なコネクタと、コネクタが固定さ
れ、ダイオードＤ１，Ｄ３と、コンデンサＣ１，Ｃ２
と、メモリと、処理回路と、電源回路とを含む構成要素
を収納したハウジングと、ハウジングに設けられ、処理
回路の処理内容を表示する液晶表示手段と、ハウジング
に設けられ、処理回路の動作を制御する上方を入力する
入力手段とを含むことを特徴とする。

【００２８】本発明に従えば、ハウジングにコネクタが
固定されて一体化されるので、ケーブルを廃止すること
ができる。これによって本発明のデータ記憶装置の設置
場所を考慮する必要がなくなり、設置場所の取合いの問
題が生じなくなる。しかも電源が不要であるという本発
明の効果を、さらに一層有効に発揮することができる。

【００２９】

【発明の実施の形態】図１は、本発明の実施の一形態の
全体の構成を示す電気回路図である。本発明のデータ記
憶装置１は、コンピュータなどの演算処理装置２に、着
脱可能なコネクタ３によって接続される。コネクタ３
は、データ処理装置１のハウジング４に一体的に固定さ
れたコネクタ部５と、演算処理装置２のハウジング６に
一体的に固定されたコネクタ部７とから成り、データ記
憶装置１と演算処理装置２とは、たとえばＥＩＡ／ＴＩ
Ａ−２３２−Ｅ規格シリアルインタフェースＲＳ２３２
Ｃによって接続される。

【００３０】データ記憶装置１において、信号入力線８
は、データ入力端ＲＸＤのためのものであり、信号入力
ライン９は、データ要求入力端ＣＴＳのためのものであ
る。さらに信号出力ライン１０は、データ出力端ＴＸＤ
のためのものであり、信号出力ライン１１は、データ要
求出力端ＲＴＳのためのものである。データ要求は、デ
ータ記憶装置１と演算処理装置２とのいずれかの受信側
が現在データを受付けてくれるかどうかの同期をとる働
きを含む。

【００３１】コネクタ３によって、データ記憶装置１に
おけるデータ入力端ＲＸＤのための信号入力ライン８に
は、演算処理装置２の信号出力ライン１２からデータ出
力端ＴＸＤが導出される。またデータ記憶装置１のデー
タ要求入力端ＣＴＳの信号入力ライン９には、演算処理
装置２からデータ要求出力端ＲＴＳが信号出力ライン１
３を経て導出される。データ記憶装置１のデータ出力端
ＴＸＤは信号出力ライン１０から、演算処理装置２のデ
ータ入力端ＲＸＤとして信号入力ライン１４に与えられ
る。データ記憶装置１からのデータ要求出力端ＲＴＳ
は、信号出力ライン１１から、演算処理装置２のデータ
要求入力端ＣＴＳとして信号入力ライン１５に与えられ
る。

【００３２】図２は、図１に示されるライン８〜１５上
の端子ＲＸＤ，ＣＴＳ，ＴＸＤ，ＲＴＳの信号のレベル
を説明するための波形図である。これらの端子ＲＸＤ，
ＣＴＳ，ＴＸＤ，ＲＴＳは、接地レベルである基準電位
に関して正極性である論理「１」に対応する＋１０Ｖ
と、負極性である論理「０」に対応する−１０Ｖにわた
って変化し、これらの電圧＋１０Ｖ，−１０Ｖのみの値
をとる。

【００３３】演算処理装置２では、信号源からの信号
は、バッファ１６，１７および内部抵抗１８，１９を経
て、信号出力ライン１２，１３から、データ記憶装置１
の信号入力ライン８，９にデータ入力端ＲＸＤおよびデ
ータ要求入力端ＣＴＳを経て与えられる。この信号入力
ライン８は、ダイオードＤ１，Ｄ３を介して第１および
第２コンデンサＣ１，Ｃ２の一方端子に接続される。こ
れらの第１および第２コンデンサＣ１，Ｃ２の他方端子
は、基準電位である接地電位とされる。もう１つの信号
入力ライン９もまた同様にしてダイオードＤ２，Ｄ４を
介して第１および第２コンデンサＣ１，Ｃ２の前記一方
端子に接続される。ダイオードＤ１，Ｄ２とダイオード
Ｄ３，Ｄ４とは、逆方向性に接続され、したがって第１
コンデンサＣ１の前記一方端子のライン２１は正極性で
あり、第２コンデンサＣ２の前記一方端子のライン２２
は負極性である。

【００３４】電源回路２３は、第３コンデンサＣ３と電
圧極性変換回路２４とを含む。電圧極性変換回路２４
は、第２コンデンサＣ２の充電された電荷の極性を反転
して第３コンデンサＣ３に蓄積する働きをする。

【００３５】電圧極性変換回路２４において、第２コン
デンサＣ２の前記一方端子と第３コンデンサＣ３のライ
ン２５との間に、第１スイッチング素子であるトランジ
スタＴＲ１が介在される。ライン２５と接地電位との間
に、第２スイッチング素子であるトランジスタＴＲ２が
介在される。第３コンデンサＣ３の他方端子は、接続点
２６において、ダイオードＤ５のアノードとダイオード
Ｄ６のカソードとに接続される。ダイオードＤ５のカソ
ードは、ライン２１に接続される。ダイオードＤ６のア
ノードは、接地される。

【００３６】トランジスタＴＲ１，ＴＲ２の導電形式は
相互に異なっており、たとえばトランジスタＴＲ１はＮ
形ＦＥＴ（電界効果トランジスタ）であり、トランジス
タＴＲ２はＰ形ＦＥＴであってもよい。トランジスタＴ
Ｒ１はＮＰＮバイポーラトランジタであり、トランジス
タＴＲ２はＰＮＰバイポーラトランジスタであってもよ
い。トランジスタＴＲ１，ＴＲ２のゲートまたはベース
である制御端子には、発振回路２７から、制御信号が共
通に与えられる。これによって一方のトランジスタＴＲ
１は、図３（１）に示されるようにしてオン／オフ動作
を繰返し、もう１つのトランジスタＴＲ２は、図３
（２）に示されるようにオン／オフ動作をし、一方のト
ランジスタＴＲ１が導通しているとき他方のトランジス
タＴＲ２は遮断しており、一方のトランジスタＴＲ１が
遮断しているとき他方のトランジスタＴＲ２は導通して
いる。発振回路２７の出力の周波数は、たとえば１００
ｋＨｚであって、ライン８，９のたとえば９６００ボー
レートの入力信号のパルス幅よりも短い周期を有する。

【００３７】動作中、第２コンデンサＣ２のライン２２
の電圧は、負の値を有している。トランジスタＴＲ１が
図３（１）の時刻ｔ１〜ｔ２において導通することによ
って、第２コンデンサＣ２の電荷が第３コンデンサＣ３
に移動し、ライン２５は負極性となる。次の時刻ｔ２〜
ｔ３では、図３（２）に示されるようにトランジスタＴ
Ｒ２が導通し、ライン２５が接地電位となる。したがっ
て接続点２６は、接地電位に対して正極性となる。こう
して第１コンデンサＣ１と第３コンデンサＣ３の出力
は、ライン２８から、降圧形チョッパ式スイッチングレ
ギュレータ２９に与えられ、ライン３０からは接地電位
に対して予め定める電圧＋３Ｖの電圧を有する電力が、
処理回路３１に与えられる。処理回路３１は、マイクロ
コンピュータなどによって実現される。ライン３０から
の電力はまた、発振回路２７に供給される。さらにこの
ライン３０からの電力は、データ記憶装置１に含まれて
いるその他の構成要素にも供給される。

【００３８】コンデンサＣ１，Ｃ２，Ｃ３は、たとえば
４７０μＦであって、比較的大きな静電容量を有する。
したがって信号入力ライン８，９からの各入力信号が歪
むことはなく、バッファＱ５，Ｑ６を経て、送受信イン
タフェース回路ＵＡＲＴ（Universal Ansynchronous Re
ceive Transmit）３２に与えられる。送受信インタフェ
ース回路ＵＡＲＴ３２の出力は、処理回路３１にライン
３３を介して接続される。送受信インタフェース回路Ｕ
ＡＲＴ３２は、非同期で送受信を行うインタフェースで
ある。

【００３９】処理回路３１には、液晶表示手段３４が接
続され、これによって処理回路３１による演算処理内容
が表示され、また受信および送信されるデータなどの内
容が表示される。操作者がキー入力などによって操作す
る入力手段３５が、処理回路３１に接続され、処理回路
３１の動作を制御することができる。さらに不揮発性メ
モリであるフラッシュメモリ３６が処理回路３１に接続
され、信号入力ライン８を介するデータ入力信号ＲＸＤ
のデータをストアすることができ、さらにその他の情報
をストアすることができ、ストア内容を読出すことがで
きる。

【００４０】第１〜第３コンデンサＣ１〜Ｃ３によっ
て、信号入力ライン８，９からの入力信号の電荷を蓄積
し、データ記憶装置１における消費電力をほぼ一定に保
つように制御することによって、信号入力ライン８，９
と接地電位との間に予め定める一定の抵抗値を有する負
荷抵抗が接続された構成と等価となる。これによって信
号入力ライン８，９の入力信号を、歪みなく受信するこ
とができる。もしも仮に、信号入力ライン８，９に、こ
のような負荷抵抗を接続した構成とすれば、入力信号の
エネルギが熱に変換されて消費されてしまうけれども、
本発明では、その入力信号のエネルギを、データ記憶装
置１の動作のための電力として利用する。

【００４１】図４は、降圧形チョッパ方式スイッチング
レギュレータ２９の具体的な構成を示す電気回路図であ
る。ライン２８にはＰＮＰ形バイポーラトランジスタＴ
Ｒ３が接続され、さらにライン３７を介してコイルであ
るインダクタンス素子Ｌ１が直列に接続され、その出力
はライン３０に出力される。ライン３７と接地電位との
間にはダイオードＤ６が接続される。ライン３０には、
接地電位との間に平滑用コンデンサＣ５が接続される。
ライン３０はまた、分圧抵抗Ｒ１，Ｒ２から成る分圧回
路３８を介して、さらにＮＰＮトランジスタＴＲ４を介
して接地される。分圧抵抗Ｒ１，Ｒ２の接続点３９の電
圧Ｖ１は、比較回路４０の一方の入力に与えられ、比較
回路４０の他方の入力には、基準電圧源４１からの基準
電圧Ｖｒが与えられる。比較回路４０は、接続点３９と
基準電圧との差（＝Ｖ１−Ｖｒ）を表す電圧を、制御回
路４２に与える。

【００４２】制御回路４２は、トランジスタＴＲ３の制
御端子であるベースに、デューティ比が変化するＰＷＭ
（パルス幅変調）された制御信号を与える。これによっ
て接続点３９の電圧Ｖ１が、基準電圧Ｖｒに等しくなる
ように、トランジスタＴＲ３がスイッチング制御され
る。たとえば接続点３９の電圧Ｖ１が高くなると、トラ
ンジスタＴＲ３が導通する期間の割合が小さくなるよう
に制御回路４２からの制御信号が変化し、また接続点３
９の電圧Ｖ１が基準電圧Ｖｒよりも低くなると、トラン
ジスタＴＲ３の導通する期間の割合が大きくなるよう
に、トランジスタＴＲ３がスイッチング制御される。

【００４３】降圧形チョッパ方式スイッチングレギュレ
ータ２９のライン２８からの入力電圧は、ライン３０か
らの出力電圧を下まわることはできない。ライン３０か
ら導出される電流は、起動時において大きな突入電流と
なり、したがって信号源となる演算処理装置２における
内部抵抗１２，１３で電圧降下が発生し、スイッチング
レギュレータ２９のライン２８における入力電圧が、動
作電圧未満になってしまうおそれがある。したがってそ
のままでは、スイッチングレギュレータ２９を起動させ
ることができない。すなわちライン２８の入力電圧が、
ライン３０の出力電圧を超えていても、その余裕がなけ
れば、負荷電流が増加して電流増加によって信号源側の
内部抵抗１２，１３での電圧降下が増加し、悪循環に陥
るので、起動することができなくなるおそれがある。

【００４４】この問題を解決するために本発明では、起
動時の突入電流を少なくするために、スイッチング素子
ＴＲ４と時定数回路４３が備えられる。ライン２８に
は、時定数回路４３が接続される。この時定数回路４３
のライン４４からの出力は、スイッチング素子であるト
ランジスタＴＲ４の制御端子であるベースに与えられ
る。時定数回路４３は、ライン２８に接続される抵抗Ｒ
３と接地電位との間に接続されるコンデンサＣ４とを含
み、さらにコンデンサＣ４に並列に抵抗Ｒ４が接続され
る。

【００４５】ライン２８の電圧は図５（１）に示されて
おり、電源投入時ｔ１１では、時定数回路４３のコンデ
ンサＣ４が充電されておらず、このコンデンサＣ４の出
力電圧は図５（２）に示されているとおりである。トラ
ンジスタＴＲ４のオン／オフ状態は、図５（３）に示さ
れるとおりである。トランジスタＴＲ４が導通する弁別
レベル未満である時刻ｔ１１〜ｔ１２では、トランジス
タＴＲ４が遮断している。したがってライン３０の出力
電圧は、接続点３９と同一の値であり、この出力電圧
は、制御回路４２の働きによって基準電圧と同一値にな
る。したがってライン２８の入力電圧が低い値であって
も、本件スイッチングレギュレータ２９を起動すること
ができる。

【００４６】時定数回路４３のコンデンサＣ４が、抵抗
Ｒ３を介して流れる電流によって充電されると、時刻ｔ
１２においてトランジスタＴＲ４が導通し、分圧抵抗Ｒ
２の接続点３９とは反対側の端部は、接地される。これ
によってライン３０の出力電圧Ｖ２は、式１で示される
とおりとなる。 Ｖ２ ＝ Ｖｒ（Ｒ１＋Ｒ２）／Ｒ２ …（１） ここでＶｒは、基準電圧である。

【００４７】抵抗Ｒ３とコンデンサＣ４とから構成され
る時定数ΔＴ１＝Ｒ３・Ｃ４は、ライン３０からの電力
が供給される構成要素、たとえば処理回路３１などを含
む回路の立上り時間を超える値に選ぶ。これによってス
イッチングレギュレータ２９を安定に起動することが可
能になる。電源遮断時の時刻ｔ１３では、コンデンサＣ
４の電荷は、抵抗Ｒ４によって放電され、時刻ｔ１４以
降では、トランジスタＴＲ４が遮断する。

【００４８】データ記憶装置１における出力信号を導出
しない期間における消費電力を削減するための構成を述
べる。処理回路３１からデータバス３３を介して送受信
インタフェース回路ＵＡＲＴ３２のデータ出力端ＴＸＤ
およびデータ要求出力端ＲＴＳからの各出力信号は、バ
ッファＱ３，Ｑ４から信号出力ライン１０，１１を経て
導出され、演算処理装置２における信号入力ライン１
４，１５を経て与えられる。演算処理装置２では、信号
入力ライン１４，１５には、負荷抵抗４６，４７がそれ
ぞれ接続される。この負荷抵抗４６，４７は、入力され
た信号を歪みなく受信するために設けられており、ライ
ン１０，１１，１４，１５を含む通信ケーブルのインピ
ーダンスおよび信号源であるデータ記憶装置１側の内部
抵抗を考慮してその抵抗値が設定される。データ出力端
ＴＸＤからはデータ出力信号が導出される。データ要求
出力端ＲＴＳからの出力信号は、データ記憶装置１と演
算処理装置２とが相互に通信を行う場合、受信側である
演算処理装置２が、現在データを受付けてくれるか、同
期をとるためのデータ要求出力信号を導出するためのも
のである。

【００４９】データ記憶装置１では、内部の電力を得る
ために、前述のようにデータ入力端ＲＸＤからおよびデ
ータ要求入力端ＣＴＳから、ライン８，９を介して入力
信号を受信し、電力を得ている。このデータ記憶装置１
において、信号出力ライン１０，１１から出力信号を導
出して駆動するには、入力時と同様にエネルギが必要に
なり、したがってこの出力のために内部の回路構成要素
を駆動するエネルギを割当てることができなくなる。と
ころが好都合なことに、データ記憶装置１では、メモリ
３６へのデータの蓄積および読出しを行うものであるの
で、入力信号の受信と出力信号の送信とを同時に行う必
要がない。そこで本発明ではこのことを利用して、信号
出力ライン１０，１１に、信号出力用スイッチング素子
ＳＷ１，ＳＷ２を介在する。これらのスイッチング素子
ＳＷ１，ＳＷ２が同時にオンの状態にならないように、
処理回路３１は、バッファＱ１，Ｑ２を介してスイッチ
ング制御信号を与えて制御するとともに、出力信号ＴＸ
Ｄ，ＲＴＳを導出しないときには、これらのスイッチン
グ素子ＳＷ１，ＳＷ２を同時に遮断したままに保つ。

【００５０】図６は、データ記憶装置１に演算処理装置
２からデータ入力信号を入力してメモリ３６にストアす
る際に、データ要求出力端ＲＴＳから出力信号を導出す
るときにおける処理回路３１の動作を説明するためのフ
ローチャートである。操作者がキー入力手段３５に備え
られているデータ入力指示キー４８を押圧操作すること
によって、そのデータ入力すべきことを処理回路３１が
判断し、図６のステップａ１において、それまで遮断状
態となっていたスイッチＳＷ２を導通するための信号
を、バッファＱ２を介して導出する。ステップａ２で
は、処理回路３１は、送受信インタフェースＵＡＲＴ回
路３２のデータ要求出力端ＲＴＳからの論理「１」であ
るデータ要求出力信号が、バッファＱ４およびスイッチ
ング素子ＳＷ２を経て信号出力ライン１１に導出され、
演算処理装置２では、その信号は信号入力ライン１５に
与えられ、負荷抵抗４７に後続するたとえばマイクロコ
ンピュータなどの処理回路において受信される。これに
よって演算処理装置２では、データ記憶装置１からの前
述のデータ要求出力信号を受信し、それに応答して、デ
ータ出力信号を、ライン１２からデータ処理装置１のラ
イン８に導出する。ステップａ３では、データ受信をチ
ェックする。

【００５１】処理回路３１では、ライン８からの入力信
号をチェックして、ステップａ４においてデータが検出
されたかどうかを判断する。データを受信して検出され
たときには、ステップａ３からステップａ５に移り、前
述のステップａ２においてデータ要求出力端を論理
「１」にしている状態から、論理「０」として、データ
要求を停止する。ステップａ６では、受信したデータ入
力信号の演算を行って内部処理する。

【００５２】ステップａ７においてライン８からのデー
タ入力端ＲＸＤからのデータ入力信号の最後のデータで
あるかどうかを判断し、最後のデータであることが判断
されると、ステップａ８においてスイッチング素子ＳＷ
２を、バッファＱ２を介する制御信号によって遮断す
る。ステップａ６における最後のデータであるかどうか
の判断は、キー入力手段３５に備えられているキーを操
作者が操作することによって行ってもよく、または前述
のステップａ３においてデータ入力信号を受信した時点
から、タイマで定めた一連のデータ入力信号の予め定め
る受信時間が経過した時点を検出するようにしてもよ
く、さらにまたデータ入力信号の受信バイト数が、予め
定める値になって一連のデータ入力信号が受信し終わっ
た時点を検出することによって、達成してもよい。

【００５３】図７は、処理回路３１からデータ出力信号
を信号出力ライン１０およびデータ出力端ＴＸＤから導
出して演算処理回路２に与えるときにおける処理回路３
１の動作を説明するためのフローチャートである。この
データ記憶装置１からのデータ出力信号は、メモリ３６
から読出され、演算処理装置２におけるデータ入力端Ｒ
ＸＤから信号入力ライン１４を経て、前述のマイクロコ
ンピュータなどによって実現される処理回路に与えられ
る。この信号入力ライン１４には、前述のように負荷抵
抗４６が接地電位とに間に接続される。

【００５４】このデータ記憶装置１のデータ出力端ＴＸ
Ｄからのデータ出力信号の導出にあたっては、操作者は
キー入力手段３５に備えられているデータ出力キー４９
を操作する。これによって処理回路３１はバッファＱ１
を介してスイッチング素子ＳＷ１を、遮断状態から、導
通状態に、ステップｂ１において行う。処理回路３１
は、ステップｂ２において送受信インタフェース回路Ｕ
ＡＲＴ３２のデータ要求入力端ＣＴＳにおいて信号入力
ライン９およびバッファＱ６を経て演算処理装置２から
データ要求入力信号が与えられているかどうかを判断す
る。ステップｂ３において処理装置３１で、演算処理装
置２からのデータ要求入力信号ＣＴＳがライン９および
バッファＱ６を介して送受信インタフェース回路ＵＡＲ
Ｔ３２で受信されていることが判断されると、すなわち
データ要求入力端ＣＴＳが論理「１」であるものと判断
されると、次のステップｂ４に移り、処理回路３１は、
送受信インタフェース回路ＵＡＲＴ３２のデータ出力端
ＴＸＤからバッファＱ３を介して、さらにスイッチング
素子ＳＷ１を経て信号出力ライン１０から、データ出力
信号を送信する。

【００５５】ステップｂ５において送信すべき最後のデ
ータであることが判断されると、ステップｂ６において
処理装置３１は、バッファＱ１を介する制御信号によっ
てスイッチング素子ＳＷ１を遮断する。このようにして
図６のステップａ８においてスイッチング素子ＳＷ２を
遮断し、また図７のステップｂ６においてスイッチング
素子ＳＷ１を遮断することによって、出力信号を導出し
ない期間、すなわち送受信インタフェース回路ＵＡＲＴ
３２の出力端ＲＴＳ，ＴＸＤが、いずれか一方の論理値
に対応した＋１０Ｖまたは−１０Ｖに保たれているけれ
ども、演算処理装置２における負荷抵抗４６，４７によ
るエネルギの熱消費が防がれる。こうしてデータ記憶装
置１における消費電力を削減することができる。

【００５６】図７のステップｂ５における最後のデータ
かどうかの判断は、前述の図６のステップａ７と同様に
して行われてもよい。

【００５７】さらに本発明によれば、不揮発性メモリで
あるフラッシュメモリ３６におけるメモリ内容の消去の
ための消費電力を削減する構成が、提供される。このフ
ラッシュメモリ３６では、消去のためにメモリ領域であ
るフローティングゲート５２の全てのビットを、各ビッ
トのアドレスを変化させながら、一方論理値、たとえば
論理「０」に書込む。

【００５８】図８は、フラッシュメモリ３６に、連続的
に電力を供給して消去動作のステップを行ったときにお
ける消去動作に消費された電流の時間経過を示す。この
最初の消去動作のステップは、図８に示される消去動作
の開始から約０．４ｓｅｃの期間において行われる。こ
のときのフラッシュメモリ３６で消費される消去動作の
ための電流は、図８に示されるように約１５ｍＡであっ
て、比較的小さい。

【００５９】フラッシュメモリ３６では、その後、フロ
ーティングゲート５２の電荷を抜く消去動作のステップ
を行い、この消去動作のステップは、図８における消去
動作の開始後、約０．４〜０．７ｓｅｃの期間において
行われる。このフローティングゲート５２の電荷を抜く
消去動作ステップは、構造上、ブロック単位数ｋバイト
単位で行われるので、比較的大電流が消費され、図８で
は、たとえばその最大値は約３５ｍＡに達する。このよ
うな消去動作の順次的なステップは、フラッシュメモリ
３６に内蔵されたシーケンスカウンタ５３にストアされ
る。

【００６０】フラッシュメモリ３６における半導体チッ
プの内部に設けられたシーケンスカウンタ５３では、消
去動作のステップのシーケンス動作を制御する。したが
って、その消去動作を途中で一時中断しても、シーケン
スカウンタ５３のストア値は保持され、再開時には、そ
こから引続き消去動作のステップが行われる。すなわち
処理回路３１からフラッシュメモリ３６に、サスペンド
コマンド信号を与えることによって、フラッシュメモリ
３６の消去動作のステップを中断させることができ、そ
の後、処理回路３１からレジュームコマンド信号をフラ
ッシュメモリ３６に与えることによって、シーケンスカ
ウンタ５３のストア内容によって消去動作のステップの
再開をすることができ、消去動作のステップを引続き行
うことができる。

【００６１】フラッシュメモリ３６ではさらに、フロー
ティングゲートの電荷を抜いた後、図８から明らかなよ
うに約０．７〜１．０ｓｅｃの期間において、約１５ｍ
Ａの消去のための電流が流れて、消去動作のステップが
行われる。

【００６２】データ記憶装置１において、第１〜第３コ
ンデンサＣ１〜Ｃ３を用いてスイッチングレギュレータ
２９から供給可能な負荷電流は、せいぜい５ｍＡであ
る。したがってそのままでは、フラッシュメモリ３６の
ストア内容を消去することは不可能である。そこで本発
明では、たとえば１ｓｅｃ間にわたって連続的に電流を
供給することなしに、消去することができるようにす
る。

【００６３】消去のためには、コンデンサＣ１〜Ｃ３
に、比較的長時間で電荷を蓄積し、一度に放電する構成
が容易に考えられるであろう。しかしながらこのような
構成では、コンデンサＣ１〜Ｃ３に大きな電荷を充電し
ておき、一度に全ての電荷を放電して大電流を供給する
には、それらのコンデンサＣ１〜Ｃ３の静電容量を大き
くする必要がある。そのようにすると小形化は不可能に
なる。しかもこのような大容量のコンデンサでは、図９
にそのコンデンサの等価回路が示されるように、静電容
量Ｃが大きい分、等価直列抵抗５４の抵抗値Ｒ５４が高
い。この図９の負荷５５は、フラッシュメモリ３６を含
む電力消費する回路を示す。したがって放電時に大きな
電圧降下を発生し、効率が大幅に低下するという問題が
ある。内部抵抗５４によるコンデンサの電圧降下Ｅは、
式２で示される。 Ｅ ＝ Ｉ・Ｒ５４ …（２）

【００６４】ここで式２のＩは、図９の静電容量Ｃを有
するコンデンサの放電電流であり、Ｒ５４は、等価直列
抵抗５４の抵抗値である。放電時は、大電流が流れるの
で、大きな電圧降下Ｅが発生する。たとえばコンデンサ
が、電気２重層コンデンサであるとき、等価直列抵抗５
４の抵抗値Ｒ５４は、たとえば２０Ωであり、したがっ
てフラッシュメモリ３６に、消去動作のステップにおい
てたとえば３５ｍＡ流れたとき、約０．７Ｖ（＝３５ｍ
Ａ×２０Ω）もの大きな電圧降下Ｅが生じる。したがっ
てスイッチングレギュレータ２９からライン３０に導出
されるコンピュータ回路の電源電圧が、たとえば３．０
Ｖであるとき、効率が約２３％も低下することになる。

【００６５】本発明では、上述の問題を解決するため
に、フラッシュメモリ３６を時分割で消去し、ストア内
容の消去動作の細切れの各時間ｗ１，ｗ３を短くし、コ
ンデンサＣ１〜Ｃ３の容量が小さくても、フラッシュメ
モリ３６のストア内容を消去することができるように
し、小形化を可能する。フラッシュメモリ３６では、消
去動作およびメモリの書込み動作、読出し動作などは、
制御回路５５によって制御される。制御回路５５は、ス
トア内容の消去のために、メモリ領域５１のブロック単
位のアドレス指定、フローティングゲート５２の電荷を
抜く動作の制御およびシーケンスカウンタ５３の計数動
作などを行い、上述の消去動作のステップを達成する。

【００６６】処理回路３１は、タイマ５６からの時間を
カウンタ５７で計数し、図１０に示される動作を行い、
これによって図１１に示されるように、フラッシュメモ
リ３６のストア内容の消去動作と、消去動作を行わない
待機動作とを繰返し、そのデューティ比を、図８に示さ
れるフラッシュメモリ３６の消去動作ステップの時間経
過に伴う消去動作に必要な電流に対応して、デューティ
比に対応する時間をカウンタ５７に設定する。

【００６７】図１１（１）は、フラッシュメモリ３６の
消去動作における消費電流の時間経過を示し、この時間
は、図８に比べて時間軸を拡大している。図１１（２）
は、処理回路３１によるフラッシュメモリ３６の消去動
作のための電流の供給状態を示す図である。図１１に示
されるようにフラッシュメモリ３６のストア内容の消去
動作を行う時間ｗ１を比較的短時間行い、待機時間ｗ２
を設定することによって、コンデンサＣ１〜Ｃ３の静電
容量を小さくしても、フラッシュメモリ３６の消去動作
を行わせることができる。しかもこのような静電容量の
小さいコンデンサＣ１〜Ｃ３は、その等価直列抵抗５４
（前述の図９参照）が低く、したがって電圧降下が小さ
く、効率が向上される。

【００６８】本発明の実施の一形態では、フラッシュメ
モリ３６の消去動作は、予め定める一定の時間ｗ１，ｗ
３において行い、これらの時間ｗ１，ｗ３は、たとえば
約１０ｍｓｅｃであり、待機時間ｗ２，ｗ４は、消去動
作のために必要な電流に依存し、たとえば１００〜２０
０ｍｓｅｃ未満の値の範囲でフラッシュメモリ３６の消
去動作のために必要な電流値に対応して設定され、カウ
ンタ５７で計数される。こうしてフラッシュメモリ３６
の消去に要する電流が小さい消去動作のステップの実行
中では、消去時間ｗ１と待機時間ｗ２とのデューティ比
ｗ１／（ｗ１＋ｗ２）を大きく選び、たとえば１０／
（１０＋１００）とし、消費電流が大きい消去動作のス
テップの実行中では、デューティ比を小さく選び、たと
えば１０／（１０＋２００）とする。

【００６９】再び図１０を参照して、フラッシュメモリ
３６のストア内容の消去動作を、ステップｃ１において
開始するにあたり、図８における時間経過に伴うフラッ
シュメモリ３６の消去に要する消費電流は、処理回路３
１に備えられるメモリに予めストアしてある。消去時間
ｗ１，ｗ３は、前述のようにたとえば１０ｍｓｅｃであ
って一定に定めておく。待機時間ｗ２，ｗ４では、フラ
ッシュメモリ３６の消去動作は行われず、このとき信号
入力ライン８，９を介する入力信号によって、コンデン
サＣ１〜Ｃ３の充電が行われる。

【００７０】ステップｃ２では、フラッシュメモリ３６
の消費電流に対応する待機時間ｗ２を、カウンタ５７に
設定する。ステップｃ３では、消去動作の開始後の経時
動作を行うタイマ５６の出力によって、一定時間毎に１
ずつ、デクリメントしてゆく。ステップｃ４においてカ
ウンタ５７の計数値が零となったとき、ステップｃ５に
おいて消去動作を中止する。ステップｃ６においてフラ
ッシュメモリ３６のストア内容の全てについて、消去動
作が完了していなければ、さらにステップｃ７に移り、
カウンタ５７に、待機時間ｗ２を設定する。次のステッ
プｃ８では、カウンタ５７は、一定時間ずつ、デクリメ
ントされてゆく。ステップｃ９においてカウンタ５７の
ストア内容が零となり、予め設定した待機時間ｗ２が経
過したときに、ステップｃ１０では、フラッシュメモリ
３６の消去動作を再開する。

【００７１】図１０は、消去時間ｗ１と待機時間ｗ２に
関連して説明したけれども、このことは図１１における
消去時間ｗ３および待機時間ｗ４などに関しても同様で
ある。こうしてデューティ比を変化することによって、
信号入力ライン８，９における負荷電流を、入力信号の
歪みをなくして受信するために適切な予め定める値に一
定化することができる。したがって信号入力ライン８，
９に、負荷抵抗を接続することなく、その負荷抵抗によ
る受信される入力信号の歪みをなくする機能を、達成す
ることが可能になる。

【００７２】図１２は、データ記憶装置１の簡略化した
平面図である。たとえばＤ−ＳＵＢ２５ピンのコネクタ
部５が、偏平なほぼ直方体状のハウジング４の一側部に
固定される。ハウジング４内には、図１に示される全て
の構成要素が収納される。ハウジング４には、液晶表示
手段３４とキーなどによる入力手段３５とが、設けられ
る。キー入力手段３５は、処理回路３１の動作を制御す
る情報を入力するものであって、前述のキースイッチ４
８，４９を含む。表示手段３４は、処理回路３１の処理
内容などを表示し、たとえば入力信号および出力信号な
どの内容を表示する。

【００７３】本発明の他の考え方によれば、フラッシュ
メモリ３６の消去動作を、小容量の電源によって行うた
めに、デューティ比を変化する構成は、データ記憶装置
１に関連して実施されるだけでなく、その他の構成にお
いて実施することができ、たとえば入力信号の電力をコ
ンデンサＣ１〜Ｃ３に充電する構成だけでなく、その他
の小容量の電源に関連して、広範囲に実施することがで
きる。

【００７４】

【発明の効果】請求項１の本発明によれば、メモリのス
トア動作を制御する処理回路に供給する電力を、信号入
力ラインに伝送される入力信号から得ることができるよ
うになり、これによって外部電源を設ける必要がなくな
る。したがって信号入力ラインに入力信号が与えられる
ことによって、メモリのストア内容を長期間にわたって
保存することができるようになる。

【００７５】請求項２の本発明によれば、入力信号は、
たとえば接地電位である基準電位の上下に両極性にわた
って変化する波形を有し、一方極性の電荷を一方のダイ
オードＤ１を介して第１コンデンサＣ１に蓄積し、他方
極性の電荷を他方のダイオードＤ３を介して第２コンデ
ンサＣ２に蓄積し、この第２コンデンサＣ２の電荷を、
極性変換回路によって反転して第３コンデンサＣ３に蓄
積して充電することができ、これによって入力信号の正
負両極性の電圧変化に応じて、電力を得ることができる
ようになる。

【００７６】請求項３の本発明によれば、第１および第
２スイッチング素子ＴＲ１，ＴＲ２を発振回路の出力に
よって交互にオン／オフ制御し、第２コンデンサＣ２の
電荷を反転して第３コンデンサＣ３に蓄積することがで
きる。この極性変換回路の具体的な構成は、比較的簡単
な構成を有し、高効率であり、本発明の実施のために有
利である。

【００７７】請求項４の本発明によれば、高効率であっ
て構成が簡単な降圧形チョッパ方式スイッチイングレギ
ュレータを用い、したがって微弱な入力信号による処理
回路のための電力を確実に得ることができる。

【００７８】請求項５の本発明によれば、降圧形チョッ
パ方式スイッチングレギュレータを、電源投入用スイッ
チング素子ＴＲ４と時定数回路との働きによって、その
処理回路および発振回路などによる起動時の突入電流を
できるだけ少なくし、スイッチングレギュレータの起動
を確実に安定して行わせることが可能になる。

【００７９】請求項６の本発明によれば、信号出力用ス
イッチング素子ＳＷ１，ＳＷ２を、信号出力ラインに介
在し、処理回路からの出力信号の導出時以外には、遮断
したままにすることによって、消費電力を削減すること
が可能になる。

【００８０】しかも本発明では、メモリの書込みおよび
読出しの各動作を同時に行うことはなく、したがって前
述のようにデータ出力およびデータ要求出力のための信
号出力ラインがそれぞれ設けられている構成において
も、各信号出力ライン毎の信号出力用スイッチング素子
ＳＷ１，ＳＷ２のいずれか１つだけが導通されることに
なり、同時に大きな消費電流が流れることが防がれる。
こうして処理回路およびメモリの動作を安定して行うこ
とが可能になる。

【００８１】請求項７の本発明によれば、フラッシュメ
モリのストア内容の消去動作を行う際における消費電力
が、短時間に必要になることを防ぎ、この消去動作を時
分割で行い、こうして第１〜第３コンデンサＣ１〜Ｃ３
の充電を行いながら、消去動作を行うことができる。こ
うしてフラッシュメモリである不揮発性メモリの消去動
作を一時中断して待機期間をあけて再び消去動作を再開
する。このことによって消去時間を、連続して全てのス
トア内容を消去するときに比べて、見かけ上短くするこ
とができる。このことによって単位時間当りのコンデン
サの充放電時間を短くすることができる。したがってコ
ンデンサの容量を小さくすることができ、等価直列抵抗
が低いコンデンサを使用することができる。

【００８２】さらに本発明ではフラッシュメモリの消去
動作を行うデューティ比を変化し、したがって信号入力
ラインに流れる平均電流を一定化することができるよう
になる。これによって本来の入力信号の負荷抵抗を用い
て入力信号の歪みを無くするという機能を、電源回路に
よって達成することは可能なる。

【００８３】請求項８の本発明によれば、コネクタをハ
ウジングに固定して一体化することによって、ケーブル
を廃止することができる。これによって本件データ記憶
装置の設置場所を考慮する必要がなくなり、設置場所の
取合いの問題が解決される。さらに本発明の重要な特徴
である外部電源を不要とするという効果を、有効に活か
すことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の全体の構成を示す電気
回路図である。

【図２】図１に示されるライン８〜１５上の端子ＲＸ
Ｄ，ＣＴＳ，ＴＸＤ，ＲＴＳの信号のレベルを説明する
ための波形図である。

【図３】トランジスタＴＲ１，ＴＲ２のスイッチング状
態を示す図である。

【図４】降圧形チョッパ方式スイッチングレギュレータ
２９の具体的な構成を示す電気回路図である。

【図５】図４に示されるスイッチングレギュレータ２９
の動作を説明するための図である。

【図６】データ記憶装置１における消費電力を削減する
ための処理回路３１の動作を説明するためのフローチャ
ートである。

【図７】処理回路３１からデータ出力信号を信号出力ラ
イン１０およびデータ出力端ＴＸＤから導出して演算処
理回路２に与えるときにおける処理回路３１の動作を説
明するためのフローチャートである。

【図８】フラッシュメモリ３６に、連続的に電力を供給
して消去動作のステップを行ったときにおける消去動作
に消費された電流の時間経過を示す図である。

【図９】負荷５５によってコンデンサＣの電力を消費す
る際に、内部抵抗５４によって電圧降下が生じることを
示す等価回路図である。

【図１０】フラッシュメモリ３６の消去動作時にそのフ
ラッシュメモリ３６に供給する電流の供給／遮断を行う
動作を示す処理回路３１の動作を説明するためのフロー
チャートである。

【図１１】図１１（１）はフラッシュメモリ３６の消去
動作における消費電流の時間経過を示し、図１１（２）
は、処理回路３１によるフラッシュメモリ３６の消去動
作のための電流の供給状態を示す図である。

【図１２】データ記憶装置１の簡略化した平面図であ
る。

【符号の説明】

１ データ記憶装置 ２ 演算処理装置 ３ コネクタ ４ ハウジング ５，７ コネクタ部 ８，９，１４，１５ 信号入力ライン １０，１１，１２，１３ 信号出力ライン １６，１７ バッファ １８，１９ 内部抵抗 ２３ 電源回路 ２４ 電圧極性変換回路 ２７ 発振回路 ２９ 降圧形チョッパ方式スイッチングレギュレータ ３１ 処理回路 ３２ ＵＡＲＴ ３３ データバス ３４ 液晶表示手段 ３５ キー入力手段 ３６ フラッシュメモリ ３８ 分圧回路 ４０ 比較回路 ４１ 基準電圧源 ４２ 制御回路 ４３ 時定数回路 ５２ フローティングゲート ５３ シーケンスカウンタ ５６ タイマ ５７ カウンタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−161090（ＪＰ，Ａ) 特開 平３−288219（ＪＰ，Ａ) 実開 昭63−164381（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06K 19/07 G06F 1/26 G06F 3/00 H02M 3/155

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】入力信号が与えられる信号入力ラインに接
   続されるダイオードＤ１，Ｄ３と、 ダイオードＤ１，Ｄ３を介して流れる電流によって充電
   されるコンデンサＣ１，Ｃ２と、 信号入力ラインからの入力信号をストアするメモリと、 メモリに入力信号をストアさせる処理回路と、 コンデンサＣ１，Ｃ２の出力によって処理回路を電力付
   勢する電源回路とを含むデータ記憶装置であって、 前記入力信号は、基準電位に関して正極性および負極性
   にわたって変化する波形を有し、 前記ダイオードＤ１，Ｄ３は、信号入力ラインに相互に
   逆極性にそれぞれ接続される一対のダイオードＤ１，Ｄ
   ３から成り、 前記コンデンサＣ１，Ｃ２は、一方のダイオードＤ１の
   出力と基準電位との間に接続される第１コンデンサＣ１
   と、他方のダイオードＤ３の出力と基準電位との間に接
   続される第２コンデンサＣ２とから成り、 前記電源回路は、 第３コンデンサＣ３と、 第２コンデンサＣ２の出力の極性を反転して第２コンデ
   ンサＣ２の出力を第３コンデンサＣ３に与えて充電させ
   る極性変換回路とを有し、 該極性変換回路は、 第１コンデンサＣ１の出力と基準電位との間に接続さ
   れ、直列接続される第３および第４ダイオードＤ５，Ｄ
   ６と、 第２コンデンサＣ２の出力に接続される一方端子を有す
   る第１スイッチング素子ＴＲ１と、 第１スイッチング素子ＴＲ１の第２コンデンサＣ２とは
   反対側の他方端子に、一方端子が接続され、他方端子が
   基準電位に接続される第２スイッチング素子ＴＲ２と、 第１および第２スイッチング素子ＴＲ１，ＴＲ２を一方
   が導通するとき他方が 遮断し、他方が導通するとき一方
   が遮断するように、オン／オフ制御する発振回路とを含
   み、 第３コンデンサＣ３の一方端子は、第３および第４ダイ
   オードＤ５，Ｄ６の接続点に接続され、 第３コンデンサＣ３の他方端子は、第１スイッチング素
   子ＴＲ１の前記他方端子と第２スイッチング素子ＴＲ２
   の前記一方端子との接続点に、接続され、 前記発振回路は、第１および第３コンデンサＣ１，Ｃ３
   の出力によって電力付勢される ことを特徴とするデータ
   記憶装置。
2. 【請求項２】第１および第３コンデンサＣ１，Ｃ３の出
   力と前記処理回路との間に、降圧形チョッパ方式スイッ
   チングレギュレータが介在され、 この降圧形チョッパ方式スイッチングレギュレータは、 （ａ）スイッチングトランジスタＴＲ３と、 （ｂ）スイッチングトランジスタＴＲ３に接続されるイ
   ンダクタンス素子Ｌ１と、 （ｃ）インダクタンス素子Ｌ１の出力が与えられるコン
   デンサＣ５と、 （ｄ）インダクタンス素子Ｌ１の出力電圧に応答し、ス
   イッチングトランジスタＴＲ３の制御端子に与える制御
   信号のデューティ比を変化し、 前記出力電圧が予め定める基準電圧よりも低いとき、ス
   イッチングトランジスタＴＲ３の導通期間の割合が長く
   なるようにデューティ比を変化し、 前記出力電圧が予め定める基準電圧よりも高いとき、ス
   イッチングトランジスタＴＲ３の導通期間の割合が短く
   なるようにデューティを変化する制御回路とを有するこ
   とを特徴とする請求項１記載のデータ記憶装置。
3. 【請求項３】前記降圧形チョッパ方式スイッチングレギ
   ュレータは、 前記出力電圧が分圧抵抗Ｒ１，Ｒ２から成る分圧回路で
   分圧して制御回路に入力され、 前記分圧回路に直列に電源投入用スイッチング素子ＴＲ
   ４が接続され、 前記処理回路の電圧投入時の立上り時間よりも長い時定
   数を有し、第１および 第３コンデンサＣ１，Ｃ３の出力
   を、前記時定数によって遅らせて電源投入用スイッチン
   グ素子ＴＲ４を遮断状態から導通状態にする時定数回路
   とを含むことを特徴とする請求項２記載のデータ記憶装
   置。
4. 【請求項４】前記処理回路から出力信号を出力する信号
   出力ラインに、信号出力用スイッチング素子ＳＷ１，Ｓ
   Ｗ２が設けられ、 前記処理回路から信号出力ラインに出力される出力信号
   は、基準電圧に関して正極性および負極性にわたって変
   化する波形を有し、 前記処理回路は、出力信号の導出時以外には、信号出力
   用スイッチング素子ＳＷ１，ＳＷ２を遮断したままにす
   ることを特徴とする請求項１〜３のうちの１つに記載の
   データ記憶装置。
5. 【請求項５】前記メモリは、フラッシュメモリであり、 ストア内容の消去のために、メモリ領域の全てのビット
   を、各ビットのアドレスを変化させながら、一方論理値
   に書込み、その後、フローティングゲートの電荷を抜く
   消去動作を、順次的に行い、 この消去動作のステップは、前記メモリに内蔵されたシ
   ーケンスカウンタにストアされ、 前記メモリの消去動作の実行のために必要な消費電流
   は、消去動作のステップの経過に応じて変化し、 消去動作の中断が可能であり、再開時には、シーケンス
   カウンタのストア内容によって、消去動作のステップを
   引続き行い、 前記処理回路は、 消費電流が小さい消去動作のステップの実行中では、消
   去時間ｗ１と待機時間ｗ２とのデューティ比ｗ１／（ｗ
   １＋ｗ２）を大きく選び、 消費電流が大きい消去動作のステップの実行中では、消
   去時間ｗ３と待機時間ｗ４とのデューティ比ｗ３／（ｗ
   ３＋ｗ４）を小さく選ぶことを特徴とする請求項１〜４
   のうちの１つに記載のデータ記憶装置。
6. 【請求項６】信号入力ラインと信号出力ラインとに着脱
   可能なコネクタと、該コネクタが固定され、前記ダイオ
   ードＤ１，Ｄ３と、前記コンデンサＣ１，Ｃ２と、前記
   メモリと、前記処理回路と、前記電源回路とを含む構成
   要素を収納したハウジングと、 該ハウジングに設けられ、前記処理回路の処理内容を表
   示する液晶表示手段と、 前記ハウジングに設けられ、前記処理回路の動作を制御
   する上方を入力する入力手段とを含むことを特徴とする
   請求項１〜５のうちの１つに記載のデータ記憶装置。