JP3768565B2 - Ｄｒａｍ制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭのセルフリフレッシュモードを使ってバックアップするＤＲＡＭ制御装置に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭをバックアップする手法としては、主電源が切断された時ＤＲＡＭをセルフリフレッシュ・モードにするのが、もっとも一般的である。しかしながら、ＤＲＡＭをセルフリフレッシュ・モードにするには、通常のアクセス時のRAS ／CAS シーケンスとは異なるシーケンスが要求される。しかも、通常のアクセスのシーケンスからセルフリフレッシュ・シーケンスヘは、ＤＲＡＭが要求する各種タイミング条件を満たすように移行しなければならない。主電源が低下したときに、アクセスのシーケンスを突然中断してしまうことは許されない。
【０００３】
更に、バックアップ電源が供給されていた状態から主電源に切り替わった場合はセルフリフレッシュ・モードからの復帰シーケンスを実行し、バックアップ電源の供給がない状態から主電源が投入された場合はイニシャル・シーケンスとして所定期間RAS ／CAS を非アクティブにしなければならない場合もある。
【０００４】
従来は、主電源で動作し通常のアクセス用のRAS ／CAS シーケンスを出力する第１のロジック制御部と、バックアップ電源でも動作するセルフリフレッシュ用のRAS ／CAS シーケンスを出力する第２のロジック制御部とを備え、２つのロジック制御部が出力するRAS ／CAS をセレクタで切り代えてＤＲＡＭに与えていた。主電源の電圧の低下を検出すると、ＣＰＵのバス制御信号から各バスアクセスサイクルの切れ目を検出し、このタイミングで前記セレクタのRAS ／CAS 出力信号を、前記第１のロジック制御部の出力から、第２のロジック制御部の出力に切り替えると共に、ＣＰＵをリセットしていた。主電源の投入時には、ＣＰＵのプログラム制御により、前記セレクタを、主電源停止時とは逆に、第２のロジック制御部からの出力から、前記第１のロジック制御部の出力に切り替えていた。
【０００５】
【発明が解決しようとする課題】
上記従来例では、バックアップ電源で、第２のロジック制御部にも電力を供給する必要があり、電力消費量が多くなる。また、第２のロジック制御部は、バックアップ電源で動作させるため、ゲートアレイなどの集積回路の一部に取り込むことができず、ディスクリート部品で構成せざるをえない。このため部品点数が増え、基板面積が大きくなるという欠点があった。
【０００６】
そこで本発明は、従来必要とした第２のロジック制御部を不要とし、ゲートアレイなどの集積回路に制御回路を取り込むことを可能とすると共に、ソフトウェアによる制御を必要としないＤＲＡＭ制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
このような目的を達成するために、請求項１に記載のＤＲＡＭ制御装置は、（１）主電源の電圧が第１の閾値以下の期間、および電圧が第１の閾値以下の電圧から閾値を越えた電圧に変化してから第１の所定の時間が経過するまでの期間に、第１のリセット信号をアクティブにし、他の期間に第１のリセット信号を非アクティブにする第１の電圧監視手段と、（２）監視電圧が第２の閾値以下の期間、および監視電圧が第２の閾値以下の電圧から閾値を越えた電圧に変化してから第２の所定の時間が経過するまでの期間に、第２のリセット信号をアクティブにし、他の期間に第２のリセット信号を非アクティブにする第２の電圧監視手段と、（３）主電源が投入されている時に充電され、主電源が投入されていないときに放電し、電力を供給できるか否か示す電力信号を充電容量に応じて出力する予備電源と、（４）主電源が投入されているときに主電源から電力が供給され、主電源が投入されていないときに予備電源から電力が供給されるＤＲＡＭと、（５）主電源により駆動されるＤＲＡＭ制御手段であって、第１のリセット信号がアクティブになると、ＤＲＡＭをバックアップ状態に遷移させるＤＲＡＭ制御信号を出力し、その後に監視電圧を前記第２の閾値以下に変化させる手段と、第１のリセット信号がアクティブでなくなると、監視電圧を前記第２の閾値を越える電圧に変化させ、電力信号に応じて、ＤＲＡＭをバックアップ状態から復帰させる復帰制御を行うか、スタンバイ状態から起動させる起動制御を行うかを決定する手段とを有するＤＲＡＭ制御手段と、（６）主電源により駆動され、第２のリセット信号によりリセットされるＣＰＵとを備えたことを特徴とする。
【０００８】
請求項２に記載のＤＲＡＭ制御装置は、前記ＤＲＡＭ制御手段が、前記第１のリセット信号がアクティブになると、前記ＣＰＵが前記ＤＲＡＭをアクセスしないバス・タイミングで前記ＤＲＡＭをバックアップ状態に遷移させることを特徴とする。
【０００９】
請求項３に記載のＤＲＡＭ制御装置は、前記第１の所定の時間が前記第２の所定の時間よりも短いことを特徴とする。
【００１０】
請求項４に記載のＤＲＡＭ制御装置は、前記第１のリセット信号が前記ＣＰＵのバス・ホールド要求入力に入力されていることを特徴とする。
【００１１】
請求項５に記載のＤＲＡＭ制御装置は、予備電源は、電力を供給できるか否か示す電力信号を充電容量に応じて出力する出力手段を有し、ＤＲＡＭ制御手段は、第１のリセット信号がアクティブとなったときに、電力信号に応じて、ＤＲＡＭをバックアップ状態とするかスタンバイ状態とするかを決定することを特徴とする。
【００１３】
請求項１に記載のＤＲＡＭ制御装置において、主電源の電圧が第１の閾値以下の期間、および主電源の電圧が第１の閾値以下の電圧から閾値を越えた電圧に変化してから第１の所定の時間が経過するまでの期間に、第１のリセット信号がアクティブになり、他の期間に第１のリセット信号が非アクティブになる。監視電圧が第２の閾値以下の期間、および監視電圧が第２の閾値以下の電圧から閾値を越えた電圧に変化してから第２の所定の時間が経過するまでの期間に、第２のリセット信号がアクティブになり、他の期間に第２のリセット信号が非アクティブになる。
【００１４】
ＤＲＡＭには、主電源が投入されているときに主電源から電力が供給され、主電源が投入されていないときに予備電源から電力が供給される。この予備電源は主電源が投入されている時に充電され、主電源が投入されていないときに放電され、電力を供給できるか否か示す電力信号を充電容量に応じて出力する。ＤＲＡＭ制御手段は主電源により駆動され、第１のリセット信号がアクティブになると、ＤＲＡＭをバックアップ状態に遷移させるＤＲＡＭ制御信号を出力し、その後に監視電圧を第２の閾値以下に変化させる。また第１のリセット信号がアクティブでなくなると、監視電圧を第２の閾値を越える電圧に変化させ、ＤＲＡＭをバックアップ状態から復帰させるＤＲＡＭ制御信号を出力する。さらに、第１のリセット信号が非アクティブとなったときに、電力信号に応じて、ＤＲＡＭをバックアップ状態から復帰させる復帰制御を行うかスタンバイ状態から起動させる起動制御を行うかを決定する。ＣＰＵは主電源により駆動され、第２のリセット信号によりリセットされるので、監視電圧が第２の閾値以下の場合に、ＣＰＵの動作は強制的に停止される。
【００１５】
請求項２に記載のＤＲＡＭ制御装置では、第１のリセット信号がアクティブになると、ＣＰＵがＤＲＡＭをアクセスしないバス・タイミングでＤＲＡＭをバックアップ状態に遷移させる。
【００１６】
請求項３に記載のＤＲＡＭ制御装置では、第１の所定の時間が第２の所定の時間よりも短いので、主電源の電圧が第１の閾値以下の電圧から閾値を越えた電圧に変化してから第１のリセット信号が非アクティブになる時間の方が、監視電圧が第２の閾値以下の電圧から閾値を越えた電圧に変化してから第２のリセット信号が非アクティブになる時間より短い。
【００１７】
請求項４に記載のＤＲＡＭ制御装置では、第１のリセット信号がＣＰＵのバス・ホールド要求入力に入力されている。このため、電源の電圧が第１の閾値以下の場合に、ＣＰＵにホールド要求が発行される。
【００１８】
請求項５に記載のＤＲＡＭ制御装置では、予備電源が、電力を供給できるか否か示す電力信号を充電容量に応じて出力する。ＤＲＡＭ制御手段は、第１のリセット信号がアクティブとなったときに、電力信号に応じてＤＲＡＭをバックアップ状態とするかスタンバイ状態とするかを決定する。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００２１】
（実施例１）
図１は、本発明を説明するＤＲＡＭバックアップ回路のブロック図である。図１においてＶccは主電源、ＶDBはバックアップ電源である。主電源Ｖccが供給されているときは、バックアップ電源ＶDBにはＦＥＴ６を介してＶccから電力が供給される。
【００２２】
図１において、１は第１の電圧監視ＩＣ、２は第２の電圧監視ＩＣである。電圧監視ＩＣは、一般的に非常に低い電源電圧での動作が保証されている。更に、本発明で用いる電圧監視ＩＣは、以下の動作特性を持つ。
【００２３】
（１）監視電圧Ｖref が、第１の閾値以下から第１の閾値以上に上昇すると、所定時間の遅延後にリセット出力信号をHighレベルにする。
【００２４】
（２）監視電圧Ｖref が、第２の閾値以上から、第２の閾値以下に下降すると、リセット出力信号をLow レベルにする。
【００２５】
このような特性を持つＩＣとしては、例えば、富士通製ＭＢ３７７１などがある。ＲＳＴ* はリセット出力信号である。監視電圧入力Ｖref の電圧が閾値以下の期間、及び監視電圧入力Ｖref の電圧が閾値を越えた後の所定の期間、電圧監視ＩＣはリセット出力信号ＲＳＴ* をLow レベルに保持する。
【００２６】
第１の電圧監視ＩＣは主電源の電圧を監視する。第１の電圧監視ＩＣのリセット出力は、システムのリセットとしては用いず、ＤＲＡＭ制御ロジック回路に対するセルフリフレッシュ・モードへの移行を要求する信号として用いる。第２の電圧監視ＩＣは、主電源の電圧ではなく、ＤＲＡＭ制御ロジック回路が出力するロジック出力の電圧を監視する。第２の電圧監視ＩＣのリセット出力は、本システムのリセット信号として用いる。第２の電圧監視ＩＣの閾値は、監視対象がロジック信号なので、低めに設定する。
【００２７】
３はＯＲ論理ゲートでありＶDB電源で駆動される。４はＮＯＲ論理ゲートでありＶDB電源で駆動される。
【００２８】
５はバックアップ電源を供給する予備電源制御部である。予備電源制御部５は充電可能な２次電池を内蔵する。Ｖccが供給されているときにＶccから２次電池へ充電電流が供給される。Ｖccが供給されていないときは、２次電池からの放電により、ＶDBにバックアップ電源を出力する。ALRMは２次電池の充電状態を表示するオープンコレクタ出力であり、Ｌでバックアップが可能であることを示し、Ｈで充電量が不足していることを現す。
【００２９】
７は本システムを制御するＣＰＵである。ＣＰＵ７において、ＨＬＤＲＥＱ* は、ＣＰＵに対し外部バスの解放を要求する入力信号。ＲＳＴ* はＣＰＵのリセット入力信号。ＣＫはＣＰＵの駆動クロック出力。ＲＤ* は外部メモリーの読みだしタイミングを制御する出力信号。ＷＲ* は外部メモリーへの書込みタイミングを制御する出力信号。ASTBは、アドレスとデータを時分割出力するＡ／Ｄバスから、アドレス値をラッチするタイミングを与える出力信号。Ａ２３〜１６は、２４ビットのアドレス値の内の最上位８ビット出力信号。ＡＤ１５〜０は、アドレス値の下位１６ビットと、１６ビットデータとを時分割に入出力するシステムデータバスである。
【００３０】
８は、ＣＰＵ７からアクセスアドレスおよびタイミングを入力し、ＤＲＡＭ１０、１１のアクセスに必要な信号を出力するＤＲＡＭ制御部である。ＤＲＡＭ制御部８において、ALRMは、予備電源制御部５が出力するバックアップの可否状態を現す入力信号である。ＲＳＴ０* は第１の電圧監視ＩＣ１が出力するリセット信号入力であり、Ｌで低電圧、Ｈで正常電圧を示す。ＲＳＴ０* がＨの期間中、ALRMをラッチし、値を参照することで、セルフリフレッシュから復帰するかスタンバイするかを判断する。
【００３１】
HRST* は、第２の電圧監視ＩＣ２の出力するリセット信号入力であり、Ｌでシステム・リセット中、Ｈでシステム動作中を示す。ＣＫは、駆動クロック入力であり、このクロックに同期してＤＲＡＭ制御信号が作成され出力される。ＲＤ* よびＷＲ* は出力信号であり、ＤＲＡＭの入力信号ＯＥ* およびＷＥ* となる。ASTBは、アドレスとデータとが時分割多重して出力されるＡＤ１５〜０から、アドレス値をラッチするタイミング入力である。Ａ２３〜１６は、２４ビットのアドレスの内の最上位８ビットの入力信号。ＡＤ１５〜０は、アドレス値の下位Ｉ６ビットを出力し、更に１６ビットのデータを入出力するシステムデータバスである。
【００３２】
ＯＦＦ* は、第２の電圧監視ＩＣ２のＶref 入力端子に接続する論理出力である。この出力をＬとすることにより、第２の電圧監視ＩＣは電源電圧が低下したと認識し、本システムのリセット信号reset １を出力する。RAS １* はＤＲＡＭ１に対するRAS 出力信号。RAS ０* はＤＲＡＭ０に対するRAS 出力信号。CASH* は、ＤＲＡＭ１、０の１６ビットデータの上位８バイトに対するCAS 出力信号。CASL* は、ＤＲＡＭ１、０の１６ビットデータの下位８バイトに対するCAS 出力信号。ＯＥ* は、ＤＲＡＭの読みだし信号。ＷＥ* はＤＲＡＭに対する書き込み信号。ＡＸ１０〜０は、ＤＲＡＭ１、０のロウアドレスおよびコラムアドレスを時分割多重して出力するＤＲＡＭアドレス出力である。
【００３３】
９は、バックアップ電源ＶDBで駆動する７４ＨＣ１５７相当の２ｔｏ１セレクタである。ＳＥＬは入力１Ａ〜４Ａと１Ｂ〜４Ｂのどちらを出力するかを選択する制御入力である。ＳＥＬがLow の場合は１Ａ〜４Ａが、Highの場合は１Ｂ〜４Ｂが選択される。１Ａ〜４Ａにはバックアップ電源供給部から出力される充電容量表示信号ALARM が入力されている。１Ｂ〜４ＢにはＤＲＡＭ制御ロジックから出力されるRAS ／CAS 信号が入力されている。ここでＳＥＬには２つの電圧監視ＩＣのＯＲ出力が入力されているので、２つの電圧監視ＩＣのリセット出力が共にLow レベルのときにのみ、ALARM 信号がＤＲＡＭに供給される。
【００３４】
１Ｙ〜４Ｙはセレクタ９により選択された出力信号であり、RAS ／CAS 信号としてＤＲＡＭに供給される。ＡＬＡＲＭは主電源でプルアップされ、バックアップ電源が供給可能なときはLow レベルとなり不可能な時はHighレベルとなる。セレクタ９はバックアップ電源で駆動されている。
【００３５】
１０および１１は、バックアップ電源Ｖdbで駆動するワード構成のＤＲＡＭである。RAS*は、ロウアドレス・ストローブ入力、CASH* は上位バイト側のコラムアドレス・ストローブ入力、CASL* は下位バイト側のコラムアドレス・ストローブ入力である。ＯＥ* はデータ読み出しを制御する入力信号。ＷＥ* はデータ書き込みを制御する入力信号。ＡＸ１０〜０はアクセス・アドレス入力信号、Ｄ１５〜０は、１６ビットのデータ入出力である。以上の構成において、ＯＲゲート３、ＮＯＲゲート４、セレクタ９、ＤＲＡＭ１０、１１は、バックアップ電源Ｖdbで駆動される。
【００３６】
図２は、バックアップ電源Ｖdbを供給中に主電源Ｖccが立ち上がった場合の、各部の動作を示したタイミングチャートである。このとき、ＤＲＡＭはセルフ・リフレッシュ・モードから、通常アクセスモードに移行する。初期状態ではセレクタ９のＳＥＬ信号はLow レベルなので、選択出力１Ｙ〜４Ｙには１Ａ〜４Ａとして入力するLow レベルのALRM信号が出力される。すなわち、ＤＲＡＭ１０、１１に対するRAS 、CAS 信号のレベルは、Low に保持される。
【００３７】
時刻（２ａ）で、主電源Ｖccが上昇して第１の電圧監視ＩＣ１の閾値を越える。上昇途中は通常の論理回路の動作が保証されない。保証されない出力値を図２では「Ｘ」と表記する。ＤＲＡＭ制御部８のRAS １／０* およびCASH／L*は、論理動作が可能な電源電圧になるとALRM信号と同一のレベルを出力する。ここではLow レベルを出力する。
【００３８】
時刻（２ａ）からＴｄ１時間経過した時刻（２ｂ）で、reset ０信号がHighに変化する。これによりセレクタ９は、予備電源制御部５から出力されるALRM信号から、ＤＲＡＭ制御部８から出力されるRAS １／０* 、CASH／L*信号に出力を切り代える。両信号ともにLow レベルなので、ＤＲＡＭはセルフ・リフレッシュ・モードを継続する。
【００３９】
信号ＯＦＦ* もLow レベルからHighレベルに変化し、第２の電圧監視ＩＣ２は遅延時間Ｔｄ２の計測を開始する。ＯＦＦ* 信号は論理回路から生成されるので、Ｖccの立ち上がりでは不定状態になる。しかしながらＴｄ１≪Ｔｄ２とすることで、不定状態の期間にＯＦＦ* の出力電圧レベルが第２の電圧監視ＩＣの閾値を越えても、reset １はLow レベルを安定して保持することができる。ＮＯＲゲート４の出力がＬになるとＰチャネルＦＥＴ６は低インピーダンス状態となり、Ｖdb電源ラインには主電源Ｖccから電力が供給される。
【００４０】
時刻（２ｂ）からＴｄ２時間遅れた時刻（２ｃ）で、第２の電圧監視ＩＣ２のリセット出力reset １がＬからＨに変化する。この信号はＣＰＵのリセット入力に接続されているので、この時点からＣＰＵが動作を開始する。reset １はＤＲＡＭ制御部８にも入力されている。reset １がHighへ変化することにより、セルフリフレッシュモードからの復帰シーケンスを開始する。
【００４１】
ＤＲＡＭ制御部８は、ＣＰＵのクロックに同期して時刻（２ｄ）で、RAS １／０* をLow レベルからHighレベルに変化させる。この信号は、セレクタ９を経由してＤＲＡＭ１０、１１に伝わる。ＤＲＡＭ制御部８は、２ｄに続いて、今度はCASH／L*をLow レベルからHighに変化させる。この信号も、セレクタ９を経由して、ＤＲＡＭ１０、１１に伝わる。これにより、ＤＲＡＭ１０、１１はセルフ・リフレッシュ・モードから復帰し、通常のアクセスが可能になる。
【００４２】
図３は、バックアップ電源Ｖdbの供給が停止している時に主電源Ｖccが立ち上がった場合の、各部の動作を示すタイミングチャートである。予備電源制御部５が出力するオープンコレクタ・タイプのALRM信号は、主電源Ｖccが投入されると、プルアップ抵抗１２によりHighとなる（３ａ）。この結果、ＮＯＲゲート４の出力はLow レベルとなるため、Ｐｃｈ一ＦＥＴ６は低インピーダンス状態となり、ＶdbにはＶccから電源が供給される。また、ＤＲＡＭ制御部８はALRM入力のHighをラッチし、これに従って、RAS １／０* 及びCASH／L*出力をＨとする。
【００４３】
時刻（３ａ）からＴｄ１時間経過した時刻（３ｂ）で、第１の電圧監視ＩＣ１のリセット出力reset ０がHighに変化する。この変化に対応して、ＤＲＡＭ制御部８はＯＦＦ* 出力をＨにする。これにより、第２の電圧監視ＩＣ２は、遅延時間Ｔｄ２の計時を開始する。ＯＲゲート３の出力ＳＥＬもHighに変化するので、セレクタ９の出力１Ｙ〜４Ｙは、ALRM信号から、ＤＲＡＭ制御部８からのRAS CAS 信号に切り替わる。但し両者ともHighなので、出力信号は変化しない。
【００４４】
時刻（３ｂ）からＴｄ２時間経過した時刻（３ｃ）で、第２の電圧監視ＩＣ２のリセット出力reset １がHighに変化する。これによりＣＰＵはリセット状態が解除されて処理を開始する。
【００４５】
時刻（３ｄ）、（３ｅ）では、ＣＰＵの駆動クロックＣＫに同期して、RAS およびCAS を制御する。時刻（３ａ）でラッチしたALRM入力がスタンバイからの起動を示すHighなので、RAS １／０* およびCASH／L*はHighを保持する。これ以降、ＤＲＡＭ制御部８はＣＰＵ７のアクセスに応じて、ＤＲＡＭ１０、１１をアクセスする為のＤＲＡＭ制御信号を出力する。
【００４６】
図４は、主電源Ｖccが遮断され、バックアップ電源ＶDBによりＤＲＡＭがバックアップされる場合の動作を現すタイミングチャートである。この場合、主電源Ｖccの低下を検出し、ＤＲＡＭをセルフリフレッシュ・モードに移行させる。
【００４７】
時刻（４ａ）で、第１の電圧監視ＩＣ１は主電源Ｖccの電圧低下を検出し、信号reset ０をLow レベルにする。このLow レベル信号がＤＲＡＭ制御部８に入力されると、予備電源制御部５からのALRM信号がバックアップ電源の供給可能を示すLow レベルなので、ＤＲＡＭ制御部８はＣＰＵ７のバスアクセス・シーケンスを監視して、セルフリフレッシュ・モードに移行できるタイミングを検出する。この移行タイミング検出を行わないと、ＤＲＡＭに対するRAS 、CAS 信号にＤＲＡＭの記憶データを破壊してしまう不正な短パルスを出力してしまう可能性がある。
【００４８】
時刻（４ｂ）でＣＰＵ７のバス・アクセス・サイクルの中から、ＤＲＡＭをアクセスしないタイミングを検出すると、セルフリフレッシュ・モードへの移行シーケンスを開始する。これ以後にＣＰＵ７がＤＲＡＭアクセスのバスサイクルを実行しても、無視する。ＤＲＡＭ制御部８は、このタイミングで、まず、CASH／L*の出力をLow レベルに固定する。
【００４９】
時刻（４ｃ）では、ＤＲＡＭ制御部８はRAS １／０* をLow レベルに固定する。これによりＤＲＡＭはセルフリフレッシュモードとなる。時刻（４ｄ）では、ＤＲＡＭ制御部８は、第２の電圧監視ＩＣ２の監視対象であるＶref 入力となるＯＦＦ* 出力をLow レベルとする。この結果時刻（４ｅ）で、第２の電圧監視ＩＣ２のリセット出力reset １がLow レベルに変化する。この変化により、セレクタ９の出力はＤＲＡＭ制御部８からの入力から、予備電源制御部５からのＡＬＲＭ信号に切り替わる。但しいずれもLow レベルなので、ＤＲＡＭはセルフリフレッシュ・モードを維持する。また、ＣＰＵ７，ＤＲＡＭ制御部８のリセットとして作用する。
【００５０】
図５は、主電源Ｖccが遮断されバックアップ電源Ｖdbも供給されない場合の、ＤＬＡＭ制御回路の動作を現すタイミングチャートである。この場合、主電源Ｖccの低下を検出しても、ＤＲＡＭをセルフリフレッシュ・モードへ移行させない。時刻（５ａ）で、第１の電圧監視ＩＣ１は主電源Ｖccの電圧低下を検出し、信号reset ０をLow レベルにする。このＬレベル信号がＤＲＡＭ制御部８に入力されるが、予備電源制御部５からのALRM信号がバックアップ電源の供給不可能を示すHighにあることから、ＤＲＡＭ制御部８は、セルフリフレッシュ・モードには移行しない。
【００５１】
時刻（５ｂ）でバックアップ電源Ｖdbが供給されていないので、時刻（４ｂ）とは異なり、CASH／L*をHighに固定する。時刻（５ｃ）ではバックアップ電源Ｖdbが供給されないので、時刻（４ｃ）とは異なり、RAS １／０* をHighに固定する。時刻（５ｄ）では、時刻（４ｃ）と同様にＯＦＦ* 出力をLow レベルに変化させ、第２の電圧監視ＩＣからリセット信号を出力させる。時刻（５ｄ）により、第２の電圧監視ＩＣ２のリセット出力reset １がLow レベルに変化する。これにより、セレクタ９の出力はＤＲＡＭ制御部８からの入力から、予備電源制御部５からのALRM信号に切り替わる。但しいずれもHighなので、ＤＲＡＭはスタンバイ・モードを継続する。
【００５２】
〔他の実施例〕
実施例１では、主電源の電圧が低下しreset ０がLow レベルとなって、図４又は図５に示したパワーオフシーケンスを実行している期間に、ＣＰＵからＤＲＡＭへのアクセスを無視する。このためＣＰＵは誤ったデータを読みとる。この結果、ＣＰＵは正常な動作を行えない。特にＤＲＡＭのアクセスがスタックからのポップ動作だった場合には暴走する。ｒｅｓｅｔ１がLow レベルになるとＣＰＵ７はリセット状態となるので暴走は停止するが、この間に他のメモリーの内容が書き換えられる危険がある。
【００５３】
この危険を回避するため、第１の電圧監視ＩＣのリセット出力をＣＰＵに対するバス・ホールド要求信号として与える。これによりＤＲＡＭのセルフリフレッシュ・モードへの移行とほぼ同時にＣＰＵが停止するので、アクセス不能となったＤＲＡＭから不定なデータを読み込んで誤った動作を行うことを防止することができる。なお、第１および第２の電圧監視ＩＣは必ずしもＩＣである必要はなく、ディスクリート部品で横成することもできる。
【００５４】
以上の説明から明らかなように、主電源の供給が停止されると第１の電圧監視ＩＣが主電源の電圧の低下を検出し、ＤＲＡＭ制御ロジックにセルフリフレッシュ・モードへの移行を要求する。ＤＲＡＭ制御ロジックは、ＣＰＵのバスアクセス・サイクルの中からＤＲＡＭをアクセスしていないタイミングを検出し、RAS CAS をセルフリフレッシュ・モードとなるシーケンスで出力する。
【００５５】
次にＤＲＡＭ制御ロジックは、第２の電圧監視ＩＣからリセット信号を出力させるべく、第２の電圧監視ＩＣのＶref 入力に接続されるデジタル出力信号をLow レベルに変化させる。この結果、第２の電圧監視ＩＣはリセット信号を出力し、本システムはリセット状態となる。２つの電圧監視ＩＣのリセット出力がLow となるので、セレクタはALRM信号を出力する。したがって、バックアップ電源が放電可能ならば、RAS ／CAS 出力はLow レベルを維持する。
【００５６】
主電源が投入されると、ＤＲＡＭ制御ロジックはALRM信号と同一のレベルをRAS ／CAS 信号として出力する。第１の電圧監視ＩＣが、主電源起動を検出し、リセット出力をHighレベルとすると、セレクタの出力対象が、ALRM信号からＤＲＡＭ制御ロジックの出力するRAS ／CAS 信号に変化する。また、ＤＲＡＭ制御ロジックは、第２の電圧監視ＩＣのＶref に対するデジタル出力信号をHighレベルとする。この結果、所定の時間経過後に、第２の電圧監視ＩＣのリセット出力は解除され、本システムはリセット状態から動作状態になる。
【００５７】
リセット出力は、ＤＲＡＭ制御ロジックにも入力され、セルフリフレッシュ・モードからの復帰シーケンスの起動トリガとなる。ALRM信号がLow レベルであれば、復帰シーケンスに従ってRAS ／CAS が制御される。ALRM信号がHighレベルの場合、即ちＤＲＡＭがバックアップされていない場合は、RAS ／CAS 共にHighレベルを出力する。これによりＤＲＡＭが要求するイニシャル・モードが満たされる。
【００５８】
【発明の効果】
以上述べたように、本発明によれば、ＤＲＡＭバックアップの為のタイミング制御を、主電源の電圧で動作する論理回路で行うので、ほとんどの回路を集積化できる。また、セルフリフレッシュ・モードへの移行、通常モードへの復帰ともに、論理回路だけで実行するので、ソフトウェアの負担がなくなる。さらに、主電源低下時、システムのリセットを行う前に、ＤＲＡＭだけをアクセス不能としてしまうと、リセットまでの間にＣＰＵが暴走して、SRAMなど他の保存すべきデータを破壊してしまう可能性があるが、本発明では、第１の電圧監視ＩＣの出力するリセット出力を、ＣＰＵに対するバス・ホールド要求とすることにより、ＣＰＵの暴走を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施例としてのＤＲＡＭバックアップ回路のブロック図である。
【図２】バックアップ電源ＶDBの供給中に主電源Ｖccが立ち上がった場合の動作タイミングを示すタイミングチャートである。
【図３】バックアップ電源ＶDBの遮断中に、主電源Ｖccが立ち上がった場合の動作タイングを示すタイミングチャートである。
【図４】主電源Ｖccの遮断後、バックアップ電源ＶDBが供給される場合の動作タイミングを示すタイミングチャートである。
【図５】主電源Ｖccの遮断後、バックアップ電源ＶDBも供給されない場合の動作タイミングを示すタイミングチャートである。
【符号の説明】
ｌ 第ｌの電圧監視ＩＣ
２ 第２の電圧監視ＩＣ
３ ＯＲ論理ゲート
４ ＮＯＲ論理ゲート
５ 予備電源制御部
６ ＦＥＴ素子
７ ＣＰＵ
８ ＤＲＡＭ制御部
９ セレクタ
１０ ＤＲＡＭ
１１ ＤＲＡＭ

Claims (5)

1. （１）主電源の電圧が第１の閾値以下の期間、および前記電圧が前記第１の閾値以下の電圧から当該閾値を越えた電圧に変化してから第１の所定の時間が経過するまでの期間に、第１のリセット信号をアクティブにし、他の期間に前記第１のリセット信号を非アクティブにする第１の電圧監視手段と、
   （２）監視電圧が第２の閾値以下の期間、および前記監視電圧が前記第２の閾値以下の電圧から当該閾値を越えた電圧に変化してから第２の所定の時間が経過するまでの期間に、第２のリセット信号をアクティブにし、他の期間に前記第２のリセット信号を非アクティブにする第２の電圧監視手段と、
   （３）主電源が投入されている時に充電され、前記主電源が投入されていないときに放電し、電力を供給できるか否か示す電力信号を充電容量に応じて出力する予備電源と、
   （４）前記主電源が投入されているときに前記主電源から電力が供給され、前記主電源が投入されていないときに前記予備電源から電力が供給されるＤＲＡＭと、
   （５）前記主電源により駆動されるＤＲＡＭ制御手段であって、
   前記第１のリセット信号がアクティブになると、前記ＤＲＡＭをバックアップ状態に遷移させるＤＲＡＭ制御信号を出力し、その後に前記監視電圧を前記第２の閾値以下に変化させる手段と、
   前記第１のリセット信号がアクティブでなくなると、前記監視電圧を前記第２の閾値を越える電圧に変化させ、前記電力信号に応じて、前記ＤＲＡＭをバックアップ状態から復帰させる復帰制御を行うか、スタンバイ状態から起動させる起動制御を行うかを決定する手段とを有するＤＲＡＭ制御手段と、
   （６）前記主電源により駆動され、前記第２のリセット信号によりリセットされるＣＰＵと
   を備えたことを特徴とするＤＲＡＭ制御装置。
2. 前記ＤＲＡＭ制御手段は、前記第１のリセット信号がアクティブになると、前記ＣＰＵが前記ＤＲＡＭをアクセスしないバス・タイミングで前記ＤＲＡＭをバックアップ状態に遷移させることを特徴とする請求項１に記載のＤＲＡＭ制御装置。
3. 前記第１の所定の時間が前記第２の所定の時間よりも短いことを特徴とする請求項１又は２に記載のＤＲＡＭ制御装置。
4. 前記第１のリセット信号が、前記ＣＰＵのバス・ホールド要求入力に入力されていることを特徴とする請求項１から３のいずれかに記載のＤＲＡＭ制御装置。
5. 前記予備電源は、電力を供給できるか否か示す電力信号を充電容量に応じて出力する出力手段を有し、
   前記ＤＲＡＭ制御手段は、前記第１のリセット信号がアクティブとなったときに、前記電力信号に応じて、前記ＤＲＡＭをバックアップ状態とするかスタンバイ状態とするかを決定することを特徴とする請求項１から４のいずれかに記載のＤＲＡＭ制御装置。

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