JPH0934806A - Ｄｒａｍ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 制御回路を集積化できるＤＲＡＭ制御装置を
提供すること。 【解決手段】 第１のリセット信号は、主電源の電圧が
第１の閾値以下、または閾値を越えてから所定の時間が
経過するまでアクティブになる。第２のリセット信号は
監視電圧が第２の閾値以下、または閾値を越えてから所
定の時間が経過するまでアクティブになる。ＤＲＡＭに
は、主電源または予備電源から電力が供給される。予備
電源は主電源により充電される。ＤＲＡＭ制御手段は主
電源により駆動され、第１のリセット信号がアクティブ
になると、ＤＲＡＭをバックアップ状態に遷移させ、そ
の後監視電圧出力を第２の閾値以下に変化させる。第１
のリセット信号がアクティブでなくなると監視電圧出力
を第２の閾値を越える電圧にし、ＤＲＡＭをバックアッ
プ状態から復帰させる。ＣＰＵは主電源により駆動さ
れ、第２のリセット信号によりリセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭのセルフ
リフレッシュモードを使ってバックアップするＤＲＡＭ
制御装置に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭをバックアップする手法
としては、主電源が切断された時ＤＲＡＭをセルフリフ
レッシュ・モードにするのが、もっとも一般的である。
しかしながら、ＤＲＡＭをセルフリフレッシュ・モード
にするには、通常のアクセス時のRAS ／CAS シーケンス
とは異なるシーケンスが要求される。しかも、通常のア
クセスのシーケンスからセルフリフレッシュ・シーケン
スヘは、ＤＲＡＭが要求する各種タイミング条件を満た
すように移行しなければならない。主電源が低下したと
きに、アクセスのシーケンスを突然中断してしまうこと
は許されない。

【０００３】更に、バックアップ電源が供給されていた
状態から主電源に切り替わった場合はセルフリフレッシ
ュ・モードからの復帰シーケンスを実行し、バックアッ
プ電源の供給がない状態から主電源が投入された場合は
イニシャル・シーケンスとして所定期間RAS ／CAS を非
アクティブにしなければならない場合もある。

【０００４】従来は、主電源で動作し通常のアクセス用
のRAS ／CAS シーケンスを出力する第１のロジック制御
部と、バックアップ電源でも動作するセルフリフレッシ
ュ用のRAS ／CAS シーケンスを出力する第２のロジック
制御部とを備え、２つのロジック制御部が出力するRAS
／CAS をセレクタで切り代えてＤＲＡＭに与えていた。
主電源の電圧の低下を検出すると、ＣＰＵのバス制御信
号から各バスアクセスサイクルの切れ目を検出し、この
タイミングで前記セレクタのRAS ／CAS 出力信号を、前
記第１のロジック制御部の出力から、第２のロジック制
御部の出力に切り替えると共に、ＣＰＵをリセットして
いた。主電源の投入時には、ＣＰＵのプログラム制御に
より、前記セレクタを、主電源停止時とは逆に、第２の
ロジック制御部からの出力から、前記第１のロジック制
御部の出力に切り替えていた。

【０００５】

【発明が解決しようとする課題】上記従来例では、バッ
クアップ電源で、第２のロジック制御部にも電力を供給
する必要があり、電力消費量が多くなる。また、第２の
ロジック制御部は、バックアップ電源で動作させるた
め、ゲートアレイなどの集積回路の一部に取り込むこと
ができず、ディスクリート部品で構成せざるをえない。
このため部品点数が増え、基板面積が大きくなるという
欠点があった。

【０００６】そこで本発明は、従来必要とした第２のロ
ジック制御部を不要とし、ゲートアレイなどの集積回路
に制御回路を取り込むことを可能とすると共に、ソフト
ウェアによる制御を必要としないＤＲＡＭ制御装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に記載のＤＲＡＭ制御装置は、
（１）主電源の電圧が第１の閾値以下の期間、および前
記電圧が前記第１の閾値以下の電圧から当該閾値を越え
た電圧に変化してから第１の所定の時間が経過するまで
の期間に、第１のリセット信号をアクティブにし、他の
期間に前記第１のリセット信号を非アクティブにする第
１の電圧監視手段と、（２）監視電圧が第２の閾値以下
の期間、および前記監視電圧が前記第２の閾値以下の電
圧から当該閾値を越えた電圧に変化してから第２の所定
の時間が経過するまでの期間に、第２のリセット信号を
アクティブにし、他の期間に前記第２のリセット信号を
非アクティブにする第２の電圧監視手段と、（３）主電
源が投入されている時に充電され、前記主電源が投入さ
れていないときに放電する予備電源と、（４）前記主電
源が投入されているときに前記主電源から電力が供給さ
れ、前記主電源が投入されていないときに前記予備電源
から電力が供給されるＤＲＡＭと、（５）前記主電源に
より駆動されるＤＲＡＭ制御手段であって前記第１のリ
セット信号がアクティブになると、前記ＤＲＡＭをバッ
クアップ状態に遷移させるＤＲＡＭ制御信号を出力し、
その後に前記監視電圧を前記第２の閾値以下に変化させ
る手段と前記第１のリセット信号がアクティブでなくな
ると、前記監視電圧を前記第２の閾値を越える電圧に変
化させ、前記ＤＲＡＭをバックアップ状態から復帰させ
るＤＲＡＭ制御信号を出力する手段とを有するＤＲＡＭ
制御手段と、（６）前記主電源により駆動され、前記第
２のリセット信号によりリセットされるＣＰＵとを備え
たことを特徴とする。

【０００８】請求項２に記載のＤＲＡＭ制御装置は、前
記ＤＲＡＭ制御手段が、前記第１のリセット信号がアク
ティブになると、前記ＣＰＵが前記ＤＲＡＭをアクセス
しないバス・タイミングで前記ＤＲＡＭをバックアップ
状態に遷移させることを特徴とする。

【０００９】請求項３に記載のＤＲＡＭ制御装置は、前
記第１の所定の時間が前記第２の所定の時間よりも短い
ことを特徴とする。

【００１０】請求項４に記載のＤＲＡＭ制御装置は、前
記第１のリセット信号が前記ＣＰＵのバス・ホールド要
求入力に入力されていることを特徴とする。

【００１１】請求項５に記載のＤＲＡＭ制御装置は、前
記予備電源が、電力を供給できるか否か示す電力信号を
充電容量に応じて出力する出力手段を有し前記ＤＲＡＭ
制御手段は、前記第１のリセット信号が非アクティブと
なったときに、前記電力信号に応じて、前記ＤＲＡＭを
バックアップ状態から復帰させる復帰制御を行うか、ス
タンバイ状態から起動させる起動制御を行うかを決定す
ることを特徴とする。

【００１２】請求項６に記載のＤＲＡＭ制御装置は、前
記予備電源が、電力を供給できるか否か示す電力信号を
充電容量に応じて出力する出力手段を有し前記ＤＲＡＭ
制御手段は、前記第１のリセット信号がアクティブとな
ったときに、前記電力信号に応じて、前記ＤＲＡＭをバ
ックアップ状態とするかスタンバイ状態とするかを決定
することを特徴とする。

【００１３】請求項１に記載のＤＲＡＭ制御装置におい
て、主電源の電圧が第１の閾値以下の期間、および主電
源の電圧が第１の閾値以下の電圧から閾値を越えた電圧
に変化してから第１の所定の時間が経過するまでの期間
に、第１のリセット信号がアクティブになり、他の期間
に第１のリセット信号が非アクティブになる。監視電圧
が第２の閾値以下の期間、および監視電圧が第２の閾値
以下の電圧から閾値を越えた電圧に変化してから第２の
所定の時間が経過するまでの期間に、第２のリセット信
号がアクティブになり、他の期間に第２のリセット信号
が非アクティブになる。

【００１４】ＤＲＡＭには、主電源が投入されていると
きに主電源から電力が供給され、主電源が投入されてい
ないときに予備電源から電力が供給される。この予備電
源は主電源が投入されている時に充電され、主電源が投
入されていないときに放電される。ＤＲＡＭ制御手段は
主電源により駆動され、第１のリセット信号がアクティ
ブになると、ＤＲＡＭをバックアップ状態に遷移させる
ＤＲＡＭ制御信号を出力し、その後に監視電圧を第２の
閾値以下に変化させる。また第１のリセット信号がアク
ティブでなくなると、監視電圧を第２の閾値を越える電
圧に変化させ、ＤＲＡＭをバックアップ状態から復帰さ
せるＤＲＡＭ制御信号を出力する。ＣＰＵは主電源によ
り駆動され、第２のリセット信号によりリセットされる
ので、監視電圧が第２の閾値以下の場合に、ＣＰＵの動
作は強制的に停止される。

【００１５】請求項２に記載のＤＲＡＭ制御装置では、
第１のリセット信号がアクティブになると、ＣＰＵがＤ
ＲＡＭをアクセスしないバス・タイミングでＤＲＡＭを
バックアップ状態に遷移させる。

【００１６】請求項３に記載のＤＲＡＭ制御装置では、
第１の所定の時間が第２の所定の時間よりも短いので、
主電源の電圧が第１の閾値以下の電圧から閾値を越えた
電圧に変化してから第１のリセット信号が非アクティブ
になる時間の方が、監視電圧が第２の閾値以下の電圧か
ら閾値を越えた電圧に変化してから第２のリセット信号
が非アクティブになる時間より短い。

【００１７】請求項４に記載のＤＲＡＭ制御装置では、
第１のリセット信号がＣＰＵのバス・ホールド要求入力
に入力されている。このため、電源の電圧が第１の閾値
以下の場合に、ＣＰＵにホールド要求が発行される。

【００１８】請求項５に記載のＤＲＡＭ制御装置では、
予備電源が電力を供給できるか否か示す電力信号を充電
容量に応じて出力する。ＤＲＡＭ制御手段は、第１のリ
セット信号が非アクティブとなったときに、電力信号に
応じて、ＤＲＡＭをバックアップ状態から復帰させる復
帰制御を行うかスタンバイ状態から起動させる起動制御
を行うかを決定する。

【００１９】請求項６に記載のＤＲＡＭ制御装置では、
予備電源が、電力を供給できるか否か示す電力信号を充
電容量に応じて出力する。ＤＲＡＭ制御手段は、第１の
リセット信号がアクティブとなったときに、電力信号に
応じてＤＲＡＭをバックアップ状態とするかスタンバイ
状態とするかを決定する。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。

【００２１】（実施例１）図１は、本発明を説明するＤ
ＲＡＭバックアップ回路のブロック図である。図１にお
いてＶccは主電源、ＶDBはバックアップ電源である。主
電源Ｖccが供給されているときは、バックアップ電源Ｖ
DBにはＦＥＴ６を介してＶccから電力が供給される。

【００２２】図１において、１は第１の電圧監視ＩＣ、
２は第２の電圧監視ＩＣである。電圧監視ＩＣは、一般
的に非常に低い電源電圧での動作が保証されている。更
に、本発明で用いる電圧監視ＩＣは、以下の動作特性を
持つ。

【００２３】（１）監視電圧Ｖref が、第１の閾値以下
から第１の閾値以上に上昇すると、所定時間の遅延後に
リセット出力信号をHighレベルにする。

【００２４】（２）監視電圧Ｖref が、第２の閾値以上
から、第２の閾値以下に下降すると、リセット出力信号
をLow レベルにする。

【００２５】このような特性を持つＩＣとしては、例え
ば、富士通製ＭＢ３７７１などがある。ＲＳＴ* はリセ
ット出力信号である。監視電圧入力Ｖref の電圧が閾値
以下の期間、及び監視電圧入力Ｖref の電圧が閾値を越
えた後の所定の期間、電圧監視ＩＣはリセット出力信号
ＲＳＴ* をLow レベルに保持する。

【００２６】第１の電圧監視ＩＣは主電源の電圧を監視
する。第１の電圧監視ＩＣのリセット出力は、システム
のリセットとしては用いず、ＤＲＡＭ制御ロジック回路
に対するセルフリフレッシュ・モードへの移行を要求す
る信号として用いる。第２の電圧監視ＩＣは、主電源の
電圧ではなく、ＤＲＡＭ制御ロジック回路が出力するロ
ジック出力の電圧を監視する。第２の電圧監視ＩＣのリ
セット出力は、本システムのリセット信号として用い
る。第２の電圧監視ＩＣの閾値は、監視対象がロジック
信号なので、低めに設定する。

【００２７】３はＯＲ論理ゲートでありＶDB電源で駆動
される。４はＮＯＲ論理ゲートでありＶDB電源で駆動さ
れる。

【００２８】５はバックアップ電源を供給する予備電源
制御部である。予備電源制御部５は充電可能な２次電池
を内蔵する。Ｖccが供給されているときにＶccから２次
電池へ充電電流が供給される。Ｖccが供給されていない
ときは、２次電池からの放電により、ＶDBにバックアッ
プ電源を出力する。ALRMは２次電池の充電状態を表示す
るオープンコレクタ出力であり、Ｌでバックアップが可
能であることを示し、Ｈで充電量が不足していることを
現す。

【００２９】７は本システムを制御するＣＰＵである。
ＣＰＵ７において、ＨＬＤＲＥＱ*は、ＣＰＵに対し外
部バスの解放を要求する入力信号。ＲＳＴ* はＣＰＵの
リセット入力信号。ＣＫはＣＰＵの駆動クロック出力。
ＲＤ* は外部メモリーの読みだしタイミングを制御する
出力信号。ＷＲ* は外部メモリーへの書込みタイミング
を制御する出力信号。ASTBは、アドレスとデータを時分
割出力するＡ／Ｄバスから、アドレス値をラッチするタ
イミングを与える出力信号。Ａ２３〜１６は、２４ビッ
トのアドレス値の内の最上位８ビット出力信号。ＡＤ１
５〜０は、アドレス値の下位１６ビットと、１６ビット
データとを時分割に入出力するシステムデータバスであ
る。

【００３０】８は、ＣＰＵ７からアクセスアドレスおよ
びタイミングを入力し、ＤＲＡＭ１０、１１のアクセス
に必要な信号を出力するＤＲＡＭ制御部である。ＤＲＡ
Ｍ制御部８において、ALRMは、予備電源制御部５が出力
するバックアップの可否状態を現す入力信号である。Ｒ
ＳＴ０* は第１の電圧監視ＩＣ１が出力するリセット信
号入力であり、Ｌで低電圧、Ｈで正常電圧を示す。ＲＳ
Ｔ０* がＨの期間中、ALRMをラッチし、値を参照するこ
とで、セルフリフレッシュから復帰するかスタンバイす
るかを判断する。

【００３１】HRST* は、第２の電圧監視ＩＣ２の出力す
るリセット信号入力であり、Ｌでシステム・リセット
中、Ｈでシステム動作中を示す。ＣＫは、駆動クロック
入力であり、このクロックに同期してＤＲＡＭ制御信号
が作成され出力される。ＲＤ*よびＷＲ* は出力信号で
あり、ＤＲＡＭの入力信号ＯＥ* およびＷＥ* となる。
ASTBは、アドレスとデータとが時分割多重して出力され
るＡＤ１５〜０から、アドレス値をラッチするタイミン
グ入力である。Ａ２３〜１６は、２４ビットのアドレス
の内の最上位８ビットの入力信号。ＡＤ１５〜０は、ア
ドレス値の下位Ｉ６ビットを出力し、更に１６ビットの
データを入出力するシステムデータバスである。

【００３２】ＯＦＦ* は、第２の電圧監視ＩＣ２のＶre
f 入力端子に接続する論理出力である。この出力をＬと
することにより、第２の電圧監視ＩＣは電源電圧が低下
したと認識し、本システムのリセット信号reset １を出
力する。RAS １* はＤＲＡＭ１に対するRAS 出力信号。
RAS ０* はＤＲＡＭ０に対するRAS 出力信号。CASH*
は、ＤＲＡＭ１、０の１６ビットデータの上位８バイト
に対するCAS 出力信号。CASL* は、ＤＲＡＭ１、０の１
６ビットデータの下位８バイトに対するCAS 出力信号。
ＯＥ* は、ＤＲＡＭの読みだし信号。ＷＥ* はＤＲＡＭ
に対する書き込み信号。ＡＸ１０〜０は、ＤＲＡＭ１、
０のロウアドレスおよびコラムアドレスを時分割多重し
て出力するＤＲＡＭアドレス出力である。

【００３３】９は、バックアップ電源ＶDBで駆動する７
４ＨＣ１５７相当の２ｔｏ１セレクタである。ＳＥＬは
入力１Ａ〜４Ａと１Ｂ〜４Ｂのどちらを出力するかを選
択する制御入力である。ＳＥＬがLow の場合は１Ａ〜４
Ａが、Highの場合は１Ｂ〜４Ｂが選択される。１Ａ〜４
Ａにはバックアップ電源供給部から出力される充電容量
表示信号ALARM が入力されている。１Ｂ〜４ＢにはＤＲ
ＡＭ制御ロジックから出力されるRAS ／CAS 信号が入力
されている。ここでＳＥＬには２つの電圧監視ＩＣのＯ
Ｒ出力が入力されているので、２つの電圧監視ＩＣのリ
セット出力が共にLow レベルのときにのみ、ALARM 信号
がＤＲＡＭに供給される。

【００３４】１Ｙ〜４Ｙはセレクタ９により選択された
出力信号であり、RAS ／CAS 信号としてＤＲＡＭに供給
される。ＡＬＡＲＭは主電源でプルアップされ、バック
アップ電源が供給可能なときはLow レベルとなり不可能
な時はHighレベルとなる。セレクタ９はバックアップ電
源で駆動されている。

【００３５】１０および１１は、バックアップ電源Ｖdb
で駆動するワード構成のＤＲＡＭである。RAS*は、ロウ
アドレス・ストローブ入力、CASH* は上位バイト側のコ
ラムアドレス・ストローブ入力、CASL* は下位バイト側
のコラムアドレス・ストローブ入力である。ＯＥ* はデ
ータ読み出しを制御する入力信号。ＷＥ* はデータ書き
込みを制御する入力信号。ＡＸ１０〜０はアクセス・ア
ドレス入力信号、Ｄ１５〜０は、１６ビットのデータ入
出力である。以上の構成において、ＯＲゲート３、ＮＯ
Ｒゲート４、セレクタ９、ＤＲＡＭ１０、１１は、バッ
クアップ電源Ｖdbで駆動される。

【００３６】図２は、バックアップ電源Ｖdbを供給中に
主電源Ｖccが立ち上がった場合の、各部の動作を示した
タイミングチャートである。このとき、ＤＲＡＭはセル
フ・リフレッシュ・モードから、通常アクセスモードに
移行する。初期状態ではセレクタ９のＳＥＬ信号はLow
レベルなので、選択出力１Ｙ〜４Ｙには１Ａ〜４Ａとし
て入力するLow レベルのALRM信号が出力される。すなわ
ち、ＤＲＡＭ１０、１１に対するRAS 、CAS 信号のレベ
ルは、Low に保持される。

【００３７】時刻（２ａ）で、主電源Ｖccが上昇して第
１の電圧監視ＩＣ１の閾値を越える。上昇途中は通常の
論理回路の動作が保証されない。保証されない出力値を
図２では「Ｘ」と表記する。ＤＲＡＭ制御部８のRAS １
／０* およびCASH／L*は、論理動作が可能な電源電圧に
なるとALRM信号と同一のレベルを出力する。ここではLo
w レベルを出力する。

【００３８】時刻（２ａ）からＴｄ１時間経過した時刻
（２ｂ）で、reset ０信号がHighに変化する。これによ
りセレクタ９は、予備電源制御部５から出力されるALRM
信号から、ＤＲＡＭ制御部８から出力されるRAS １／０
* 、CASH／L*信号に出力を切り代える。両信号ともにLo
w レベルなので、ＤＲＡＭはセルフ・リフレッシュ・モ
ードを継続する。

【００３９】信号ＯＦＦ* もLow レベルからHighレベル
に変化し、第２の電圧監視ＩＣ２は遅延時間Ｔｄ２の計
測を開始する。ＯＦＦ* 信号は論理回路から生成される
ので、Ｖccの立ち上がりでは不定状態になる。しかしな
がらＴｄ１≪Ｔｄ２とすることで、不定状態の期間にＯ
ＦＦ* の出力電圧レベルが第２の電圧監視ＩＣの閾値を
越えても、reset １はLow レベルを安定して保持するこ
とができる。ＮＯＲゲート４の出力がＬになるとＰチャ
ネルＦＥＴ６は低インピーダンス状態となり、Ｖdb電源
ラインには主電源Ｖccから電力が供給される。

【００４０】時刻（２ｂ）からＴｄ２時間遅れた時刻
（２ｃ）で、第２の電圧監視ＩＣ２のリセット出力rese
t １がＬからＨに変化する。この信号はＣＰＵのリセッ
ト入力に接続されているので、この時点からＣＰＵが動
作を開始する。reset １はＤＲＡＭ制御部８にも入力さ
れている。reset １がHighへ変化することにより、セル
フリフレッシュモードからの復帰シーケンスを開始す
る。

【００４１】ＤＲＡＭ制御部８は、ＣＰＵのクロックに
同期して時刻（２ｄ）で、RAS １／０* をLow レベルか
らHighレベルに変化させる。この信号は、セレクタ９を
経由してＤＲＡＭ１０、１１に伝わる。ＤＲＡＭ制御部
８は、２ｄに続いて、今度はCASH／L*をLow レベルから
Highに変化させる。この信号も、セレクタ９を経由し
て、ＤＲＡＭ１０、１１に伝わる。これにより、ＤＲＡ
Ｍ１０、１１はセルフ・リフレッシュ・モードから復帰
し、通常のアクセスが可能になる。

【００４２】図３は、バックアップ電源Ｖdbの供給が停
止している時に主電源Ｖccが立ち上がった場合の、各部
の動作を示すタイミングチャートである。予備電源制御
部５が出力するオープンコレクタ・タイプのALRM信号
は、主電源Ｖccが投入されると、プルアップ抵抗１２に
よりHighとなる（３ａ）。この結果、ＮＯＲゲート４の
出力はLow レベルとなるため、Ｐｃｈ一ＦＥＴ６は低イ
ンピーダンス状態となり、ＶdbにはＶccから電源が供給
される。また、ＤＲＡＭ制御部８はALRM入力のHighをラ
ッチし、これに従って、RAS １／０* 及びCASH／L*出力
をＨとする。

【００４３】時刻（３ａ）からＴｄ１時間経過した時刻
（３ｂ）で、第１の電圧監視ＩＣ１のリセット出力rese
t ０がHighに変化する。この変化に対応して、ＤＲＡＭ
制御部８はＯＦＦ* 出力をＨにする。これにより、第２
の電圧監視ＩＣ２は、遅延時間Ｔｄ２の計時を開始す
る。ＯＲゲート３の出力ＳＥＬもHighに変化するので、
セレクタ９の出力１Ｙ〜４Ｙは、ALRM信号から、ＤＲＡ
Ｍ制御部８からのRAS CAS 信号に切り替わる。但し両者
ともHighなので、出力信号は変化しない。

【００４４】時刻（３ｂ）からＴｄ２時間経過した時刻
（３ｃ）で、第２の電圧監視ＩＣ２のリセット出力rese
t １がHighに変化する。これによりＣＰＵはリセット状
態が解除されて処理を開始する。

【００４５】時刻（３ｄ）、（３ｅ）では、ＣＰＵの駆
動クロックＣＫに同期して、RAS およびCAS を制御す
る。時刻（３ａ）でラッチしたALRM入力がスタンバイか
らの起動を示すHighなので、RAS １／０* およびCASH／
L*はHighを保持する。これ以降、ＤＲＡＭ制御部８はＣ
ＰＵ７のアクセスに応じて、ＤＲＡＭ１０、１１をアク
セスする為のＤＲＡＭ制御信号を出力する。

【００４６】図４は、主電源Ｖccが遮断され、バックア
ップ電源ＶDBによりＤＲＡＭがバックアップされる場合
の動作を現すタイミングチャートである。この場合、主
電源Ｖccの低下を検出し、ＤＲＡＭをセルフリフレッシ
ュ・モードに移行させる。

【００４７】時刻（４ａ）で、第１の電圧監視ＩＣ１は
主電源Ｖccの電圧低下を検出し、信号reset ０をLow レ
ベルにする。このLow レベル信号がＤＲＡＭ制御部８に
入力されると、予備電源制御部５からのALRM信号がバッ
クアップ電源の供給可能を示すLow レベルなので、ＤＲ
ＡＭ制御部８はＣＰＵ７のバスアクセス・シーケンスを
監視して、セルフリフレッシュ・モードに移行できるタ
イミングを検出する。この移行タイミング検出を行わな
いと、ＤＲＡＭに対するRAS 、CAS 信号にＤＲＡＭの記
憶データを破壊してしまう不正な短パルスを出力してし
まう可能性がある。

【００４８】時刻（４ｂ）でＣＰＵ７のバス・アクセス
・サイクルの中から、ＤＲＡＭをアクセスしないタイミ
ングを検出すると、セルフリフレッシュ・モードへの移
行シーケンスを開始する。これ以後にＣＰＵ７がＤＲＡ
Ｍアクセスのバスサイクルを実行しても、無視する。Ｄ
ＲＡＭ制御部８は、このタイミングで、まず、CASH／L*
の出力をLow レベルに固定する。

【００４９】時刻（４ｃ）では、ＤＲＡＭ制御部８はRA
S １／０* をLow レベルに固定する。これによりＤＲＡ
Ｍはセルフリフレッシュモードとなる。時刻（４ｄ）で
は、ＤＲＡＭ制御部８は、第２の電圧監視ＩＣ２の監視
対象であるＶref 入力となるＯＦＦ* 出力をLow レベル
とする。この結果時刻（４ｅ）で、第２の電圧監視ＩＣ
２のリセット出力reset １がLow レベルに変化する。こ
の変化により、セレクタ９の出力はＤＲＡＭ制御部８か
らの入力から、予備電源制御部５からのＡＬＲＭ信号に
切り替わる。但しいずれもLow レベルなので、ＤＲＡＭ
はセルフリフレッシュ・モードを維持する。また、ＣＰ
Ｕ７，ＤＲＡＭ制御部８のリセットとして作用する。

【００５０】図５は、主電源Ｖccが遮断されバックアッ
プ電源Ｖdbも供給されない場合の、ＤＬＡＭ制御回路の
動作を現すタイミングチャートである。この場合、主電
源Ｖccの低下を検出しても、ＤＲＡＭをセルフリフレッ
シュ・モードへ移行させない。時刻（５ａ）で、第１の
電圧監視ＩＣ１は主電源Ｖccの電圧低下を検出し、信号
reset ０をLow レベルにする。このＬレベル信号がＤＲ
ＡＭ制御部８に入力されるが、予備電源制御部５からの
ALRM信号がバックアップ電源の供給不可能を示すHighに
あることから、ＤＲＡＭ制御部８は、セルフリフレッシ
ュ・モードには移行しない。

【００５１】時刻（５ｂ）でバックアップ電源Ｖdbが供
給されていないので、時刻（４ｂ）とは異なり、CASH／
L*をHighに固定する。時刻（５ｃ）ではバックアップ電
源Ｖdbが供給されないので、時刻（４ｃ）とは異なり、
RAS １／０* をHighに固定する。時刻（５ｄ）では、時
刻（４ｃ）と同様にＯＦＦ* 出力をLow レベルに変化さ
せ、第２の電圧監視ＩＣからリセット信号を出力させ
る。時刻（５ｄ）により、第２の電圧監視ＩＣ２のリセ
ット出力reset １がLow レベルに変化する。これによ
り、セレクタ９の出力はＤＲＡＭ制御部８からの入力か
ら、予備電源制御部５からのALRM信号に切り替わる。但
しいずれもHighなので、ＤＲＡＭはスタンバイ・モード
を継続する。

【００５２】〔他の実施例〕実施例１では、主電源の電
圧が低下しreset ０がLow レベルとなって、図４又は図
５に示したパワーオフシーケンスを実行している期間
に、ＣＰＵからＤＲＡＭへのアクセスを無視する。この
ためＣＰＵは誤ったデータを読みとる。この結果、ＣＰ
Ｕは正常な動作を行えない。特にＤＲＡＭのアクセスが
スタックからのポップ動作だった場合には暴走する。ｒ
ｅｓｅｔ１がLow レベルになるとＣＰＵ７はリセット状
態となるので暴走は停止するが、この間に他のメモリー
の内容が書き換えられる危険がある。

【００５３】この危険を回避するため、第１の電圧監視
ＩＣのリセット出力をＣＰＵに対するバス・ホールド要
求信号として与える。これによりＤＲＡＭのセルフリフ
レッシュ・モードへの移行とほぼ同時にＣＰＵが停止す
るので、アクセス不能となったＤＲＡＭから不定なデー
タを読み込んで誤った動作を行うことを防止することが
できる。なお、第１および第２の電圧監視ＩＣは必ずし
もＩＣである必要はなく、ディスクリート部品で横成す
ることもできる。

【００５４】以上の説明から明らかなように、主電源の
供給が停止されると第１の電圧監視ＩＣが主電源の電圧
の低下を検出し、ＤＲＡＭ制御ロジックにセルフリフレ
ッシュ・モードへの移行を要求する。ＤＲＡＭ制御ロジ
ックは、ＣＰＵのバスアクセス・サイクルの中からＤＲ
ＡＭをアクセスしていないタイミングを検出し、RASCAS
をセルフリフレッシュ・モードとなるシーケンスで出
力する。

【００５５】次にＤＲＡＭ制御ロジックは、第２の電圧
監視ＩＣからリセット信号を出力させるべく、第２の電
圧監視ＩＣのＶref 入力に接続されるデジタル出力信号
をLow レベルに変化させる。この結果、第２の電圧監視
ＩＣはリセット信号を出力し、本システムはリセット状
態となる。２つの電圧監視ＩＣのリセット出力がLowと
なるので、セレクタはALRM信号を出力する。したがっ
て、バックアップ電源が放電可能ならば、RAS ／CAS 出
力はLow レベルを維持する。

【００５６】主電源が投入されると、ＤＲＡＭ制御ロジ
ックはALRM信号と同一のレベルをRAS ／CAS 信号として
出力する。第１の電圧監視ＩＣが、主電源起動を検出
し、リセット出力をHighレベルとすると、セレクタの出
力対象が、ALRM信号からＤＲＡＭ制御ロジックの出力す
るRAS ／CAS 信号に変化する。また、ＤＲＡＭ制御ロジ
ックは、第２の電圧監視ＩＣのＶref に対するデジタル
出力信号をHighレベルとする。この結果、所定の時間経
過後に、第２の電圧監視ＩＣのリセット出力は解除さ
れ、本システムはリセット状態から動作状態になる。

【００５７】リセット出力は、ＤＲＡＭ制御ロジックに
も入力され、セルフリフレッシュ・モードからの復帰シ
ーケンスの起動トリガとなる。ALRM信号がLow レベルで
あれば、復帰シーケンスに従ってRAS ／CAS が制御され
る。ALRM信号がHighレベルの場合、即ちＤＲＡＭがバッ
クアップされていない場合は、RAS ／CAS 共にHighレベ
ルを出力する。これによりＤＲＡＭが要求するイニシャ
ル・モードが満たされる。

【００５８】

【発明の効果】以上述べたように、本発明によれば、Ｄ
ＲＡＭバックアップの為のタイミング制御を、主電源の
電圧で動作する論理回路で行うので、ほとんどの回路を
集積化できる。また、セルフリフレッシュ・モードへの
移行、通常モードへの復帰ともに、論理回路だけで実行
するので、ソフトウェアの負担がなくなる。さらに、主
電源低下時、システムのリセットを行う前に、ＤＲＡＭ
だけをアクセス不能としてしまうと、リセットまでの間
にＣＰＵが暴走して、SRAMなど他の保存すべきデータを
破壊してしまう可能性があるが、本発明では、第１の電
圧監視ＩＣの出力するリセット出力を、ＣＰＵに対する
バス・ホールド要求とすることにより、ＣＰＵの暴走を
防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施例としてのＤＲＡＭバックアップ
回路のブロック図である。

【図２】バックアップ電源ＶDBの供給中に主電源Ｖccが
立ち上がった場合の動作タイミングを示すタイミングチ
ャートである。

【図３】バックアップ電源ＶDBの遮断中に、主電源Ｖcc
が立ち上がった場合の動作タイングを示すタイミングチ
ャートである。

【図４】主電源Ｖccの遮断後、バックアップ電源ＶDBが
供給される場合の動作タイミングを示すタイミングチャ
ートである。

【図５】主電源Ｖccの遮断後、バックアップ電源ＶDBも
供給されない場合の動作タイミングを示すタイミングチ
ャートである。

【符号の説明】

ｌ 第ｌの電圧監視ＩＣ ２ 第２の電圧監視ＩＣ ３ ＯＲ論理ゲート ４ ＮＯＲ論理ゲート ５ 予備電源制御部 ６ ＦＥＴ素子 ７ ＣＰＵ ８ ＤＲＡＭ制御部 ９ セレクタ １０ ＤＲＡＭ １１ ＤＲＡＭ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 （１）主電源の電圧が第１の閾値以下の
   期間、および前記電圧が前記第１の閾値以下の電圧から
   当該閾値を越えた電圧に変化してから第１の所定の時間
   が経過するまでの期間に、第１のリセット信号をアクテ
   ィブにし、他の期間に前記第１のリセット信号を非アク
   ティブにする第１の電圧監視手段と、（２）監視電圧が
   第２の閾値以下の期間、および前記監視電圧が前記第２
   の閾値以下の電圧から当該閾値を越えた電圧に変化して
   から第２の所定の時間が経過するまでの期間に、第２の
   リセット信号をアクティブにし、他の期間に前記第２の
   リセット信号を非アクティブにする第２の電圧監視手段
   と、（３）主電源が投入されている時に充電され、前記
   主電源が投入されていないときに放電する予備電源と、
   （４）前記主電源が投入されているときに前記主電源か
   ら電力が供給され、前記主電源が投入されていないとき
   に前記予備電源から電力が供給されるＤＲＡＭと、
   （５）前記主電源により駆動されるＤＲＡＭ制御手段で
   あって、 前記第１のリセット信号がアクティブになると、前記Ｄ
   ＲＡＭをバックアップ状態に遷移させるＤＲＡＭ制御信
   号を出力し、その後に前記監視電圧を前記第２の閾値以
   下に変化させる手段と、 前記第１のリセット信号がアクティブでなくなると、前
   記監視電圧を前記第２の閾値を越える電圧に変化させ、
   前記ＤＲＡＭをバックアップ状態から復帰させるＤＲＡ
   Ｍ制御信号を出力する手段とを有するＤＲＡＭ制御手段
   と、（６）前記主電源により駆動され、前記第２のリセ
   ット信号によりリセットされるＣＰＵとを備えたことを
   特徴とするＤＲＡＭ制御装置。
2. 【請求項２】 前記ＤＲＡＭ制御手段は、前記第１のリ
   セット信号がアクティブになると、前記ＣＰＵが前記Ｄ
   ＲＡＭをアクセスしないバス・タイミングで前記ＤＲＡ
   Ｍをバックアップ状態に遷移させることを特徴とする請
   求項１に記載のＤＲＡＭ制御装置。
3. 【請求項３】 前記第１の所定の時間が前記第２の所定
   の時間よりも短いことを特徴とする請求項１又は２に記
   載のＤＲＡＭ制御装置。
4. 【請求項４】 前記第１のリセット信号が、前記ＣＰＵ
   のバス・ホールド要求入力に入力されていることを特徴
   とする請求項１から３のいずれかに記載のＤＲＡＭ制御
   装置。
5. 【請求項５】 前記予備電源は、電力を供給できるか否
   か示す電力信号を充電容量に応じて出力する出力手段を
   有し、 前記ＤＲＡＭ制御手段は、前記第１のリセット信号が非
   アクティブとなったときに、前記電力信号に応じて、前
   記ＤＲＡＭをバックアップ状態から復帰させる復帰制御
   を行うか、スタンバイ状態から起動させる起動制御を行
   うかを決定することを特徴とする請求項１から４のいず
   れかに記載のＤＲＡＭ制御装置。
6. 【請求項６】 前記予備電源は、電力を供給できるか否
   か示す電力信号を充電容量に応じて出力する出力手段を
   有し、 前記ＤＲＡＭ制御手段は、前記第１のリセット信号がア
   クティブとなったときに、前記電力信号に応じて、前記
   ＤＲＡＭをバックアップ状態とするかスタンバイ状態と
   するかを決定することを特徴とする請求項１から５のい
   ずれかに記載のＤＲＡＭ制御装置。