JP2002251316A - メモリコントローラ及びメモリ制御装置 - Google Patents

メモリコントローラ及びメモリ制御装置

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JP2002251316A JP2001047504A JP2001047504A JP2002251316A JP 2002251316 A JP2002251316 A JP 2002251316A JP 2001047504 A JP2001047504 A JP 2001047504A JP 2001047504 A JP2001047504 A JP 2001047504A JP 2002251316 A JP2002251316 A JP 2002251316A
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Abstract

(57)【要約】 【課題】 メモリコントローラにおいて、リード時にメ
モリの動作周波数が高くてもリードデータを確実に取り
込んで出力できるようにする。 【解決手段】 メモリコントローラ１のフリップフロッ
プ６，７は、互いに同一周期で変化のタイミングが異な
るクロック信号CLK_AとCLK_Bのそれぞれにより動作して
ＳＤＲＡＭ２からのリードデータを同一周期で異なるタ
イミングで取り込む。フリップフロップ６，７の出力Da
taIn_AとDataIn_Bの内の一方がセレクタ８により選択さ
れ、フリップフロップ９に取り込まれ、リードデータと
してＣＰＵバスに出力される。このようにして、ＳＤＲ
ＡＭ２からリードデータを取り込むタイミングを最適な
タイミングに選択して確実にリードデータを取り込んで
出力することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＤＲＡＭ（シン
クロナス・ダイナミック・ランダム・アクセス・メモ
リ）などのメモリの動作を制御するメモリコントロー
ラ、及びこれとメモリの電源の制御を行なうパワーコン
トローラとからなるメモリ制御装置に関するものであ
る。
【０００２】
【従来の技術】ＳＤＲＡＭは半導体プロセスの進歩に伴
って、その動作周波数を高めてきた。しかし、ＳＤＲＡ
Ｍの動作周波数が高くなるということは、ＳＤＲＡＭを
制御するメモリコントローラやメモリコントローラとＳ
ＤＲＡＭを接続するプリント基板の設計の観点からみる
と、メモリリード時のセットアップマージン、すなわち
リードデータを取り込むためのクロック信号のエッジ例
えば立ち上がり以前にリードデータの信号を安定させて
いなければならない準備時間のマージンがますます厳し
くなるということである。
【０００３】例えば、１００ＭＨｚで動作するＳＤＲＡ
Ｍのクロック信号からのリードデータのアクセスタイム
は大抵６ｎｓであり、リードデータを受け取るためには
プリント基板とメモリコントローラのセットアップを含
めて４ｎｓ以下でメモリコントローラのリードデータを
取り込むフリップフロップまで信号が到達しなければな
らない。このような状況下で正確に動作させるため、従
来では、（１）基板上の配線長を可能な限り短くし、基
板上の配線による信号ディレイをできるだけ小さくす
る。あるいは、（２）高価なクロックドライバ素子等を
用いてＳＤＲＡＭへの供給クロックとメモリコントロー
ラへの供給クロックに意図的にスキューすなわちタイミ
ングずれを生じさせ、セットアップマージンを稼ぐ。と
いった手法がとられてきた。
【０００４】一方、従来、コンピュータなどの電子回路
において、停電時など外部より電源供給が停止した時、
ＳＤＲＡＭをバッテリバックアップする必要のあるシス
テムにおいては、（３）停電時においてもメモリコント
ローラ自体はバッテリにより電源供給され、バックアッ
プすべきＳＤＲＡＭへのインターフェイスを制御し続け
る。あるいは、（４）メモリコントローラ自体の電源供
給を停止する場合は、メモリコントローラとＳＤＲＡＭ
の間の制御信号をスイッチ等で切り替え、メモリコント
ローラ以外のコントローラがバックアップすべきＳＤＲ
ＡＭを制御する。といった手法がとられていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たセットアップマージンの問題に関して、最近ではＳＤ
ＲＡＭの動作周波数は１３３ＭＨｚ（クロックサイクル
タイム７．５nsec）にまで高くなり、ますますセットア
ップマージンを確保するのは難しくなっており、上記従
来の（１）の手法のように基板上の配線長だけでは対処
することが難しくなってきた。また従来の（２）の手法
のように特殊なクロックドライバを使用すると、その分
コストアップにつながるという欠点がある。
【０００６】また、バッテリバックアップに関して、従
来の（３）の手法では、バックアップすべきＳＤＲＡＭ
に加えメモリコントローラ自体によりバッテリが消費さ
れるのでバックアップ可能時間が短いという欠点があっ
た。特に、システム・オン・シリコンのような大規模Ａ
ＳＩＣにメモリコントローラが内蔵される場合は、ＡＳ
ＩＣ全体にバッテリ電源が供給されることになり、バッ
クアップ可能時間がますます短くなる。
【０００７】また、従来の（４）の手法においては、メ
モリコントローラの電源を停止することができるので
（３）の手法のような問題は解消されるが、メモリコン
トローラとＳＤＲＡＭの間にスイッチ等の付加回路が必
要なので、その分だけ制御信号のディレイが生じ、ＳＤ
ＲＡＭの動作周波数を上げることが非常に難しくなると
いう欠点がある。なお、この問題はＳＤＲＡＭに限らず
ＤＲＡＭに共通することは勿論である。
【０００８】そこで本発明の課題は、ＳＤＲＭなどのメ
モリを制御するメモリコントローラにおいて、簡単安価
な構成により、リード時にメモリの動作周波数が高くて
もリードデータを確実に取り込んで出力できるようにす
ること、及びメモリコントローラとＤＲＡＭ間にスイッ
チ等の付加回路を設けずに、ＤＲＡＭのバッテリバック
アップ時にメモリコントローラへの電源供給を停止して
メモリコントローラの消費電力を最小にできるようにす
ることにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、メモリからリードデータを取り込
んで外部に出力する機能を有するメモリコントローラに
おいて、互いに同一周期で異なるタイミングでメモリか
らのリードデータを取り込む複数のデータ取り込み手段
（例えば、互いに同一周期で変化のタイミングが異なる
複数のクロック信号のそれぞれにより動作してリードデ
ータを取り込む複数のフリップフロップ）と、この複数
のデータ取り込み手段の内のいずれか１つの出力を選択
してリードデータとして外部に出力させる選択手段を有
する構成を採用した。
【００１０】また、本発明によれば、ＤＲＡＭの動作を
制御するメモリコントローラと、ＤＲＡＭに対するメイ
ン電源またはバックアップ用のバッテリ電源による電源
供給を制御するパワーコントローラからなり、通常の動
作中でのメイン電源の停電時、パワーコントローラはメ
イン電源の電圧低下に応じてＤＲＡＭの電源をメイン電
源からバッテリ電源に切り替えるとともに、メモリコン
トローラに対して出力するセルフリフレッシュモードの
指示信号をアクティブにし、これに応じてメモリコント
ローラはＤＲＡＭをセルフリフレッシュモードにするよ
う制御するメモリ制御装置において、前記メモリコント
ローラから出力される前記ＤＲＡＭのコントロール信号
であってメモリコントローラが前記セルフリフレッシュ
モードを維持するためにローレベルにするクロックイネ
ーブル信号を、セルフリフレッシュモードでローレベル
にされた状態からメモリコントローラへの電源供給が停
止されてもローレベルにプルダウンするプルダウン抵抗
が設けられ、前記メイン電源の停電時に前記メモリコン
トローラによりＤＲＡＭがセルフリフレッシュモードに
された後に、メモリコントローラに対する電源供給がメ
イン電源の復活まで停止されるようにした構成を採用し
た。
【００１１】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。
【００１２】［第１の実施形態］図１は、本発明の第１
の実施形態におけるメモリコントローラのＳＤＲＡＭか
らのリードデータの取り込みに関わる構成を示してい
る。同図において、１はメモリコントローラ、２はメモ
リコントローラ１により制御されるＳＤＲＡＭ、３はメ
モリコントローラ１とＳＤＲＡＭ２にクロック信号を供
給するクロックドライバである。４以下はメモリコント
ローラ１の構成であり、４はＩＯ（入出力）端子、５は
ＩＯバッファ、６はクロック信号CLK_Aにより動作して
ＳＤＲＡＭ２からのリードデータRamDataを取り込むフ
リップフロップ、７はクロック信号CLK_Bにより動作し
てＳＤＲＡＭ２からのリードデータRamDataを取り込む
フリップフロップ、８はセレクト信号RdDSelにより切り
替えられるセレクタ、９はクロック信号CLK_Aにより動
作してセレクタ８の出力を取り込むフリップフロップ、
１０はクロック信号CLK_Aを遅延させてクロック信号CLK
_Aと同一周期で変化（立ち上がり、立下り）のタイミン
グが異なるクロック信号CLK_Bを形成するためのディレ
イ素子である。
【００１３】この構成において、ＳＤＲＡＭ２からのリ
ードデータRamDataの信号はＩＯ端子４とＩＯバッファ
５を経由して、クロック信号CLK_Aで動作するフリップ
フロップ６と、クロック信号CLK_Bで動作するフリップ
フロップ７のＤ入力に到達する。フリップフロップ６は
クロック信号CLK_Aの立ち上がり時のＤ入力を取り込ん
でDataIn_Aとして出力し、フリップフロップ７はクロッ
ク信号CLK_Bの立ち上がり時のＤ入力を取り込んでDataI
n_Bとして出力するよう動作する。セレクタ８はメモリ
コントローラ１の内部あるいは外部で設定されたセレク
ト信号RdDSelによりDataIn_AとDataIn_Bのいずれか一方
を選択してフリップフロップ９のＤ入力へ出力する。そ
してそれを取り込んだフリップフロップ９の出力信号が
リードデータRdDataとして、メモリコントローラ１が接
続された不図示のＣＰＵバスに出力される。
【００１４】次に、図２と図３のタイミングチャートに
より上記動作の詳細を説明する。
【００１５】図２のタイミングチャートは、ＳＤＲＡＭ
２から４ビートのリードを行なった場合の動作を示し、
RdData１，RdData２，RdData３，RdData４はそれぞれ１
から４ビート目のリードデータであり、セレクタ８によ
りDataIn_Bを選択した場合に有効な動作を示したもので
ある。
【００１６】１ビート目のリード動作を説明する。ＳＤ
ＲＡＭ２から出力されるリードデータRamDataは、本来
はクロック信号CLK_Aが立ちあがるＴ２０１Ａの時点で
メモリコントローラ１内で取り込まれなくてはならな
い。しかしながら、メモリコントローラ１とＳＤＲＡＭ
２が実装された基板上の配線によるディレイやメモリコ
ントローラ１内部のＩＯバッファ５等でのディレイによ
り、ＩＯバッファ５を介して入力されたリードデータの
信号がDataInとして示すようにＴ２０１Ａの時点ではま
だ確定していないとする。
【００１７】この場合、クロック信号CLK_Aで動作する
フリップフロップ６はＴ２０１Ａの時点で不定値Ｘを取
り込んでDataIn_Aとして出力する。これに対し、DataIn
はクロック信号CLK_Bが立ちあがるＴ２０１Ｂの時点で
はRdData１に確定しているので、CLK_Bで動作するフリ
ップフロップ７はＴ２０１Ｂ時点でRdData１を取り込ん
でDataIn_Bとして出力する。このときセレクタ８のセレ
クト信号RdDSelがDataIn_Bを選択する（すなわちフリッ
プフロップ７を選択する）よう設定してあれば、フリッ
プフロップ９のＤ入力に正しくRdData１が入力されるこ
とになり、その結果、１ビート目のリードデータとして
RdData１が正しくリードされ、フリップフロップ９から
不図示のＣＰＵバスに出力される。２から４ビート目も
同様である。
【００１８】一方、図３のタイミングチャートは、ＳＤ
ＲＡＭ２から４ビートのリードをおこなった場合で、上
記と逆にセレクタ８によりDataIn_Aを選択した場合に有
効な動作を示したものである。
【００１９】１ビート目のリード動作を説明する。ＳＤ
ＲＡＭ２から出力されるリードデータRamDataは基板上
の配線によるディレイやメモリコントローラ１内部のＩ
Ｏバッファ５等でのディレイにより、ＩＯバッファ５の
後段にDataInとして図示するようにあらわれるとする。
【００２０】この場合、Ｔ３０１Ａの時点で立ち上がる
クロック信号CLK_Aで動作するフリップフロップ６はＴ
３０１Ａの時点で確定しているRdData１を取り込んでDa
taIn_Aとして出力する。これに対し、DataInはＴ３０１
Ｂの時点ではすでに不定値Ｘになっており、Ｔ３０１Ｂ
の時点で立ち上がるCLK_Bで動作するフリップフロップ
７はＴ３０１Ｂ時点で不定値Ｘを取り込んでDataIn_Bと
して出力する。このときセレクタ８のセレクト信号RdDS
elがDataIn_Aを選択する（すなわちフリップフロップ６
を選択する）よう設定してあれば、フリップフロップ９
のＤ入力に正しくRdData１が入力されることになり、そ
の結果、１ビート目のリードデータとしてRdData１が正
しくリードされ、フリップフロップ９から不図示のＣＰ
Ｕバスに出力される。２から４ビート目も同様である。
【００２１】以上のように、本実施形態のメモリコント
ローラ１によれば、ＳＤＲＡＭ２からのリード時に、そ
れぞれ同一周期で変化のタイミングが異なるクロック信
号CLK_A，CLK_Bで動作するフリップフロップ６，７によ
り異なるタイミングでＳＤＲＡＭ２からのリードデータ
を取り込み、セレクタ８によりフリップフロップ６，７
のいずれか一方の出力を選択してリードデータとしてＣ
ＰＵバスに出力する。したがって、ＳＤＲＡＭ２からリ
ードデータを取り込むタイミングを最適なタイミングに
選択して確実にリードデータを取り込むことができ、Ｓ
ＤＲＡＭ２の動作周波数が高くても確実にリードデータ
を取り込むことができる。またメモリコントローラ１と
ＳＤＲＡＭ２を実装したプリント基板上の配線などによ
るリードデータ信号のディレイに対して、メモリコント
ローラ１内でリードデータを取り込むタイミングを変更
して対応することができるので、プリント基板の設計が
容易になり、その設計の日程の短縮及びコスト低減が図
れる。さらに、フリップフロップ６，７，９、セレクタ
８、ディレイ素子１０を設ける構成は簡単で安価に実現
することができる。
【００２２】ところで、以上説明した実施形態では、２
つのフリップフロップ６，７と１つのディレイ素子１０
を用いて２種類のタイミングでリードデータを取り込む
ものとしたが、３つ以上のフリップフロップと２つ以上
のディレイ素子を用いて３種類以上のタイミングでリー
ドデータを取り込み、いずれか１つを選択して出力する
ことも可能である。
【００２３】［第２の実施形態］次に、本発明の第２の
実施形態を図４及び図５により説明する。
【００２４】図４は第２の実施形態におけるメモリコン
トローラのＳＤＲＡＭからのリードデータの取り込みに
関わる構成を示している。同図において、第１の実施形
態の図１中と共通の部分には共通の符号を付してあり、
その共通部分の説明は省略する。
【００２５】図４に示すように、本実施形態のメモリコ
ントローラ１では、インバータ１１が第１の実施形態の
ディレイ素子１０の代わりに設けられている。このイン
バータ１１はクロックドライバ３からのクロック信号CL
K_Aを反転して反転クロック信号CLK_Ｉを形成する。フ
リップフロップ７は、この反転クロック信号CLK_Ｉによ
り動作する。これ以外の部分の構成は第１の実施形態と
共通とする。
【００２６】次に、本実施形態の動作を図５のタイミン
グチャートにより説明する。図５は、ＳＤＲＡＭ２から
４ビートのリードを行なった場合の動作を示し、RdData
１，RdData２，RdData３，RdData４はそれぞれ１から４
ビート目のリードデータであり、セレクタ８によりフリ
ップフロップ７の出力DataIn_Iを選択した場合に有効な
動作を示したものである。
【００２７】１ビート目のリード動作を説明する。ＳＤ
ＲＡＭ２から出力されるリードデータRamDataは、本来
ならばクロック信号CLK_Aが立ち上がるＴ５０１Ａの時
点で取り込まれなくてはならない。しかしながら、基板
上の配線によるディレイやメモリコントローラ１内部の
ＩＯバッファ５等でのディレイにより、ＩＯバッファ５
を介して入力されたリードデータの信号がDataInとして
示すようにＴ５０１Ａの時点ではまだ確定していないと
する。
【００２８】この場合、クロック信号CLK_Aで動作する
フリップフロップ６はＴ５０１Ａの時点で不定値Ｘを取
り込んでDataIn_Aとして出力する。これに対し、DataIn
は反転クロック信号CLK_Iが立ち上がるＴ５０１Ｂの時
点ではRdData１に確定しているので、反転クロック信号
CLK_Iで動作するフリップフロップ７はＴ５０１Ｂの時
点でRdData１を取り込んでDataIn_Iとして出力する。こ
のときセレクタ８のセレクト信号RdDSelがDataIn_Iを選
択する（すなわちフリップフロップ７を選択する）よう
設定していればフリップフロップ９のＤ入力に正しくRd
Data１が入力されることになり、その結果、１ビート目
のリードデータとしてRdData１が正しくリードされる。
２から４ビート目も同様である。
【００２９】このような本実施形態によれば、第１の実
施形態と同様にＳＤＲＡＭ１からリードデータを取り込
むタイミングを最適に選択することができ、同様の効果
が得られる。
【００３０】ところで、以上に説明した本発明に係るリ
ードデータを取り込むタイミングを選択できるようにし
たメモリコントローラの構成は、メモリからリードデー
タを取り込んで外部に出力する機能を有するメモリコン
トローラならばＳＤＲＡＭのメモリコントローラに限ら
ず、ＳＤＲＡＭ以外のＤＲＡＭのメモリコントローラ、
さらにはＤＲＡＭ以外の半導体メモリのメモリコントロ
ーラにも適用できることは勿論である。
【００３１】［第３の実施形態］次に、本発明の第３の
実施形態を図６及び図７により説明する。まず、図６
は、第３の実施形態におけるＳＤＲＡＭのメモリコント
ローラとパワーコントローラからなるメモリ制御装置の
構成を示している。
【００３２】図６において、２１はメモリ（ＳＤＡＲＭ
２２）の動作を制御するメモリコントローラ、２２はＳ
ＤＲＡＭ、２３はメモリコントローラ２１とＳＤＲＡＭ
２２の電源VccとVbattの監視と制御を行うパワーコント
ローラ、２４はパワーコントローラ２３の制御によりメ
モリコントローラ２１への電源をVccまたはVbattに切り
替えるスイッチ、２５はパワーコントローラ２３の制御
によりＳＤＲＡＭ２２への電源をVccまたはVbattに切り
替えるスイッチ、２６はメモリコントローラ２１からＳ
ＤＲＡＭ２２に印加されるClkE（クロックイネーブル）
信号をプルダウンするプルダウン抵抗である。なお、電
源Vccは家庭用商用電源の１００Ｖの交流を不図示の電
源ユニットにより所定電圧の直流に変換したメイン電源
であり、電源Vbattはバックアップ用のバッテリより供
給されるバッテリ電源である。
【００３３】Cs_L，Ras_L，Cas_L，We_L，addr,ClkE
は，メモリコントローラ２１からＳＤＲＡＭ２２に対し
て出力されるＳＤＲＡＭ２２を制御するコントロール信
号であり、Cs_Lはチップセレクト信号、Ras_Lはローア
ドレスストローブ信号、Cas_Lはコラムアドレスストロ
ーブ信号、We_Lはライトイネーブル信号、addrはアドレ
ス信号、ClkEは上記のクロックイネーブル信号である。
なお、_Lの符号を付した信号は勿論ローアクティブ、す
なわちローレベルでアクティブ（有効）な信号である。
ClkEはハイアクティブの信号である。また、メモリコン
トローラ２１とＳＤＲＡＭ２２間でやり取りされるData
は勿論データ信号である。
【００３４】また、Clkはメモリコントローラ２１とＳ
ＤＲＡＭ２２に供給されるクロック信号であり、Reset_
Lはシステムリセット信号である。RamBackUpはパワーコ
ントローラ２３から出力されるメモリコントローラ２１
に対してメモリバックアップのためにＳＤＲＡＭ２２を
セルフリフレッシュモードにすることを指示するハイア
クティブの信号であり、SelfRefOKは、メモリコントロ
ーラ２１からパワーコントローラ２３に対して出力され
るＳＤＲＡＭ２２がセルフリフレッシュモードに入った
ことを知らせるハイアクティブの信号である。
【００３５】次に、図６の構成の動作について説明す
る。まず、通常のパワーアップ（バックアップ無し）の
場合の動作を説明する。
【００３６】メイン電源Vccがオンされると、システム
リセット信号Reset_Lがローレベルになる。メモリコン
トローラ２１はReset_Lがローレベル時にRamBackUpがロ
ーレベルであるので、Cs_L，Ras_L，Cas_L，We_L，ClkE
の各信号をハイレベルに保持する。そしてReset_Lの解
除後、RamBackUpがローレベルであるのでＳＤＲＡＭ２
２のパワーオンイニシャルシーケンス（Pre-Charge All
Commandを発行し、その後Auto Refresh Commandを８回
発行し、Mode Set Commandを発行する）を行い、その後
通常動作に入り、要求があればＳＤＲＡＭ２２のリード
／ライトを行う。
【００３７】次に、通常動作中にメイン電源Vccの供給
が停止（停電）し、バッテリ電源VbattによってＳＤＲ
ＡＭ２２の内容をバックアップする動作を説明する。
【００３８】図６において、パワーコントローラ２３
は、不図示の電源ユニットから供給されるメイン電源Vc
cの電圧を常に監視しており、通常動作中にメイン電源V
ccの電圧があらかじめ規定された電圧よりも低くなった
場合、メモリコントローラ２１に対してRamBackUp信号
をアクティブ（ハイレベル）にして、ＳＤＲＡＭ２２を
セルフリフレッシュモードに入れるよう指示を出す。同
時に、スイッチ２４，２５を切り替えることにより、メ
モリコントローラ２１への電源とＳＤＲＡＭ２２への電
源をメイン電源Vccからバッテリ電源Vbattへ切り替え
る。
【００３９】メモリコントローラ２１は、RamBackUp信
号を受け取ると、ただちに、ClkE、Cs_L、Ras_L、及びC
as_Lをローレベル、We_Lをハイレベルにし、ＳＤＲＡＭ
２２に対してSelf Refresh Entry Commandを発行し、Ｓ
ＤＲＡＭ２２をセルフリフレッシュモードに入れ、その
後もClkEをローレベルに保つことによりセルフリフレッ
シュモードを継続させる。また同時にSelfRefOK信号を
アクティブにし、パワーコントローラ２３に対してＳＤ
ＲＡＭ２２がセルフリフレッシュモードに入ったことを
知らせる。
【００４０】SelfRefOKを受け取ったパワーコントロー
ラ２３は、スイッチ２４を切り替える事によってメモリ
コントローラ２１の電源をバッテリ電源Vbattから停止
（停電）しているメイン電源Vccに戻す。すなわちメモ
リコントローラ２１への電源供給を停止する。ここでメ
モリコントローラ２１から出力されるＳＤＲＡＭ２２の
制御信号Cs_L，Ras_L，Cas_L，We_Lは不定となるが、ク
ロックイネーブル信号ClkEだけは、プルダウン抵抗２６
を通じてプルダウンされているのでローレベルを保持さ
れる。したがってＳＤＲＡＭ２２はセルフリフレッシュ
モードのままとなり、バッテリの容量が続く限り最小消
費電力でＳＤＲＡＭ２２の内容をバックアップし続ける
ことができる。
【００４１】次に、メイン電源Vccの停電後、メイン電
源Vccの供給が復活してバックアップから通常動作に戻
る場合の動作を説明する。
【００４２】メイン電源Vccの供給が復活し、その電圧
がある決められた電圧より高くなると、パワーコントロ
ーラ２３はＳＤＲＡＭ２２の電源をバッテリ電源Vbatt
からメイン電源Vccへ切り替える。メモリコントローラ
２１へのRamBackUp信号は、システムリセット信号Reset
_Lが解除（ハイレベル）されるまで、アクティブ（ハイ
レベル）のままに保持される。メモリコントローラ２１
はReset_Lがローレベルの間RamBackUpがハイレベルであ
れば、クロックイネーブル信号ClkEをローレベルにし続
けることによって、ＳＤＲＡＭ２２のセルフリフレッシ
ュモードを保持させる。Reset_L解除後、RamBackUpがハ
イレベルであれば、ClkEをハイレベルにし、ＳＤＲＡＭ
２２をセルフリフレッシュモードから抜けさせ、ＳＤＲ
ＡＭ２２のパワーオンイニシャルシーケンスを実行する
こと無しに直ちにAuto RefreshCommandを発行する。そ
の後、通常の動作モードに入り、要求があればＳＤＲＡ
Ｍ２２のリード／ライトを行う。
【００４３】次に、上記の動作をさらにわかりやすよう
に図７のタイミングチャートを用いて改めて説明する。
【００４４】図７において、上段が通常のメイン電源オ
ン時の動作を示し、下段が通常動作からメイン電源が停
電（バッテリバックアップ）し、その後、メイン電源が
復活した場合の動作を示している。
【００４５】まず図７の上段に示す通常のメイン電源オ
ン時の動作について説明する。Ｔ１の時点でメイン電源
Vccがオンされる。この時システムリセット信号Reset_L
がローレベルになり、パワーコントローラ２３の出力Ra
mBackUpはローレベルとなり、バックアップ状態からの
復帰ではないことを示す。したがってメモリコントロー
ラ２１はClkEをハイレベルにドライブする。その後、時
点Ｔ２のReset_L解除時、RamBackUpがローレベルである
のでメモリコントローラ２１はＳＤＲＡＭ２２のパワー
オンイニシャルシーケンスを実行する。すなわち、時点
Ｔ３でパワーオンイニシャルシーケンスの最初であるPr
e-Charge All Commandを発行する。この後、図７には示
されていないが、Auto-Refresh Commandを８回、Mode S
et Commandを発行し、リード／ライト可能な状態にな
る。
【００４６】次に、図７の下段に示す通常動作状態から
メイン電源が停電（ＳＤＲＡＭバックアップ）し、その
後、メイン電源が復活する場合の動作を説明する。通常
動作状態からまずＴ４の時点でパワーコントローラ２３
がメイン電源Vccの電圧低下を検出すると、メモリコン
トローラ２１に対してRamBackUpをハイレベルにしてＳ
ＤＲＡＭ２２をセルフリフレッシュモードにするよう指
示を出す。同時にスイッチ２４，２５の切り替えによ
り、メモリコントローラ２１とＳＤＲＡＭ２２の電源を
メイン電源Vccからバッテリ電源Vbattに切り替える。
【００４７】メモリコントローラ２１はＴ５の時点でSe
lf-Refresh Entry Commandを発行する（Self-Refresh E
ntry Commandの前に必要に応じてPre-Charge All Comma
nd/Auto-Refresh Commandが発行される）。同時にSelfR
efOKをハイレベルにし、パワーコントローラ２３に対し
てＳＤＲＡＭ２２がセルフリフレッシュモードに入った
事を知らせる。そしてClkEをローレベルに保ちＳＤＲＡ
Ｍ２２のセルフリフレッシュモードを保持する。
【００４８】SelfRefOKを受け取ったパワーコントロー
ラ２３は、Ｔ６の時点でスイッチ２４の切り替えによ
り、メモリコントローラ２１の電源をバッテリ電源Vbat
tから停電しているメイン電源Vccに戻す。すなわちメモ
リコントローラ２１の電源供給を停止し、ＳＤＲＡＭ２
２だけにバッテリ電源Vbattを供給し続ける。この時Ram
BackUpはハイレベルを保持したままである。また、メモ
リコントローラ２１の電源供給が停止されても、ClkEは
プルダウン抵抗２６によってローレベルに保持されるの
で、ＳＤＲＡＭ２２はセルフリフレッシュモードのまま
である。
【００４９】その後、Ｔ７の時点でメイン電源Vccが復
活し、パワーコントローラ２３はスイッチ２５の切り替
えにより、ＳＤＲＡＭ２２の電源をバッテリ電源Vbatt
からメイン電源Vccに戻す。時点Ｔ４からこの時点Ｔ７
までバッテリバックアップがなされたことになる。
【００５０】ここで、図７上段に示した通常のメイン電
源オン時と同様にシステムリセット信号Reset_Lがロー
レベルになるが、RamBackUp信号がハイレベルであるの
で、メモリコントローラ２１はClkEをローレベルに保
つ。Ｔ８の時点でシステムリセット信号Reset_Lが解除
（ハイレベル）されるが、RamBackUpがハイレベルであ
るため、メモリコントローラ２１は通常のパワーオンイ
ニシャルシーケンスを発行せず、Ｔ９の時点でAuto-Ref
resh Commandを発行し、リード／ライト可能な状態にな
る。
【００５１】以上のように、本実施形態によれば、図７
の下段に示したように、メイン電源Vccが通常の通電状
態からオフ（停電）した場合（時点Ｔ４）、メモリコン
トローラ２１とＳＤＲＡＭ２２の電源がメイン電源Vcc
からバッテリ電源Vbattに切り替えられるが、その後、
メモリコントローラ２１がＳＤＲＡＭ２２をセルフリフ
レッシュモードにした（時点Ｔ５）後、メモリコントロ
ーラ２１の電源がバッテリ電源Vccから停電しているメ
イン電源Vccに切り替えられ、メモリコントローラ２１
への電源供給が停止される（時点Ｔ６）。そしてメイン
電源Vccの復活（時点Ｔ７）まで、メモリコントローラ
２１への電源供給は停止される。
【００５２】したがって、バッテリバックアップ時の消
費電流を最小とすることができ、より長時間のバッテリ
バックアップが可能となる。またバッテリバックアップ
の必要時間が定められているシステムにおいては、より
小さいバッテリ容量で所望のバックアップ時間を満たす
ことができ、コストダウンを図ることができる。また、
メモリコントローラ２１とＳＤＲＡＭ２２の間にスイッ
チなどの付加回路が必要ないので、制御信号のディレイ
が最小となり、容易にＳＤＲＡＭの動作周波数の向上を
はかる事が可能となる。
【００５３】［第４の実施形態］次に、本発明の第４の
実施形態を図８及び図９により説明する。まず、図８
は、第４の実施形態におけるＳＤＲＡＭのメモリコント
ローラとパワーコントローラからなるメモリ制御装置の
構成を示している。図８において、第３の実施形態の図
６中と共通の部分には共通の符号を付してあり、その共
通部分の説明は省略する。
【００５４】図８に示すように、本実施形態の構成で
は、第３の実施形態の図６中のスイッチ２４が設けられ
ておらず、メモリコントローラ２１に対する電源供給は
メイン電源Vccのみによってなされ、メモリコントロー
ラ２１の電源の切り替えはなされないようになってい
る。また、第３の実施形態ではメモリコントローラ２１
からパワーコントローラ２３に対してSelfRefOk信号が
出力されるものとしたが、本実施形態では同信号を廃止
している。本実施形態のこれ以外の部分の構成は第３の
実施形態と共通とする。
【００５５】次に、図９のタイミングチャートにより本
実施形態の動作を説明する。なお、図９の上段に示す通
常のメイン電源オン時の動作は、第３の実施形態の図７
上段の動作と共通であるので、説明を省略し、図９下段
に示すメイン電源が通常の通電状態から停電し、その後
に復活する場合の動作を説明する。
【００５６】第３の実施形態では、図７中の時点Ｔ４で
パワーコントローラ３がメイン電源Vccの電圧低下を検
出すると、メモリコントローラ１とＳＤＲＡＭ２の電源
をバッテリ電源Vbattに切り替えたが、本実施形態で
は、図９中でパワーコントローラ３がメイン電源Vccの
電圧低下を検出した時点Ｔ１３からその後の時点Ｔ１５
までメイン電源Vccによるメモリコントローラ２１への
電源供給が保証されるものとし、その間の時点Ｔ１４で
メモリコントローラ２１がクロックイネーブル信号ClkE
をローレベルにしてSelf-Refresh Entry Commandを発行
し、ＳＤＲＡＭ２２をセルフリフレッシュモードにす
る。その後の動作は第３の実施形態と同様である。
【００５７】本実施形態によれば、時点Ｔ１３からＴ１
５までの間、メイン電源Vccによるメモリコントローラ
２１への電源供給が保証されるので、その間にメモリコ
ントローラ２１の電源をバッテリ電源Vbattに切り替え
る必要は無い。またSelfRefOK信号も必要ない。
【００５８】なお、本実施形態では、時点Ｔ１５からメ
イン電源Vccが復活する時点Ｔ１６まで、メモリコント
ローラ２１に対する電源供給はオフされるが、その間、
プルダウン抵抗２６によりClkEがローレベルに保持され
るので、ＳＤＲＡＭ２２はセルフリフレッシュモードを
維持し、バッテリバックアップがなされることは勿論で
ある。
【００５９】このような本実施形態によれば、メイン電
源Vccが通常の通電状態から停電してＳＤＲＡＭ２２の
バッテリバックアップを行なう場合、バッテリ電源Vbat
tによるメモリコントローラ２１への電源供給は行わな
いので、バッテリバックアップ時の消費電流を最小とす
ることができ、第３の実施形態と同様の効果が得られ
る。
【００６０】なお、第３と第４の実施形態に示した本発
明に係るメモリ制御装置の構成は、ＳＤＲＡＭ以外のＤ
ＲＡＭのメモリコントローラとパワーコントローラから
なるメモリ制御装置にも適用できることは勿論である。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、メモリからリードデータを取り込んで外部に
出力する機能を有するメモリコントローラにおいて、簡
単安価な構成により、リード時にメモリからリードデー
タを取り込むタイミングを複数の内で最適なタイミング
に選択することができ、メモリの動作周波数が高くても
確実にリードデータを取り込んで出力することができ
る。またメモリコントローラとメモリを実装したプリン
ト基板上の配線などによるリードデータ信号のディレイ
に対して、メモリコントローラ内でリードデータを取り
込むタイミングを変更して対応することができるので、
プリント基板の設計が容易になり、その設計の日程の短
縮及びコスト低減が図れる。
【００６２】また、本発明によれば、ＤＲＡＭのメモリ
コントローラとパワーコントローラからなるメモリ制御
装置において、メイン電源の停電に応じたＤＲＡＭのバ
ッテリバックアップ時に、メモリコントローラの電源供
給を停止することができるので、バッテリバックアップ
時の消費電流を最小とすることができ、より長時間のバ
ッテリバックアップが可能となる。またバッテリバック
アップの必要時間が定められているシステムにおいて
は、より小さいバッテリ容量で所望のバックアップ時間
を満たすことができ、コストダウンを図ることができ
る。また、メモリコントローラとＤＲＡＭの間にスイッ
チなどの付加回路が必要ないので、制御信号のディレイ
が最小となり、容易にＤＲＡＭの動作周波数の向上をは
かる事が可能となるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるメモリコント
ローラのリードデータ取り込みに関わる構成を示すブロ
ック図である。
【図２】同実施形態におけるリードデータの取り込み動
作のタイミングチャート図である。
【図３】取り込みタイミングが異なるリードデータの取
り込み動作のタイミングチャート図である。
【図４】本発明の第２の実施形態におけるメモリコント
ローラのリードデータ取り込みに関わる構成を示すブロ
ック図である。
【図５】同実施形態におけるリードデータの取り込み動
作のタイミングチャート図である。
【図６】本発明の第３の実施形態におけるＳＤＲＡＭの
メモリコントローラとパワーコントローラからなるメモ
リ制御装置の構成を示すブロック図である。
【図７】同実施形態の動作を説明する信号のタイミング
チャート図である。
【図８】本発明の第４の実施形態におけるメモリ制御装
置の構成を示すブロック図である。
【図９】同実施形態の動作を説明する信号のタイミング
チャート図である。
【符号の説明】
１ メモリコントローラ ２ ＳＤＲＡＭ ３ クロックドライバ ４ ＩＯ端子 ５ ＩＯバッファ ６，７，９ フリップフロップ ８ セレクタ １０ ディレイ素子 １１ インバータ ２１ メモリコントローラ ２２ ＳＤＲＡＭ ２３ パワーコントローラ ２４ メモリコントローラ２１の電源を切り替えるスイ
ッチ ２５ ＳＤＲＡＭ２２の電源を切り替えるスイッチ ２６ プルダウン抵抗

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリからリードデータを取り込んで外
    部に出力する機能を有するメモリコントローラにおい
    て、 互いに同一周期で異なるタイミングでメモリからのリー
    ドデータを取り込む複数のデータ取り込み手段と、 この複数のデータ取り込み手段の内のいずれか１つの出
    力を選択してリードデータとして外部に出力させる選択
    手段を有することを特徴とするメモリコントローラ。
  2. 【請求項２】 前記複数のデータ取り込み手段は、互い
    に同一周期で変化のタイミングが異なる複数のクロック
    信号のそれぞれにより動作してリードデータを取り込む
    複数のフリップフロップであることを特徴とする請求項
    １に記載のメモリコントローラ。
  3. 【請求項３】 ＤＲＡＭの動作を制御するメモリコント
    ローラと、ＤＲＡＭに対するメイン電源またはバックア
    ップ用のバッテリ電源による電源供給を制御するパワー
    コントローラからなり、通常の動作中でのメイン電源の
    停電時、パワーコントローラはメイン電源の電圧低下に
    応じてＤＲＡＭの電源をメイン電源からバッテリ電源に
    切り替えるとともに、メモリコントローラに対して出力
    するセルフリフレッシュモードの指示信号をアクティブ
    にし、これに応じてメモリコントローラはＤＲＡＭをセ
    ルフリフレッシュモードにするよう制御するメモリ制御
    装置において、 前記メモリコントローラから出力される前記ＤＲＡＭの
    コントロール信号であってメモリコントローラが前記セ
    ルフリフレッシュモードを維持するためにローレベルに
    するクロックイネーブル信号を、セルフリフレッシュモ
    ードでローレベルにされた状態からメモリコントローラ
    への電源供給が停止されてもローレベルにプルダウンす
    るプルダウン抵抗が設けられ、 前記メイン電源の停電時に前記メモリコントローラによ
    りＤＲＡＭがセルフリフレッシュモードにされた後に、
    メモリコントローラに対する電源供給がメイン電源の復
    活まで停止されるようにしたことを特徴とするメモリ制
    御装置。
  4. 【請求項４】 前記通常の動作中でのメイン電源の停電
    時、前記パワーコントローラはメイン電源の電圧低下に
    応じて前記メモリコントローラの電源をメイン電源から
    バッテリ電源に切り替え、メモリコントローラが前記Ｄ
    ＲＡＭをセルフリフレッシュモードにした後、メモリコ
    ントローラの電源をバッテリ電源から停電しているメイ
    ン電源に切り替えることを特徴とする請求項３に記載の
    メモリ制御装置。
  5. 【請求項５】 前記メモリコントローラに対する電源供
    給は前記メイン電源のみによりなされ、前記通常の動作
    中でのメイン電源の停電時に、メイン電源の電圧低下か
    らメモリコントローラが前記ＤＲＡＭをセルフリフレッ
    シュモードにするまで前記メモリコントローラに対する
    メイン電源による電源供給が保証されるようにしたこと
    を特徴とする請求項３に記載のメモリ制御装置。
  6. 【請求項６】 前記パワーコントローラは、前記通常の
    動作中でのメイン電源の停電時にメイン電源の電圧低下
    に応じて前記セルフリフレッシュモードの指示信号をア
    クティブにした後、メイン電源が復活してシステムリセ
    ットが解除される直後まで前記指示信号をアクティブに
    保持するものとし、 前記メモリコントローラは、前記メイン電源の復活時に
    前記指示信号がアクティブである間は前記クロックイネ
    ーブル信号をローレベルに保って前記ＤＲＡＭのセルフ
    リフレッシュモードを維持することを特徴とする請求項
    ３から５までのいずれか１項に記載のメモリ制御装置。
  7. 【請求項７】 前記メモリコントローラは、通常のメイ
    ン電源オン時は、システムリセット解除後に、前記ＤＲ
    ＡＭに対してパワーオンイニシャルシーケンスを行なっ
    て通常動作に入り、 メイン電源の停電後の復活時は、システムリセット解除
    後に、前記ＤＲＡＭに対してパワーオンイニシャルシー
    ケンスを行なわずにオートリフレッシュコマンドを発行
    して通常動作に入ることを特徴とする請求項３から６ま
    でのいずれか１項に記載のメモリ制御装置。
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