JPS6221199B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はテスト論理回路を含む不揮発性半導体
メモリ装置に関し、特に不揮発性メモリのデータ
記憶量の大きなもののみを容易に選択することの
できる試験論理回路に関し、しかも多数の不揮発
性メモリセルと共に同一半導体チツプ上に容易に
形成することのできるものである。

従来より不揮発性メモリとしては、酸化シリコ
ンの様な絶縁物に囲まれた多結晶半導体層よりな
るフローテイング・ゲートを有する素子が多く利
用されている。これらは「不揮発性」と呼ばれて
いるが実際は、そのゲート構造、電界、温度ある
いはリーク電流路の存在等により、フローテイン
グ・ゲートに蓄積された電荷は、わずかではある
が長期間にわたつてみれば徐々に漏洩する。特に
局部的に、またランダムに存在する絶縁物の欠陥
は漏洩電流路の原因となり、これらを完全に除去
することは当業者の長い努力にもかかわらず不可
能な事である。

そこで、いかにして良好なメモリ保持特性を有
する製品を正確に選択するかが大きな問題とな
る。

従来行われている選択試験は、半導体メモリ装
置を高温条件のもとに試験し、活性化エネルギー
曲線に基づいてテスト温度より低温の条件におけ
るデータ保持時間を外挿法により求める方法であ
る。しかしながらこの方法は次の様な制限があり
十分なものではなかつた。

(1) 試験における温度は、半導体メモリのパツケ
ージ材料および半導体中のPN接合温度により
制限される。

また上記の問題を回避するために低い温度で
試験を行うとすると、試験時間を長くしなけれ
ばならない。実際問題として、パツケージ材料
として広く用いられているプラスチツクの許容
温度では、十分なデータ保持時間の予測が不可
能であつた。

(2) この従来法は、ある活性化エネルギーを仮定
する事を前提としているので、もしこの活性化
エネルギーが変化した場合は高温での予測は極
めて不正確なものとなり、使用できない。

(3) この方法ではメモリセル中の蓄積電圧
（stragevoltage）を直接読みとることができ
ず、入出力抵抗の様なパラステイツク・ノイズ
が益々データ保持時間の予測を困難にまた実施
不可能なものにしてしまう。

本発明はこれらの事情に鑑みてなされたもの
で、市場において信頼性の高い半導体不揮発性メ
モリ製品を提供するものである。

本発明の第１の目的は、不揮発性半導体メモリ
のデータ蓄積特性を正確にテストでき、信頼性の
高いメモリ装置およびそれをテストする方法を提
供することである。

本発明の他の目的は、不揮発性半導体メモリの
データ蓄積特性を参照用セルを用い、しかもこの
参照用セルに参照用電圧を与えることにより、メ
モリセルと参照用セルの出力を比較する様にした
不揮発性メモリのテスト論理回路およびそのテス
ト方法を提供することである。このテスト論理回
路は、メモリの通常の読み取り操作に用いられる
センスアンプ回路を共用することもできるし、別
途設けることもできるが、後述する実施例に示す
様に、テストモード選択信号により通常モードと
テストモードとを切換え、センスアンプ回路を共
用する方が好ましい。

本発明の更に他の目的は、上記参照電圧をメモ
リセルの中のセンストランジスタである絶縁ゲー
トFETの閾値と、データを書き込んだ際の蓄積
電圧との中間の値を選択することにより、即ち、
参照用センスアンプの感度を実際のメモリセルの
センスアンプの感度より故意に下げてデータ蓄積
電圧を直接調べることができ、かつ、データ蓄積
時間のテストを短時間に正確にテストできるテス
ト論理回路およびテスト方法とを提供することで
ある。

本発明による不揮発性半導体メモリ用テスト論
理回路のブロツク図を第１図に示し、そのテスト
方法を第２図及び第３図にて説明する。

モノリシツク集積回路内に、行列状に配置され
た不揮発性メモリとセンスアンプと、上記メモリ
に蓄積された情報を用いて種々の演算をする演算
論理装置が設けられる。第１図は本発明の概念を
説明する為のブロツク図であつて、不揮発性メモ
リセル１は行列状のメモリのうちひとつのコラム
を示し、このメモリセル１のデータライン２およ
び３はセンスアンプ装置４を経て演算論理装置５
に接続される。

メモリセル１のデータライン２および３は更に
テスト用のセンスアンプ６を経てテスト用端子７
に接続される。このテスト用センスアンプ６に
は、その感度を調整制御する為の参照電位端子８
が接続される。この図では、通常状態で使用する
センスアンプ４とテスト用センスアンプ６とを便
宜上分離して示したが、後述する様に、両者は別
個の装置であつても良いし、ひとつの装置を共用
することもできるものである。

第２図は、メモリセルの一単位が単一のメモリ
用フローテイングゲートを有する場合において蓄
積電圧が時間の経過と共に減少していく様子を曲
線９で示す図で、横軸は相対的時間を縦軸は蓄積
電圧を示す。曲線９はあるメモリセルの蓄積電圧
が書き込み時−６ボルト近くあり、室温から70℃
程度の温度範囲で時間と共に例えば約１年後（加
熱条件下では１日後）にはその半分に、また10年
後（過熱条件下では10日後）には、センストラン
ジスタの閾値電圧Ｖ_TH近くまでその絶対値が減少
することを意味する。（ここではＰチヤンネル型
MOSトランジスタの例を示す）本発明によれ
ば、メモリセルの蓄積電圧を、感度を参照電圧Ｖ
_REFで故意に下げたセンスアンプで調べることに
より、短時間で良好なメモリセルと欠陥のあるメ
モリセルとを判別することができる。第２図の例
でいうと、t₁の時点を待つことなくそれよりはる
かに前のt₂の時点で参照電圧Ｖ_REFをテスト用セ
ンスアンプに与え、その時の蓄積電圧がＶ_REFよ
り大なるメモリセルを良好なセル、Ｖ_REFより小
なるメモリセルは欠陥のあるセルと判別する。

第３図はメモリセルの一単位が２個のメモリ用
フローテイングゲートを有する構造において、２
個のゲートの蓄積電圧のそれぞれが時間の経過と
共に減少していく様子を曲線１０及び１１で示
す。このメモリセルは、互に逆の電位が与えられ
る２個のメモリ用フローテイングゲートの電圧差
をもつてデータ内容とする為に従来の単一メモリ
セルに比べてデータ蓄積時間が改善される様にな
つている。従つて、この例においてはテスト用セ
ンスアンプ６にセンス増巾装置４の最小センス電
圧（△Ｖ_s）より大きな参照電圧Ｖ_REFを与え、２
個のフローテイングゲートの電位差がこのＶ_REF
より大ならば良好なメモリセルと、またＶ_REFよ
り小なときは欠陥のあるメモリセルと判別する。
その結果、t₃の時点まで待つことなく、t₄の時点
でメモリセルの良否を判断することができる。

第２図、第３図の横軸は相対的な時間軸であつ
て、テストを行う温度条件によつて決る。例えば
130℃前後の条件下ではt₁、t₃は約10日、t₂、t₄は
約１日に相当する。

また、参照電圧Ｖ_REFは、測定時点t₂、t₄の設定
とテストの精度とを両者考えて最適値を決定す
る。

この様に本発明のテスト論理回路は、テスト用
のセンス増巾装置あるいはテストモードのセンス
アンプの参照電圧Ｖ_REFを読み取り用あるいは読
み取りモードのセンスアンプのセンス電圧より絶
対値において高く設定して、言い換えればセンス
アンプの感度を故意に低くして、メモリセルの蓄
積電圧あるいはそれに対応する電圧を測定し、メ
モリセルの良否を短時間にまた正確に測定するも
のである。

第４図は、本発明の実施例のひとつを示すもの
で、メモリセルの一単位に２個のメモリ用フロー
テイングゲートを設け、互い逆の電位が与えられ
る２個のメモリ用フローテイングゲートの電位差
をもつてデータ内容とするメモリセルに本発明を
適用した例を示す。

Ｍ×Ｎ個のメモリセル１２が行列状に配置さ
れ、Ｎ個のメモリセルをひとつのコラムとして、
Ｍ個のコラムが図の様に接続される。最外列のメ
モリセルのコラムの横には、同一製造プロセスで
作られたＮ個の参照用メモリセル１３が配置され
る。実際の配線では、図の上で横方向に即ちデー
タライン１４に垂直な方向に書き込み／消去用線
および読み取り用線が走つているのであるが、こ
こでは便宜上省略する。

メモリセル１２に接続されたデータライン１４
及び１５に互に逆の信号、（即ち第ｎ番目のコラ
ムのライン１４のデータ信号をＣ_oとすると同じ
コラムのライン１５のデータ信号は_o）が与え
られる。データライン１４には絶縁ゲート型
FET１６が接続され、そのゲートには信号Ｙ_oが
与えられる。データライン１５には同様の絶縁ゲ
ート型FET１７が接続され、そのゲートにはＹ_o
とは逆の信号_oが与えられる。２個のFET１
６，１７は差動型センスアンプ１８の入力線にそ
れぞれ接続される。他のメモリセルのコラムにつ
いても以上と同様の接続がなされる。

一方Ｍ×Ｎ個のメモリセルの最外側に配置され
たＮ個の参照用セル１３のそれぞれには参照電圧
Ｖ_REFが与えられており、後述する様に、参照用
セル１３はメモリセル１２の半分以下の構造を持
ち参照用データライン１９は１本で良い。参照用
データライン１９と各コラムのデータライン１
４，１５とは、絶縁ゲート型FET２０，２１で
結ばれており、テスト用信号Ｔ及びがそれらの
ゲートにテストモード選択線２２，２３を介して
与えられる。テストモード選択線２２は全コラム
のFET２０のゲートに接続され、他のテストモ
ード選択線２３は全コラムのFET２１のゲート
にそれぞれ接続され、テスト用信号Ｔ及びその逆
の信号を共通に供給し、通常の読み取りモード
かテストモードかの選択を行う。言い換えると、
この実施例は、第１図の２個のセンスアンプ４，
６の機能を１個の差動型センスアンプにもたせ、
このテストモード選択線Ｔ，により２個の機能
を切り換えるものである。この構成によりテスト
用論理回路をメモリ回路と同一の半導体基板上に
効率よく構成することができる。

第５図は、第４図の実施例の論理状態（Logic
State）を表にして示す。まず、通常の読み取り
モード（Reod Mode）について説明する。ある
コラムの中のどのメモリセルのデータを読むか
は、読み取り線（ロウ・アドレス線）の選択によ
り行われ、その出力がデータライン１４，１５に
現われる。読み取りモードではテストモード選択
線はオフ状態（Ｔ＝０：＝０）にしておく。読
み取るコラムは、コラム・アドレス信号で選択す
る。例えばＹ_o＝１：_o＝１とし第ｎ番目のデー
タラインをオン状態にし、Ｙ_o+1＝０：_o+1＝０
の様に他のコラムと差動センスアンプ１８との接
続を切ることにより第ｎ番目のコラムを選択的に
読み取ることができる。次のコラムの中のそれぞ
れのメモリセルのデータを読むには、第５図に示
される様にＹ_o＝０、_o＝０、Ｙ_o+1＝１、_o+1
＝１という信号を与えることにより第（ｎ＋１）
番目のコラム中のメモリセルのデータＣ_o+1を読
む。データＣ_o，Ｃ_o+1等は、差動型センスアンプ
１８によりなされ出力端子OUT_o，OUT_o+1にて
取り出される。

第４図、第５図により本発明に係るデータ保持
テストのモードにつき説明する。所定の温度条件
のもとにロウアドレス線（図示せず）とコラム・
アドレス信号Ｙ_o，_o，Ｙ_o+1，_o+1等とにより
テストされるべきメモリセル１２のひとつが選択
される。選択されたメモリセルが第ｎ番目のコラ
ムにある場合、データライン１４のデータＣ_oを
テストするには、Ｙ_oとＴに論理「１」を与え、
他のコラム選択線、等は論理「０」を与えるこ
とにより、第ｎ番目のコラムに対応する２個の
FET１６，２０のみをオン状態にする。参照電
圧Ｖ_REFの与えられた参照用セル１３の出力電圧
は、参照用データライン１９、オン状態のFET
２０を通つて、テストモードにあるセンスアンプ
１８に、テストされるメモリセル１２の出力Ｃ_o
と共に供給される。この差動型センスアンプ１８
において、テストされるべきメモリセル１２の出
力電圧Ｃ_oは、参照用セル１３の出力電圧と比較
されその良否が判別される。

次にデータライン１５のデータ_oをテストす
るには、_oととに論理「１」を与え、他のラ
インには論理「０」を与えることにより、第ｎ番
目のコラムに対応する他の２個のFET１７，２
１をのみをオン状態にする。参照電圧Ｖ_REFの与
えられた参照用セル１３の出力電圧は、参照用デ
ータライン１９、オン状態のFET２１を通つ
て、テストモードにあるセンスアンプ１８に、テ
ストされるメモリセル１２の出力_oと共に供給
される。先に同様にこの差動型センスアンプ１８
において、テストされるべきメモリセル１２の出
力電圧_oは、参照用セル１３の出力電圧と比較
されその良否が判別される。

ロウ選択線とコラム選択線との操作により、Ｍ
×Ｎ個の全てのメモリセル１２が順次同様の方法
でテストされる。第５図には、第ｎ番目と第（ｎ
＋１）番目のテスト用論理状態を示したが、これ
により他のメモリセルのテストの方法も同様に理
解されるであろう。

第６図は第４図に示された不揮発性半導体メモ
リにメモリセルの一単位の詳細図である。次にデ
ータの書き込み操作、読み取り操作、消去操作に
ついて説明する。

メモリセル２４は、互に対称な２個のサブセル
２５および２６より成り、第１サブセル２５は電
子とホールのインジエクタ・ダイオード２７と、
それと薄い絶縁層で隔てられたフローテイングゲ
ート２８とを有している。フローテイングゲート
２８は外部端子との接続はなく電気的に浮いてい
る。このフローテイング・ゲート２８にデータを
書き込むには、書き込みおよび消去用のＸライン
２９に負の高電位を与えＸアドレストランジスタ
３０をオンさせ、入力・出力用のＹライン３１の
負の高電位をインジエクタダイオード２７のPN
接合に与える。この接合に十分高い逆バイアス例
えば18ボルトが印加され、そこでアバランシエ・
ブレークダウンが起こると、インジエクタ・ダイ
オード２７はホツトエレクトロンのプラズマを作
り、ある程度の電子は、この接合を覆つている薄
いシリコン酸化膜を通りぬけ、フローテイングゲ
ート２８に注入され捕獲される。この電子の注入
は、注入キヤリアの電界がそれ以上の電子注入を
阻止するまで行われる。インジエクタダイオード
２７のフローテイングゲート２８は内部配線によ
りセンストランジスタ３２のフローテイングゲー
ト３３に接続されているので、上述の注入された
電子の作る電界はこのセンストランジスタ３１の
状態をオフ状態にプログラムする。

この時、第１の入力出力用Ｙライン３１（第６
図のＩ／Ｏ）には、負の高電圧（論理「１」）が
与えられるのに対し、第２サブセル３に対する第
２の入力出力用Ｙライン３４（第６図の）
にはこれと逆の論理「０」即ち接地電位が与えら
れる。従つて、書き込み用Ｘライン２９に、負の
高電圧が与えられ、第２サブセル２７のＸアドレ
ス・トランジスタ３５がオンしても、それに接続
されたインジエクタ・ダイオード２６の接合に
は、逆バイアスがかからず、そのフローテイング
ゲート２７には電子の注入は行われない。その結
果、第２サブセル２６のセンストランジスタ３８
のフローテイングゲート３９も電界も変化せず、
センストランジスタ３８はオン状態にプログラム
される。

このプログラム書き込み操作は、メモリセル全
体のデータを消去した後に、データを書き込むべ
きメモリセルをアドレスラインにより選択的に行
われる。

２個のフローテイングゲート３３，３９は、外
部端子との接続がないので、そのオン、オフ状態
は、書き込み用および入力用のＸ、Ｙラインの電
圧が除去された後も消去の操作が行われない限り
保持される。フローテイングゲート、２８，３
３，３７，３９およびそれらを互に接続する内部
配線は、アルミニウムの様な金属層でもよいし、
導電性の与えられた多結晶シリコン層であつても
良い。

メモリセル２４に蓄積されたデータの読み取り
操作は、メモリセルの選択を行いながら読み取り
用Ｘライン４０に負の高電位を与え、第１サブセ
ル２５のアドレストランジスタ４１は及び第２サ
ブセル２６のアドレストランジスタ４２を共にオ
ンする事により行われる。第６図に示されるメモ
リセル２４にデータが書き込まれているときは、
第１サブセル２５のセンス・トランジスタ３２は
オフ状態に、また第２サブセル２６のセンス・ト
ランジスタ３８はオン状態にあるので、出力用Ｙ
ライン３１には負の高電位即ち論理「１」が、ま
た他の出力用Ｙライン３４には接地電位即ち論理
「０」が出力される。

通常の読み取りモードの際は、テスト選択用ト
ランジスタ４３，４４は、テストモード選択信号
Ｔおよびによりオフ状態にし、コラム選択トラ
ンジスタ４５，４６をコラム選択信号Ｙ_o，_oに
よりオン状態にさせる。これらの選択により、出
力用Ｙライン３１の出力Ｃ_o（上記の例では論理
「１」）と出力用Ｙライン３４の出力_o（上記の
例では論理「０」）は差動型センスアンプ４７に
与えられる。センスアンプ４７は一対のトランジ
スタ４８，４９等を含む高感度差動型アンプであ
り、図中Ｖ_DDは電源、φはクロツク入力を示す。
メモリセル２４の出力を判別するに当り、第１サ
ブセル２５と第２サブセル２６のそれぞれのフロ
ーテイングゲート３３，３９に蓄えられた電荷に
よる蓄積電圧の差が、このセンスアンプ４７の最
小センスアンプ感度△Ｖ_s（たとえば50ｍＶ−300
ｍＶ）より大である限り、メモリセル２４の蓄積
データはその時間的減衰にもかかわらず正確に読
み取れる。換言すれば、メモリセルのデータ保持
時間は従来のものより長くなる。

メモリ２４に蓄積されたデータの消去は次の様
にして行われる。消去用のＸライン２９とＹライ
ン５０及び入出力用Ｙライン３１と３４とに共に
負の高電圧（論理「１」）が与えられる。アドレ
ストランジスタ３０と３５はオン状態となり、Ｙ
ライン３１と３４との高電圧によりインジエクタ
ダイオード２７と３６はアバランシエブレークダ
ウンを起し、プラズマを作る。しかしこの消去時
においては、前述の書き込み時と違つて、フロー
テイングゲート２８と３７にはブートフトラツプ
キヤパシタ５１と５２とを介して、消去用Ｙライ
ン５０の負電位が間接的に与えられるので、発生
したプラズマの中のホールが薄い絶縁膜を通り抜
けて、フローテイングゲート２８と３７とに注入
され、そこに蓄積されている電子と再結合する。
その結果、センストランジスタ３２と３８とは共
にオン状態となり、メモリセル２４のデータは消
去される。

なお第６図の実施例に関してもデータの保持テ
ストは第４図、第５図を用いて説明したと同様に
して行なわれる。すなわち、行列状に配置された
多数のメモリセルの外側に、メモリセル２４のセ
ンストランジスタ３３，３８と同一製造プロセス
で作り、同一条件のゲート絶縁層を有する参照用
センストランジスタ４３とこれに接続された参照
用アドレストランジスタ３４よりなる参照用セル
５５が行列状のメモリセルのロウの数だけ整列し
て形成されている。理論的には、この参照用セル
５５は多数のメモリセルに対し１個でも良いのだ
が、テストの精度向上および集積回路のバランス
を考慮すると、実施例の様に、メモリセルのロウ
の数だけ設け、そのロウと同一の読み取り用Ｘラ
イン４０によつて参照用アドレストランジスタ５
４がメモリセルのアドレストランジスタ４１，４
２と同期される様にするのが好ましい。

更に重要なことは、参照用セル５５のセンスト
ランジスタ５３のゲート５６に、参照用電圧Ｖ_RE
Ｆが与えられることである。本実施例の様に集積
回路がＰチヤンネルの絶縁ゲートFETで構成さ
れる場合、参照電圧Ｖ_REFには、メモリセル２４
のフローテイングゲート３３の書き込み初期電圧
よりは低い所定の負電圧が与えられる。

サブセル２４，２５の蓄積データの出力Ｃ_o，
_oと参照用セル５５の出力とのテストモードの
センスアンプ４７における比較は第４図、第５図
を用いて選択されたメモリセルに関して述べたと
全く同様である。

第７図は、本発明を一単位のメモリセルが単一
のメモリ用フローテイングゲートで構成される不
揮発性メモリ装置に適用した実施例を示す。この
メモリ装置自体の構成は特願昭52−208081号（第
１１図およびその関連記述）に記載されている。
第４図と同様に行列状にＭ×Ｎ個のメモリセル６
１の出力が配置され、それらはコラム毎にデータ
ライン６２で結ばれ、コラム選択用のFET６３
を介して差動型センスアンプ６４のひとつの入力
端子へと導かれている。ここでも第４図同様、ロ
ウ・アドレス線の図示は省略する。

一方Ｎ個の参照用セル６５がメモリセル６１の
外側に近接して、同一製造プロセスで設けられ
る。参照用セル６５は理論的には１個だけでも良
いが、集積回路としてのバランスおよびテストの
精度向上の意味からもメモリセル６１のロウ
（ROW）の数Ｎ個を使うのが好ましい。

この第２の実施例において、通常の読み取り操
作は次の様に行われる。テストモード選択線６６
にはＴ＝０の論理が与えられ、参照用セル６５に
は通常モード用マルチプレクサー６７を通じてセ
ンスアンプの閾値電圧Ｖ_THが供給される。参照用
セル６５の出力は、参照用入出力線６８を通じて
センスアンプ６４に入力され、ここでメモリセル
６１の出力と比較され、データが読み出される。
ロウ・コラムの選択を行うことにより、必要なメ
モリセルのデータが読み出される。

一方この実施例の蓄積電圧のテスト操作は次の
様に行われる。テストモード選択線６６にはＴ＝
１の論理が与えられ、参照用セル６５には、マル
チプレクサ６９を通じて参照用電圧Ｖ_REFが与え
られ、先の様なＶ_THは与えられない。前述の実施
例と同様センスアンプ６４において、メモリセル
６１の出力と、参照用入出力線６８を通じての参
照用セル６５の出力とが比較され実質的にメモリ
セル６１の蓄積電圧と参照電圧Ｖ_REFとの大小関
係がテストされる、ロウ・コラムを順次選択して
全てのメモリセルに関してこのテストを行われ
る。

以上の例では、共通のセンスアンプを通常のデ
ータ読み取りモードとテストモードの両方に使用
している。従つて第１図に示した２種のセンスア
ンプ４と６は概念的には別であつても実際の回路
構造としては１個ですますことができ、テスト用
論理回路を不揮発性メモリ装置の中に集積したこ
とに起因する半導体素子の増加、面積の増加は問
題とならない程小さなものである。勿論、第１図
の概念図の通り２種のセンスアンプを設けること
も設計上余裕がある場合には有効なものである。

【図面の簡単な説明】

第１図は本発明による不揮発性半導体メモリ用
テスト論理回路のブロツク図である。第２図はメ
モリセルの一単位が単一のメモリ用フローテイン
グゲートを有する場合においてゲート蓄積電圧の
時間的減衰を示す図である。第３図はメモリセル
の一単位が２個のメモリ用フローテイングゲート
を有する場合において２個のゲート蓄積電圧の時
間的減衰を示す図である。第４図は本発明による
不揮発性半導体メモリの第１の実施例でメモリセ
ルの一単位が２個のメモリ用フローテイングゲー
トを有する場合を示す。第５図は第４図に示され
た実施例の論理状態を示す。第６図は第４図に示
された不揮発性半導体メモリにおけるメモリセル
の一単位の詳細図である。第７図は本発明による
不揮発半導体メモリの第２の実施例でメモリセル
の一単位が単一のメモリ用フローテイングゲート
を有する場合を示す。 （参照番号の説明）、１……メモリセル、２，
３……データライン、４……センスアンプ、５…
…演算論理装置、６……テスト用センスアンプ、
７……テスト用端子、８……参照電位端子、１２
……メモリセル、１３……参照用メモリセル、１
４，１５……データライン、１６，１７，２０，
２１……絶縁ゲート型FET、１９……データラ
イン、２２，２３……テストモード選択線、２４
……メモリセル、２５，２６……サブメモリセ
ル、２７，３６……インジエクタダイオード、２
８……フローテイングゲート、２９……Ｘライ
ン、３０……Ｘアドレストランジスタ、３１……
第１の入力出力用Ｙライン、３２……センストラ
ンジスタ、３３……フローテイングゲート、３４
……第２の入力出力用Ｙライン、３７，３９……
フローテイングゲート、３８……センストランジ
スタ、４０……読み取り用Ｘライン、４１，４２
……アドレストランジスタ、４３，４４……テス
ト選択用トランジスタ、４５，４６……コラム選
択用トランジスタ、４７……差動型センスアン
プ、４８，４９……トランジスタ、５０……Ｙラ
イン、５１，５２……ブートストラツプキヤパシ
タ、５３……参照用センストランジスタ、５４…
…参照用アドレストランジスタ、５５……参照用
セル、５６……ゲート、６１……メモリセル、６
２……データライン、６３……コラム選択用トラ
ンジスタ、６４……差動型センスアンプ、６５…
…参照用セル、６６……テストモード選択線、６
７……通常モード用マルチプレクサ、６８……入
出力線、６９……マルチプレサ。

Claims (1)

1. 【特許請求の範囲】 １ 各々が電荷蓄積の有無により２値情報を記憶
   し該記憶されている２値情報に基き出力線の電圧
   を変化させる不揮発性半導体メモリからなる複数
   のメモリセルと、外部情報に基き前記複数のメモ
   リセルからアクセスすべきメモリセルを特定する
   アドレス手段とを備えた不揮発性半導体メモリ装
   置において、 上記メモリセルとは別の参照用セルと、該参照
   用セルに電圧を供給する参照電圧供給ラインと、
   前記出力線電圧の他に少くとも参照用セルの出力
   電圧が入力端に接続される差動型センスアンプ
   と、不揮発性半導体メモリ装置を情報読み出しモ
   ードあるいはテストモードに切り換えテストモー
   ド時には参照用セルにセンストランジスタである
   絶縁ゲートFETの閾値とデータを書き込んだ際
   の蓄積電圧との間の値である参照電圧を与えたと
   きの参照用セルの出力電圧とメモリセルの出力電
   圧とを差動型センスアンプの２入力端に夫々印加
   させ読み出しモード時にはメモリセルからの出力
   電圧と比較電圧として閾値電圧あるいは前記蓄積
   電圧と大きさが等しく符号が逆の電圧を差動型セ
   ンスアンプの２入力端に夫々印加させるモード切
   換え手段とを有することを特徴とする不揮発性半
   導体メモリ装置。 ２ 特許請求の範囲第１項において、上記参照用
   セルは上記メモリセルと同一製造プロセスにて形
   成した絶縁ゲートFETを含むことを特徴とする
   不揮発性半導体メモリ装置。 ３ 行列状に配置した多数のメモリセルを含む不
   揮発性半導体メモリ装置のテスト方法であつて、
   上記メモリセルとは別の参照用セルに上記メモリ
   セルの中にある絶縁ゲート型FETの閾値電圧と
   データを書きこんだ際の蓄積電圧との間の値であ
   る参照電圧を与え、上記メモリセルの出力電圧と
   上記参照用セルの出力電圧とを差動センスアンプ
   にて比較テストする不揮発性半導体メモリ装置の
   テスト方法。