KR930009544B1 - 정적형 반도체 기억 장치 - Google Patents

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유우지 기하라
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미쓰비시 뎅기 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

정적형 반도체 기억 장치
제 1 도는 본 발명의 1실시예를 표시하는 SRAM의 부분회로도.
제 2 도는 종래 및 본 발명에 관한 SRAM의 디스터브 테스트(disturb test)시의 특성의 틀임을 설명하기 위한 파형도.
제 3 도는 본 발명의 타의 실시예를 표시하는 테스트용 전원 회로의 회로도.
제 4 도는 본 발명이 타의 실시예를 표시하는 테스트 신호 발생 회로의 회로도.
제 5 도는 제 4 도에 표시되는 테스트 신호 발생회로의 동작을 설명하기 위한 파형도.
제 6 도는 본 발명의 타의 실시예를 표시하는 테스트 신호 발생 회로 및 테스트시/통상시 전원회로의 회로도.
제 7 도는 제 6 도에 표시되는 테스트 신호 발생 회로의 동작을 설명하기 위한 진리치표를 표시하는 도면.
제 8 도는 제 6 도에 표시되는 고전압 검출 회로의 구체예를 표시하는 회로도.
제 9 도는 제 8 도에 표시되는 고전압 검출 회로의 동작을 설명하기 위한 타임 차트.
제 10 도는 종래 및 본 발명에 관한 SRAM의 전체 구성을 표시하는 개략 블록도.
제 11 도는 종래의 SRAM에 있어 메모리셀 어레이를 1열의 메모리셀에 대해 표시하는 회로도.
제 12 도는 메모리셀이 반도체 기판상에 형성 될때의 레이아웃을 표시하는 평면도.
제 13 도는 종래의 SRAM에 있어 행 방향에 인접하는 메모리 셀의 등가 회로의 기생 저항을 고려하여 표시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
22 : 접속선 23, 24 : 비트선
25a, 25b : 워드선 60a, 60b : 메모리셀 구동용 접속선
70 : 통상시용 전원회로 71 : 테스트용 전원회로
72, 83 : 테스트 신호 발생회로 94 : 테스트시/통상시 전원회로
W, A0∼An: 외부단자 더욱 도면중 동일 부호는 동일 또는 상당 부분을 표시
본 발명은 정적용 반도체 기억 장치에 관한 것이고 특히 테스트용 전원 회로를 비치한 정적용 반도체 기억장치에 관한 것이다. 반도체 기억장치의 1개에 SRAM(static random access memory)이 있다. SRAM의 메모리셀은 MOSFET(절연 게이트형 전계효과 트랜지스터)만이 또는 MOSFET 및 저항소자를 사용한 플립플롭(flip, flop)으로 구성되기 때문에 SRAM의 기억 정보는 전원이 투입 되어 있는 사이에는 시간적으로 소멸하는 일은 없다. 따라서 SRAM에서는 DRAM(random access memory)와 같이 기억 정보의 재기록, 즉 리프레쉬(reflesh)를 할 필요가 없다. 또 SRAM은 일반적으로 동작시 데이터 유지시의 소비전력이 작고 고속 동작이 가능하다. 이들의 이점에서 SRAM은 많은 분야에서 사용되고 있다. 제 10 도는 SRAM의 일반적인 구성을 표시하는 개략 블록도이다.
제 10 도를 참조하여 SRAM은 매트릭스(matrix)상으로 배치된 복수의 메모리셀과 각 행에 대응하여 1개씩 설정되는 워드(word)선과 각열에 대응하여 1조씩 설정되는 비트선대를 포함하는 메모리셀 어레이(101)와 메모리셀 어레이(101)에 있어 어느 위치의 메모리셀에 대해 데이터 기록 또는 판독을 하는가를 선택하기 위한 행 어드레스 신호 및 열 어드레스 신호를 각각 증폭 디코드(decode)하여 선택 되어야할 메모리 셀만을 데이터 기록 또는 판독 가능 상태로 하는 X 어드레스 버퍼 디코더(address beffer decoder)(102) 및 Y 어드레스 버퍼 디코더(103)를 포함한다. SRAM은 더욱 선택된 메모리셀에 대해 데이터 기록/판독의 어느 것을 행하는가를 지정하는 판독 및 기록 신호 R/W에 응답하고 다음 설명의 판독 기록용 증폭기(105) 및 데이터 출력 버퍼(106)를 판독 및 기록 신호 R/W에 의해 지정된 모드에 설정하고 동시에 데이터 기록시에는 기록 되어야할 입력 데이터(Din)를 판독, 기록용 증폭기(105)에 제공되는 R/W 제어회로(104)와 데이터 판독시에 선택된 메모리셀에서 판독된 데이터를 증폭하여 데이터 출력 버퍼(106)에 제공하고 데이터 기록시에 R/W제어 회로(104)를 통하여 제공된 입력 데이터(Din)를 증폭하여 메모리셀 어레이(101)에 출력하는 판독, 기록용 증폭기(105)와 데이터 기록시에 판독, 기록용 증폭기(105)에서 제공되는 판독 데이터를 더욱 증폭하여 출력 데이터(Dout)로서 외부에 출력하는 데이터 출력 버퍼(106)을 포함한다. 데이터 기록시에는 판독, 기록용 증폭기(105)에서 출력된 입력 데이터는 메모리셀 어레이(101)에 있어 선택된 메모리셀의 기억 데이터가 이 선택된 메모리셀에 대응하는 비트선대에 제공된다. 데이터 판독시에는 메모리셀 어레이(101)에 잇어 선택된 메모리셀에 대응하는 비트선대에 나타나 이것이 판독 데이터로서 판독, 기록용 증폭기(105)에 제공된다.
제 11 도는 제 10 도에 있어 메모리셀 어레이(101)내의 1열분의 메모리셀의 구성을 표시하는 회로도이다.
이하 도면을 참조하여 그의 구성에 대해 설명한다. 도면에 있어 1조의 비트 선대를 구성하는 비트선(23, 24)사이에는 복수의 메모리셀(21a∼21n)이 접속된다. 각 메모리셀(21a∼21n)은 2개의 인버터(inverter)용 N채널 MOSFET(이하 인버터 트랜지스터라 부른다)(38a, 39a)와 2개의 고부하 저항(40a, 41a)과 2개의 액세스용 N채널 MOSFET(이하 액세스 트랜지스터라 부른다)(36a, 37a)로 구성된다.
인버터 트랜지스터(38a, 39a)의 드레인(drain)은, 각각 기억 노드(N10a, N11a)로 포리 실리콘(polysilicon)등으로 형성된 고저항치를 가지는 부하 저항(40a, 41a)의 일단에 접속되어 저항(40a, 41a)의 타단은 메모리셀을 구동하기 위한 전원 전위(Vcc)에 접속된다. 또 이들의 인버터 트랜지스터(38a, 39a)의 소스 접지선(ℓ)을 통하여 접지전위(GND)에 접속된다. 더욱 인버터 트랜지스터(38a)의 게이트는 기억노드(N11)에 접속되어 인버터 트랜지스터(39a)의 게이트는 기억노드(N10a)에 접속된다. 기억 데이터는 기억노드(N10a)와 접지전위(GND)사이에 존재하는 기생 용량 및 기억 노드(N11a)와 접지 전위(GND)사이에 존재하는 기생 용량에 각각 전위로서 축적된다. 기억 노드(N10a)는 액세스 트랜지스터(36a)를 통하여 비트선(23)에 접속되어 액세스 트랜지스터(36a)의 게이트는 대응하는 워드선(25a∼25n)에 접속된다. 기억노드(11a)는 액세스 트랜지스터(37a)를 통하여 비트선(24)에 접속되어 액세스 트랜지스터(37a)의 게이트는 대응하는 워드선(25a∼25n)에 접속된다. 비트선(23, 24)은 각각 MOSFET(30, 31)를 통하여 입출력선(32, 33)에 접속되어 MOSFET(30, 31)의 게이트에는 Y어드레스 버퍼 디코더(103)(제 10 도)에 의해 열 선택 신호(Y0)가 제공된다. 워드선(25a∼25n)에는 각각 X어드레스 버퍼 데이터(102)(제 10 도)에 의해 행 선택신호(X0∼Xn)가 제공된다. 또 비트선(23, 24)은 다이오드 접속된 비트선 부하용 MOSFET(28, 29)를 통하여 전원 전위(Vcc)가 부여되는 접속선(22)에 각각 접속된다. 이 MOSFET(28, 29)는 비트선(23, 24)을 프리차지 하기 위한 것이다.
즉 전원 전위(Vcc)에서 MOSFET(28, 29)의 한계치 전압분(Vth)만 저하한 전위(Vcc)-Vth에 비트선(23, 24)이 풀업된다. 다음은 이 메모리셀의 동작에 대해 설명한다. 메모리셀(21a)의 노드(N10a)가 로우레벨, 노드(N11a)가 하이 레벨의 상태일때 이 메모리셀(21a)에 축적되는 데이터를 판독하는 경우를 상정한다. 이때 워드선(25a)에 제공되는 행 선택신호(X0)의 전위가 비선택시의 OV 또는 OV에 가까운 전위에서 선택시에 전원전위(Vcc) 또는 Vcc에 높은 전위로 변화한다. 그 결과 접속선(22)에서 비트선 부하용 MOSFET(28), 액세스 트랜지스터(36a), 인버터 트랜지스터(38a)를 통하여 접지전위(GND)에 향하여 전류가 흐른다.
그러나 인버터 트랜지스터(39a)는 비도통이기 때문에 접속선(22)에서 비트선 부하용 MOSFET(29), 액세스트랜지스터(37a), 인버터 트랜지스터(39a), 접지전위(GND)에의 경로에는 전류는 흐르지 않는다.
따라서 비트선(23)의 전위는 MOSFET(28, 36a, 38a)의 온 저항 비로 결정되는 전위에 설정되어 비트선(24)의 전위는 전원전위(Vcc)보다도 비트선 부하용 MOSFET(29)의 한계치 전압만 낮은 전위에 설정된 그대로다. 이 비트선대의 각각의 비트선에 나타난 전위의 차를 기초로 데이터가 판독된다.
이와같은 SRAM에 있어서도 기억용량의 대용량화, 즉 1칩상의 메모리셀 수의 증대화가 진행하고 있다. 이 때문에 반도체 기판상에 될수있는 한 고밀도로 메모리셀을 배치하는 필요성을 있다.
이와같은 필요성에서 반도체 기판상에 메모리셀을 형성할 때 배선층이 제 12 도는 제 11 도에 표시되는 메모리셀이 반도체 기판상에 실제로 형성되는 경우의 일반적인 레이아웃을 표시하는 부분 평면도이다.
도면중, ( )내는 제 11 도의 대응부분의 번호이다. 도면과 같이 워드선(25a)은 액세스트랜지스터(36a, 37a)의 게이트(G1, G2)를 형성하는 제 1의 다결정 실리콘층(도면중 사선부)과 공통이다.
또 인버터 트랜지스터(38a, 39a)의 게이트(G3, G4)도 제 1의 다결정 실리콘층으로 형성된다. 단 제 1 의 다결정 실리콘층의 인버터 트랜지스터(38a, 39b)의 게이트(G3, G4)에 상당한 부분과 액세스 트랜지스터(36a, 37a)의 게이트(G1, G2)에 상당하는 부분과는 접속되지 않는다. 전원전위(Vcc)와 고정항(40b, 41a)을 접속하는 배선 및 고저항(40a, 41a)은 제 2의 다결정 실리콘층(도면중 실선으로 싸여진 부분)에 의해 형성되어 고저항(40a, 41a)은 각각 인버터 트랜지스터(38a, 39a)의 하부에 위치한다.
인버터 트랜지스터(38a)의 드레인(D3)과 인버터트랜지스터(39a)의 게이트(G4)를 접속하는 크로스카플(cross couple)배선은 액세스 트랜지스터(37a)의 소스(S2) 및 드레인 (D2)을 형성하는 n+확산층 영역(도면중 파선으로 싸여진 부분)과 공통이고 인버터 트랜지스터(38a)의 게이트(G3)와 인버터 트랜지스터(39a)의 드레인(D4)를 접속하는 크로스카플 배선은 인버터 트랜지스터(38a)의 게이트(G3)를 형성하는 제 1의 다결정 실리콘층과 액세스 트랜지스터(37a)의 소스(S2) 및 드레인(D2)을 형성하는 n+확산층 영역에 영역(C1)으로 공통으로 접속되는 제 2의 다결정 실리콘층에 의해 형성된다. 기억노드(N10a, N11a)는 각각 제 1및 제 2의 다결정 실리콘층과 n+확산층 영역이 겹쳐지는 영역(C2, C3)이다.
제 2의 다결정 실리콘층중 전원전위(Vcc)와 고저항(40a, 41a)을 접속하는 배선을 형성하는 부분은 전원전위(Vcc)에 접속되어 n+확산층 영역중 인버터 트랜지스터(38a, 39a)의 소스(S3, S4)를 형성하는 부분은 접지 전위(CND)에 접속된다. 즉 접지선(ℓ)은 n+확산층에 의해 형성된다.
제 11 도에 있어 도면에 표시되지 않은 다른 메모리셀도 제 12 도에 표시되는 것과 같은 레이아웃으로 반도체기판상에 형성된다.
단, 각 메모리셀에 포함되는 2개의 인버터 트랜지스터의 소스와 그 메모리셀과 행방향에 인접하는 메모리셀에 포함되는 2개의 인버터 트랜지스터의 소스에는 공통의 불순물 확산층에 의해 형성된다.
즉 제 11 도에 있어 트랜지스터(38a, 39a)의 소스와 메모리셀(21a)의 하부에 인접하는 메모리셀의 인버터 트랜지스터의 소스와는 불순물 확산층에 의해 형성되는 접지선(ℓ)에 의해 접속된다. 따라서 메모리셀(21a)과 이것과 행 방향으로 인접하는 메모리셀에 있어 대응하는 인버터 트랜지스터 등지의 소스의 접속점은 제 12 도에 표시되는 것과 같이 접지선(ℓ)을 형성하는 불순물 확산층의 일부 N50 및 N51에 대응한다.
더욱 접지선(ℓ)을 형성하는 불순물 확산층은 동일열에 배치되는 메모리셀에 있어 공통으로 된다. 이 때문에 열 방향에 인접하는 메모리셀의 인버터 트랜지스터의 소스간도 불순물 확산층에 의해 접속된다. 상기와 같이 접지 전위(GND)가 부여되어지는 접지선(ℓ)은 인버터 트랜지스터(38a, 39a)의 소스를 형성하는 불순물 확산층에 의해 형성된다. 이 때문에 실제에는 제 11 도에 있어 인버터 트랜지스터(38a, 39a)의 각각의 소스는 불순물 확산층에 존재하는 기생 저항을 통하여 접지전위(GND)에 접속된다. 제 13 도는 이 기생 저항을 고려한 경우의 행방향으로 인접하는 2개의 메모리셀의 등가 회로를 표시하는 회로도이다.
도면에 있어서 메모리셀(21a, 21b) 및 그의 주변부의 회로구성은 제 11 도에 표시되는 것과 동일하다. 그러나 인접하는 메모리셀(21a, 21b)의 대응하는 인버터 트랜지스터(38a, 38b)의 소스는 이들을 형성하는 불순물 확산층에 의한 노드(N50)로 접속되어 그의 불순물 확산층에 의한 기생 저항(50)을 통하여 접지 전위(GND)에 접속된다. 동일하게 인버터 트랜지스터(39a, 39b)의 소스는 이들을 형성하는 불순물 확산층에 의한 노드(N51)로 접속되어 그의 불순물 확산층에 의한 기생저항(50, 51)을 통하여 접지 전위(GND)에 접속된다. 저항(52)도 접지선(ℓ)을 형성하는 불순물 확산층에 의한 기생 저항이고 메모리셀(21a, 21b)의 각각과 열 방향으로 인접하는 메모리셀의 인버터 트랜지스터의 소스에 접속된다.
여기서 메모리셀(21a)에 있어 노드(N10a, N11a)의 전위가 각각 하이레벨 및 로우 레벨이고 동일하게 메모리셀(21b)에 있어 노드(N10b, N11b)의 전위가 각각 하이레벨 및 로우 레벨 일때에 워드선(25b)이 선택되는 경우를 상정한다.
이하의 설명에 있어 제 2 도도 참조한다. 제 2 도는 이와같은 경우의 노드(N10a, N11a, N51)의 각각의 전위 변화를 표시하는 도면이다. 도면에 있어서 횡축은 시간, 종축은 전위를 표시한다.
이 경우에는 워드선(25b)이 선택되는 것에 의해 메모리 셀(21b)의 액세스 트랜지스터(36b, 37b)가 도통한다. 한편 이때 노드(N10)의 하이레벨의 전위에 의해 인버터 트랜지스터(39b)가 도통 상태이고 노드(N11b)이 로우 레벨의 전위에 의해 인버터 트랜지스터(38b)가 비도통 상태이다.
이때문에 전원라인(22)에서 접지 전위원(GND)에 향하여 다음과 같은 경로, 즉 비트선 부하용 트랜지스터 비트선(24)-액세스 트랜지스터(37b)-인버터 트랜지스터(39b)-기생저항(51)-기생저항(50)이라는 경로로 0.15mA정도의 전류가 흐른다.
그런데 기생저항(51)의 저항치는 100Ω정도이다. 따라서 노드(N50, N51) 사이에는 기생저항(51)에 의해 0.15mA×100Ω즉 15mV 정도의 전압 강하가 생긴다. 즉 인버터 트랜지스터(38a, 39a)의 소스 전위 및 인버터 트랜지스터(38b, 39b)이 소스 전위는 실제에는 접지전위(GND)에 같게 되지 않고 인버터 트랜지스터(39a, 39b)의 소스 전위(노드 N51의 전위)는 제 2c 도에 표시되는 것과 같이 인버터 트랜지스터(38a, 39b)의 소스 전위(노드 N50의 전위)에 대해 15mV 정도 높게 접지 전위(GND)이상이 된다.
이때 메모리셀(21a)에 있어 노드(N10a)이 하이레벨의 전위에 의해 인버터 트랜지스터(39a)는 도통 상태이기 때문에 노드(N51)의 전위 상승은 인버터 트랜지스터(39a)를 통하여 노드(N11a)에 전달된다. 이 결과 노드(N11a)의 전위도 제 2b 도에 표시되는 것과 같이 15mV 정도가 된다. 이 노드(N11a)의 전위는 상승전의 노드(N11a)의 로우레벨의 전위에 의해 비도통상태인 인버터 트랜지스터(38a)의 게이트에 제공된다. 통상의 MOSFET는 15mV 정도의 게이트 전위 상승에 의해서는 도통 상태가 되지 않는다.
따라서 인버터 트랜지스터(38a)가 적정하게 제조되어 있으면 인버터 트랜지스터(38a)의 노드(N11a)의 전위상승에 관계없이 비도통 상태로 유지된다. 그러나 인버터 트랜지스터(39a)가 제조상의 어떤 결함에 의해 매우 낮은 한계치 전압을 가지고 있는 경우에는 노드(N11a)의 전위 상승에 의해 트랜지스터(38a)는 얇은 도통상태가 된다.
얕은 도통 상태에 있는 인버터 트랜지스터(38a)의 도통 저항은 매우 크나 저항(40a)의 저항치도 SRAM의 스텐드 바이(standby) 전류의 경감 때문에 1012Ω 정도의 매우 큰 값에 설정된다.
이 때문에 얕은 도통 상태로 된 인버터 트랜지스터(38a)의 도통 저항이 저항(40a)의 저항치와 같은 정도의 값이 되면 노드(N10a)의 전위는 원래의 하이레벨의 값 Vcc에서 전원 전위(Vcc)와 노드(N50) 사이의 전압이 저항(40a) 및 얕은 도통 상태에 있는 인버터 트랜지스터(38a)의 도통 저항에 의해 저항 분할되어 얻어지는 낮은 값에 저하한다.
즉 노드(N10a)에서 얕은 도통 상태에 있는 인버터 트랜지스터(38a)를 통하여 방전이 발생한다. 이 방전은 노드(N10a)에 기생하는 용량의 값과 얕은 도통 상태에 있는 인버터 트랜지스터(38a)의 도통 저항과의 도통 저항과의 적에 의해 결정될 때 정수에 따른다.
따라서 인버터 트랜지스터(38a)에 결함이 있으면 노드(N11a)의 전위 상승에 의해 노드(N10)의 전위는 제 2a 도에 있어 ②로 표시되는 것과 같이 시각(t0)에서 상기 시정수로 결정되는 방전속도로 하강한다. 그리고 노드(N10a)의 전위가 인버터 트랜지스터(39a)의 한계치 전압(Vth)이하가 되는 시각(t2)이후에는 그때까지 도통 상태였든 인버터 트랜지스터(39a)가 비도통 상태로 되기 위해 노드(N11a)의 전위가 전원전위(Vcc)에 의해 상승하기 시작한다.
이것에 수반하여 인버터 트랜지스터(38a)가 얕은 도통 상태에서 완전한 도통 상태로 되어 노드(N10a)의 전위는 접지 전위(GND)에 향하여 급격히 저하하기 시작한다. 따라서 노드(N11a)의 전위는 제 2b 도에 있어 ④로 표시되는 것과 같이 시각(t2)에서 상승하기 시작한다.
이와 반대로 노드(N10a)의 전위는 제 2a 도에 있어 ②로 표시되는 것과 같이 시각(t2)에서 그때까지 보다도 급격하게 저하하기 시작한다.
즉 시각(t1)이후에는 메모리셀(21a)의 2개의 인버터 트랜지스터(38a, 39a)의 상태(도통/비도통)가 반전한다. 즉 메모리셀(21a)이 기록 데이터가 반전되기 시작한다. 이 결과 노드(N10a, N1a) 사이의 전위차가 작게된다. 앞에서 설명한 바와같이 메모리셀에서의 데이터 판독은 메모리셀의 2개의 기억노드의 전위차가 대응하는 비트 선대에서 검출되는 것에 의해 행하여진다. 따라서 노드(N10a)의 전위 강하가 시작하여서 메모리셀(21a)의 데이터가 반전되기 시작하는데 요하는 시간(t2-t0)이상 메모리셀(21b)이 선택상태에 있으면 노드(N10a, N11a)간의 전위차가 매우 작게 되어 그후 메모리셀(21a)에서 데이터 판독이 행하여진 경우에 그 기억 데이터가 반전하여 판독된다고 하는 현상이 발생한다.
즉 SRAM이 오동작(誤動作)한다.
메모리셀(21a, 21b)이 기억 데이터가 상기의 경우와는 역일때 즉 메모리셀(21a)에 있어서 노드(N10a, N11a)의 전위가 각각 로우레벨 및 하이레벨이고 메모리셀(21b)에 있어서 노즈(N10b, N11b)의 전위가 각각 로우레벨 및 하이레벨인 경우에는 인버터 트랜지스터(39a)의 한계치 전압이 매우 낮으면 메모리셀(21a)에서의 데이터 판독에 수반하여 노드(N11a)의 전위가 하강하고 상기의 경우와 같은 현상이 생긴다.
상기 2개의 예와는 역으로 메모리셀(21a)에서 데이터 판독이 행하여진 경우에는 메모리셀(21a)의 인버터 트랜지스터(38b, 39b)의 한계치 전압이 매우 낮은 값이면 메모리셀(21b)에 기록 데이터의 반전 현상이 발생한다.
이상과 같이 인버터 트랜지스터에 결함이 있으면 그 인버터 트랜지스터를 포함하는 메모리셀에 대해 행방향으로 인접하는 메모리셀에서의 데이터 판독에 수반하여 상기 인버터 트랜지스터를 포함하는 메모리셀의 2개의 기억 노드간의 전위차가 감소하고 그 결과 SRAM이 오작동 한다.
그래서 제조후의 SRAM에 관하여 각 메모리셀의 인버터 트랜지스터가 정상적인 한계치 전압을 가지고 있는가 아닌가를 조사될 필요가 있다. 이 때문에 SRAM은 제조후 디스터브 테스트(disturb test)라 붙이는 테스트를 받는다.
디스터브 테스트란 상기와 같은 현상의 유무, 즉 행방향에 인접하는 메모리셀에 동일의 데이터를 미리 기억하게 하고 임의의 메모리셀이 있는 시간선택 상태로 된후 이 메모리셀의 행 방향에 인접하는 메모리셀에서 판독을 한 경우에 미리 제공해둔 데이터와 동일의 데이터가 얻게되는가 아닌가를 조사하는 테스트이다.
상기 어느 시간은 인버터 트랜지스터의 결함에 의해 기록노드의 전위가 SRAM이 오작동하는 값까지 충분히 강하 하는데 요하는 시간에 설정되어야 한다. 인버터 트랜지스터의 결함에 의한 기억 노드의 전위 강하에 요하는 시간은 기억노드의 기생용량의 값(C)과 이것에 접속되는 인버터 트랜지스터의 도통 저항치(R)와의 적(R×C)으로 표시되는 방전 시정수(γ)에 대략같다.
일반적으로 기억 노드의 기생용량은 0.01PF정도이니까 얕은 도통 상태에 있는 인버터 트랜지스터의 도통 저항치가 1012Ω정도이면 상기 어느 시간은 0.01PF×1012Ω, 즉 10mS 정도이다.
즉 1행의 메모리셀의 각각에 포함되는 2개의 인버터 트랜지스터중의 한편의 한계치 전압이 정상인가 아닌가는 10mS 걸려 조사가 된다. 동일하게 1행의 메모리셀의 각각에 포함되는 2개이 인버터 트랜지스터중의 다른편의 한계치 전압이 정상인가 아닌가는 각 메모리셀에 미리 제공하는 데이터를 상기 한편의 인버터 트랜지스터의 한계치 전압이 이상인가 아닌가가 조사되는 경우의 그것의 반전 데이터로 하는 것에 의해 조사된다.
따라서 1행의 메모리셀의 각각에 포함되는 인버터 트랜지스터의 모든 한계치 전압의 첵크는 10ms×2, 즉 20ms 걸려서 행하여진다.
따라서 1개의 SRAM에 포함되는 모든 메모리셀의 인버터 트랜지스터의 한계치 전압을 첵크하는데는 메모리셀 어레이의 각행 마다에 20ms를 요하는 디스터브 테스트가 행하여진다.
그런데 최근에는 1개의 SRAM에 포함되는 메모리셀 수의 증대에 수반하는 SRAM의 동작 속도의 저하를 회피하여 SRAM의 고속동작을 달성하기 위해서 일반적으로 대용량의 SRAM에 있어서는 메모리셀 어레이가 서로 독립으로 독장하는 복수의 블록에 분할된다. 이와같은 블록 분할 구성의 SRAM에 포함되는 모든 메모리셀의 인버터 트랜지스터의 한계치 전압을 첵크하는데는 각 블록 마다에 상기와 같은 디스터브 테스트가 행하여진다.
더욱 제조후의 SRAM에 대한 시험에는 이와같은 디스터브 테스트 이외에도 종종의 테스트가 있다.
그중 하나가 메모리셀에 포함되는 2개의 고저항의 단선을 조사하는 테스트이다. 이 테스트에 있어서는 테스트 시간의 단축화를 기도하기 위해 테스트할 때 비트선에 공급되는 전극전위를 통상 보다도 낮게 하고 메모리셀에의 데이터 기록을 하는 방법이 특개소 61-28009호에 표시되어 있다. 반도체 집적회로의 제조 기술의 진보와 사용자측의 가격 저감 요구에 의해 SRAM의 집적도가 대략 3년에 4배 정도로 증대하고 현재는 1M(106)비트의 용량을 가지는 SRAM이 실용화 되려한다.
이것에 수반하여 각 메모리셀의 기능이 정상으로 작동하고 있는가 어떤가를 판정하는 시험에 요하는 시간이 증대하게 되어 문제로 되고 있다.
일반적으로 메모리셀의 기능이 완전히 작동하지 않을 경우에는 비교적 짧은 시간으로 합, 부(合, 否)의 판정이 될수 있으나 기능의 나쁜 상태가 몇개의 조건의 조합, 예를 들면 메모리셀의 주위온도, 전원 전압동작 주기, 복수의 메모리셀에 기록된 데이터의 패턴, 메모리셀의 어드레스 지정 순서 등의 조합에 의해 나쁜 상태가 발생하는 경우에는 그 조건의 특정화의 그것 및 조건 특정화 후의 시험에 많은 시간을 요한다. 특히 조건 특정화 후의 실제의 시험에 요하는 시간은 일반적으로 1개의 SRAM에 포함되는 메모리셀의 수의 증대에 비례하여 증대한다.
이와같은 문제의 대상으로 되는 시험의 하나가 상기 디스터브 테스트이다.
예를 들면 32개의 블록으로 분할된 메모리셀 어레이를 가지는 1M비트의 SRAM에 상기와 같은 디스터브 테스트를 행하여 모든 메모리셀의 인버터 트랜지스터의 한계치 전압을 첵크할때 1블록의 행수(256행)×1블록내의 1행분의 메모리셀에 포함되는 인버터 트랜지스터의 한계치 전압의 첵크에 요하는 시간(20ms)×블록수(32블록), 즉 16.4초를 요한다. 즉 1개의 SRAM의 하나의 16.4초라는 비교적 긴 시간이 필요하게 된다.
이와같은 한개의 시험에 요하는 시간의 증대는 제조후의 대량의 SRAM에 대한 일련의 시험에 요하는 시간의 증대에 연결된다. 그래서 본 발명의 목적은 상기와 같은 문제점을 해결하고 제조후의 시험, 특히 디스터브 테스트에 요하는 시간이 단축화된 정적 반도체 기억장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 관한 정적형 반도체 기억 장치는 각각이 플립 플롭(flip-flop)으로 형성되고 또한 행 및 열의 매트릭스에 배열된 복수개의 메모리셀과 메모리셀의 열에 따라 설정되어 또한 각 메모리셀에 접속되는 복수개의 비트선과 복수개의 메모리셀에 접속되어 메모리셀을 구동하는 복수의 크기의 구동 전압을 포함하는 전압원을 비치한다. 더욱 본 발명에 관한 정적형 반도체 기억장치는 통상 모드와 적어도 1개의 테스트 모드를 각각 지시하는 지시수단과 이 지시수단에서의 지시 출력에 응답하고 전압원의 구동 전압의 크기를 선택하는 선택수단을 비치한다.
상기와 같이 본 발명에 관한 정적형 반도체 기억 장치에는 메모리셀을 구동하는 전압원이 복수의 크기의 구동 전압을 포함한다.
더욱이 복수의 구동 전압은 통상 모드와 테스트모드를 지시하는 지시수단에서의 지시 출력에 응답하고 선택적으로 메모리셀에 공급된다. 따라서 본 발명에 관한 정적형 반도체 기억 장치에는 통상시와 테스트시에 다른 구동 전압을 메모리셀에 공급하는 것이 가능하게 된다.
[실시예]
제 1 도는 본 발명의 1실시예를 표시하는 SRAM의 부분회로도이다.
구체적으로는 제 1 도는 행방향에 인접하는 2개의 메모리셀 및 그 주변부의 등가회로를 표시한다. 메모리셀(21a, 21b)내부의 기본 구성 및 비트선과 워드선의 접속 관계는 제 13 도에 표시되는 것과 동일하다.
또 이들의 메모리셀이 반도체 기판상에 형성되는 경우의 레이아웃은 제 12 도에 표시되는 것과 동일하다. 즉 메모리셀(21a)은 비트선(23, 24) 사이에 설정되어 워드선(25a)에 접속되는 게이트를 가지는 액세스트랜지스터(36a, 37a)와 플립플롭을 구성하는 인버터 트랜지스터(38a, 39a) 및 고저항(40a, 41a)에 의해 구성된다. 동일하게 메모리셀(21b)은 비트선(23, 24) 사이에 설정되어 워드선(25b)에 접속되는 게이트를 가지는 액세스 트랜지스터(36b, 37b)와 플립플롭을 구성하는 인버터 트랜지스터(38b, 39b) 및 고저항(40b, 41b)에 의해 구성된다. 메모리셀(21b)의 인버터 트랜지스터(38a, 39a)의 소스 및 메모리셀(21b)의 인버터 트랜지스터(38b, 39b)의 소스는 이들을 형성하는 공통의 불순물 확산층에 의한 기생저항(50, 51, 52)을 포함하는 접지선(ℓ)에 접속된다. 비트선(23, 24)는 각각 종래와 동일하게 비트선 부하용 MOSFET(28, 29)를 통하여 전원 전위(Vcc)를 부여되는 접속선(2)에 접속된다.
그러나 종래와는 달리 메모리셀(21a)의 저항(40a, 41a)의 인버터 트랜지스터에 접속되지 않는 단부 및 메모리셀(21b)의 저항(40b, 41b)의 인버터 트랜지스터에 접속되지 않는 단부는 각각 접속선(60a, 60b)을 통하여 함께 메모리셀을 구동하기 위한 구동 전압을 메모리셀에 공급하는 통상시용 전원회로(70) 및 테스트용 전원회로(71)에 접속된다.
이하 이 접속선을 메모리셀 구동용 접속선이라 부른다. 더욱 표면에 표시되지 않은 다른 메모리셀의 구성 및 반도체 기판상에 형성되는 때의 레이아웃은 이들의 메모리셀(21a, 21b)과 동일하고 이 SRAM의 도면에 표시되지 않은 다른 부분의 구성은 종래와 동일하다. 그러나 이 SRAM에는 후술하는 테스트 신호(T)를 부여하기 위한 외부 단자가 새로이 설정된다. 이 SRAM의 동작은 종래와 동일하다. 통상시용 전원 회로(70)는 전원 전위(Vcc)와 각 메모리셀에 접속되는 신호선(60a, 60b)사이에 설정되는 P채널 MOSFET(61)를 포함한다. 테스트용 전원 회로(71)는 전원 전위(Vcc)와 각 메모리셀에 접속되는 신호선(60a, 60b) 사이에 설정되는 N채널 MOSFET(62) 및 P채널 MOSFET의 직렬 접속을 포함한다. MOSFET(62)는 다이오드 접속된다. 테스트용 전원 회로(71)의 MOSFET(63)의 게이트에는 상기의 외부 단자에서의 테스트 신호(T)가 제공되어 통상시용 전원회로(70)의 MOSFET(61)의 게이트에는 테스트신호(T)의 반전 신호(T)가 제공된다.
이 SRAM에 디스터브 테스트를 실행할 때에는 외부 단자에서 로우레벨의 신호가 테스트 신호(T)로서 이 SRAM에 제공된다.
이것에 의해 테스트용 전원회로(71)에 있어서 MOSFET(63)가 도통하고 MOSFET(62, 63)의 접속점인 노드(N61)의 전위가 메모리셀 구동용 접속선(60a, 60b)에 공급된다. MOSFET(62)는 전원 전위(Vcc)를 그 게이트에 받고 항상 도통 상태이기 때문에 노드(N61)의 전위는 전원 전위(Vcc)보다도 MOSFET(62)의 한계치 전압(Vth)만 낮은 전압(Vcc)-Vth이다.
한편 통상시용 전원회로(70)에 있어서 MOSFET(61)은 그 게이트에 로우레벨의 테스트 신호(T)의 반전신호, 즉 하이 레벨의 신호(T)를 받고서 비도통 상태가 된다.
따라서 전위 전극(Vcc)은 메모리셀 구동용 접속선(60a, 60b)에는 전달 되지 않고 메모리 셀 구동용 접속선(60a, 60b)에는 테스트용 전원 회로(71)에서 전위가 부여된다. 따라서 디스터브 테스트시에는 각 메모리셀(21a, 21b)에는 종래보다 낮은 구동 전압(Vcc)-Vth가 공급된다.
한편 디스터브 테스트 할때 메모리셀(21a, 21b)에는 같은 데이터가 기록 되어 있다.
이하의 설명에 있어서는 이 기록에 의해 노드(N10a, N10b)의 전위가 하이레벨, 노드(N11a, N11b)의 전위가 로우 레벨로 되어 있는 것으로 한다.
이와같은 경우에는 테스트 신호(T)가 로우 레벨로 되어 저항(40a, 41a)의 단부인 노드(N42a) 및 저항(40b, 41b)의 단부인 노드(N42b)의 전위가 테스트용 전원회로(71)에 의한 통산 보다도 낮은 전위(Vcc)-Vth로 되면 이것에 응답하고 노드(N10a, N10b)의 전위도 저하한다.
한편 인버터 트랜지스터(39a, 39b)는 도통상태이기 때문에 노드(N11a, N11b)의 전위는 각각 인버터 트랜지스터(39a, 39b)를 통하여 함께 접지 전위(GND)에 접속되는 노드(N51)의 전위에 대략 고정된다. 즉 노드(N42a, N42b)의 테스트시의 전위가 통상보다도 낮게 되는 것에 의해 하이레벨인 노드(N10a, N10b)의 전위가 테스트시에 있어 종래 보다도 낮은 값에 설정된다.
다음은 이 상태에 있어 메모리셀(21a)에 대해 디스터브 테스트를 실행하여야 할 워드선(25b)이 선택상태로 된 경우를 상정한다.
더욱 설명에 있어서는 제 2 도를 참조한다.
이 경우 메모리셀(21b)에 있어서 액세스 트랜지스터(36b, 37b)가 도통 상태가 되어 종래와 같은 현상이 발생한다.
즉 접속선(22)에서 비트선 부하용 MOSFET(29), 비트선(24), 액세스 트랜지스터(37b), 인버터 트랜지스터(39b), 기생 저항(51, 50)을 통하여 접지전위(GND)에 전류가 흘러 노드(N51)의 전위가 15mV정도로 상승한다.
따라서 노드(N51)의 전극은 워드선(25b)이 선택상태에 있는 기간 제 2c 도에 표시되는 것과 같이 접지전위(GND)보다도 높은 전위(15mV 정도)에 고정된다.
상승한 노드(51)의 전위는 인버터 트랜지스터(39a)를 통하여 노드(N11a)에 전달 하기 위해 노드(N11a)의 전위는 종래와 같이 15mV 정도로 된다.
따라서 인버터 트랜지스터(38a)의 한계치 전압이 매우 낮은 경우에는 인버터 트랜지스터(38a)가 얕은 도통 상태로 되어 노드(10a)의 전위가 제 2a 도에 있어 ①로 표시되는 것과 같이 저하하기 시작한다.
그리고 노드(N10a)의 전위가 인버터 트랜지스터(39a)와 한계치 전압(Vth) 이하가 되면 도통 상태였든 인버터 트랜지스터(39a)가 비도통 상태로 되기 때문에 노드(N11a)의 전위가 노드(N42a)의 고전위에 의해 상승하기 시작한다.
이것에 수반하여 인버터 트랜지스터(38a)가 얕은 도통상태에서 완전한 도통 상태로 되어 노드(N10a)의 전위는 접지 전위에 향하여 급격히 저하하기 시작한다.
따라서 노드(N11a)의 전위는 제 2b 도에 있어 ③으로 표시되는 것과 같이 노드(N10a)의 전위가 인버터 트랜지스터(39a)의 한계치 전압(Vth)까지 저하한 시각(11)에서 상승하기 시작한다.
이와는 반대로 노드(N10a)의 전위는 제 2a 도에 있어 ①로 표시되는 것과 같이 시각(1t)에서 그때까지 보다도 급격히 저하하기 시작하고 메모리셀(21a)의 기억 데이터가 반전하기 시작한다.
이상과 같은 현상은 종래에 있어 발생된 현상과 같다.
또 노드(10a)의 전위강하 속도는 노드(N10a)의 기생용량의 값과 인버터 트랜지스터(38a)의 도통 저항치와의 적에 의해 결정되기 때문에 종래와 같은 정도이다. 따라서 노드(N10a)의 전위 강하에 수반하는 노드(N11a)의 전위 상승 속도도 종래와 같은 정도이다.
그러나 제 2a 도에 있어 ① 및 ②를 참조하여 노드(N10a)의 전위는 종래 보다도 낮은 값(Vcc)-Vth정도에서 하강하기 시작한다.
따라서 노드(N10a)의 전위가 인버터 트랜지스터(39a)의 한계치 전압(Vth)까지 저하 하는데 요하는 시간 즉 메모리셀(21a)의 기억 데이터가 반전 되기 시작하는데 요하는 시간(t1-10)은 종래에 있어 그것(t2-t0)보다도 짧다. 따라서 인버터 트랜지스터(38a)의 한계치 전압의 이상은 종래 보다도 단시간으로 메모리셀(21a)의 기록 데이터가 반전 된다고 하는 현상으로서 나타나기 때문에 이것을 확인하기 위해 워드선(25b)을 선택상태로 유지해야할 시간은 종래보다도 짧아서 좋다.
즉 디스터브 테스트에 있어서 1행의 메모리셀에 포함되는 인버터 트랜지스터의 한계치 전압의 이상을 첵크하는데 요하는 시간이 단축된다.
이 결과 1개의 SRAM의 디스터브 테스트에 요하는 시간이 단축된다.
상기와 같은 테스트시가 아닌 경우 외부 단자에서 이 SRAM에 테스트 신호(T)로서 하이 레벨의 입력신호가 입력된다.
따라서 이 경우에는 앞과는 역으로 테스트용 전원회로(71)에 있어서 MOSFET(63)가 비도통 상태로 되어 통상용 전원 회로(70)에 있어 MOSFET(61)가 도통상태로 된다.
따라서 각 메모리셀 구동용 접속선(60a, 60b)에는 통상용 전원회로(70)에서 전원 전위(Vcc)가 제공된다. 이것에 의해 노드(42a, 42b)의 전위는 종래와 동일하게 전원 전위(Vcc)가 된다. 따라서 통상의 사용시에 있어서 이 SRAM의 동작에는 하등의 지장을 가져오지 않는다.
본 실시예에 있어서는 테스트시에 테스트용 전원 회로에서 각 메모리셀에 메모리셀 구동용 전압으로서 전원 전위(Vcc)보다도 N채널 MOSFET의 한계치 전압(Vth)만 납은 전압이 제공되었다.
그러나 테스트시의 메모리셀 구동용 전압은 전원전위(Vcc)보다도 낮고 또한 디스터브 테스트 할때 메모리셀에 기록된 데이터를 유지할 수가 있는 임의의 전위라도 좋다. 제 3 도는 테스트시에 그와같은 임의의 전위를 메모리셀에 공급할 수 있는 테스트용 전원 회로의 1예를 표시하는 회로이고 본 발명의 타의 실시예를 표시한다. 도면을 참조하여 이 테스트용 전원 회로(71)은 전원 전위(Vcc)와 접지전위(GND) 사이에 설정되는 저항(R1, R2)의 직렬 접속과 전원(Vcc)과 각 메모리셀 구동용 접속선 사이에 설정되는 N채널 MOSFET(62) 및 P채널 MOSFET(63)의 직렬 접속을 포함한다. MOSFET(62)의 게이트에는 저항(R1, R2)의 접속점의 전위가 제공되어 MOSFET(63)의 게이트에는 테스트 신호(T)가 제공된다.
저항(R1, R2)의 저항치를 각가 γ1 및 γ2로 표시하면 이들의 접속점의 전위 즉 MOSFET(62)의 게이트 전위는 전원 전압(Vcc)가 저항(R1, R2)에 의해 저항 분할된 값[γ2/(γ1+γ2)]×Vcc이다.
따라서 MOSFET(62, 63)의 접속점인 노드(G1)는 MOSFET(62)의 게이트 전위 보다도 한계치 전압(Vth)분만 낮은 전압[γ2/(γ1+γ2)]×Vcc-Vth로 된다.
테스트시에는 테스트 신호(T)가 로우레벨이 되어 MOSFET(6)가 도통하는 것에 의해 노드(NG1)의 전위가 각 메모리셀 구동용 접속선에 부여된다.
따라서 저항(R1, R2)의 저항치(γ1, γ2)를 임의로 설정하면 테스트시에 테스트용 전원 회로(71)에서 각 메모리셀에 공급되는 전위는 임의로 설정된다.
상기 2실시예에 있어서는 테스트 신호는 테스트 신호 입력용으로서 설정된 외부 단자에서 입력 되었으나 SRAM 내부에 있어 발생하게 하여도 좋다. 제 4 도는 테스트 신호를 SRAM 내부에서 발생하게 하는 경우와 테스트 신호 발생 회로의 1예를 표시하는 회로도이고 본 발명의 타의 실시예를 표시한다.
다음은 이 테스트 신호 발생 회로의 구성 및 동작에 대해 설명한다.
설명에 관해서는 제 5 도도 참조한다. 제 4 도에 표시되는 테스트 신호 발생 회로에 의해 테스트 신호가 작성되는 과정을 표시하는 파형도이다. 제 4 도에 있어서 테스트 신호 발생 화로(72)는 2입력 AND 게이트(75)와 AND 게이트(75)의 출력을 반전하는 인버터(76)과 래치회로(77)를 포함한다. 래치회로(77)는 전원(Vcc)과 접지(GND) 사이에 설정되는 P채널 MOSFET(78) 및 N채널 MOSFET(79)의 직렬 접속과 MOSFET(78, 79)의 접속점의 전위를 반전하는 인버터(80)와 인버터(80)의 출력을 반전하여 테스트 신호로서 출력하는 인버터(81)를 포함한다.
인버터(76)의 출력은 래치 회로(77)에의 셀 신호로 MOSFET(78)의 게이트에 제공되어 M0SFET(79)의 게이트에는 도면에 표시되지 않은 전원투입 검출 회로에서의 원 숏트 펄스가 래치회로(77)에서 리셋신호(R)로서 제공된다. 전원 투입 검출 회로는 SRAM에 전원이 투입된 것에 응답하고 원 숏트 펄스를 출력한다.
종래부터 SRAM에 설정되어 있는 회로이다.
따라서 전원 투입 직후에는 리셋신호(R)이 어느 기간 하이 레벨이 된다.
이것에 응답하고 MOSFET(79)가 도통하고 인버터(80)의 입력단의 전위를 로우레벨로 한다. 이 로우 레벨의 신호는 인버터(80, 81)를 통하여 테스트(T)신호로서 출력된다.
그러나 전원 투입 검출 회로에서 원 솟트 펄스가 출력되어 끝나면 리셋신호(R)는 로우 레벨이 되기 때문에 MOSFET(79)는 비도통 상태로 되고 인버터(80)의 입력단의 전위는 MOSFET(78)의 상태(도통/비도통)에 의해서만 결정되는 상태가 된다.
즉 전원 투입에 응답하고 래치회로(77)는 순간적으로 리셋 된다.
더욱 이 테스트 신호(T)의 반전신호(T)가 제 1 도 및 제 3 도에 있어 통상시용 전원 회로(71)에 부여된다. 더욱 리셋신호(R) 사용치 않고 전원 투입에 응답하고 래치회로(77)를 리셋하게 하는 것도 가능하다.
예를들면 래치회로(77)는 전원 투입시에 인버터(81)의 출력전위가 로우레벨으로 되도록 인버터(80, 81)사이에서 특성의 배런스를 조정하고 인버터(76)의 출력 신호를 인버터(80)에 직접 입력 하도록 구성되어도 좋다. 그런데 테스트 신호 발생 회로(72)에는 종래부터 설정되어 있는 외부에서의 기록 신호를 받는 외부단자(W)의 전위가 내부기록 신호 발생 때문에 종래부터 설정되어 있는 인버터(73, 74)를 통하여 내부 기록신호(W')로서 제공된다.
더욱 테스트 신호 발생회로(72)에는 종래부터 SRAM에 설정되어 있는 외부에에서의 어드레스 신호를 받는 외부단자(A0, A1, …An)에 접속되는 ATD(address transition detector)회로(82)의 출력 신호(이하, 이것을 ATD 신호라 부른다)가 제공된다.
내부 기록 신호(w') 및 ATD 신호는 테스트 신호 발생 회로(72)에 있어서 AND 게이트(75)에 입력된다. ATD 회로(82)는 종래부터 SRAM에 설정되어 있는 회로이고 어드레스 신호의 변화를 검출하여 원 숏트펄스를 출력한다.
더욱 여기서는 외부 단자에 의해 입력되는 기록 신호가 하이레벨이면 SRAM은 기록 상태에 있고 역으로 기록 신호가 로우레벨에 있어면 SRAM은 판독상태에 있는 것으로 한다.
복수의 메모리셀에 순차 데이터가 기록되는 경우 어드레스 신호는 제 5a 도에 표시되는 것과 같이 소정의 일정기간(이것을 기록 사이클이라 한다)마다 변화한다. 통상 SRAM에서는 데이터 기록시에 외부 기록 신호가 제 5b 도에 표시되는 것과 같이 1기록 사이를 마다에 어드레스 신호가 전환되어서 일정기간(tsu)후에 기록 상태를 표시하는 하이레벨로 전환된다. 그래서 테스트시에는 제 5b 도에 있어 판선으로 표시되는 것과 같이 외부 기록 신호를 이와같은 통상의 타이밍 보다도 빠른 타이밍으로 솟아오르게 한다. 내부기록 신호(w')는 이 외부 기록 신호와 대략 같은 파현을 표시한다.
따라서 내부 기록 신호(w')는 1기록 사이클에 있어 통상 보다도 빠른 타이밍으로 솟아 오른다.
한편 ATD 회로(82)는 어드레스 신호의 변화에 응답하고 원 숏트 펄스를 출력한다. 따라서 ATD 회로(82)에서 출력되는 ATD 신호는 제 5c 도에 표시되는 것과 같이 어드레스 신호 변화직후에 어느기간 하이 레벨이 된다.
이 때문에 테스트시에 있어 AND 게이트(75)의 출력신호는 어드레스 신호 변화 직후에 하이레벨이 된다. 이 하이레벨의 신호는 인버터(76)에 의해 로우레벨로 반전되어 셋 신호(S)로 MOSFET(78)의 게이트에 제공된다.
이것에 응답하고 MOSFET(78)가 도통하고 인버터(80)의 입력단에 전원 전위(Vcc)를 전달한다. 인버터(80)의 입력단에 제공된 하이레벨의 전위는 인버터(80, 81)를 통하여 테스트 신호(T)로서 출력된다. 따라서 테스트시에 통상 보다도 바른 타이밍으로 외부 기록 신호가 솟아오르면 여기에 응합하고 테스트 신호(T)도 솟아오른다. 더욱 인버터(81)의 출력단과 인버터(80)의 입력단은 서로가 접속되기 때문에 테스트 신호(T)가 일단 하이레벨로 되면 그 하이 레벨의 신호는 인버터(80)의 입력단 및 인버터(81)의 출력단에 있어 유지된다. 즉 외부 단자(w)에 통상과 다른 타이밍으로 솟아오른 신호가 입력되는 것에 의해 래치 회로(77)가 셋된다.
따라서 테스트시에 통상보다도 빠른 타이밍으로 외부 기록 신호가 솟아오를 경우 테스트 신호(T)는 제 5d 도에 표시도는 것과 같이 어드레스 신호 변화 직후에 솟아올라 하이 레벨에 유지된다.
한편 기록 신호가 통상 타이밍으로 솟아오를 경우 ATD 신호와 내부 기록 신호(w')가 함께 하이레벨로 되는 기간이 생기지 않기 때문에 AND 게이트(75)의 출력은 로우레벨이다. 따라서 이 경우에는 테스트 신호(T)는 전원 투입직후의 레벨, 즉 로울레벨의 그대로다.
이상의 것으로 알 수 있는 것과 같이 이 테스트 신호 발생 회로(72)에 의하면 전원 투입에 따라 테스트신호(T)에 의하면 전원 투입에 따라 테스트 신호(T)는 제 1 도에 표시되는 통상시용 전원회로(70)의 출력전위를 메모리셀에 공급하는 레벨로 되어 테스트 개시때에 제 1 도 및 제 3 도에 표시되는 테스트용 전원회로(71)의 출력전위를 메모리셀에 공급하는 레벨로 변화한다.
더욱 테스트 신호(T)는 테스트 기간중 외부단자(w)에 통상의 기록 신호가 입력되어도 후자의 레벨 그대로 이다.
따라서 테스트용 전원회로에서의 전원 전위(Vcc) 보다도 낮은 전위가 메모리셀에 공급된 상태로 디스터브 테스트를 행하는 것이 가능하게 된다.
상기 실시예에 있어서는 메모리셀 구동용 접속선에 전원 전위(Vcc) 및 전원 전위(Vcc) 보다도 낮은 단일의 전위가 테스트시와 통상의 전환되어 제공되었다. 그러나 온도등의 외부조건에 의해 MOSFET의 한계치 전압등이 변동하기 대문에 SRAM가 동작 가능한 메모리셀 구동 전압 범위도 외부 조건에 의해 다른다. 예를들면 저온하와 고온하에는 상기 범위는 저온하에 있는 편이 좁게된다.
구체적으로는 접지전위(GND)에서 전원 전위(Vcc)의 범위에 있어서 SRAM이 동작 가능하게 되는 범위(고전위측)와 SRAM가 동작 불가능하게 되는 범위(저전위측)의 경계가 저온하에 있어서보다 고전위측에 쉬프트한다.
따라서 테스트시에 메모리셀 구동용 접속선에 공급되어야할 전위는 온도에 따라서도 바뀌게될 필요가 있다.
또 미리 정해진 일정시간 한개의 워드선이 선택 조건으로 되는 디스터브 테스트에 의해 불량으로 판단되는 인버터 트랜지스터의 한계치 전압 범위는 외부 조건의 변동에 의한 MOSFET의 한계치 전압의 변동 및 메모리셀 구동 전압에 의해 변동한다. 그 때문에 테스트시의 메모리셀 구동 전압이 단일이면 사용 조건이 한정되면 실사용 가능인 트랜지스터까지도 불량이라 판단되는 경우가 있다.
이와같은 문제를 회피하기 위해서는 인버터 트랜지스터의 성능을 다단계로 평가 분별될 수 있도록 할 필요가 있다.
상기와 같은 것을 고려한 경우 테스트시 메모리셀에 공급될 수 있는 메모리셀 구동 전압은 복수인편이 바람직하다.
제 6 도는 그와 같은 경우의 테스트 신호 발생회로 및 테스트시/통상의 전원 회로의 1예를 표시하는 회로도이고 본 발명의 타의 실시예를 표시한다.
제 7 도는 제 6 도에 표시되는 테스트 신호 발생회로의 동작을 설명하기 위해 각 신호의 논리 레벨을 표형식으로 표시하는 도면이다.
제 7 도에 있어서 "0" 및 "1"은 각각 로우레벨 및 하이레벨을 표시한다.
제 6 도를 참조하여 테스트신호 발생회로(83)는 어드레스 신호 입력용의 외부단자(A0, A1)에 각각 접속되는 고전압 검출회로(84, 85)와 2입력 OR게이트(86, 88, 90, 93)와 인버터(87, 89, 91)를 포함한다.
테스트시에는 외부단자(A0, A1) 중의 적어도 한편에 어드레스 신호의 전위 범위와의 레벨의 신호, 여기에서는 어드레스 신호의 전위 범위 보다도 고전위의 신호가 입력된다. 고전압 검출회로(84, 85)는 각각 외부단자(A0,A1)에 입력된 신호가 통상의 전위레벨, 즉 어드레스 신호의 전위범위 보다도 고전위였든 경우에 이것을 검출하고 하이레벨의 신호를 A0' 및 A'로서 출력한다.
따라서 통상시에는 신호(A0', A')가 함께 로우레벨이 된다. 신호(A0')는 OR게이트(86, 96) 및 인버터(87, 91)에 제공된다. 신호(A1')는 OR게이트(86, 88) 및 인버터(89, 92)에 제공된다. 인버터(87, 88)의 출력은 각각 OR게이트(88, 90)에 제공되어 인버터(91, 92)의 출력은 함께 OR게이트(93)에 제공된다.
따라서 신호(A0', A1')이 함께 로우레벨일 경우에는 이들의 신호를 입력으로서 받는 OR게이트(86)의 출력신호(T0)만이 좌우레벨이 되어 다른 OR게이트(88, 90, 93)의 출력신호(T1, 72, T3)는 모두 하이레벨이 된다(제 7a 도 참조). 외부단자(A0)에 만 통상보다도 고전위의 전위가 입력된 경우에는 고전압 검출회로(84)와 출력신호(A0')만이 하이레벨이 된다.
따라서 이 경우에는 제 7b 도에 표시되는 것과 같이 신호(A0')의 반전 신호 및 신호(A1')를 입력 신호로서 받는 OR게이트(88)의 출력신호(T1)만이 로우레벨이 된다.
외부단자(A1)에만 통산 보다도 고전위의 신호가 입력된 경우에는 고전압 검출회로(85)의 출력신호(A1')만이 하이레벨이 된다.
따라서 이 경우에는 제 7c 도에 표시되는 것과 같이 신호(A1')의 반전 신호 및 신호(A0')를 입력신호로서 받는 OR게이트(90)의 출력신호(T2)만이 로우레벨이 된다. 외부단자(A0, A7)8함께 통상 보다도 고전위의 신호가 입력된 경우에는 고전압 검출회로(84, 85)의 출력신호(A0', A1')가 함께 하이헤벨이 된다.
따라서 이 경우에는 제 7d 도에 표시되는 것과 같이 신호(A0')의 반전신호 및 신호(A1)의 반전 신호를 입력신호로서 받는 OR게이트(93)와 신호(T3)만이 로우레벨이 된다.
상기 OR게이트의 출력신호(T0∼T3)는 테스트 신호로서 전원전위(Vcc)와 각 메모리셀 구동용 접속선 사이에 설정되는 테스트시/통상시 전원회로(94)에 입력된다.
전원회로(94)에 있어 테스트신호(T0∼T3)은 각각 P채널 MOSFET(Q1, Q2, Q3)의 게이트에 제공된다. 전원회로(94)에 있어 MOSFET(Q1)와 전원전위(Vcc) 사이에는 1개의 N채널 MOSFET(Q4)가 설정되어 MOSFET(Q2)와 전원(Vcc) 사이에는 2개의 N채널 MOSFET(Q5, Q6)의 직렬접속이 설정되어 MOSFET(Q3)와 전원(Vcc)사이에는 3개의 N채널 MOSFET(Q7, Q8, Q9)의 직렬접속이 설정되어 MOSFET(Q0)는 전원 전위(Vcc)에 직접 접속된다. MOSFET(Q4∼Q9)는 각각 다이오드 접속되어 항상 도통 상태에 있다.
따라서 테스트 신호(T0)만이 로우레벨이 되면 MOSFET(Q0)만이 도통하고 노드(N62)에 전원전위(Vcc)가 공급된다. 테스트 신호(T1)만이 로우레벨 되면 MOSFET(Q1)만이 도통하고 노드(N62)에 전원 전위(Vcc)보다도 MOSFET(Q4)의 한계치 전압(Vth)분 낮은 전위 (Vcc)-Vth가 공급된다.
테스트 신호(T2)만이 로우레벨이 되면 MOSFET(Q2)만이 도통하고 노드(N62)에 전원 전위(Vcc)보다도 MOSFET(Q5, Q6)의 한계치 전압의 합계 2×Vth 만큼 낮은 전압(Vcc)-2×Vth가 공급된다.
동일하게 테스트 신호(T3)만이 로우레벨이 되면 노드(N62)에 전원전위(Vcc) 보다도 MOSFET(Q7, Q8, Q9)의 한계치 전압의 합계 3×Vth 만큼 낮은 전위(Vcc)-3-×Vth가 공급된다. 노드(N67)에 공급된 전위는 이 전원회로(94)의 출력 전위로서 각 메모리 셀 구동용 접속선에 제공된다.
그래서 테스트 시에 있어서 외부 단자(A0, A1)의 한쪽 또는 양쪽에 통상보다도 고전압의 신호를 선택적으로 입력하면 전원 전위(Vcc)보다도 낮은 상기 3종류의 전위(Vcc-Vth, Vcc-2×Vth, Vcc-3×Vth) 중의 어느것을 선택적으로 메모리셀에 공급할 수 있다.
제 8 도는 제 7 도에 표시되는 고전압 검출회로(84)의 구성의 1예를 표시하는 회로도이다.
제 8 도를 참조하여 외부단자(A0)에 다이오드 접속된 N채널 MOSFET(Q-1)를 도통하게 하는 전위가 제공되면 노드(N64)에는 외부단자(A0)에 제공된 전위보다도 다이오드 접속된 N채널 MOSFET(Q-1∼Q-m)의 한계치 전압의 합계(각 MOSFET의 한계치 전압을 Vth, 이들의 MOSFET의 계수를 m로 표한다)m×Vth 만큼 낮은 전위가 제공된다.
즉 외부단자(A0)에 제공된 전위가 m개의 MOSFET(Q-1-Q-m)의 각각에 의해 그 한계치 전압분(Vth)식 인하 하여서 노드(N63)에 전달된다.
이들의 MOSFET의 한계치 전압(Vth) 및 계수(m)는 외부단자(A0)에 통상 보다도 높은 전위의 신호가 제공되었을 경우 즉 테스트시만 노드(63)의 전위가 하이레벨로 되도록 설정된다.
노드(63)의 전위는 전원 전위(Vcc)와 접지 전위(GND) 사이에 설정되는 P채널 MOSFET(Q11) 및 N채널 MOSFET(Q13)의 직렬 접속으로 되는 인버터(INVI)에 의해 반전된후 전원전위(Vcc)와 접지 전위(GND) 사이에 설정되는 P채널 MOSFET(Q12) 및 N채널 MOSFET(Q14)의 직렬 접속으로 되는 인버터(INVI)에 의해 더욱 반전되어 신호(A0')로서 출력된다.
따라서 외부단자(A0)에 통상 보다도 높은 전위의 신호가 입력되었을 때만 노드(N63)의 전위가 하이레벨로 되어 신호(A0')도 하이레벨이 된다.
더욱 인버터(INVI)의 출력은 P채널 MOSFET(Q10)의 게이트에도 제공된다.
따라서 노드(N63)의 전위가 하이 레벨로 되는 것에 의해 인버터(INVI)의 출력이 로우레벨로 되면 MOSFET(Q10)이 도통하여 노드(N63)의 전위에는 전원전위(Vcc)가 전달된다. 이것에 의해 노드(N63)의 전위는 하이레벨에 고정된다. 이것에 수반하여 출력신호(A0')의 전위는 하이레벨에 고정된다.
따라서 외부단자(A0)에 테스트시 라는 것을 표시하는 통상보다도 높은 전위의 신호가 일단 입력되면 이 고전압 검출 회로에서는 하이레벨의 신호가 출력되기 계속한다. 제 9 도는 상기와 같은 고전압 검출 회로에 있어 외부단자(A0)에 제공되는 신호의 전위의 출력신호(A0')의 전위와의 관계를 표시하는 타임차트도이다.
제 9a 도를 참조하여 실제의 테스트에 있어 외부단자(A0')에 제공되는 신호의 전위는 기간(T1)에 있어 테스트 신호이라는 것을 표시하는 통상 보다도 높은 레벨로 되어 그후 통상 레벨에 둘려져 즉 외부단자(A0)에 어드레스 신호가 입력되어 기간(T2)에 있어 테스트가 행하여진다.
한편 신호(A0')는 제 9h 도에 표시되는 것과 같이 외부단자(A0)에 제공되는 신호의 전위가 통상 보다도 높은 레벨로 되는 것에 응답하고 하이레벨이 되고 이후 이 레벨에 유지된다.
따라서 기간(T2)에 있어서도 고전압 검출회로에서는 하이 레벨의 신호가 출력되기 때문에 제 6 도에 있어 신호발생 회로에서는 테스트용 전원 회로의 출력을 테스트 하기 위해 전원 전위(Vcc)보다도 낮은 전위로 전환하는 테스트 신호가 테스트 기판(T2)에 있어 출력되기 계속한다.
즉 기간(T1)에 있어 제 6 도에 있어서의 테스트 신호 발생 회로(83) 및 테스트시/ 통상시 전원 회로(94)가 테스트 상태에 셋된다.
테스트 기간(T2)에 있어서는 외부단자(A0)에 입력되는 어드레스 신호에 응답하고 SRAM은 통상 같이 동작하고 메모리셀의 선택이 실행된다.
이 결과 기간(T2)에 있어서 전원 전위(Vcc) 보다도 낮은 전위가 메모리셀에 공급된 상태로 디스터브 테스트를 행하는 것이 가능하게 된다.
더욱 제 6 도에 있어 고전압 검출회로(85)도 상기의 고전압 검출회로(84)와 동일하게 구성되면 좋다. 제 4 도 및 제 6 도에 표시되는 실시예에서는 어드레스 신호 입력용 및 기록 신호 입력용의 외부 신호 단자에 제공되는 신호의 상태(전압레벨 및 솟아오르는 타이밍)를 통상의 범위외로 하고 이것을 검출하는 회로를 칩상에 설정하여 이 회로의 출력에 의거하여 테스트 신호를 발생하게 하였다.
그러나 테스트 신호 작성 때문에 사용되는 외부단자는 이들에 한정되지 않고 임의로 선택되는 것이 가능하다. 제 6 도에 표시되는 실시예에 있어서는 복수의 테스트 신호가 SRAM내에 있어 작성되었으나 이들의 테스트 신호를 입력하기 위해서의 외부단자를 새로이 설정하고 외부에서 테스트 신호를 제공하는 것도 물론 가능하다. 그러나 설정해 얻는 외부단자수에 제한이 있을 경우에는 기존의 외부단자를 사용하여 SRAM 내부에서 테스트 신호를 발생하게 하는 상기 방법이 유리하다.
더욱 SRAM의 모드(테스트시/통상시)와 테스트 신호의 레벨의 대응관계는 실시예에 있어의 그것과 역이라도 좋다.
이 경우에는 이 테스트신호를 받고서 동작하는 테스트용 전원회로등의 내부회로의 극성도 반전된다.
이상과 같이 본 발명에 의하면 테스트 모드에 이어 메모리셀 구동용 접속선에 공급되는 구동 전압을 통상 모드의 경우보다도 낮게 설정할 수 있기 때문에 이상한 한계치 전압을 가지는 인버터 트랜지스터를 포함하는 메모리셀가 종래 보다도 단시간에 검출된다.
이 결과 정적형 반도체 기억 장치에 대한 디스터브 테스트에 요하는 시간이 단축화된다.
더욱 본 발명에 의하면 테스트 모드에 있어 메모리셀 구동용 접속선에 공급되는 구동 전압을 복수의 성능을 다단계로 평가하고 외부조건에 따른 조건으로 정적형 반도체 기억장치의 성능을 테스트 하는 것이 가능하게 된다.

Claims (1)

  1. 정적형 반도체 기억 장치에 있어서, 각각이 플립플롭으로 이루고 또한 행 및 열의 매트릭스로 배열된 복수개의 메모리셀과, 상기 메모리셀의 열에 따라 설정되어 또한 각 메모리셀에 접속되는 복수개의 비트선과, 상기 복수개의 메모리셀에 접속되어 상기 메모리셀을 구동하는 전압원을 비치하고, 상기 전압원은 복수의 크기의 구동 전압을 포함하고, 상기 반도체 기억 장치의 통상 모드와, 적어도 1개의 테스트 모드를 각각 지시하는 지시 수단과, 상기 지시 수단에서의 지시 출력에 응답하고 상기 전압원의 구동 전압의 크기를 선택하는 선택수단을 더욱 비치한 정직형 반도체 기억장치.
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