JPS61280095A - スタチツク形半導体記憶装置 - Google Patents
スタチツク形半導体記憶装置Info
- Publication number
- JPS61280095A JPS61280095A JP60122908A JP12290885A JPS61280095A JP S61280095 A JPS61280095 A JP S61280095A JP 60122908 A JP60122908 A JP 60122908A JP 12290885 A JP12290885 A JP 12290885A JP S61280095 A JPS61280095 A JP S61280095A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power source
- time
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、スタチック形半導体記憶装置に関する。
第３ｒ！ｌｉは、従来のスタチック形半導体記憶装置の
基本回路図である０図において、Ｑｌ、Ｑ２はそれぞれ
ピッ）線ＢＬＩ、ＢＬ２をプルアップするビット線負荷
トランジスタである０Ｍはメモリセルとしてのフリップ
フロップで、トランジスタＱ３、Ｑ４および負荷抵抗Ｒ
１，Ｒ２より構成され、節点Ｎ１．Ｎ２にハイレベル（
Ｈ）またはローレベル（Ｌ）の信号が記憶される。Ｑ５
〜Ｑ８はトランスファーゲートで、前記メモリセルＭに
対するデータの読み出しおよび書き込みを行なっている
。Ｓはセンス増幅器、Ｗは書き込み制Ｗ回路、ＤＩ、Ｄ
２はそれぞれディコーダである。
基本回路図である０図において、Ｑｌ、Ｑ２はそれぞれ
ピッ）線ＢＬＩ、ＢＬ２をプルアップするビット線負荷
トランジスタである０Ｍはメモリセルとしてのフリップ
フロップで、トランジスタＱ３、Ｑ４および負荷抵抗Ｒ
１，Ｒ２より構成され、節点Ｎ１．Ｎ２にハイレベル（
Ｈ）またはローレベル（Ｌ）の信号が記憶される。Ｑ５
〜Ｑ８はトランスファーゲートで、前記メモリセルＭに
対するデータの読み出しおよび書き込みを行なっている
。Ｓはセンス増幅器、Ｗは書き込み制Ｗ回路、ＤＩ、Ｄ
２はそれぞれディコーダである。
前記メモリセルＭに記憶される電圧値を、第４図、５図
の動作特性図に示す、第４図、５図において、グラフＡ
は、トランジスタＱ４をドライバトランジスタとし、抵
抗Ｒ２，トランジスタＱ２、Ｑ６を負荷とするインバー
タの入出力特性を表し、また、グラフＢはトランジスタ
Ｑ３、Ｑ５、Ｑｌ、抵抗Ｒ１からなるインバータの入出
力特性を表わしている。
の動作特性図に示す、第４図、５図において、グラフＡ
は、トランジスタＱ４をドライバトランジスタとし、抵
抗Ｒ２，トランジスタＱ２、Ｑ６を負荷とするインバー
タの入出力特性を表し、また、グラフＢはトランジスタ
Ｑ３、Ｑ５、Ｑｌ、抵抗Ｒ１からなるインバータの入出
力特性を表わしている。
第４図に示すグラフＡ、Ｂの交点Ｃ，Ｄは、前記メモリ
セルＭの選択時（書き込みおよび読み出し時）における
接点Ｎ１、Ｎ２の電圧を表わす。
セルＭの選択時（書き込みおよび読み出し時）における
接点Ｎ１、Ｎ２の電圧を表わす。
前記メモリセルＭが選択されたときの接点Ｎｌ。
Ｎ２の電圧は、抵抗Ｒ１、Ｒ２の抵抗値が極めて高いた
め、ピッ）Ｍ負荷トランジスタＱｌ、Ｑ２の特性により
決まり、本回路においては通常Ｖｃｃ−Ｖｔｈに近い値
になる。ここで、Ｖｃｃ：電源電圧、Ｖｔｈ：トランジ
スタのスレシホールド電圧である。
め、ピッ）Ｍ負荷トランジスタＱｌ、Ｑ２の特性により
決まり、本回路においては通常Ｖｃｃ−Ｖｔｈに近い値
になる。ここで、Ｖｃｃ：電源電圧、Ｖｔｈ：トランジ
スタのスレシホールド電圧である。
一方、前記メモリセルＭが非選択状態では、抵抗Ｒ１、
Ｒ２の作用により、Ｈ電圧は電源電圧まで上昇し、第５
図に示す点Ｅまたは点Ｆに対応した点に移動する。
Ｒ２の作用により、Ｈ電圧は電源電圧まで上昇し、第５
図に示す点Ｅまたは点Ｆに対応した点に移動する。
ところで、上記にようなスタチック型半導体記憶装置で
は、普通、抵抗Ｒ１，Ｒ２の両方をチェックしている。
は、普通、抵抗Ｒ１，Ｒ２の両方をチェックしている。
これは、つざのような理由による。
すなわち、前記抵抗Ｒ１，Ｒ２のうち、例えば、抵抗Ｒ
１が製造中、何らかの原因により断線すると、抵抗Ｒ１
にはいずれからも電流が供給されなくなり、断線前、メ
モリセルＭにデータが格納されていて節点Ｎｌのレベル
がＨのときは、節点Ｎｌの電圧レベルはしだいに低下し
、この電圧がトランジスタＱ４のスレシホールド電圧ま
で下ったとき、節点ＮｌがＬになるとともに節点Ｎ２が
Ｈになり、書き込まれた記憶情報が消失してしまう、こ
のため、前記抵抗Ｒ１、Ｒ２のチェックを行っている。
１が製造中、何らかの原因により断線すると、抵抗Ｒ１
にはいずれからも電流が供給されなくなり、断線前、メ
モリセルＭにデータが格納されていて節点Ｎｌのレベル
がＨのときは、節点Ｎｌの電圧レベルはしだいに低下し
、この電圧がトランジスタＱ４のスレシホールド電圧ま
で下ったとき、節点ＮｌがＬになるとともに節点Ｎ２が
Ｈになり、書き込まれた記憶情報が消失してしまう、こ
のため、前記抵抗Ｒ１、Ｒ２のチェックを行っている。
上述したようにして記憶が消失するまでの時間（以下、
データ保持時間という）は、リーク電流と書き込み電圧
に依存し、リーク電流が大きい程、また、書き込み時の
Ｈ電圧が低い程、この時間は短くなる。第６図はこの様
子を表わしたものである。データ保持時間は１通常、室
温で１〜２秒である。
データ保持時間という）は、リーク電流と書き込み電圧
に依存し、リーク電流が大きい程、また、書き込み時の
Ｈ電圧が低い程、この時間は短くなる。第６図はこの様
子を表わしたものである。データ保持時間は１通常、室
温で１〜２秒である。
前記テストに要する時間は、前記抵抗Ｒ１，Ｒ２をチェ
ックしているため、データ保持時間の２倍（２〜４秒）
の時間が必要で、全テスト時間の１ブ２以上を占め、こ
の項目のテストは、テスト時間を短縮する場合の大きな
妨げになっている。
ックしているため、データ保持時間の２倍（２〜４秒）
の時間が必要で、全テスト時間の１ブ２以上を占め、こ
の項目のテストは、テスト時間を短縮する場合の大きな
妨げになっている。
このチェック時間を短縮するには、第６図から書き込み
電圧を下げればよいことがわかる。
電圧を下げればよいことがわかる。
従来のスタチー７り型半導体記憶装置は、書き込み電圧
を下げると、トランジスタＱ１．Ｑ２の電圧と他の周辺
回路の電源が共通であるため、周辺回路の電圧まで下げ
ることになり、その結果、周辺回路が正常に動作し得な
いという問題点があった。
を下げると、トランジスタＱ１．Ｑ２の電圧と他の周辺
回路の電源が共通であるため、周辺回路の電圧まで下げ
ることになり、その結果、周辺回路が正常に動作し得な
いという問題点があった。
この発明は、上記のような従来の問題点に着目してなさ
れたもので、スタチック型半導体記憶装置を、第２の電
源に接続されるメモリセルとしてのフリップフロップと
、このフリップフロップの出力側をそれぞれ第１、第２
のビット線に接続する第１、第２のトランジスタと、前
記第１、第２のビット線をそれぞれ第１の電源に接続す
る第３、第４のトランジスタとより構成している。
れたもので、スタチック型半導体記憶装置を、第２の電
源に接続されるメモリセルとしてのフリップフロップと
、このフリップフロップの出力側をそれぞれ第１、第２
のビット線に接続する第１、第２のトランジスタと、前
記第１、第２のビット線をそれぞれ第１の電源に接続す
る第３、第４のトランジスタとより構成している。
この発明の一実施例を第１図に基づいて説明する。なお
、従来例と同一部分は同一の符号を付して説明を省略す
る０図において、１はメモリセルとしてのフリップフロ
ップで、抵抗１ａ、ｌｂ。
、従来例と同一部分は同一の符号を付して説明を省略す
る０図において、１はメモリセルとしてのフリップフロ
ップで、抵抗１ａ、ｌｂ。
トランジスタ１ｃ、１ｄにより構成され、電源Ｖｃｃ１
に接続されている。２．３はそれぞれトランジスタで、
前記フリップフロー２ブｌの出力側をビット線Ｂ１１
、８１２に接続している。４．５はそれぞれトランジス
タで、前記第１、第２のビット線をそれぞれ電源Ｖｃｃ
ｌ（読み出し時）または電源Ｖｃｃ２（書き込み時）に
接続している。
に接続されている。２．３はそれぞれトランジスタで、
前記フリップフロー２ブｌの出力側をビット線Ｂ１１
、８１２に接続している。４．５はそれぞれトランジス
タで、前記第１、第２のビット線をそれぞれ電源Ｖｃｃ
ｌ（読み出し時）または電源Ｖｃｃ２（書き込み時）に
接続している。
ところで、ウェハプロセス完了後、良品チップの選別を
行なうウェハテスト工程において、電源Ｖｃｃ １には
通常の電圧を与え、電源Ｖｃｃ２には、前記電源Ｖｃｃ
ｌより充分低い電圧を与えてデータの書き込みを行なう
、一方、読み出し時は、誤動作防止のため、電源Ｖｃｃ
２を電源Ｖｅａｌと同一電圧にし、記憶情報のチェック
を行なう、このとき、電源Ｖｃｃ １は通常の電圧であ
るため、周辺回路は正常に動作する。その結果、書き込
み電圧のみを下げることができるため、データ保持時間
を大幅に短縮できるとともにテスト時間を通常の半分以
下に短縮することができる。
行なうウェハテスト工程において、電源Ｖｃｃ １には
通常の電圧を与え、電源Ｖｃｃ２には、前記電源Ｖｃｃ
ｌより充分低い電圧を与えてデータの書き込みを行なう
、一方、読み出し時は、誤動作防止のため、電源Ｖｃｃ
２を電源Ｖｅａｌと同一電圧にし、記憶情報のチェック
を行なう、このとき、電源Ｖｃｃ １は通常の電圧であ
るため、周辺回路は正常に動作する。その結果、書き込
み電圧のみを下げることができるため、データ保持時間
を大幅に短縮できるとともにテスト時間を通常の半分以
下に短縮することができる。
なお、上記実施例では、トランジスタＱ１．Ｑ２のゲー
ト電極とドレイン電極とを電源Ｖｃｃ２に接続したが、
第２図（ａ） （ｂ）に示すように、ゲート電極または
ドレイン電極のいずれかに電源Ｖｃｃ２の電圧を印加し
てもよい。
ト電極とドレイン電極とを電源Ｖｃｃ２に接続したが、
第２図（ａ） （ｂ）に示すように、ゲート電極または
ドレイン電極のいずれかに電源Ｖｃｃ２の電圧を印加し
てもよい。
この発明は、以上説明したように、メモリセルとしての
フリップフロップに接続した電源の電圧値より、電圧値
の低い電源を、実質的に前記フリップフロップの出力側
に接続できるようにしたため、このスタチック型半導体
記憶装置のテスト時間を大幅に短縮できるという効果が
ある。
フリップフロップに接続した電源の電圧値より、電圧値
の低い電源を、実質的に前記フリップフロップの出力側
に接続できるようにしたため、このスタチック型半導体
記憶装置のテスト時間を大幅に短縮できるという効果が
ある。
第１図はこの発明の一実施例の要部を示す図、第２図（
ａ） （ｂ）はそれぞれビット線プルアップトランジス
タと電源Ｖｃｃｌおよび電源Ｖｃｃ２の接続変形例を示
す図、第３図はメモリ基本回路を示す図、第４．５図は
それぞれメモリセルの動作特性図、第６図はメモリセル
のＨ電圧値とデータ保持時間との関係を示す図である。 図において、１はフリップフロップ、２〜５はそれぞれ
トランジスタ、 Ｖｃｃｌ、Ｖｃｃ２はそれぞれ電源、
Ｂｌｌ 、 Ｂ１０はそれぞれビット線である。 第１図 （ａ） 第２図 （ｂ） 第３図 第５図 ｔｓ５図 ｔｌｔｚ ｔ３ 手続補正書（拍憂） 昭和 年 月 日
ａ） （ｂ）はそれぞれビット線プルアップトランジス
タと電源Ｖｃｃｌおよび電源Ｖｃｃ２の接続変形例を示
す図、第３図はメモリ基本回路を示す図、第４．５図は
それぞれメモリセルの動作特性図、第６図はメモリセル
のＨ電圧値とデータ保持時間との関係を示す図である。 図において、１はフリップフロップ、２〜５はそれぞれ
トランジスタ、 Ｖｃｃｌ、Ｖｃｃ２はそれぞれ電源、
Ｂｌｌ 、 Ｂ１０はそれぞれビット線である。 第１図 （ａ） 第２図 （ｂ） 第３図 第５図 ｔｓ５図 ｔｌｔｚ ｔ３ 手続補正書（拍憂） 昭和 年 月 日
Claims (1)
- 第１の電源に接続されるメモリセルとしてのフリップ
フロップと、このフリップフロップの出力側をそれぞれ
第１、第２のビット線に接続する第１、第２のトランジ
スタと、前記第１、第２のビット線をそれぞれ第２の電
源に接続する第３、第４のトランジスタとよりなるスタ
チック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122908A JPS61280095A (ja) | 1985-06-04 | 1985-06-04 | スタチツク形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122908A JPS61280095A (ja) | 1985-06-04 | 1985-06-04 | スタチツク形半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280095A true JPS61280095A (ja) | 1986-12-10 |
Family
ID=14847587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122908A Pending JPS61280095A (ja) | 1985-06-04 | 1985-06-04 | スタチツク形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4022157A1 (de) * | 1989-07-13 | 1991-01-24 | Mitsubishi Electric Corp | Statische halbleiterspeichereinrichtung und steuerungsverfahren fuer diese |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415383A (en) * | 1977-07-04 | 1979-02-05 | Tokyo Shibaura Electric Co | Ultrasonic wave diagnosing device |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1985
- 1985-06-04 JP JP60122908A patent/JPS61280095A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415383A (en) * | 1977-07-04 | 1979-02-05 | Tokyo Shibaura Electric Co | Ultrasonic wave diagnosing device |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4022157A1 (de) * | 1989-07-13 | 1991-01-24 | Mitsubishi Electric Corp | Statische halbleiterspeichereinrichtung und steuerungsverfahren fuer diese |
| US5079744A (en) * | 1989-07-13 | 1992-01-07 | Mitsubishi Denki Kabushiki Kaisha | Test apparatus for static-type semiconductor memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950001133B1 (ko) | 스태틱형 반도체 기억장치 | |
| JPH0346193A (ja) | スタティック型半導体記憶装置 | |
| US5966319A (en) | Static memory device allowing correct data reading | |
| JPH0477400B2 (ja) | ||
| JPH0247039B2 (ja) | ||
| JPH01166399A (ja) | スタティック型ランダムアクセスメモリ | |
| US5298816A (en) | Write circuit for CMOS latch and memory systems | |
| JP2006507617A (ja) | Ｓｒａｍセルおよび上記ｓｒａｍセルに流れ込む漏れ電流の補償方法 | |
| US6249468B1 (en) | Semiconductor memory device with switching element for isolating bit lines during testing | |
| JP2009238367A (ja) | メモリ装置 | |
| US4023149A (en) | Static storage technique for four transistor IGFET memory cell | |
| US5208777A (en) | Semiconductor memory device | |
| US6781899B2 (en) | Semiconductor memory device and test method therof | |
| US6216239B1 (en) | Testing method and apparatus for identifying disturbed cells within a memory cell array | |
| US5361229A (en) | Precharging bitlines for robust reading of latch data | |
| JPH0529999B2 (ja) | ||
| JP2762826B2 (ja) | 半導体メモリ | |
| JPS61280095A (ja) | スタチツク形半導体記憶装置 | |
| JPH08167293A (ja) | スタティックランダムアクセスメモリ | |
| US6316812B1 (en) | Static semiconductor memory device with expanded operating voltage range | |
| JPS62289994A (ja) | 半導体メモリ装置 | |
| US20040120196A1 (en) | Semiconductor integrated circuit device capable of shortening period required for performing data retention test | |
| JPH01118289A (ja) | 半導体装置の制御回路 | |
| JPH02235300A (ja) | 半導体記憶装置の試験方法 | |
| JP2943543B2 (ja) | 半導体スタティックメモリ |