JP2014170605A - 半導体装置 - Google Patents

Abstract

【課題】データバスインバージョン回路によるアクセス速度の低下を抑制する。
【解決手段】メモリセルアレイ１１とデータ入出力端子２４との間に設けられるデータバスを備え、データバスの経路上には、複数のデータをデータバス及び他のデータバスのいずれか一方に割り当てる切替回路５０〜５７と、複数のデータを其々反転又は非反転するＤＢＩ回路６０〜６７と、データバスに含まれる複数の配線と複数のデータとの対応関係を切り替えるＢＯＣ回路７０〜７７が含まれており、ＤＢＩ回路６０〜６７はデータバスの経路上において切替回路５０〜５７及びＢＯＣ回路７０〜７７の少なくとも一方を介してデータ入出力端子２４に接続される。本発明によれば、ＤＢＩ回路６０〜６７の動作によるアクセス遅延を他の回路の動作時間に隠蔽することができる。
【選択図】図２

Description

本発明は半導体装置に関し、特に、データバスインバージョン機能を有する半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）の次世代規格であるＤＤＲ４（Double Data Rate 4）規格には、データバスインバージョン機能と呼ばれる機能が規定されている。データバスインバージョン機能とは、所定の条件が満たされた場合、同時に入出力されるリードデータ及びライトデータの論理レベルを反転させることによって、データ転送に伴う消費電流を削減する機能である（特許文献１参照）。

特開２０１１−１８７１５３号公報

しかしながら、データバスインバージョン機能を実現するデータバスインバージョン回路は負荷が大きいため、アクセス速度を律速するおそれがあった。このため、データバスインバージョン回路の動作によるアクセス遅延を防止する技術が求められている。

本発明の一側面による半導体装置は、複数のメモリセルを含むメモリセルアレイと、複数のデータを入出力するデータ入出力端子と、前記メモリセルアレイ及び前記データ入出力端子間に設けられるデータバスと、を備えた半導体装置であって、前記データバスの経路上には、第１の制御信号に応じて、前記複数のデータを前記データバス及び他のデータバスのいずれか一方に割り当てる第１の制御回路と、第２の制御信号に応じて、前記複数のデータを其々反転又は非反転する第２の制御回路と、第３の制御信号に応じて、前記データバスに含まれる複数の配線と前記複数のデータとの対応関係を切り替える第３の制御回路と、が含まれており、前記第２の制御回路は、前記データバスの経路上において前記第１及び第３の制御回路の少なくともいずれか一方を介して前記データ入出力端子に接続されることを特徴とする。

本発明の他の側面による半導体装置は、複数ビットからなるデータセットをシリアルに入出力するデータ入出力端子と、第１乃至第４のデータバスと、前記データ入出力端子を介してシリアルに入力される前記データセットをパラレルに変換して前記第１のデータバスに出力するシリアルパラレル変換回路と、前記第１のデータバスを介してパラレルに入力される前記データセットをシリアルに変換して前記データ入出力端子に出力するパラレルシリアル変換回路と、前記第１のデータバスと前記第２及び第３のデータバスのいずれか一方とを接続する切替回路と、前記第２のデータバスと前記第４のデータバスとの間に接続され、前記データセットを構成する前記複数のビットの論理レベルをそれぞれ制御信号に基づいて反転させるデータバスインバージョン回路と、を備えることを特徴とする。

本発明のさらに他の側面による半導体装置は、複数ビットからなるデータセットをシリアルに入出力するデータ入出力端子と、第１乃至第３のデータバスと、前記データ入出力端子を介してシリアルに入力される前記データセットをパラレルに変換して前記第１のデータバスに出力するシリアルパラレル変換回路と、前記第１のデータバスを介してパラレルに入力される前記データセットをシリアルに変換して前記データ入出力端子に出力するパラレルシリアル変換回路と、前記第１のデータバスと前記第２のデータバスとの間に接続され、前記第１のデータバスを構成する複数の配線と前記第２のデータバスを構成する複数の配線との接続関係を切り替えるバーストオーダー制御回路と、前記第２のデータバスと前記第３のデータバスとの間に接続され、前記データセットを構成する前記複数のビットの論理レベルをそれぞれ制御信号に基づいて反転させるデータバスインバージョン回路と、を備えることを特徴とする。

本発明によれば、データバスインバージョン回路の動作と、切替回路やバーストオーダー制御回路などの他の回路の動作とが並列に実行されることから、データバスインバージョン回路の動作によるアクセス遅延を他の回路の動作時間に隠蔽することができる。これにより、データバスインバージョン回路の動作によるアクセス遅延を低減することが可能となる。

本発明者が発明に至る過程で考えたプロトタイプによる半導体装置１０Ｘの概要を示すブロック図である。 本発明の第１の実施形態による半導体装置１０ａの概要を示すブロック図である。 本発明の第２の実施形態による半導体装置１０ｂの概要を示すブロック図である。 本発明の第３の実施形態による半導体装置１０ｃの概要を示すブロック図である。 本発明の第４の実施形態による半導体装置１０ｄの概要を示すブロック図である。 本発明の第１の実施形態による半導体装置１０ａの全体構成を示すブロック図である。 データ入出力回路１００のうちＤＱ０，ＤＱ４に関連する部分を示すブロック図であり、ライト動作に関わる要素を示している。 データ入出力回路１００のうちＤＱ０，ＤＱ４に関連する部分を示すブロック図であり、リード動作に関わる要素を示している。 切替回路５０／５４の回路図である。 ＤＢＩ回路６０の回路図である。 ＢＯＣ回路７０の回路図である。 ＤＢＩ制御回路８０の構成を示すブロック図である。 ×８動作に設定されている場合におけるライト動作時の切替回路５０／５４の動作を説明するためのタイミング図である。 ×４動作に設定されている場合におけるライト動作時の切替回路５０／５４の動作を説明するためのタイミング図であり、カラムアドレスの所定ビットＹａがローレベルである場合の動作を示している。 ×４動作に設定されている場合におけるライト動作時の切替回路５０／５４の動作を説明するためのタイミング図であり、カラムアドレスの所定ビットＹａがハイレベルである場合の動作を示している。 ライト動作時におけるＤＢＩ回路６０，６４の動作を説明するためのタイミング図である。 ライト動作時におけるＢＯＣ回路７０，７４の動作を説明するためのタイミング図である。

本発明の好ましい実施形態について詳細に説明する前に、本発明の概要について説明する。

図１は、本発明者が発明に至る過程で考えたプロトタイプによる半導体装置１０Ｘの概要を示すブロック図である。

図１に示す半導体装置１０Ｘは、メモリセルアレイ１１と複数のデータ入出力端子２４との間に、リードライトアンプ１５、ＢＯＣ（バーストオーダー制御）回路７０〜７７、切替回路５０〜５７、ＤＢＩ（データバスインバージョン）回路６０〜６７及びシリアルパラレル変換回路１３０〜１３７（パラレルシリアル変換回路１４０〜１４７）がこの順に接続された構成を有している。図１において、リードライトアンプ１５からシリアルパラレル変換回路１３０〜１３７（パラレルシリアル変換回路１４０〜１４７）までの信号経路がデータバス（リードライトバス）ＲＷＢＳによって構成される。つまり、データバスＲＷＢＳ上には、ＢＯＣ回路７０〜７７、切替回路５０〜５７及びＤＢＩ回路６０〜６７が直列に挿入されている。

ここで、ライト動作時におけるライトデータＤＱ０〜ＤＱ７の流れについて説明すると、まず、複数のデータ入出力端子２４にシリアルに入力されたライトデータＤＱ０〜ＤＱ７は、シリアルパラレル変換回路１３０〜１３７によってパラレル変換され、データバスＲＷＢＳに転送される。データバスＲＷＢＳ上のライトデータに対しては、まずＤＢＩ回路６０〜６７によってその論理レベルの反転又は非反転が行われる。ライトデータＤＱ０〜ＤＱ７の反転を行うか否かは、制御端子２６を介して入力される制御信号ＤＭＤＢＩによって制御される。制御信号ＤＭＤＢＩはＤＢＩ制御回路８０に供給され、バッファ回路８７を介してＤＢＩ回路６０〜６７に供給される。ここで、バッファ回路８７が必要なのは、ＤＢＩ回路６０〜６７内においては、同時に入力される複数のライトデータＤＱ０〜ＤＱ７の全てに対してそれぞれデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７との論理を取る必要があるため、ＤＢＩ制御回路８０とＤＢＩ回路６０〜６７とを接続する配線の負荷が大きいからである。

ＤＢＩ回路６０〜６７によって反転又は非反転されたライトデータＤＱ０〜ＤＱ７は、切替回路５０〜５７、ＢＯＣ回路７０〜７７を介し、リードライトアンプ１５に供給され、メモリセルアレイ１１に書き込まれる。切替回路５０〜５７は、使用するデータ入出力端子２４の数とアドレス信号の一部に基づいて、データ入出力端子２４とデータバスＲＷＢＳとの接続関係を切り替える回路である。また、ＢＯＣ回路７０〜７７は、アドレス信号の一部に基づいて、データ入出力端子２４を介して入出力されるリードデータ及びライトデータのバースト順序を入れ替える回路である。切替回路５０〜５７及びＢＯＣ回路７０〜７７の詳細については後述する。

かかる構成により、ライト動作時においてデータバスＲＷＢＳを介したデータ転送に要する時間は、ＤＢＩ回路６０〜６７による遅延時間△ｔ１、切替回路５０〜５７による遅延時間△ｔ２及びＢＯＣ回路７０〜７７による遅延時間△ｔ３に加え、バッファ回路８７による遅延時間△ｔ０が加算される。つまり、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ０＋△ｔ１＋△ｔ２＋△ｔ３
となる。

このように、図１に示す半導体装置１０Ｘでは、データバスＲＷＢＳに挿入されたＤＢＩ回路６０〜６７、切替回路５０〜５７及びＢＯＣ回路７０〜７７による遅延（△ｔ１＋△ｔ２＋△ｔ３）に加え、バッファ回路８７による遅延時間△ｔ０が加わることから、アクセス速度が低下するという問題があった。本発明は、このような問題を解決するものであり、以下、好ましいいくつかの実施形態について説明する。

図２は、本発明の第１の実施形態による半導体装置１０ａの概要を示すブロック図である。

図２に示すように、第１の実施形態による半導体装置１０ａは、ライトデータＤＱ０〜ＤＱ７の流れに沿って、データバスＲＷＢＳ上に切替回路５０〜５７、ＤＢＩ回路６０〜６７及びＢＯＣ回路７０〜７７がこの順に接続された構成を有している。かかる構成により、ライト動作時においては切替回路５０〜５７とバッファ回路８７が並列に動作することから、バッファ回路８７による遅延時間△ｔ０の一部又は全部が切替回路５０〜５７による遅延時間△ｔ２に隠蔽される。このため、例えば△ｔ０≦△ｔ２であれば、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ１＋△ｔ２＋△ｔ３
となり、バッファ回路８７による遅延時間△ｔ０は完全に隠蔽される。

また、△ｔ０＞△ｔ２であっても、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ０＋△ｔ１＋△ｔ３
となり、切替回路５０〜５７の遅延時間△ｔ２に相当する時間だけ、アクセス速度が改善する。

図３は、本発明の第２の実施形態による半導体装置１０ｂの概要を示すブロック図である。

図３に示すように、第２の実施形態による半導体装置１０ｂは、ライトデータＤＱの流れに沿って、データバスＲＷＢＳ上に切替回路５０〜５７、ＢＯＣ回路７０〜７７及びＤＢＩ回路６０〜６７がこの順に接続された構成を有している。かかる構成により、ライト動作時においては切替回路５０〜５７及びＢＯＣ回路７０〜７７とバッファ回路８７が並列に動作することから、バッファ回路８７による遅延時間△ｔ０の一部又は全部が切替回路５０〜５７とＢＯＣ回路７０〜７７による遅延時間△ｔ２＋△ｔ３に隠蔽される。このため、例えば△ｔ０≦△ｔ２＋△ｔ３であれば、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ１＋△ｔ２＋△ｔ３
となり、バッファ回路８７による遅延時間△ｔ０は完全に隠蔽される。

また、△ｔ０＞△ｔ２＋△ｔ３であっても、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ０＋△ｔ１
となり、切替回路５０〜５７とＢＯＣ回路７０〜７７の遅延時間△ｔ２＋△ｔ３に相当する時間だけ、アクセス速度が改善する。

図４は、本発明の第３の実施形態による半導体装置１０ｃの概要を示すブロック図である。図４に示すように、第３の実施形態による半導体装置１０ｃは、切替回路５０〜５７とＢＯＣ回路７０〜７７の位置が入れ替えられている点において、第２の実施形態による半導体装置１０ｂと相違している。このような構成であっても、第２の実施形態による半導体装置１０ｂと同じ効果を得ることが可能となる。

図５は、本発明の第４の実施形態による半導体装置１０ｄの概要を示すブロック図である。

図５に示すように、第４の実施形態による半導体装置１０ｄは、切替回路５０〜５７とＢＯＣ回路７０〜７７の位置が入れ替えられている点において、第１の実施形態による半導体装置１０ａと相違している。かかる構成により、ライト動作時においてはＢＯＣ回路７０〜７７とバッファ回路８７が並列に動作することから、バッファ回路８７による遅延時間△ｔ０の一部又は全部がＢＯＣ回路７０〜７７による遅延時間△ｔ３に隠蔽される。このため、例えば△ｔ０≦△ｔ３であれば、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ１＋△ｔ２＋△ｔ３
となり、バッファ回路８７による遅延時間△ｔ０は完全に隠蔽される。

また、△ｔ０＞△ｔ３であっても、テータ転送に要する時間Ｔは、
Ｔ≧△ｔ０＋△ｔ１＋△ｔ２
となり、ＢＯＣ回路７０〜７７の遅延時間△ｔ３に相当する時間だけ、アクセス速度が改善する。

以下、本発明の第１の実施形態による半導体装置１０ａの構成について、より詳細に説明する。

図６は、第１の実施形態による半導体装置１０ａの全体構成を示すブロック図である。

本実施形態による半導体装置１０ａは単一の半導体チップに集積されたＤＤＲ４型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０ａのキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。

図６に示すように、半導体装置１０ａはメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。

また、半導体装置１０ａには外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ入出力端子２４、電源端子２５、制御端子２６、ボンディングオプション端子２７、データストローブ端子２８及びキャリブレーション端子ＺＱが設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０ａの動作モードを示すパラメータが設定される回路である。

コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リード信号ＩＲＤ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及びデータ入出力回路１００を介してデータ入出力端子２４から外部に出力される。リードデータＤＱを出力する際には、データストローブ端子２８から相補のデータストローブ信号がＤＱＳＴ，ＤＱＳＢがリードデータＤＱに同期して出力される。また、コマンド信号ＣＯＭがリードコマンドを示している場合には、リード信号ＩＲＤも活性化する。リード信号ＩＲＤは、後述するＤＭＤＢＩ制御回路８０に供給される。

一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ入出力端子２４にライトデータＤＱを入力すれば、ライトデータＤＱはデータ入出力回路１００及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４の設定値には、モード信号ＭＯＤＥ０，ＭＯＤＥ１が含まれる。モード信号ＭＯＤＥ０は、後述する制御信号ＤＭＤＢＩをデータマスク信号（ＤＭ）として使用する場合に活性化する信号であり、モード信号ＭＯＤＥ１は、制御信号ＤＭＤＢＩをデータバスインバージョン信号（ＤＢＩ）として使用する場合に活性化する信号である。これらのモード信号ＭＯＤＥ０，ＭＯＤＥ１は、ＤＢＩ制御回路８０に供給される。

ここで、半導体装置１０ａに設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは位相調整回路３６に供給され、これにより内部クロック信号ＬＣＬＫが生成される。内部クロック信号ＬＣＬＫはタイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３９に供給される。内部電源発生回路３９は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。

制御端子２６は、入出力回路９１を介して制御信号ＤＭＤＢＩを入出力するための端子である。制御信号ＤＭＤＢＩは、データマスク信号（ＤＭ）又はデータバスインバージョン信号（ＤＢＩ）のいずれか一方として使用される信号であり、その選択は、上述の通りモードレジスタ１４の設定値によって決まる。データマスク信号（ＤＭ）はライト動作時に使用される信号であり、これが活性化すると対応するライトデータＤＱがマスクされ、書き込み動作が無効化される。また、データバスインバージョン信号（ＤＢＩ）が活性化すると、ライト動作時においては対応するライトデータＤＱの論理レベルが反転され、リード動作時においては対応するリードデータＤＱの論理レベルが反転されていることがコントローラに通知される。

ボンディングオプション端子２７は、半導体装置１０ａの不揮発的且つ不可逆的な動作モードを指定するための端子である。不可逆的な動作モードとしてはＩ／Ｏビット数などが挙げられる。特に限定されるものではないが、本実施形態による半導体装置１０ａは８個のデータ入出力端子２４（ＤＱ０〜ＤＱ７）を有しており、ボンディングオプション端子２７を用いて指定可能なＩ／Ｏビット数は８ビット又は４ビットである。もちろん、本発明がこれに限定されるものではなく、１６個のデータ入出力端子２４（ＤＱ０〜ＤＱ１５）を用い、１６ビット、８ビット、４ビットの３種類のＩ／Ｏビット数から選択可能に構成しても構わない。

ボンディングオプション端子２７を用いた動作モードの指定は、ボンディングオプション端子２７を構成する所定の端子を電源電位又は接地電位に接続する、或いは、オープン状態（非接続状態）とすることにより行う。ボンディングオプション端子２７は、ボンディングオプション回路９２に接続されており、指定された動作モードがボンディングオプション回路９２によって判定される。本実施形態では、ボンディングオプション回路９２から出力されるモード信号には、モード信号ＭＯＤＥ８が含まれる。モード信号ＭＯＤＥ８はデータ入出力端子２４を４個使用する場合（×４動作を行う場合）にローレベルとなり、データ入出力端子２４を８個使用する場合（×８動作を行う場合）にハイレベルとなる信号である。モード信号ＭＯＤＥ８は、データ入出力回路１００に供給される。

キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路１００に供給され、これによって、データ入出力回路１００に含まれる出力バッファ回路のインピーダンスが指定される。

図７及び図８はデータ入出力回路１００のうちＤＱ０，ＤＱ４に関連する部分を示すブロック図であり、図７はライト動作に関わる要素を示し、図８はリード動作に関わる要素を示している。

図７及び図８に示すように、データ入出力回路１００には、入力レシーバ回路１１０，１１４，１１９、出力バッファ回路１２０，１２４、シリアルパラレル変換回路１３０，１３４及びパラレルシリアル変換回路１４０，１４４が含まれている。入力レシーバ回路１１０，１１４はそれぞれＤＱ０，ＤＱ４に対応するデータ入出力端子２４に接続されており、それぞれライトデータＤＱ０，ＤＱ４の電位レベルと基準電位ＶＲＥＦＤＱの電位レベルとを比較することにより、ライトデータＤＱ０，ＤＱ４の論理レベルを判定する。

入力レシーバ回路１１０，１１４の出力は、それぞれシリアルパラレル変換回路１３０，１３４に供給される。シリアルパラレル変換回路１３０，１３４は、内部データストローブ信号ＩＤＱＳに同期してそれぞれライトデータＤＱ０，ＤＱ４のシリアルパラレル変換を行う。内部データストローブ信号ＩＤＱＳは、データストローブ端子２８を介して入力されるデータストローブ信号ＤＱＳＴ，ＤＱＳＢに基づいて生成されるタイミング信号である。

本実施形態による半導体装置１０ａはＤＤＲ４型のＤＲＡＭであるため、８ビットプリフェッチ動作が行われる。８ビットプリフェッチ動作とは、１回のカラムアクセスで１データ入出力端子当たり８ビットのデータをシリアルに入出力する動作である。したがって、図７に示すシリアルパラレル変換回路１３０，１３４は、対応するデータ入出力端子２４からバースト入力される８ビットのライトデータＤＱ０，ＤＱ４をそれぞれ８ビットのパラレルなライトデータＤＱ０，ＤＱ４に変換する役割を果たす。８ビットのパラレルなライトデータＤＱ０はデータバスＲＷＢＳ０Ａに転送され、同様に、８ビットのパラレルなライトデータＤＱ４はデータバスＲＷＢＳ４Ａに転送される。後述するように、データバスＲＷＢＳ０Ａは８本の配線ＲＷＢＳ０Ａ−０〜ＲＷＢＳ０Ａ−７からなり、データバスＲＷＢＳ４Ａは８本の配線ＲＷＢＳ４Ａ−０〜ＲＷＢＳ４Ａ−７からなる。

また、リード動作時においては、８ビットのパラレルなリードデータＤＱ０がデータバスＲＷＢＳ０Ａを介してパラレルシリアル変換回路１４０に入力され、８ビットのパラレルなリードデータＤＱ４がデータバスＲＷＢＳ４Ａを介してパラレルシリアル変換回路１４４に入力される。パラレルシリアル変換回路１４０，１４４は、内部クロック信号ＬＣＬＫに同期してこれら８ビットのリードデータＤＱ０，ＤＱ４をシリアルに変換し、出力バッファ回路１２０，１２４に出力する。これにより、対応するデータ入出力端子２４からは、それぞれ８ビットのリードデータＤＱ０，ＤＱ４がバースト出力される。

図７及び図８に示すように、データバスＲＷＢＳ０Ａ，ＲＷＢＳ４Ａは切替回路５０／５４に接続される。切替回路５０／５４は、データ入出力端子２４側のデータバスＲＷＢＳ０Ａ，ＲＷＢＳ４Ａと、メモリセルアレイ１１側のデータバスＲＷＢＳ０Ｂ，ＲＷＢＳ４Ｂとの接続関係を切り替える回路であり、その制御はモード信号ＭＯＤＥ８及びカラムアドレスの所定ビットＹａに基づき生成される切替信号ＳＥＬによって行われる。図示しないが、データＤＱ１，ＤＱ５に対しては切替回路５１／５５が設けられ、データＤＱ２，ＤＱ６に対しては切替回路５２／５６が設けられ、データＤＱ３，ＤＱ７に対しては切替回路５３／５７が設けられる。これら切替回路５０〜５７には、切替信号ＳＥＬが共通に供給される。

切替信号ＳＥＬは、モード信号ＭＯＤＥ８がハイレベルである場合、つまり、×８動作を行う場合には、カラムアドレスの所定ビットＹａの論理レベルにかかわらずローレベルに固定される。これに対し、モード信号ＭＯＤＥ８がローレベルである場合、つまり、×４動作を行う場合には、カラムアドレスの所定ビットＹａの論理レベルが切替信号ＳＥＬの論理レベルに反映される。

図９は、切替回路５０／５４の回路図である。

図９に示すように、切替回路５０／５４は、配線ＲＷＢＳ０Ａ−ｉ及び配線ＲＷＢＳ４Ａ−ｉ（ｉ＝０〜７）と、配線ＲＷＢＳ０Ｂ−ｉ及び配線ＲＷＢＳ４Ｂ−ｉ（ｉ＝０〜７）との間にそれぞれ接続された単位切替回路２００〜２０７を備える。これら単位切替回路２００〜２０７は、それぞれ対応する配線ＲＷＢＳ０Ａ−ｉ及び配線ＲＷＢＳ４Ａ−ｉと、配線ＲＷＢＳ０Ｂ−ｉ及び配線ＲＷＢＳ４Ｂ−ｉとの接続関係を切り替える回路である。例えば、単位切替回路２００は、配線ＲＷＢＳ０Ａ−０，ＲＷＢＳ４Ａ−０の一方を配線ＲＷＢＳ０Ｂ−０に接続し、他方を配線ＲＷＢＳ４Ｂ−０に接続する。

単位切替回路２００は４つのＮチャンネル型ＭＯＳトランジスタＴＲ１１〜ＴＲ１４を備えており、そのゲート電極には切替信号ＳＥＬ又はその反転信号が供給される。かかる構成により、切替信号ＳＥＬがローレベルであれば、トランジスタＴＲ１１，ＴＲ１２がオンするため、配線ＲＷＢＳ０Ａ−０，ＲＷＢＳ４Ａ−０はそれぞれ配線ＲＷＢＳ０Ｂ−０，配線ＲＷＢＳ４Ｂ−０に接続される。これに対し、切替信号ＳＥＬがハイレベルであれば、トランジスタＴＲ１３，ＴＲ１４がオンするため、配線ＲＷＢＳ０Ａ−０，ＲＷＢＳ４Ａ−０はそれぞれ配線ＲＷＢＳ４Ｂ−０，配線ＲＷＢＳ０Ｂ−０に接続される。

つまり、切替信号ＳＥＬがローレベルである場合には、データバスＲＷＢＳ０Ａ，ＲＷＢＳ４ＡがそのままデータバスＲＷＢＳ０Ｂ，ＲＷＢＳ４Ｂに接続される一方、切替信号ＳＥＬがハイレベルである場合には、データバスＲＷＢＳ０Ａ，ＲＷＢＳ４Ａの接続がそれぞれデータバスＲＷＢＳ４Ｂ，ＲＷＢＳ０Ｂに切り替えられることになる。

図７及び図８に示すように、データバスＲＷＢＳ０ＢはＤＢＩ回路６０に接続され、データバスＲＷＢＳ４ＢはＤＢＩ回路６４に接続される。ＤＢＩ回路６０，６４は、８ビットのデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７を受け、これらに基づいて各配線上のデータを反転又は非反転する。図示しないが、データバスＲＷＢＳ１Ｂ〜ＲＷＢＳ３Ｂ、ＲＷＢＳ５Ｂ〜ＲＷＢＳ７Ｂに対しては、それぞれＤＢＩ回路６１〜６３，６５〜６７が接続される。

これにより、ライト動作時においては、データバスＲＷＢＳｉＢ（ｉ＝０〜７）から入力される８ビットの信号がそれぞれ反転又は非反転され、データバスＲＷＢＳｉＣ（ｉ＝０〜７）に出力される。逆に、リード動作時においては、データバスＲＷＢＳｉＣから入力される８ビットの信号がそれぞれ反転又は非反転され、データバスＲＷＢＳｉＢに出力される。

図１０は、ＤＢＩ回路６０の回路図である。

図１０に示すように、ＤＢＩ回路６０は、配線ＲＷＢＳ０Ｂ−ｉと配線ＲＷＢＳ０Ｃ−ｉ（ｉ＝０〜７）との間にそれぞれ接続された反転制御回路２１０〜２１７を備える。これら反転制御回路２１０〜２１７は、それぞれ配線ＲＷＢＳ０Ｂ−ｉから入力されるライトデータＤＱ０を反転又は非反転させて配線ＲＷＢＳ０Ｃ−ｉに出力し、それぞれ配線ＲＷＢＳ０Ｃ−ｉから入力されるリードデータＤＱ０を反転又は非反転させて配線ＲＷＢＳ０Ｂ−ｉに出力する回路である。

具体的には、反転制御回路２１０はデータバスインバージョン信号ＤＢＩ０を受ける排他的論理和回路ＸＮＯＲ１，ＸＮＯＲ２を備えており、データバスインバージョン信号ＤＢＩ０がハイレベルであれば配線ＲＷＢＳ０Ｂ−０と配線ＲＷＢＳ０Ｃ−０は同じ論理レベルとなり、データバスインバージョン信号ＤＢＩ０がローレベルであれば配線ＲＷＢＳ０Ｂ−０と配線ＲＷＢＳ０Ｃ−０は同じ論理レベルとなる。

データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、同時に入出力される複数のリードデータ及びライトデータに対して１ビット割り当てられる。そして、配線ＲＷＢＳ０Ｂ−０〜ＲＷＢＳ０Ｂ−７に供給されるライトデータＤＱ０はバースト入力された８ビットのライトデータ、つまり、互いに異なるタイミングで入力されたライトデータであり、同様に、配線ＲＷＢＳ０Ｃ−０〜ＲＷＢＳ０Ｃ−７に供給されるリードデータＤＱ０はバースト出力すべき８ビットのリードデータ、つまり、互いに異なるタイミングで出力すべきリードデータである。したがって、図１０に示すように、配線ＲＷＢＳ０Ｂ−０〜ＲＷＢＳ０Ｂ−７（配線ＲＷＢＳ０Ｃ−０〜ＲＷＢＳ０Ｃ−７）にはそれぞれ個別のデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７が割り当てられることになる。

図７及び図８に示すように、データバスＲＷＢＳ０ＣはＢＯＣ回路７０に接続され、データバスＲＷＢＳ４ＣはＢＯＣ回路７４に接続される。ＢＯＣ回路７０，７４は、カラムアドレスの所定ビットＹｂに基づき、それぞれデータバスＲＷＢＳ０Ｃ，ＲＷＢＳ４Ｃを構成する８本の配線と、データバスＲＷＢＳ０Ｄ，ＲＷＢＳ４Ｄを構成する８本の配線との接続関係を切り替える。図示しないが、データバスＲＷＢＳ１Ｃ〜ＲＷＢＳ３Ｃ、ＲＷＢＳ５Ｃ〜ＲＷＢＳ７Ｃに対しては、それぞれＢＯＣ回路７１〜７３，７５〜７７が接続される。

図１１は、ＢＯＣ回路７０の回路図である。

図１１に示すように、ＢＯＣ回路７０は、配線ＲＷＢＳ０Ｃ−ｊ及び配線ＲＷＢＳ０Ｃ−ｊ＋４（ｊ＝０〜３）と、配線ＲＷＢＳ０Ｄ−ｊ及び配線ＲＷＢＳ０Ｄ−ｊ＋４（ｊ＝０〜３）との間にそれぞれ接続された単位切替回路２２０〜２２３を備える。これら単位切替回路２２０〜２２３は、それぞれ対応する配線ＲＷＢＳ０Ｃ−ｊ及び配線ＲＷＢＳ０Ｃ−ｊ＋３と、配線ＲＷＢＳ０Ｄ−ｊ及び配線ＲＷＢＳ０Ｃ−ｊ＋３との接続関係を切り替える回路である。例えば、単位切替回路２２０は、配線ＲＷＢＳ０Ｃ−０，ＲＷＢＳ０Ｃ−４の一方を配線ＲＷＢＳ０Ｄ−０に接続し、他方を配線ＲＷＢＳ０Ｄ−４に接続する。

単位切替回路２２０は４つのＮチャンネル型ＭＯＳトランジスタＴＲ２１〜ＴＲ２４を備えており、そのゲート電極にはカラムアドレスの所定ビットＹｂ又はその反転信号が供給される。かかる構成により、所定ビットＹｂがローレベルであれば、トランジスタＴＲ２１，ＴＲ２２がオンするため、配線ＲＷＢＳ０Ｃ−０，ＲＷＢＳ０Ｃ−４はそれぞれ配線ＲＷＢＳ０Ｄ−０，配線ＲＷＢＳ０Ｄ−４に接続される。これに対し、所定ビットＹｂがハイレベルであれば、トランジスタＴＲ２３，ＴＲ２４がオンするため、配線ＲＷＢＳ０Ｃ−０，ＲＷＢＳ０Ｃ−４はそれぞれ配線ＲＷＢＳ０Ｄ−４，配線ＲＷＢＳ０Ｄ−０に接続される。

つまり、カラムアドレスの所定ビットＹｂがローレベルである場合には、データバスＲＷＢＳ０Ｃ−０〜７がそのままデータバスＲＷＢＳ０Ｄ−０〜７に接続される一方、カラムアドレスの所定ビットＹｂがハイレベルである場合には、バースト順序が先であるデータバスＲＷＢＳ０Ｃ−０〜３についてはバースト順序が後であるデータバスＲＷＢＳ０Ｄ−４〜７に接続され、バースト順序が後であるデータバスＲＷＢＳ０Ｃ−４〜７についてはバースト順序が先であるデータバスＲＷＢＳ０Ｄ−０〜３に接続されることになる。

そして、データバスＲＷＢＳ０Ｄ，ＲＷＢＳ４Ｄは、図６に示したリードライトアンプ１５に接続される。

図１２は、ＤＢＩ制御回路８０の構成を示すブロック図である。

図１２に示すように、ＤＢＩ制御回路８０は、ＤＭ制御部８１及びＤＢＩ制御部８２を備えている。ＤＭ制御部８１はモード信号ＭＯＤＥ０によって活性化される回路であり、ＤＭ制御部８１が活性化されると、ライト動作時に制御端子２６を介してシリアルに入力される制御信号ＤＭＤＢＩは、データマスク信号ＤＭ０〜ＤＭ７として扱われる。データマスク信号ＤＭ０〜ＤＭ７はシリアルパラレル変換回路８３によってパラレル変換され、図６に示すリードライトアンプ１５に供給される。リードライトアンプ１５は、活性化しているデータマスク信号ＤＭ０〜ＤＭ７に対応するライトデータＤＱ０〜ＤＱ７をマスクし、これによりメモリセルアレイ１１に対する当該ライトデータの書き込みを無効化する。

一方、ＤＢＩ制御部８２はモード信号ＭＯＤＥ１によって活性化される回路であり、ＤＢＩ制御部８２が活性化されると、ライト動作時に制御端子２６を介して入力される制御信号ＤＭＤＢＩは、データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７として扱われる。ＤＢＩ制御部８２から出力されるデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、シリアルパラレル変換回路８４によってパラレル変換され、図６に示すバッファ回路８７を介してデータ入出力回路１００に供給される。上述の通り、データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、データ入出力回路１００に含まれるＤＢＩ回路６０〜６７に共通に供給される。ここで、シリアルパラレル変換回路８４とＤＢＩ回路６０〜６７とを接続する信号パスにバッファ回路８７を挿入しているのは、各データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７が８つのＤＢＩ回路６０〜６７に共通に入力されるため、配線負荷が非常に大きいからである。

一方、リード動作時においては、リードライトアンプ１５から全リードデータＤＡＴＡ０〜ＤＡＴＡ６３がリードデータ演算部８６に供給される。リードデータ演算部８６は、リード信号ＩＲＤの活性化に応答してリードデータＤＡＴＡ０〜ＤＡＴＡ６３を解析し、これに基づいてデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７を生成する。リードデータ演算部８６によって生成されたデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、パラレルシリアル変換回路８５によってシリアル変換され、図６に示す入出力回路９１に供給される。これにより、制御端子２６からは、リードデータＤＱに同期してデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７がバースト出力される。

リードデータ演算部８６によるデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７の生成は、次の基準により行う。つまり、８個のデータ入出力端子２４から同時に出力すべきリードデータＤＱ０〜ＤＱ７の論理レベルを評価し、４ビット以上のリードデータがハイレベルであれば対応するデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７をローレベル（非活性レベル）とし、３ビット未満のリードデータがハイレベルであれば対応するデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７をハイレベル（活性レベル）とする。データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７がハイレベルに活性化すると、図１０を用いて説明したように、リードデータＤＱ０〜ＤＱ７の論理レベルが反転する。これにより、８個のデータ入出力端子２４から同時に出力すべきリードデータＤＱ０〜ＤＱ７の論理レベルは、常に４ビット以上がハイレベルとなる。このような制御を行うのは、ローレベルのデータを転送する場合に比べ、ハイレベルのデータを転送する方が、データバスの充放電電流が少ないからである。

ライト動作時においては、ライトデータの反転制御がコントローラ側で行われるため、半導体装置１０ａ側においては、コントローラから供給されるデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７に基づき、ＤＢＩ回路７０〜７７を用いて、反転又は非反転されたライトデータの再生を行う。

以上が本実施形態による半導体装置１０ａの回路構成である。次に、図１３〜図１７を用いて半導体装置１０ａの動作について説明する。

図１３は、モード信号ＭＯＤＥ８がハイレベルである場合、つまり、×８動作に設定されている場合におけるライト動作時の切替回路５０／５４の動作を説明するためのタイミング図である。×８動作に設定されている場合、８個のデータ入出力端子２４からライトデータＤＱ０〜ＤＱ７が入力されるが、図１３にはこのうちライトデータＤＱ０，ＤＱ４のみを示している。

モード信号ＭＯＤＥ８がハイレベルである場合、切替信号ＳＥＬはローレベルに固定される。このため、図１３に示すように、バースト入力される８ビットのライトデータＤＱ０はデータバスＲＷＢＳ０Ｂに転送され、バースト入力される８ビットのライトデータＤＱ４はデータバスＲＷＢＳ４Ｂに転送される。

切替回路５０／５４を用いて上記の動作を行うと、ライトデータＤＱ０，ＤＱ４には所定の遅延が生じる。既に説明したとおり、本実施形態においてはかかる遅延とバッファ回路８７による遅延をオーバーラップさせることにより、アクセス遅延を低減している。

図１４及び図１５は、モード信号ＭＯＤＥ８がハイレベルである場合、つまり、×４動作に設定されている場合におけるライト動作時の切替回路５０／５４の動作を説明するためのタイミング図であり、図１４はカラムアドレスの所定ビットＹａがローレベルである場合の動作を示し、図１５はカラムアドレスの所定ビットＹａがハイレベルである場合の動作を示している。×４動作に設定されている場合、４個のデータ入出力端子２４からライトデータＤＱ０〜ＤＱ３が入力されるが、図１４及び図１５にはこのうちライトデータＤＱ０のみを示している。

図１４に示すように、カラムアドレスの所定ビットＹａがローレベルである場合、バースト入力される８ビットのライトデータＤＱ０はデータバスＲＷＢＳ０Ｂに転送される。この場合、データバスＲＷＢＳ４Ｂ上のデータは無効である。一方、図１５に示すように、カラムアドレスの所定ビットＹａがハイレベルである場合、バースト入力される８ビットのライトデータＤＱ０はデータバスＲＷＢＳ４Ｂに転送される。この場合、データバスＲＷＢＳ０Ｂ上のデータは無効である。このように、×４動作に設定されている場合には、カラムアドレスの所定ビットＹａに基づいてライトデータの転送先を切り替えることができる。

図１６は、ライト動作時におけるＤＢＩ回路６０，６４の動作を説明するためのタイミング図である。図１６に示す例では、動作モードが×８動作に設定されている。このため、実際には８個のデータ入出力端子２４からライトデータＤＱ０〜ＤＱ７が入力されるが、図１６にはこのうちライトデータＤＱ０，ＤＱ４のみを示している。

図１６に示すように、バースト入力されるライトデータＤＱ０，ＤＱ４とこれに対応するデータバスインバージョン信号ＤＢＩ０〜ＤＢＩ７は、同期して入力される。リード動作時においても同様である。

図１６に示す例では、データバスインバージョン信号ＤＢＩ０〜ＤＢＩ７の値が「０１０１１０１０」である。このため、データバスＲＷＢＳ０Ｂ，ＲＷＢＳ４Ｂに現れたライトデータＤＱ０，ＤＱ４のうち、データバスインバージョン信号ＤＢＩ０，２，５，７に対応するライトデータＤＱ０，ＤＱ４の論理レベルが反転され、データバスインバージョン信号ＤＢＩ１，３，４，６に対応するライトデータＤＱ０，ＤＱ４の論理レベルが非反転される。このようにして反転制御されたライトデータＤＱ０，ＤＱ４は、データバスＲＷＢＳ０Ｃ，ＲＷＢＳ４Ｃに転送される。図１６において、下線を付したライトデータはその論理レベルが反転されていることを意味する。

図１７は、ライト動作時におけるＢＯＣ回路７０，７４の動作を説明するためのタイミング図である。図１７に示す例においても動作モードが×８動作に設定されているため、実際には８個のデータ入出力端子２４からライトデータＤＱ０〜ＤＱ７が入力されるが、図１７にはこのうちライトデータＤＱ０，ＤＱ４のみを示している。

図１７に示す例では、カラムアドレスの所定ビットＹｂがハイレベルであるため、ＢＯＣ回路７０，７４によってバースト順序の入れ替えが行われる。つまり、データバスＲＷＢＳ０Ｃ，ＲＷＢＳ４Ｃを介して入力されるライトデータＤＱ０，ＤＱ４のうち、先に入力された各４ビットのライトデータと、後に入力された各４ビットのライトデータが入れ替えられる。図１７において、下線を付したライトデータは先に入力されたライトデータであることを意味する。

以上が本実施形態による半導体装置１０ａの動作である。

このように、本実施形態による半導体装置１０ａは、データ入出力端子２４とＤＢＩ回路６０〜６７との間に切替回路５０〜５７を配置していることから、切替回路５０〜５７の動作遅延とバッファ回路８７の動作遅延をオーバーラップさせることができる。これにより、バッファ回路８７の動作遅延の一部又は全部が、切替回路５０〜５７の動作遅延によって隠蔽されることから、従来に比べてアクセス速度を高速化することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、データバス上の信号を反転又は非反転する右データバスインバージョン機能を有する全ての半導体装置に対して適用が可能である。

２ 外部基板
１０Ｘ，１０ａ，１０ｂ，１０ｃ，１０ｄ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ リードライトアンプ
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ入出力端子
２５ 電源端子
２６ 制御端子
２７ ボンディングオプション端子
２８ データストローブ端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ クロック入力回路
３６ 位相調整回路
３７ タイミングジェネレータ
３８ キャリブレーション回路
３９ 内部電源発生回路
５０〜５７ 切替回路
６０〜６７ データバスインバージョン（ＤＢＩ）回路
７０〜７７ バーストオーダー制御（ＢＯＣ）回路
８０ ＤＭＤＢＩ制御回路
８１ ＤＭ制御部
８２ ＤＢＩ制御部
８３，８４ シリアルパラレル変換回路
８５ パラレルシリアル変換回路
８６ リードデータ演算部
８７ バッファ回路
９１ 入出力回路
９２ ボンディングオプション回路
１００ データ入出力回路
１１０，１１４，１１９ 入力レシーバ回路
１２０，１２４ 出力バッファ回路
１３０〜１３７ シリアルパラレル変換回路
１４０〜１４７ パラレルシリアル変換回路
２００〜２０７ 単位切替回路
２１０〜２１７ 反転制御回路
２２０〜２２３ 単位切替回路
ＤＢＩ０〜ＤＢＩ７ データバスインバージョン信号
ＤＭ０〜ＤＭ７ データマスク信号
ＤＭＤＢＩ 制御信号
ＭＣ メモリセル
ＲＷＢＳ データバス
ＳＥＬ 切替信号

Claims (17)

1. 複数のメモリセルを含むメモリセルアレイと、
   複数のデータを入出力するデータ入出力端子と、
   前記メモリセルアレイ及び前記データ入出力端子間に設けられるデータバスと、を備えた半導体装置であって、
   前記データバスの経路上には、
   第１の制御信号に応じて、前記複数のデータを前記データバス及び他のデータバスのいずれか一方に割り当てる第１の制御回路と、
   第２の制御信号に応じて、前記複数のデータを其々反転又は非反転する第２の制御回路と、
   第３の制御信号に応じて、前記データバスに含まれる複数の配線と前記複数のデータとの対応関係を切り替える第３の制御回路と、が含まれており、
   前記第２の制御回路は、前記データバスの経路上において前記第１及び第３の制御回路の少なくともいずれか一方を介して前記データ入出力端子に接続されることを特徴とする半導体装置。
2. 複数の他のデータを入出力する他のデータ入出力端子をさらに備え、
   前記第１の制御回路は、前記第１の制御信号が第１の値を示している場合には、前記複数のデータを前記データバスに割り当てるとともに、前記複数の他のデータを前記他のデータバスに割り当て、前記第１の制御信号が前記第１の値とは異なる第２の値を示している場合には前記複数のデータを前記他のデータバスに割り当てるとともに、前記複数の他のデータを前記データバスに割り当てることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の制御回路は、前記第２の制御信号に応じて前記複数の他のデータを其々反転又は非反転することを特徴とする請求項２に記載の半導体装置。
4. 前記第２の制御信号は、前記複数のデータにそれぞれ対応する複数のビット信号を含み、
   前記第２の制御回路は、前記複数のデータのうち第１の論理レベルであるビット信号に対応するデータを反転し、前記複数のデータのうち第２の論理レベルであるビット信号に対応するデータを非反転することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記複数のビット信号を入出力する制御端子をさらに備え、
   前記複数のデータとこれに対応する前記複数のビット信号は、同期して入出力されることを特徴とする請求項４に記載の半導体装置。
6. 前記第３の制御回路は、前記第３の制御信号に応じて前記他のデータバスに含まれる複数の配線と前記複数の他のデータとの対応関係を切り替えることを特徴とする請求項２又は３に記載の半導体装置。
7. 前記複数の配線は第１及び第２の配線を含み、
   前記複数のデータは第１及び第２のデータを含み、
   前記第３の制御回路は、前記第３の制御信号が第３の値を示している場合には、前記第１及び第２のデータをそれぞれ前記第１及び第２の配線に割り当て、前記第３の制御信号が前記第３の値とは異なる第４の値を示している場合には、前記第１及び第２のデータをそれぞれ前記第２及び第１の配線に割り当てることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第１の制御回路は、前記データバスの経路上において前記データ入出力端子と前記第２の制御回路との間に接続され、
   前記第３の制御回路は、前記データバスの経路上において前記メモリセルアレイと前記第２の制御回路との間に接続されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第１の制御回路は、前記データバスの経路上において前記メモリセルアレイと前記第２の制御回路との間に接続され、
   前記第３の制御回路は、前記データバスの経路上において前記データ入出力端子と前記第２の制御回路との間に接続されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
10. 前記第２の制御回路は、前記データバスの経路上において前記第１及び第３の制御回路の両方を介して前記データ入出力端子に接続されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
11. 前記第３の制御回路は、前記データバスの経路上において前記第１の制御回路と前記第２の制御回路との間に接続されることを特徴とする請求項１０に記載の半導体装置。
12. 前記第１の制御回路は、前記データバスの経路上において前記第２の制御回路と前記第３の制御回路との間に接続されることを特徴とする請求項１０に記載の半導体装置。
13. 複数ビットからなるデータセットをシリアルに入出力するデータ入出力端子と、
    第１乃至第４のデータバスと、
    前記データ入出力端子を介してシリアルに入力される前記データセットをパラレルに変換して前記第１のデータバスに出力するシリアルパラレル変換回路と、
    前記第１のデータバスを介してパラレルに入力される前記データセットをシリアルに変換して前記データ入出力端子に出力するパラレルシリアル変換回路と、
    前記第１のデータバスと前記第２及び第３のデータバスのいずれか一方とを接続する切替回路と、
    前記第２のデータバスと前記第４のデータバスとの間に接続され、前記データセットを構成する前記複数のビットの論理レベルをそれぞれ制御信号に基づいて反転させるデータバスインバージョン回路と、を備えることを特徴とする半導体装置。
14. 第５のデータバスをさらに備え、
    前記データバスインバージョン回路は、前記第２のデータバスと前記第４のデータバスとの間に接続された第１の回路部分と、前記第３のデータバスと前記第５のデータバスとの間に接続された第２の回路部分とを含むことを特徴とする請求項１３に記載の半導体装置。
15. 第６のデータバスと、
    前記第４のデータバスと前記第６のデータバスとの間に接続され、前記第４のデータバスを構成する複数の配線と前記第６のデータバスを構成する複数の配線との接続関係を切り替えるバーストオーダー制御回路と、をさらに備えることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 複数ビットからなるデータセットをシリアルに入出力するデータ入出力端子と、
    第１乃至第３のデータバスと、
    前記データ入出力端子を介してシリアルに入力される前記データセットをパラレルに変換して前記第１のデータバスに出力するシリアルパラレル変換回路と、
    前記第１のデータバスを介してパラレルに入力される前記データセットをシリアルに変換して前記データ入出力端子に出力するパラレルシリアル変換回路と、
    前記第１のデータバスと前記第２のデータバスとの間に接続され、前記第１のデータバスを構成する複数の配線と前記第２のデータバスを構成する複数の配線との接続関係を切り替えるバーストオーダー制御回路と、
    前記第２のデータバスと前記第３のデータバスとの間に接続され、前記データセットを構成する前記複数のビットの論理レベルをそれぞれ制御信号に基づいて反転させるデータバスインバージョン回路と、を備えることを特徴とする半導体装置。
17. 第４及び第５のデータバスと、
    前記第３のデータバスと前記第４及び第５のデータバスのいずれか一方とを接続する切替回路と、をさらに備えることを特徴とする請求項１６に記載の半導体装置。

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