JPS618786A - メモリ制御方式 - Google Patents

メモリ制御方式

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JPS618786A
JPS618786A JP59127826A JP12782684A JPS618786A JP S618786 A JPS618786 A JP S618786A JP 59127826 A JP59127826 A JP 59127826A JP 12782684 A JP12782684 A JP 12782684A JP S618786 A JPS618786 A JP S618786A
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JP
Japan
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data
write
read
rams
scan chain
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JP59127826A
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JPH0150036B2 (ja
Inventor
Yukinori Matsukawa
幸徳 松川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS618786A publication Critical patent/JPS618786A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムにおけるメモリンステムの制
御方式に関する。
近年半導体技術特に集積化技術の発達に伴い、1パツケ
ージに多数の論理回路ン搭載し、て高度の論理制御機能
またはデータ蓄積機能ケ実現する例えばマイクロプロセ
ッサ(MPU)や256にビット(Kb)のランダムア
クセスメモリ(RAM)か低コストで提供されるように
なった。
これ等の高集積回路素子(LSI)または複数のLSI
を搭載して更に上位の論理機能を実現する中間実装体、
例えば印刷配線板においては一定の物理的寸法の下でこ
れ等高t#iW災装における論理回路のデータ入出カケ
実現するのでこれ等のデーl入出力接続におけるビン数
か著しく制限される事態ン招くようになった。
〔従来の技術〕
従来よりLSlf、rCはLSI乞搭ト就する印刷配線
初レベルにおいて、例えばMPUに内蔵する、RAM 
ま1こはMPUより見て同一印刷配線板上に搭載する外
けRAMK#積する文字または図形デー・りについてデ
ータ交替のための書込み(以下AL−TgRと略)まK
は表示出力のための読出しく以ド])ISPLAYと略
)においては、文字/図形データの属性毎にRAMの制
御巣位とするので、該゛属性の拌頑即ちRAMの制御単
位数か増え各制御単位のRAM毎に説出し/′4込みの
信号線乞必要とする、 )11】ち1tAM単位当り接地縁(GND)ならびに
・電源供給線(Vcc)の他、データ入力と出カン切遺
えて供用するデータ入出力1に対線(Ilo)に凶えは
8ビツト、+CAM4位当りの記憶答1kを64Kb(
8bx8KW)(!:Lそo)BKsVw例工ば28×
25により展開する場合ではアドレスデータ(ADD)
に13ピッhv要すので、Ilo、ADDン共通線によ
ってもRA IVI単位数がn個となると記憶システム
として入用な総ビン数N=2n+8+13+2(GND
+Vcc)”を準備する必要があった。
ALTER/DISPLAYにおけるメモリ制御は高密
度実装の特徴ン失うことなくビン数が出来るだけ少いこ
とが望ましい。
〔発明が解決しようとする問題点〕
従来においては上記のRAMn個VLSIまKは印刷配
線板に収容しようとするとLSIまたは印刷配線板にお
ける入出力接続ビン数の制限に接触して高密度実装の利
点ン生かせない問題点が存在する。こ\でALTER/
DISPLAYにおけるデータ転送速度が通常5Mb/
sレベル以下であることに着目しデータ転送速度ン損う
ことな(、RAM単位数nにおいてもビン数ン最小限に
収容するメモリ制御方式を提供しようとするものモある
〔問題点ン解決するための手段〕
この目的は、記憶システムにおける制御部はランダムア
クセスメモリの該単位毎に備えた入力、アドレス、出力
データケ一時蓄積′″fる各手段ならびに書込み/読出
し動作の有効/無効を選択する手段と共に縦続接続して
スキャンチェーンをm成し、該制御部はスキャングロッ
ク乞送出するクロック発生手段ビ介し該スキャンチェー
ンのシフトc山作を制御して任意のランダムアクセスメ
モリ単位ケ選択[2、データの入力または…力動作乞ス
ギヤンイン/アウトにより実行せしめる本発明によって
達成される。
〔実施例〕
以下図面ン参照】−7つつ本発明の一実施例について説
明する。
図は本発明の一実施例におけるメモリ制御方式によるブ
ロック図である。サービスプロセッサ(SVP)1は外
部からの要求に伴い構成各部をしてRAM3 a = 
nより任意のRAM例えばRAMaY選択してALT’
ER/DISPLY Tt制御する機能である。
また図示省略したが複数ビットのシフトレジスタl内蔵
し、該内蔵レジスタはフリップフロラ1回路(FF)7
n〜7a1書込データレジスタ(WDKEG)4a、ア
ドレスデータレジスタ(AD REG)6a、市も出し
データレジスタ(RD REG)5a・・・・・・WD
 REG4n、AD REG6n、RD REG5n’
ft縦続し再び該内蔵レジスタに戻って、この図では時
計廻りに一巡1′るスキャンチェーンン構成しており、
該スキャンチェーンにおけるデータは別途SVP 1の
制御に従って送出するスキャンクロック発生部2よりの
スキャンクロック(SCLK)の1クロツク毎に1ステ
ツプずつシフト動作ン実行する。従つ  −て5VPI
の内蔵レジスタに逐−設定するスキャンインデータ(S
I )は5CLKに従ってスキャンチェーン上の任意の
RKG6a=n、4a−nならびにFF7a〜nにシフ
トされ設定することか出来る。
従って書込有効信号(WE)としてlが送出されるとき
、例えばFF7aに1が設定されAND Y介しRAM
3aが書込み状態で選択されたとき&’!ADREG6
aに設定されkS工に従いWD RgG 4aにSIさ
れたデータが該RAM3aに書込まれる。
同様にFF6aに1が設定され、靜に変えて絖出し有効
信号(01)が送出されAND’に介しRAM’3a 
 が読出し状態で選択されたときはAD REG6aに
設定されrs SIに伴うアドレス位置によるRAM3
aの蓄積データが送出されRDREG5aに設定される
ので、5VPIはスキャンクロツタ発生部2ンして5C
LK′ft送出せしめてスキャンチェーンにシフト動作
ン実行させ該RDREG5aに取込んだデータン内蔵レ
ジスタにスキャンアウトデータ(So)として読出すこ
とが出来る。
本実施例では以上のように構成されているので5VPI
は外部からのALTgR/DISPLAY要求にRAM
3 a = Hより任意のRAMY選択してSI/SO
として入出力することが出来る。
本方式によるデータの入出力はシフト方式によるスキャ
ンイン/アウトとなるので5CLK(7)1クロツク毎
に1ビツトの直列伝送になり該5CLKのサイクルタイ
ムとして200ns即ち5Mb/s程度の伝送速度とは
なるがALTER/DISPLAYの目的には充分の仕
様であり、一方n個のRAM単位に対して本発明による
記憶システムのメモリ制御方式では入出力動作のための
必要ビン数N a = 2(SI +SO)+2(Wg
+OE)+2(SCLK)+2(GND +’Vc c
 )の8本となり、RAM単位数のn個に関係f、r<
n乞例えば8個としL;とき従来の必要ビン数N8=3
9に対し1/4以下に削減するメモリ制御方式が得られ
る。
〔発明の効呆〕
以上説明したように本発明によればA L T E R
/DISPLAYに使用する記憶システムにおいて、伝
送速度の点では必要仕様ン確保しつ\従来のメモリ制御
方式における必要ビン数を大幅に削減するメモリ制御方
式ン提供することが出来るっ
【図面の簡単な説明】
図は本発明の一実施例におけるメモリ制御方式によるブ
ロック図である。図において、1はサービスプロセッサ
(SVP) 2はスキャンクロック発生回路

Claims (1)

    【特許請求の範囲】
  1.  複数の制御単位による構成するランダムアクセスメモ
    リの単位毎にデータ交替のための書込みならびに表示出
    力のためのデータ読出しを実行する記憶システムにあっ
    て、該システムの制御部はランダムアクセスメモリの該
    単位毎に備えた入力、アドレス、出力データを一時蓄積
    する各手段ならびに書込み/読出し動作の有効/無効を
    選択する手段と共に縦続接続してスキャンチェーンを構
    成し、該制御部はスキャンクロックを送出するクロック
    発生手段を介し該スキャンチェーンのシフト動作を制御
    して任意のランダムアクセスメモリ単位を選択すると同
    時に書込みデータ、書込みアドレス〆読出しアドンスを
    設値し、かつサービスプロセッサからの書込み有効信号
    によりデータ交替のためのデータ書込み動作を実行し、
    またはサービスプロセッサからの読出し有効信号とスキ
    ャンチェーンのシフト動作により設定した読出しアドレ
    スのデータ読出し動作を実行せしめることを特徴とする
    メモリ制御方式。
JP59127826A 1984-06-21 1984-06-21 メモリ制御方式 Granted JPS618786A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59127826A JPS618786A (ja) 1984-06-21 1984-06-21 メモリ制御方式

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JP59127826A JPS618786A (ja) 1984-06-21 1984-06-21 メモリ制御方式

Publications (2)

Publication Number Publication Date
JPS618786A true JPS618786A (ja) 1986-01-16
JPH0150036B2 JPH0150036B2 (ja) 1989-10-26

Family

ID=14969623

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JP59127826A Granted JPS618786A (ja) 1984-06-21 1984-06-21 メモリ制御方式

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JP (1) JPS618786A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205815B2 (en) 2003-11-25 2007-04-17 Samsung Electronics Co., Ltd. Method and integrated circuit apparatus for reducing simultaneously switching output

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* Cited by examiner, † Cited by third party
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US7205815B2 (en) 2003-11-25 2007-04-17 Samsung Electronics Co., Ltd. Method and integrated circuit apparatus for reducing simultaneously switching output

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Publication number Publication date
JPH0150036B2 (ja) 1989-10-26

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