JPS618786A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS618786A JPS618786A JP59127826A JP12782684A JPS618786A JP S618786 A JPS618786 A JP S618786A JP 59127826 A JP59127826 A JP 59127826A JP 12782684 A JP12782684 A JP 12782684A JP S618786 A JPS618786 A JP S618786A
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- JP
- Japan
- Prior art keywords
- data
- write
- read
- rams
- scan chain
- Prior art date
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- Granted
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおけるメモリンステムの制
御方式に関する。
御方式に関する。
近年半導体技術特に集積化技術の発達に伴い、１パツケ
ージに多数の論理回路ン搭載し、て高度の論理制御機能
またはデータ蓄積機能ケ実現する例えばマイクロプロセ
ッサ（ＭＰＵ）や２５６にビット（Ｋｂ）のランダムア
クセスメモリ（ＲＡＭ）か低コストで提供されるように
なった。
ージに多数の論理回路ン搭載し、て高度の論理制御機能
またはデータ蓄積機能ケ実現する例えばマイクロプロセ
ッサ（ＭＰＵ）や２５６にビット（Ｋｂ）のランダムア
クセスメモリ（ＲＡＭ）か低コストで提供されるように
なった。
これ等の高集積回路素子（ＬＳＩ）または複数のＬＳＩ
を搭載して更に上位の論理機能を実現する中間実装体、
例えば印刷配線板においては一定の物理的寸法の下でこ
れ等高ｔ＃ｉＷ災装における論理回路のデータ入出カケ
実現するのでこれ等のデーｌ入出力接続におけるビン数
か著しく制限される事態ン招くようになった。
を搭載して更に上位の論理機能を実現する中間実装体、
例えば印刷配線板においては一定の物理的寸法の下でこ
れ等高ｔ＃ｉＷ災装における論理回路のデータ入出カケ
実現するのでこれ等のデーｌ入出力接続におけるビン数
か著しく制限される事態ン招くようになった。
従来よりＬＳｌｆ、ｒＣはＬＳＩ乞搭ト就する印刷配線
初レベルにおいて、例えばＭＰＵに内蔵する、ＲＡＭ
ま１こはＭＰＵより見て同一印刷配線板上に搭載する外
けＲＡＭＫ＃積する文字または図形デー・りについてデ
ータ交替のための書込み（以下ＡＬ−ＴｇＲと略）まＫ
は表示出力のための読出しく以ド］）ＩＳＰＬＡＹと略
）においては、文字／図形データの属性毎にＲＡＭの制
御巣位とするので、該゛属性の拌頑即ちＲＡＭの制御単
位数か増え各制御単位のＲＡＭ毎に説出し／′４込みの
信号線乞必要とする、 ）１１】ち１ｔＡＭ単位当り接地縁（ＧＮＤ）ならびに
・電源供給線（Ｖｃｃ）の他、データ入力と出カン切遺
えて供用するデータ入出力１に対線（Ｉｌｏ）に凶えは
８ビツト、＋ＣＡＭ４位当りの記憶答１ｋを６４Ｋｂ（
８ｂｘ８ＫＷ）（！：Ｌそｏ）ＢＫｓＶｗ例工ば２８×
２５により展開する場合ではアドレスデータ（ＡＤＤ）
に１３ピッｈｖ要すので、Ｉｌｏ、ＡＤＤン共通線によ
ってもＲＡ ＩＶＩ単位数がｎ個となると記憶システム
として入用な総ビン数Ｎ＝２ｎ＋８＋１３＋２（ＧＮＤ
＋Ｖｃｃ）”を準備する必要があった。
初レベルにおいて、例えばＭＰＵに内蔵する、ＲＡＭ
ま１こはＭＰＵより見て同一印刷配線板上に搭載する外
けＲＡＭＫ＃積する文字または図形デー・りについてデ
ータ交替のための書込み（以下ＡＬ−ＴｇＲと略）まＫ
は表示出力のための読出しく以ド］）ＩＳＰＬＡＹと略
）においては、文字／図形データの属性毎にＲＡＭの制
御巣位とするので、該゛属性の拌頑即ちＲＡＭの制御単
位数か増え各制御単位のＲＡＭ毎に説出し／′４込みの
信号線乞必要とする、 ）１１】ち１ｔＡＭ単位当り接地縁（ＧＮＤ）ならびに
・電源供給線（Ｖｃｃ）の他、データ入力と出カン切遺
えて供用するデータ入出力１に対線（Ｉｌｏ）に凶えは
８ビツト、＋ＣＡＭ４位当りの記憶答１ｋを６４Ｋｂ（
８ｂｘ８ＫＷ）（！：Ｌそｏ）ＢＫｓＶｗ例工ば２８×
２５により展開する場合ではアドレスデータ（ＡＤＤ）
に１３ピッｈｖ要すので、Ｉｌｏ、ＡＤＤン共通線によ
ってもＲＡ ＩＶＩ単位数がｎ個となると記憶システム
として入用な総ビン数Ｎ＝２ｎ＋８＋１３＋２（ＧＮＤ
＋Ｖｃｃ）”を準備する必要があった。
ＡＬＴＥＲ／ＤＩＳＰＬＡＹにおけるメモリ制御は高密
度実装の特徴ン失うことなくビン数が出来るだけ少いこ
とが望ましい。
度実装の特徴ン失うことなくビン数が出来るだけ少いこ
とが望ましい。
従来においては上記のＲＡＭｎ個ＶＬＳＩまＫは印刷配
線板に収容しようとするとＬＳＩまたは印刷配線板にお
ける入出力接続ビン数の制限に接触して高密度実装の利
点ン生かせない問題点が存在する。こ＼でＡＬＴＥＲ／
ＤＩＳＰＬＡＹにおけるデータ転送速度が通常５Ｍｂ／
ｓレベル以下であることに着目しデータ転送速度ン損う
ことな（、ＲＡＭ単位数ｎにおいてもビン数ン最小限に
収容するメモリ制御方式を提供しようとするものモある
。
線板に収容しようとするとＬＳＩまたは印刷配線板にお
ける入出力接続ビン数の制限に接触して高密度実装の利
点ン生かせない問題点が存在する。こ＼でＡＬＴＥＲ／
ＤＩＳＰＬＡＹにおけるデータ転送速度が通常５Ｍｂ／
ｓレベル以下であることに着目しデータ転送速度ン損う
ことな（、ＲＡＭ単位数ｎにおいてもビン数ン最小限に
収容するメモリ制御方式を提供しようとするものモある
。
この目的は、記憶システムにおける制御部はランダムア
クセスメモリの該単位毎に備えた入力、アドレス、出力
データケ一時蓄積′″ｆる各手段ならびに書込み／読出
し動作の有効／無効を選択する手段と共に縦続接続して
スキャンチェーンをｍ成し、該制御部はスキャングロッ
ク乞送出するクロック発生手段ビ介し該スキャンチェー
ンのシフトｃ山作を制御して任意のランダムアクセスメ
モリ単位ケ選択［２、データの入力または…力動作乞ス
ギヤンイン／アウトにより実行せしめる本発明によって
達成される。
クセスメモリの該単位毎に備えた入力、アドレス、出力
データケ一時蓄積′″ｆる各手段ならびに書込み／読出
し動作の有効／無効を選択する手段と共に縦続接続して
スキャンチェーンをｍ成し、該制御部はスキャングロッ
ク乞送出するクロック発生手段ビ介し該スキャンチェー
ンのシフトｃ山作を制御して任意のランダムアクセスメ
モリ単位ケ選択［２、データの入力または…力動作乞ス
ギヤンイン／アウトにより実行せしめる本発明によって
達成される。
以下図面ン参照】−７つつ本発明の一実施例について説
明する。
明する。
図は本発明の一実施例におけるメモリ制御方式によるブ
ロック図である。サービスプロセッサ（ＳＶＰ）１は外
部からの要求に伴い構成各部をしてＲＡＭ３ ａ ＝
ｎより任意のＲＡＭ例えばＲＡＭａＹ選択してＡＬＴ’
ＥＲ／ＤＩＳＰＬＹ Ｔｔ制御する機能である。
ロック図である。サービスプロセッサ（ＳＶＰ）１は外
部からの要求に伴い構成各部をしてＲＡＭ３ ａ ＝
ｎより任意のＲＡＭ例えばＲＡＭａＹ選択してＡＬＴ’
ＥＲ／ＤＩＳＰＬＹ Ｔｔ制御する機能である。
また図示省略したが複数ビットのシフトレジスタｌ内蔵
し、該内蔵レジスタはフリップフロラ１回路（ＦＦ）７
ｎ〜７ａ１書込データレジスタ（ＷＤＫＥＧ）４ａ、ア
ドレスデータレジスタ（ＡＤ ＲＥＧ）６ａ、市も出し
データレジスタ（ＲＤ ＲＥＧ）５ａ・・・・・・ＷＤ
ＲＥＧ４ｎ、ＡＤ ＲＥＧ６ｎ、ＲＤ ＲＥＧ５ｎ’
ｆｔ縦続し再び該内蔵レジスタに戻って、この図では時
計廻りに一巡１′るスキャンチェーンン構成しており、
該スキャンチェーンにおけるデータは別途ＳＶＰ １の
制御に従って送出するスキャンクロック発生部２よりの
スキャンクロック（ＳＣＬＫ）の１クロツク毎に１ステ
ツプずつシフト動作ン実行する。従つ −て５ＶＰＩ
の内蔵レジスタに逐−設定するスキャンインデータ（Ｓ
Ｉ ）は５ＣＬＫに従ってスキャンチェーン上の任意の
ＲＫＧ６ａ＝ｎ、４ａ−ｎならびにＦＦ７ａ〜ｎにシフ
トされ設定することか出来る。
し、該内蔵レジスタはフリップフロラ１回路（ＦＦ）７
ｎ〜７ａ１書込データレジスタ（ＷＤＫＥＧ）４ａ、ア
ドレスデータレジスタ（ＡＤ ＲＥＧ）６ａ、市も出し
データレジスタ（ＲＤ ＲＥＧ）５ａ・・・・・・ＷＤ
ＲＥＧ４ｎ、ＡＤ ＲＥＧ６ｎ、ＲＤ ＲＥＧ５ｎ’
ｆｔ縦続し再び該内蔵レジスタに戻って、この図では時
計廻りに一巡１′るスキャンチェーンン構成しており、
該スキャンチェーンにおけるデータは別途ＳＶＰ １の
制御に従って送出するスキャンクロック発生部２よりの
スキャンクロック（ＳＣＬＫ）の１クロツク毎に１ステ
ツプずつシフト動作ン実行する。従つ −て５ＶＰＩ
の内蔵レジスタに逐−設定するスキャンインデータ（Ｓ
Ｉ ）は５ＣＬＫに従ってスキャンチェーン上の任意の
ＲＫＧ６ａ＝ｎ、４ａ−ｎならびにＦＦ７ａ〜ｎにシフ
トされ設定することか出来る。
従って書込有効信号（ＷＥ）としてｌが送出されるとき
、例えばＦＦ７ａに１が設定されＡＮＤ Ｙ介しＲＡＭ
３ａが書込み状態で選択されたとき＆’！ＡＤＲＥＧ６
ａに設定されｋＳ工に従いＷＤ ＲｇＧ ４ａにＳＩさ
れたデータが該ＲＡＭ３ａに書込まれる。
、例えばＦＦ７ａに１が設定されＡＮＤ Ｙ介しＲＡＭ
３ａが書込み状態で選択されたとき＆’！ＡＤＲＥＧ６
ａに設定されｋＳ工に従いＷＤ ＲｇＧ ４ａにＳＩさ
れたデータが該ＲＡＭ３ａに書込まれる。
同様にＦＦ６ａに１が設定され、靜に変えて絖出し有効
信号（０１）が送出されＡＮＤ’に介しＲＡＭ’３ａ
が読出し状態で選択されたときはＡＤ ＲＥＧ６ａに
設定されｒｓ ＳＩに伴うアドレス位置によるＲＡＭ３
ａの蓄積データが送出されＲＤＲＥＧ５ａに設定される
ので、５ＶＰＩはスキャンクロツタ発生部２ンして５Ｃ
ＬＫ′ｆｔ送出せしめてスキャンチェーンにシフト動作
ン実行させ該ＲＤＲＥＧ５ａに取込んだデータン内蔵レ
ジスタにスキャンアウトデータ（Ｓｏ）として読出すこ
とが出来る。
信号（０１）が送出されＡＮＤ’に介しＲＡＭ’３ａ
が読出し状態で選択されたときはＡＤ ＲＥＧ６ａに
設定されｒｓ ＳＩに伴うアドレス位置によるＲＡＭ３
ａの蓄積データが送出されＲＤＲＥＧ５ａに設定される
ので、５ＶＰＩはスキャンクロツタ発生部２ンして５Ｃ
ＬＫ′ｆｔ送出せしめてスキャンチェーンにシフト動作
ン実行させ該ＲＤＲＥＧ５ａに取込んだデータン内蔵レ
ジスタにスキャンアウトデータ（Ｓｏ）として読出すこ
とが出来る。
本実施例では以上のように構成されているので５ＶＰＩ
は外部からのＡＬＴｇＲ／ＤＩＳＰＬＡＹ要求にＲＡＭ
３ ａ ＝ Ｈより任意のＲＡＭＹ選択してＳＩ／ＳＯ
として入出力することが出来る。
は外部からのＡＬＴｇＲ／ＤＩＳＰＬＡＹ要求にＲＡＭ
３ ａ ＝ Ｈより任意のＲＡＭＹ選択してＳＩ／ＳＯ
として入出力することが出来る。
本方式によるデータの入出力はシフト方式によるスキャ
ンイン／アウトとなるので５ＣＬＫ（７）１クロツク毎
に１ビツトの直列伝送になり該５ＣＬＫのサイクルタイ
ムとして２００ｎｓ即ち５Ｍｂ／ｓ程度の伝送速度とは
なるがＡＬＴＥＲ／ＤＩＳＰＬＡＹの目的には充分の仕
様であり、一方ｎ個のＲＡＭ単位に対して本発明による
記憶システムのメモリ制御方式では入出力動作のための
必要ビン数Ｎ ａ ＝ ２（ＳＩ ＋ＳＯ）＋２（Ｗｇ
＋ＯＥ）＋２（ＳＣＬＫ）＋２（ＧＮＤ ＋’Ｖｃ ｃ
）の８本となり、ＲＡＭ単位数のｎ個に関係ｆ、ｒ＜
ｎ乞例えば８個としＬ；とき従来の必要ビン数Ｎ８＝３
９に対し１／４以下に削減するメモリ制御方式が得られ
る。
ンイン／アウトとなるので５ＣＬＫ（７）１クロツク毎
に１ビツトの直列伝送になり該５ＣＬＫのサイクルタイ
ムとして２００ｎｓ即ち５Ｍｂ／ｓ程度の伝送速度とは
なるがＡＬＴＥＲ／ＤＩＳＰＬＡＹの目的には充分の仕
様であり、一方ｎ個のＲＡＭ単位に対して本発明による
記憶システムのメモリ制御方式では入出力動作のための
必要ビン数Ｎ ａ ＝ ２（ＳＩ ＋ＳＯ）＋２（Ｗｇ
＋ＯＥ）＋２（ＳＣＬＫ）＋２（ＧＮＤ ＋’Ｖｃ ｃ
）の８本となり、ＲＡＭ単位数のｎ個に関係ｆ、ｒ＜
ｎ乞例えば８個としＬ；とき従来の必要ビン数Ｎ８＝３
９に対し１／４以下に削減するメモリ制御方式が得られ
る。
以上説明したように本発明によればＡ Ｌ Ｔ Ｅ Ｒ
／ＤＩＳＰＬＡＹに使用する記憶システムにおいて、伝
送速度の点では必要仕様ン確保しつ＼従来のメモリ制御
方式における必要ビン数を大幅に削減するメモリ制御方
式ン提供することが出来るっ
／ＤＩＳＰＬＡＹに使用する記憶システムにおいて、伝
送速度の点では必要仕様ン確保しつ＼従来のメモリ制御
方式における必要ビン数を大幅に削減するメモリ制御方
式ン提供することが出来るっ
図は本発明の一実施例におけるメモリ制御方式によるブ
ロック図である。図において、１はサービスプロセッサ
（ＳＶＰ） ２はスキャンクロック発生回路
ロック図である。図において、１はサービスプロセッサ
（ＳＶＰ） ２はスキャンクロック発生回路
Claims (1)
- 複数の制御単位による構成するランダムアクセスメモ
リの単位毎にデータ交替のための書込みならびに表示出
力のためのデータ読出しを実行する記憶システムにあっ
て、該システムの制御部はランダムアクセスメモリの該
単位毎に備えた入力、アドレス、出力データを一時蓄積
する各手段ならびに書込み／読出し動作の有効／無効を
選択する手段と共に縦続接続してスキャンチェーンを構
成し、該制御部はスキャンクロックを送出するクロック
発生手段を介し該スキャンチェーンのシフト動作を制御
して任意のランダムアクセスメモリ単位を選択すると同
時に書込みデータ、書込みアドレス〆読出しアドンスを
設値し、かつサービスプロセッサからの書込み有効信号
によりデータ交替のためのデータ書込み動作を実行し、
またはサービスプロセッサからの読出し有効信号とスキ
ャンチェーンのシフト動作により設定した読出しアドレ
スのデータ読出し動作を実行せしめることを特徴とする
メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127826A JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127826A JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618786A true JPS618786A (ja) | 1986-01-16 |
| JPH0150036B2 JPH0150036B2 (ja) | 1989-10-26 |
Family
ID=14969623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127826A Granted JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
-
1984
- 1984-06-21 JP JP59127826A patent/JPS618786A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0150036B2 (ja) | 1989-10-26 |
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