DE19837016A1

DE19837016A1 - Integrierte Halbleiterschaltungsvorrichtung

Info

Publication number: DE19837016A1
Application number: DE19837016A
Authority: DE
Inventors: Tadato Yamagata; Akira Yamazaki; Shigeki Tomishima; Yoshio Yukinari; Makoto Hatakenaka; Atsushi Miyanishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-10-31
Filing date: 1998-08-14
Publication date: 1999-05-06
Also published as: KR20020023844A; JPH11195766A; KR19990036789A; KR100353382B1; US6310815B1; KR100388411B1

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung.

Genauer gesagt, bezieht sie sich auf eine integrierte Halblei terschaltungsvorrichtung mit mehreren Speicherbänken, die zur Mischung mit logischen Verarbeitungsschaltungseinheiten wie ei ner MPU (Mikroprozessor), einer CPU (zentrale Prozessoreinheit), einem ASIC (anwendungsspezifische integrierte Schaltung) und ähnlichem angepaßt ist, ebenso wie auf eine Logik enthaltende Halbleiterspeichervorrichtung oder eine einen Speicher enthal tende logische Verarbeitungsschaltungseinheit, in der eine logi sche Verarbeitungsschaltungseinheit und eine Halbleiterspeicher vorrichtung gemischt sind.

Fig. 52 zeigt schematisch eine Gesamtanordnung eines einen Pro zessor enthaltenden DRAM (Dynamic Random Access Memory = Dynami scher Speicher mit wahlfreiem Zugriff), in dem ein herkömmlicher DRAM und ein Prozessor auf demselben Chip ausgebildet sind. Un ter Bezugnahme auf Fig. 52, der herkömmliche einen Prozessor enthaltende DRAM ist auf einem Halbleiterchip 900 integriert. Der den Mikroprozessor enthaltende DRAM enthält DRAM-Felder 902a, 902b, 902c bzw. 902d, die in vier Bereichen #A, #B, #C und #D auf dem Halbleiterchip 900 angeordnet sind. Jedes der DRAM-Felder 902a bis 902d enthält dynamische Speicherzellen, die Zei len und Spalten angeordnet sind.

Entsprechend zu den entsprechenden DRAM- Feldern 902 bis 902d sind Zeilendekoder 903a, 903b, 903c und 903d, jeweils zum Aus wählen einer Zeile in einem entsprechenden DRAM- Feld, Spaltende koder 904a, 904b, 904c und 904d, jeweils zum Auswählen einer Spalte in einem entsprechenden Speicherfeld, und Vorverstär ker/Schreibtreiber-Blöcke 905a, 905b, 905c und 905d, jeweils zum Schreiben/Lesen von Daten in ein entsprechendes/aus einem ent sprechenden DRAM-Feld vorgesehen. Die Vorverstär ker/Schreibtreiber-Blöcke 905a bis 905d sind entsprechend mit internen Lese/Schreib-Datenbussen 907a, 907b, 907c und 907d ge koppelt, die jeweils eine Breite von 32 Bit zu 256 Bit aufwei sen.

In einem Bereich #E zwischen den Bereichen #A und #B und den Be reichen #C und #D sind ein Prozessor (CPU) 920, der notwendige Daten an die DRAM-Felder 902a bis 902d liefert und von diesen empfängt und verschiedene Verarbeitungen ausführt, ebenso wie eine DRAM-Steuerschaltung 910, die einen Zugriff auf die DRAM-Felder 902a bis 902d entsprechend eines Befehls von dem Prozes sor 920 steuert, vorgesehen.

Die DRAM-Steuerschaltung 910 erzeugt und sendet über einen in ternen Bus 912a ein Steuersignal zum Steuern der Aktivie rung/Deaktivierung der Zeilendekoder 903a und 903b, der Spalten dekoder 904a und 904b und der Vorverstärker/Schreib treiber-Blöcke 905a und 905b und ein Adreßsignal zum Auswählen einer Zeile und einer Spalte. Die Steuerschaltung 910 liefert außerdem ein Steuersignal und ein Adreßsignal über einen internen Bus 912b an die Zeilendekoder 903c und 903d, die Spaltendekoder 904c und 904d und die Vorverstärker/Schreibtreiber-Blöcke 905c und 905d. Der interne Bus 912b ist derart angeordnet, daß er sich von der DRAM-Steuerschaltung 910 zu den Bereichen #C und #D über den Prozessor 920 erstreckt.

Der Prozessor 920 ist mit den internen Lese/Schreib-Datenbussen 907a, 907b, 907c und 907d gekoppelt und gibt notwendige Daten ein und aus. Die internen Lese/Schreib-Datenbusse 907a und 907b sind mit dem Prozessor 920 über die DRAM-Steuerschaltung 910 hinweg gekoppelt.

Bei diesem einen Prozessor enthaltenden DRAM werden die DRAM-Felder 902a bis 902b gleichzeitig in einen aktiven Zustand ge trieben, und Daten werden zwischen den DRAM-Feldern 902a bis 902d und dem Prozessor 920 über die internen Lese/Schreib-Daten busse 907a bis 907d übertragen. Da die internen Le se/Schreib-Datenbusse 907a bis 907d jeweils eine ausreichend große Breite von, zum Beispiel, 32 Bit bis 256 Bit aufweisen, können Daten aus 128 Bit bis 1024 Bit in einem Übertragungszy klus übertragen werden und die Bandbreite zur Datenübertragung kann erhöht werden. Falls der DRAM und der Prozessor diskret vorgesehen sind, kann die Betriebsgeschwindigkeit des DRAM der Betriebsgeschwindigkeit des Prozessors nicht folgen und eine Hochgeschwindigkeitsdatenübertragung wird dementsprechend unmög lich, und die Betriebsgeschwindigkeit des DRAM wird ein Fla schenhals bezüglich der Verarbeitungsleistung des Prozessors. Der einen Prozessor enthaltende DRAM, der oben beschrieben wor den ist, zielt auf die Lösung eines solchen Problems.

Insbesondere durch Integrieren des Prozessors 920 und der DRAM-Felder 902a bis 902d auf demselben Halbleiterchip 900 kann die Bitbreite der internen Lese/Schreib-Datenbusse 907a bis 907d ausreichend ohne eine Begrenzung durch externe Anschlußstiftan schlüsse erhöht werden. Desweiteren können durch Integrieren der DRAM-Felder 902a bis 902d und des Prozessors 920 auf dem Halb leiterchip 900 die Kapazität und der Widerstand der Verbindungs leitungen der internen Lese/Schreib-Datenbusse 907a bis 907d re lativ zu denjenigen von Verbindungsleitungen auf einer Platine reduziert werden. Als ein Ergebnis können Daten mit hoher Ge schwindigkeit übertragen werden.

Der den Prozessor enthaltende DRAM, der in Fig. 52 gezeigt ist, weist eine Einzelbankkonfiguration auf, in der die DRAM-Felder 902a bis 902d alle gleichzeitig aktiviert/deaktiviert werden. Unter Berücksichtigung der Lokalisierung von Daten, auf die der Prozessor einen Zugriff macht, ist eine Mehrfachbankkonfigurati on, die eine Mehrzahl von Bänken enthält, für einen Hochge schwindigkeitsbetrieb zu bevorzugen. In diesem Fall wird, wäh rend eines Zugriffs auf eine Bank, eine andere Bank von einem deaktivierten Zustand in einen aktiven Zustand getrieben, um sie für einen Zugriff durch den Prozessor vorzubereiten. Der Ver vollständigung des Zugriffs auf die eine Bank folgend wird ein Zugriff auf die andere Bank ausgeführt. Bei der Einzelbankkonfi guration ist die RAS-Vorladezeit zum Aktivieren der DRAM-Felder 902a bis 902d nach einem Vorladen des DRAM-Feldes notwendig, um notwendige Daten erneut zu erhalten. Bei der Mehrfachbankkonfi guration wird eine solche RAS-Vorladezeit nicht benötigt und ein Hochgeschwindigkeitszugriff wird verwirklicht. Jedoch ist ein Prozessor, der den Mehrfachbank-DRAM enthält, nicht vorgeschla gen worden.

Die Busbreite der internen Lese/Schreib-Datenbusse 907a bis 907d sollte weiter erhöht werden, um die DRAM-Felder 902a bis 902d aus Fig. 52 in die Mehrfachbankkonfiguration zu modifizieren. Zum Beispiel wird bei einer Zwei-Bank-Konfiguration eine Bank von zwei Speicherfeldern gebildet. In diesem Fall können Daten gleichzeitig nur zwischen dem Prozessor 920 und zwei DRAM-Feldern übertragen werden. Um eine Datenübertragungsbandbreite zu implementieren, die gleich derjenigen der Einzelbankkonfigu ration ist, sollte die Breite der internen Lese/Schreib-Daten busse verdoppelt werden. Da die doppelte Breite der Busse die Fläche, die durch die Verbindungsleitungen belegt wird, er höht, wird ein effizientes Layout der internen Schaltungen zur Vermeidung des Anstiegs der Chipfläche benötigt. Jedoch ist ein solches effizientes Layout zum Verhindern eines Anstiegs der Chipfläche bei dem Mehrfachbank-DRAM nicht vorgeschlagen worden.

Zusätzlich unterscheiden sich bei dem den Prozessor enthaltenden DRAM, der in Fig. 52 gezeigt ist, die Länge des internen Busses 912a und diejenige des internen Busses 912b voneinander, was in unterschiedlichen Signalausbreitungsverzögerungen resultiert. Der Unterschied der Länge der internen Busse 912a und 912b wird aufgehoben durch den Unterschied der Länge der internen Le se/Schreib-Datenbusse 907a und 907b und derjenigen der Busse 907c und 907d, so daß dieselbe Zugriffszeit erhalten wird. Je doch kann der Unterschied in der Verzögerungszeit bei den inter nen Lese/Schreib-Datenbussen 907a bis 907d und der Unterschied in der Verzögerungszeit bei den internen Bussen 912a und 912b aufgrund von Unterschieden der parasitären Kapazität der Verbin dungsleitungen oder ähnlichem nicht präzise gleich zueinander gemacht werden. Darum wird einiger Spielraum für einen Datenzu griff benötigt. Desweiteren könnte, da die Zeitabläufe des Star tens/Stoppens von internen Zugriffen auf die Bänke und die Zeitabläufe des Aktivierens/Deaktivierens der Felder unter schiedlich sind, eine Kollision von Daten auftreten, wenn auf die Bänke nach Art der Speicherverschachtelung (Interleave) zu gegriffen wird.

In diesem Fall wird, falls in Fig. 52 die DRAM-Felder 902a und 902b eine Bank bilden und die DRAM-Felder 902c und 902d die an dere Bank bilden, da die Zugriffszeiten dieser Bänke unter schiedlich voneinander sind, die Zugriffs zeit entsprechend des schlechtesten Falls bestimmt, so daß ein Hochgeschwindigkeitszu griff nicht verwirklicht werden kann. Falls die DRAM-Felder 902a und 902c eine Bank bilden, ist die Datenzugriffszeit des DRAM-Feldes 902a unterschiedlich von derjenigen des DRAM-Feldes 902c. In diesem Fall wird die Zugriffs zeit ebenfalls entsprechend des schlechtesten Falls bestimmt, so daß ein Hochgeschwindigkeitszu griff nicht verwirklicht werden kann.

Im Fall eines solchen einen Prozessor enthaltenden DRAMs oder einer solchen Schaltungseinheit, in der eine Logik und ein DRAM gemischt sind, wird der Prozessor oder die Einheit oft auf einer Zellenbasis entworfen (da ein automatischer Entwurf verwendet wird). Der Prozessor oder die Einheit werden hierarchisch ent worfen, wobei der DRAM als ein Makro (funktionaler Block) ver wendet wird. Jedoch ist bisher ein Mehrfachbank-DRAM-Makro, das ein effizientes Layout aufweist, das zu einer Mischung mit einem Prozessor oder einer Logik paßt, einen Hochgeschwindigkeitszu griff erlaubt und die belegte Fläche nicht erhöht, nicht bereit gestellt worden.

Eine Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltungsvorrichtung anzugeben, die einen Mehrfach bank-Speicher enthält, der ein Layout aufweist, das zu einer Mi schung mit einer logischen Verarbeitungsschaltungseinheit paßt.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiter schaltungsvorrichtung nach Anspruch 1 oder 21.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Es wird eine integrierte Halbleiterschaltungsvorrichtung bereit gestellt, die einen Mehrfachbank-Speicher aufweist, mit dem ein Hochgeschwindigkeitszugriff ohne Erhöhung der Chipfläche ver wirklicht werden kann.

Es wird weiterhin ein Mehrfachbank-DRAM bereitgestellt, der zu einer Mischung mit einer logischen Prozessorschaltungseinheit paßt.

Eine integrierte Halbleiterschaltungsvorrichtung weist eine Mehrzahl von Bänken, die in einem rechteckigen Bereich angeord net sind und auf die ein Datenzugriff alternativ beziehungsweise alternierend ausgeführt wird, eine Banksteuerung, die in einem vorgeschriebenen Bereich aus Bereichen, in denen die Mehrzahl der Bänke angeordnet sind, vorgesehen ist, zum Steuern von min destens dem Datenzugriff auf die Mehrzahl der Bänke, und einen internen Zugriffsdatentransferbus, der in einem Bereich, der un terschiedlich von einem Bereich ist, in dem die Banksteuerung ausgebildet ist, in dem rechteckigen Bereich angeordnet ist und mit jeder Bank zum Liefern und Empfangen von Daten gekoppelt ist, auf.

Durch Plazieren der Banksteuerung und des internen Zugriffsda tentransferbusses in unterschiedlichen Bereichen in dem rechtec kigen Bereich gibt es keinen Bereich, in dem die Banksteuerung und der interne Zugriffsdatentransferbus sich, gesehen in einem planen Layout, überlappen, so daß, selbst falls sich die Bus breite erhöht, die Banksteuerung angeordnet werden kann, ohne durch die erhöhte Busbreite beeinflußt bzw. beeinträchtigt zu werden. Da die Banksteuerung ohne Berücksichtigung eines Kreu zens des internen Zugriffsdatentransferbusses und des Speichers angeordnet werden kann, wird ein Layout mit hoher Dichte und ei ner Reduzierung der belegten Fläche des Chips erzielt. Durch Plazieren der Banksteuerung unter der Mehrzahl von Bänken, kön nen die Abstände zwischen entsprechenden Bänken und der Bank steuerung gleich zueinander gemacht werden. Der Unterschied des Zugriffszeitablaufs aufgrund der Verzögerung in den Verbindungs leitungen kann eliminiert werden, was in einem Hochgeschwindig keitszugriff resultiert.

Weitere Merkmale und Vorteile ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer ersten Ausführungsform der vorlie genden Erfindung;

Fig. 2A u. 2B schematisch Anordnungen von Verbindungsleitun gen an einer Kreuzung eines Adreßsignal- und Steuersignalbusses und eines Lese/Schreib-Daten busses, die in Fig. 1 gezeigt sind;

Fig. 3 eine Anordnung eines Steuerbusses der inte grierten Halbleiterschaltungsvorrichtung nach der ersten Ausführungsform;

Fig. 4 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer zweiten Ausführungsform der Erfin dung;

Fig. 5 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer dritten Ausführungsform der Erfin dung;

Fig. 6 schematisch eine Konfiguration einer Test schaltung, die in Fig. 5 gezeigt ist;

Fig. 7 eine Struktur der Testschaltung, die in Fig. 6 gezeigt ist, in größerem Detail;

Fig. 8 schematisch eine Konfiguration eines Auswäh lers, der in Fig. 7 gezeigt ist;

Fig. 9 schematisch eine Konfiguration einer Kompres sionsschaltung, die in Fig. 7 gezeigt ist;

Fig. 10 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer vierten Ausführungsform der Erfin dung;

Fig. 11 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer fünften Ausführungsform der Erfin dung;

Fig. 12 schematisch eine Konfiguration einer Modifika tion der integrierten Halbleiterschaltungsvor richtung nach der fünften Ausführungsform;

Fig. 13 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer sechsten Ausführungsform der Erfin dung;

Fig. 14 schematisch eine Gesamtkonfiguration einer er sten Modifikation der integrierten Halbleiter schaltungsvorrichtung nach der sechsten Aus führungsform;

Fig. 15 schematisch eine Konfiguration einer zweiten Modifikation der integrierten Halbleiterschal tungsvorrichtung nach der sechsten Ausfüh rungsform;

Fig. 16 eine Gesamtkonfiguration einer integrierten Halbleiterschaltungsvorrichtung nach einer siebten Ausführungsform der Erfindung;

Fig. 17 schematisch eine Konfiguration eines Vorver stärker/Schreibtreiber-Blocks, der in Fig. 16 gezeigt ist;

Fig. 18 schematisch eine Konfiguration einer ersten Modifikation des Vorverstärker/Schreibtreiber-Blocks, der in Fig. 16 gezeigt ist;

Fig. 19 schematisch eine Konfiguration einer zweiten Modifikation des Vorverstärker/Schreibtreiber-Blocks, der in Fig. 16 gezeigt ist;

Fig. 20 schematisch eine Konfiguration einer dritten Modifikation des Vorverstärker/Schreibtreiber-Blocks, der in Fig. 16 gezeigt ist;

Fig. 21 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer achten Ausführungsform der Erfin dung;

Fig. 22 insbesondere eine Konfiguration einer Unter bank der integrierten Halbleiterschaltungsvor richtung, die in Fig. 21 gezeigt ist;

Fig. 23 eine Fortpflanzungsverzögerungszeit eines Le sespeicherzellendatensignals in der Unterbank struktur, die in Fig. 22 gezeigt ist;

Fig. 24 ein Zeitablaufdiagramm, das einen Datenlesebe trieb in der Unterbankstruktur repräsentiert, die in Fig. 22 gezeigt ist;

Fig. 25A schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer neunten Ausführungsform;

Fig. 25B schematisch eine Konfiguration eines Abschnit tes, der sich auf eine Unterbank aus Fig. 25A bezieht;

Fig. 26 schematisch eine Konfiguration der Stromver sorgung der integrierten Halbleiterschaltungs vorrichtung aus Fig. 25A;

Fig. 27 schematisch eine Anordnung der Verbindungslei tungen eines Speicherfeldabschnitts in der Un terbank aus Fig. 25A;

Fig. 28 schematisch eine Anordnung von Stromversor gungsleitungen bei der neunten Ausführungs form;

Fig. 29 schematisch eine Anordnung von Verbindungslei tungen bei der integrierten Halbleiterschal tungsvorrichtung nach der neunten Ausführungs form;

Fig. 30 schematisch eine Modifikation der integrierten Halbleiterschaltungsvorrichtung der neunten Ausführungsform;

Fig. 31 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer zehnten Ausführungsform der Erfin dung;

Fig. 32 schematisch eine Anordnung von Verbindungslei tungen einer Speicherfeldeinheit der inte grierten Halbleiterschaltungsvorrichtung, die in Fig. 31 gezeigt ist;

Fig. 33 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach einer elften Ausführungsform der Erfin dung;

Fig. 34 schematisch eine Anordnung von Bänken der in tegrierten Halbleiterschaltungsvorrichtung, die in Fig. 33 gezeigt ist;

Fig. 35 schematisch eine Konfiguration des Testschal tungsabschnittes der elften Ausführungsform;

Fig. 36 schematisch eine erste Konfiguration zum Um schalten einer Ausgabe aus der Testschaltung und einer Ausgabe aus dem Prozessor;

Fig. 37 schematisch eine Konfiguration eines Umschalt abschnittes von Ausgaben aus der Testschaltung und aus dem Prozessor der integrierten Halb leiterschaltungsvorrichtung entsprechend der elften Ausführungsform;

Fig. 38 schematisch eine Gesamtkonfiguration einer Mo difikation der integrierten Halbleiterschal tungsvorrichtung entsprechend der elften Aus führungsform;

Fig. 39 schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung entsprechend einer zwölften Ausführungsform der Erfindung;

Fig. 40 schematisch Konfigurationen eines Speicherfel des und einer zeilenbezogenen Feldschaltung, die in Fig. 39 illustriert sind;

Fig. 41 ein Beispiel einer Konfiguration eines Zeilen dekoder/Treibers, der in Fig. 40 gezeigt ist;

Fig. 42 ein Beispiel einer Konfiguration einer Lese steuerschaltung, die in Fig. 40 illustriert ist;

Fig. 43 schematisch Komponenten, die in einem zur Ver bindung bestimmten Bereich angeordnet sind, der in Fig. 39 illustriert ist;

Fig. 44A schematisch eine Gesamtkonfiguration einer in tegrierten Halbleiterschaltungsvorrichtung nach der zwölften Ausführungsform;

Fig. 44B schematisch eine Konfiguration der integrier ten Halbleiterschaltungsvorrichtung, die in

Fig. 44A illustriert ist, bei der die Spei cherkapazität derselben vermindert ist;

Fig. 45 eine Anwendung der zwölften Ausführungsform;

Fig. 46 eine andere Anwendung der zwölften Ausfüh rungsform;

Fig. 47 schematisch eine Konfiguration einer Modifika tion der zwölften Ausführungsform;

Fig. 48 schematisch Konfigurationen eines Speicherfel des und einer zeilenbezogenen Feldschaltung, die in Fig. 47 illustriert sind;

Fig. 49 schematisch Konfigurationen entsprechender Blöcke eines Spaltendekoders, eines Vorver stärkers und eines Schreibtreibers entspre chend eines Spaltenblockes, der in Fig. 48 ge zeigt ist;

Fig. 50A u. 50B eine Art und Weise, in der eine Feldgröße ent sprechend der Modifikation der zwölften Aus führungsform geändert wird;

Fig. 51 eine Anwendung der Modifikation der zwölften Ausführungsform; und

Fig. 52 eine Gesamtkonfiguration einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung.

[Erste Ausführungsform]

Fig. 1 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung nach der ersten Ausfüh rungsform der Erfindung. In Fig. 1, eine integrierte Halbleiter schaltungsvorrichtung 1 enthält einen Prozessor (CPU) 2 und ein DRAM-Makro (funktionaler Block) 3, der als ein Hauptspeicher für den Prozessor 2 fungiert, die integriert auf einem Halbleiter chip ausgebildet sind. Obwohl die integrierte Halbleiterschal tungsvorrichtung 1 so gezeigt ist, daß sie einen Prozessor 2 enthält, kann der Prozessor eine logische Schaltung wie ein DSP (digitaler Signalprozessor), der eine vorbestimmte Bearbeitung ausführt, sein. Um die charakteristischen Merkmale der vorlie genden Erfindung klar zu repräsentieren, ist die integrierte Halbleiterschaltungsvorrichtung 1 so gezeigt, daß sie nur den Prozessor 2 und das DRAM-Makro 3 aufweist, wobei die integrierte Halbleiterschaltungsvorrichtung andere Makros oder Zellen ent halten kann. Jedoch wird die integrierte Halbleiterschaltungs vorrichtung im folgenden als ein einen Prozessor (oder eine Lo gik) enthaltender DRAM oder als ein einen DRAM enthaltender Pro zessor beschrieben.

Der DRAM-Makro bzw. funktionale DRAM-Block 3 weist eine rechtec kige Form auf und enthält vier Unterbänke 4a, 4b, 4c und 4d, die entsprechend in vier Bereichen angeordnet sind. Die Unterbänke 4a und 4c bilden eine Bank A und die Unterbänke 4b und 4d bilden eine Bank B. Diese Unterbänke 4a bis 4d weisen dieselbe Konfigu ration auf. Genauer gesagt, die Unterbank 4a enthält ein Spei cherfeld 4aa, das eine Mehrzahl von dynamischen Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, einen Zei lendekoder 4ab zum Treiben einer Zeile in dem Speicherfeld 4aa in einen ausgewählten Zustand, einen Spaltendekoder 4ac zum Aus wählen einer Spalte in dem Speicherfeld 4aa und einen Vorver stärker/Schreibtreiber-Block 4ad, der Daten aus einer Speicher zelle, die durch den Zeilendekoder 4ab und den Spaltendekoder 4ac ausgewählt ist, liest bzw. Daten in eine solche Speicherzel le schreibt.

In ähnlicher Weise enthält die Unterbank 4b ein Speicherfeld 4ba, einen Zeilendekoder 4bb, einen Spaltendekoder 4bc und einen Vorverstärker/Schreibtreiber-Block 4bd. Die Unterbank 4c enthält ein Speicherfeld 4ca, einen Zeilendekoder 4cb, einen Spaltende koder 4cc und einen Vorverstärker/Schreibtreiber-Block 4cd. Die Unterbank 4d enthält ein Speicherfeld 4da, einen Zeilendekoder 4db, einen Spaltendekoder 4dc und einen Vorverstär ker/Schreibtreiber-Block 4dd.

Die Konfiguration von jeder der Unterbänke 4a bis 4d ist iden tisch zu derjenigen eines normalen DRAM. Die Vorverstär ker/Schreibtreiber-Blöcke 4ad und 4bd der Unterbänke 4a und 4b sind bezüglich eines zentralen Bereichs einander in der Spalten richtung des DRAM-Makros 3 zugewandt angeordnet. In ähnlicher Weise sind die Vorverstärker/Schreibtreiber-Blöcke 4cd und 4dd der Unterbänke 4c und 4d bezüglich des zentralen Bereichs einan der in der Spaltenrichtung des DRAM-Makros 3 zugewandt angeord net. Die Unterbänke 4a und 4c weisen Layouts auf, die relativ zu dem Zentralbereich in der Spaltenrichtung des DRAM-Makros 3 spiegelsymmetrisch sind, und die Unterbänke 4b und 4d weisen Lay outs auf, die relativ zu dem zentralen Bereich in der Spalten richtung des DRAM-Makros 3 spiegelsymmetrisch sind. Desweiteren weisen die Unterbänke 4a und 4b Layouts auf, die relativ zu dem Zentralbereich in der Zeilenrichtung des DRAM-Makros 3 spiegel symmetrisch sind, und die Unterbänke 4c und 4d weisen Layouts auf, die relativ zu dem Zentralbereich in der Zeilenrichtung des DRAM-Makros 3 spiegelsymmetrisch sind. Nach der Vervollständigung des Layouts einer Unterbank wird die Unterbank mit dem vollstän digen Layout zurückgefaltet, und die Layouts der verbleibenden Unterbänke werden verwirklicht, was in einem leichteren Layout resultiert.

Der Zentralbereich in der Spaltenrichtung des DRAM-Makros 3 ist in drei Bereiche 10, 11a und 11b unterteilt. In dem Bereich 10 sind eine Bank-A-Steuerschaltung 7a, die die Auswahl/Nicht-Aus wahl (inklusive des Datenzugriffs) der Unterbank 4a über ei nen internen Bus 6a und die Auswahl/Nicht-Auswahl der Unterbank 4c über einen internen Bus 6c steuert, ebenso wie eine Bank-B-Steuer schaltung 7b, die die Auswahl/Nicht-Auswahl der Unterbank 4b über einen internen Bus 6b und die Auswahl/Nicht-Auswahl der Unterbank 4d über einen internen Bus 6d steuert, angeordnet. Die Bank-A-Steuerschaltung 7a ist in einem Bereich, der sich im we sentlichen zwischen den Unterbänken 4a und 4c befindet, angeord net, und die internen Busse 6a und 6c weisen eine im wesentli chen identische Länge auf. In ähnlicher Weise ist die Bank-B-Steuer schaltung 7b im wesentlichen zwischen den Unterbänken 4b und 4d angeordnet, und die internen Busse 6b und 6d weisen die selbe Länge auf. Die Bank-A-Steuerschaltung 7a und die Bank-B-Steuer schaltung 7b sind miteinander bezüglich der Zeilenrichtung in dem Bereich 10 ausgerichtet. Die Unterbänke 4a und 4b sind miteinander entlang der Zeilenrichtung ausgerichtet, und die Un terbänke 4c und 4d sind miteinander entlang der Zeilenrichtung ausgerichtet. Dementsprechend ist die Länge der internen Busse 6a bis 6d im wesentlichen gleich zueinander, so daß der Zeitab lauf der Auswahl/Nicht-Auswahl der Unterbänke 4a bis 4d bei Aus wahl der Bank A derselbe wie derjenige bei Auswahl der Bank B gemacht werden kann. Es ist nicht notwendig, einen Spielraum für den Unterschied des Zeitablaufs zu berücksichtigen, und ein Hochgeschwindigkeitszugriff ist bzw. wird möglich.

In dem Bereich 11a ist ein interner Lese/Schreib-Datenbus (interner Zugriffsdatentransferbus) 5a derart angeordnet, daß er sich in der Zeilenrichtung erstreckt, und er ist gemeinsam mit den Vorverstärker/Schreibtreiber-Blöcken 4ad und 4bd der Unter bänke 4a und 4b gekoppelt. In dem Bereich 11b ist ein interner Lese/Schreib-Datenbus (interner Zugriffsdatentransferbus) 5b vorgesehen, der sich in der Zeilenrichtung erstreckt und mit den Vorverstärker/Schreibtreiber-Blöcken 4cd und 4dd der Unterbänke 4c und 4d gekoppelt ist.

Die internen Lese/Schreib-Datenbusse 5a und 5b sind parallel zu der Bank-A-Steuerschaltung 7a und der Bank-B-Steuerschaltung 7b plaziert bzw. angeordnet. Darum gibt es keinen Bereich, in dem die Bank-A-Steuerschaltung 7a und die Bank-B-Steuerschaltung 7b die internen Lese/Schreib-Datenbusse 5a und 5b kreuzen, und die Bank-A-Steuerschaltung 7a und die Bank-B-Steuerschaltung 7b müs sen keinen leeren Bereich zum Anordnen der internen Le se/Schreib-Datenbusse 5a und 5b enthalten. Eine Anordnung hoher Dichte wird derart erreicht und ein Anstieg der Fläche des DRAM-Makros 3 oder ein Anstieg der Chipfläche können vermieden wer den.

Die internen Lese/Schreib-Datenbusse 5a und 5b übertragen Daten von sowohl der Bank A als auch der Bank B. Um eine Bandbreite zu verwirklichen, die ähnlich bzw. identisch zu derjenigen der Ein zelbankkonfiguration ist, ist die Bitbreite von jedem der inter nen Lese/Schreib-Datenbusse 5a und 5b so bestimmt, daß sie z. B. 64 Bit bis 512 Bit ist, was das Doppelte der Bitbreite bei der Einzelbankkonfiguration ist. Obwohl die Anzahl der Busleitungen der internen Lese/Schreib-Datenbusse 5a und 5b erhöht ist, gibt es keine Begrenzungen des Layouts verglichen mit der Begrenzung des Layouts, die erzeugt wird, wenn das Kreuzen der Bank-A-Steuer schaltung 7a und der Bank-B-Steuerschaltung 7b mit den in ternen Lese/Schreib-Datenbussen 5a und 5b berücksichtigt werden sollte. Darum ist ein effizienteres Layout der Bank-A-Steuer schaltung 7a und der Bank-B-Steuerschaltung 7b möglich und ein Anstieg der Fläche aufgrund eines Anstiegs der Anzahl der Busleitungen der internen Lese/Schreib-Datenbusse kann ausrei chend kompensiert werden.

Die internen Lese/Schreib-Datenbusse 5a und 5b sind elektrisch mit dem Prozessor 2 gekoppelt. In diesem Fall ist der Prozessor 2 derart angeordnet, daß er außerhalb des DRAM-Makros 3 und die sem gegenüberliegend ist und Daten an die internen Lese/Schreib-Daten busse 5a und 5b, die in den Bereichen 11a und 11b angeord net sind, liefert und Daten von diesen empfängt. Der Prozessor 2 unterliegt derart keiner Begrenzung seines Layouts aufgrund ei nes Kreuzens der internen Lese/Schreib-Datenbusse. Es wird nur das Vorsehen eines Daten-Eingabe/Ausgabe-Anschlusses bzw. An schlußbausteins in der Nähe der Bereiche 11a und 11b des DRAM-Makros 3 nötig bzw. erforderlich. Dementsprechend ist ein effi zientes Layout des Prozessors 2 ohne Berücksichtigung eines Kreuzens oder einer Anordnung von internen Lese/Schreib-Daten bussen möglich, und ein Prozessor hoher Dichte kann ver wirklicht werden. Dementsprechend kann eine integrierte Halblei terschaltungsvorrichtung 1, die hochgradig mit hoher Dichte in tegriert ist, verwirklicht werden.

Die internen Busse 6a bis 6d, die ein Steuersignal und ein Adreßsignal übertragen, sind derart angeordnet, daß sie sich in der Spaltenrichtung erstrecken, während die internen Le se/Schreib-Datenbusse 5a und 5b derart angeordnet sind, daß sie sich in der Zeilenrichtung erstrecken. Darum gibt es Kreuzungen der internen Busse 6a bis 6d und der internen Lese/Schreib-Daten busse 5a und 5b. In Fig. 1 ist eine Kreuzung des internen Busses 6b und des internen Lese/Schreib-Datenbusses 5a repräsen tativ durch einen Block CX, der durch eine gestrichelte Linie angezeigt ist, gezeigt.

Fig. 2A zeigt schematisch eine Konfiguration einer Anordnung von Busleitungen an der Kreuzung CX, die in Fig. 1 gezeigt ist. Fig. 2A zeigt eine Querschnittsstruktur einer Busleitung, die in dem internen Bus 6b enthalten ist. Der interne Lese/Schreib-Datenbus 5a enthält Busleitungen 5aa, 5ab, . . ., 5an, die z. B. aus einer Aluminiumverbindungsleitung (2Al) einer zweiten Ebene bestehen. Die Busleitung des internen Busses 6b enthält eine Verbindungs leitung 6bc, die z. B. aus einer Aluminiumverbindungsschicht (1Al) einer ersten Ebene, die in einer Schicht unter den inter nen Lese/Schreib-Datenbusleitungen 5aa bis 5an ausgebildet ist, ausgebildet ist, ebenso wie Verbindungsleitungen 6ba und 6be, die in derselben Schicht wie die internen Lese/Schreib-Daten busleitungen 5aa bis 5an ausgebildet sind. Die Verbindungs leitungen 6ba und 6be sind elektrisch mit der Verbindungsleitung 6bc, die in der unteren Schicht befindlich ist, über Kontakte 6bb bzw. 6bd verbunden. Dementsprechend können, selbst falls sich der interne Lese/Schreib-Datenbus 5a und der interne Bus 6b an der Kreuzung CX kreuzen, der interne Lese/Schreib-Datenbus 5a und der interne Bus 6b unter Verwendung unterschiedlicher Ver bindungsschichten angeordnet werden.

Fig. 2B zeigt eine Struktur der Kreuzung CX. In Fig. 2B, eine Verbindungsleitung 6bh, die z. B. aus einer Aluminiumverbindungs schicht (3Al) einer dritten Ebene ausgebildet ist, ist über der Schicht der internen Lese/Schreib-Datenbusleitungen 5aa bis 5an vorgesehen, und Verbindungsleitungen 6bf und 6bj sind in dersel ben Schicht wie die internen Lese/Schreib-Datenbusleitungen 5aa bis 5an ausgebildet. Die Verbindungsleitungen 6bf und 6bj sind mit der Verbindungsleitung 6bh entsprechend über Kontakte 6bg und 6bi verbunden. Die Verbindungsleitungen 6bf, 6bg, 6bh, 6bi und 6bj bilden eine interne Busleitung.

Falls die Aluminiumverbindungsleitung der dritten Ebene verwen det wird, ist der Widerstandswert derselben niedriger als derje nige der Aluminiumverbindungsleitung der zweiten Ebene. Falls die Aluminiumverbindungsleitung verwendet wird, ist eine Alumi niumverbindungsleitung, die in einer oberen Schicht befindlich ist, weniger Wärmezyklen nach der Ausbildung der Verbindungslei tung der oberen Schicht zur Ausbildung einer anderen Verbindung unterworfen. Desweiteren ist die Anzahl der Isolierschichten und der Verbindungsschichten, die in einer darüber befindlichen Schicht ausgebildet werden, klein, und die von diesen Schichten ausgeübte (mechanische) Spannung ist klein. Darum kann die Rein heit der Aluminiumverbindungsschicht der oberen Schicht höher als diejenige der Aluminiumverbindungsschicht der unteren Schicht gemacht werden (der Widerstand gegen (mechanische) Span nung und Wärme wird um so niedriger je mehr die Reinheit des Aluminiums ansteigt). In diesem Fall können verglichen mit dem Fall, in dem die interne Busleitung nur unter Verwendung der Aluminiumverbindungsschicht der zweiten Ebene ausgebildet wird, Signale (Steuersignal und Adreßsignal) mit einer höheren Ge schwindigkeit übertragen werden, da die Verbindungsleitung 6bh mit niedrigem Widerstand verwendet wird.

Die Struktur der Kreuzung CX wird auch auf eine Kreuzung des in ternen Lese/Schreib-Datenbusses 5a und des internen Busses 6a ebenso wie auf die Kreuzungen des internen Lese/Schreib-Daten busses 5b und der internen Busse 6c und 6d angewandt.

Bei der Struktur der Kreuzungen, die in den Fig. 2A und 2B ge zeigt sind, werden Verbindungsleitungen aus unterschiedlichen Schichten für die internen Busse 6a bis 6d verwendet. Jedoch können die internen Busse 6a bis 6d auch aus derselben Verbin dungsschicht ausgebildet werden, und die Busleitung der internen Lese/Schreib-Datenbusse 5a und 5b können an der Kreuzung mit ei ner anderen Verbindungsschicht verbunden werden.

Fig. 3 zeigt eine Anordnung der Steuerbusse, die ein Steuersi gnal und ein Adreßsignal an den Prozessor 2, die Bank-A-Steuer schaltung 7a und die Bank-B-Steuerschaltung 7b übertragen. In Fig. 3 sind die Unterbänke 4a bis 4d und die Lese/Schreib-Daten busse 5a und 5b, die in den Bereichen 11a und 11b enthalten sind, zur Vereinfachung der Figur schematisch dargestellt. Unter Bezugnahme auf Fig. 3, ein Steuerbus 12a, der ein Steuersignal und ein Adreßsignal von dem Prozessor 2 überträgt, ist parallel mit dem internen Lese/Schreib-Datenbus 5a in dem Bereich 11a an geordnet und elektrisch mit der Bank-A-Steuerschaltung 7a und der Bank-B-Steuerschaltung 7b verbunden. Im Bereich 11b ist ein Steuerbus 12b, der ein Steuersignal und ein Adreßsignal von dem Prozessor 2 überträgt, parallel mit dem internen Lese/Schreib-Daten bus 5b angeordnet und elektrisch mit der Bank-A-Steuer schaltung 7a und der Bank-B-Steuerschaltung 7b gekoppelt.

Die Steuerbusse 12a und 12b übertragen ein Signal zum Bezeichnen einer Bank, ein Signal zum Bezeichnen eines Betriebsmodus und ähnliches.

Bei der Mehrfachbankkonfiguration, die aus den Bänken A und B, die die Unterbänke 4a bis 4d enthalten, gebildet ist, gibt es kein Kreuzen der Steuerbusse 12a und 12b und der Bank-A-Steuer schaltung 7a und der Bank-B-Steuerschaltung 7b. Die Steu erbusse 12a und 12b kreuzen den Prozessor 2 nicht. Da die Steu erbusse 12a und 12b in den Bereichen 11a und 11b befindlich sind, in denen die Lese/Schreib-Datenbusse 5a und 5b angeordnet sind, beeinflußt das Verbindungslayout der Steuerbusse 12a und 12b die Bank-A-Steuerschaltung 7a und die Bank-B-Steuerschaltung 7b ebenso wie den Prozessor 2 nicht nachteilig. Als ein Ergebnis kann eine integrierte Halbleiterschaltungsvorrichtung mit hoher Dichte verwirklicht werden, bei der die Chipfläche reduziert ist, da sie durch die Anordnung der internen Lese/Schreib-Daten busse 5a und 5b verwirklicht wird.

Bei der Anordnung, die in Fig. 3 gezeigt ist, weisen die Berei che 11a und 11b die Steuerbusse 12a und 12b, die darin angeord net sind, entsprechend auf. Jedoch können die Steuerbusse nur in einem der Bereiche 11a und 11b angeordnet werden.

Entsprechend der ersten Ausführungsform ist ein Bereich, in dem ein Prozessor angeordnet ist, von einem Bereich, in dem ein DRAM-Feld und eine Steuerschaltung angeordnet sind, getrennt, und unterschiedliche Bänke sind Speicherfeldern, die auf dersel ben Seite relativ zu der DRAM-Steuerschaltung (Banksteuerschaltung) befindlich sind, zugeordnet. Darum muß ei ne interne Lese/Schreib-Datenbus-Verbindungsleitung, die gemein sam für die Bänke angeordnet ist, nicht durch einen Prozessorab schnitt und einen DRAM-Steuerschaltungsabschnitt (Banksteuerschaltungsabschnitt) hindurch laufen. Es gibt keine Begrenzung des Layouts aufgrund eines Kreuzens von Verbindungs leitungen für den Prozessor und Steuerschaltungsabschnitten, was in einem effizienten Layout und einer Verhinderung eines An stiegs der belegten Fläche der Schaltung resultiert. Der obige Vorteil wird auch bezüglich eines Steuerbusses erhalten, der ein Steuersignal und ein Adreßsignal an die Banksteuerschaltung überträgt.

Da die Banksteuerschaltung in dem zentralen Bereich 10 des DRAM-Makros 3 angeordnet ist und die Bänke derart angeordnet bzw. zu gewiesen sind, daß Unterbänke, die einander relativ zu dem zen tralen Bereich gegenüberliegen, zu derselben Bank gehören, sind die Längen der Verbindungsleitungen von der Banksteuerschaltung zu den entsprechenden Unterbänken identisch zueinander gemacht, um denselben Auswahl/Nicht-Auswahl-Zeitablauf bei jeder Unter bank zu erhalten, was in einem Hochgeschwindigkeitszugriff re sultiert.

Da die internen Lese/Schreib-Datenbusse auf beiden Seiten der Banksteuerschaltung angeordnet sind, werden dieselben Abstände zwischen Unterbänken, die zur selben Bank gehören, und dem in ternen Lese/Schreib-Datenbus ebenso wie dieselbe Verzögerungs zeit beim Lesen/Schreiben von Daten verwirklicht bzw. erzielt. Dementsprechend gibt es keine Notwendigkeit, einen (zeitlichen) Versatz, der aus einer Verzögerung in den Verbindungsleitungen resultiert, für den Zeitablauf, mit dem Daten definiert werden, zu berücksichtigen, was in einem Hochgeschwindigkeitszugriff re sultiert.

[Zweite Ausführungsform]

Fig. 4 zeigt schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung nach einer zweiten Ausführungs form der Erfindung. Unter Bezugnahme auf Fig. 4, die integrierte Halbleiterschaltungsvorrichtung 1 enthält ein DRAM-Makro 3 und Prozessoren (CPUs) 2a und 2b, die auf beiden Seiten des DRAM-Makros 3 in der Zeilenrichtung einander zugewandt angeordnet sind.

Der DRAM-Makro 3 enthält, wie in der ersten Ausführungsform, die Unterbänke 4a und 4c, die einander bezüglich des Bereiches 10 gegenüberliegend angeordnet sind und die Bank A bilden, die Un terbänke 4b und 4d, die einander bezüglich des Bereiches 10 ge genüberliegend angeordnet sind und die Bank B bilden, die Bank-A-Steuerschaltung 7a, die zwischen den Unterbänken 4a und 4c in den Bereich 10 angeordnet ist und die Auswahl/Nicht-Auswahl (inklusive der Aktivierung/Deaktivierung und des Datenzugriffs) der Unterbänke 4a und 4c über die internen Busse 6a und 6c steu ert, und die Bank-B-Steuerschaltung 7b, die zwischen den Unter bänken 4b und 4d in den Bereich 10 angeordnet ist und die Aus wahl/Nicht-Auswahl der Unterbänke 4b und 4d über die internen Busse 6b und 6d steuert.

In dem Bereich 11a zwischen den Unterbänken 4a und 4b, die mit einander ausgerichtet in der Zeilenrichtung angeordnet sind, und dem Bereich 10 sind der interne Lese/Schreib-Datenbus 5a, der sich in der Zeilenrichtung erstreckend angeordnet und mit den Unterbänken 4a und 4b gekoppelt ist, ebenso wie der Steuerbus 12a, der sich in der Zeilenrichtung erstreckend angeordnet und mit der Bank-A-Steuerschaltung 7a und der Bank-B-Steuerschaltung 7b gekoppelt ist, vorgesehen. In dem Bereich 11b zwischen den Unterbänken 4c und 4d, die miteinander ausgerichtet in der Zei lenrichtung angeordnet sind, und dem Bereich 10 sind in der in terne Lese/Schreib-Datenbus 5b, der sich in der Zeilenrichtung erstreckend angeordnet und mit den Unterbänken 4c und 4d gekop pelt ist, ebenso wie der Steuerbus 12b, der sich in der Zeilen richtung erstreckend angeordnet und mit der Bank-A-Steuer schaltung 7a und der Bank-B-Steuerschaltung 7b gekoppelt ist, vorgesehen. Nur einer der Steuerbusse 12a und 12b kann bzw. könnte vorgesehen sein.

Die internen Lese/Schreib-Datenbusse 5a und 5b ebenso wie die Steuerbusse 12a und 12b sind mit den Prozessoren 2a und 2b ge koppelt.

Da die internen Lese/Schreib-Datenbusse 5a und 5b ebenso wie die Steuerbusse 12a und 12b in den Bereichen 11a und 11b angeordnet sind, kann, zusätzlich zu dem Vorteil, der bei der ersten Aus führungsform erhalten wurde, ein Vorteil dahingehend erzielt werden, daß die Prozessoren 2a und 2b leicht auf beiden Seiten des DRAM-Makros 3 plaziert werden können, ohne daß das interne Layout des DRAM-Makros 3 nachteilig beeinflußt wird. Dementspre chend verwirklicht die integrierte Halbleiterschaltungsvorrich tung 1 ein Mehrprozessorsystem, das den DRAM-Makro 3 als einen Hauptspeicher verwendet. Eine integrierte Halbleiterschaltungs vorrichtung, die eine überlegene Funktionalität und eine exzel lente Leistung aufweist, kann daher leicht verwirklicht werden.

Die Prozessoren 2a und 2b betrachtend, ein Prozessor kann ein Hauptprozessor sein, und der andere Prozessor kann ein Coprozes sor sein. Einer der Prozessoren 2a und 2b kann ein Prozessor sein, und der andere kann eine logische Schaltung wie ein DSP (digitaler Signalprozessor), der eine bestimmte logische Verar beitung ausführt, sein. Insbesondere in dem Feld der ASICs ist durch Verwenden des DRAM-Makros 3, wie er in Fig. 4 gezeigt ist, als ein Speicherabschnitt eine optimale Anordnung eines externen logischen Schaltungsabschnitts möglich, ohne daß dieses durch das Layout des DRAM-Makros 3 beeinflußt wird. Als ein Ergebnis kann ein ASIC, bei dem die Chipfläche effizient genutzt wird, leicht verwirklicht werden.

Entsprechend der zweiten Ausführungsform werden, wie oben be schrieben worden ist, logische Schaltungseinheiten wie Prozesso ren auf beiden Seiten des DRAM-Makros 3 angeordnet und mit in ternen Lese/Schreib-Datenbussen ebenso wie mit Steuerdatenbussen gekoppelt, so daß eine integrierte Halbleiterschaltungsvorrich tung, die eine hohe Funktionalität und eine hohe Leistung auf weist, leicht verwirklicht werden kann. Insbesondere falls der DRAM-Makro 3 als eine Bibliothek wie eine Programmbibliothek re gistriert wird, kann eine integrierte Halbleiterschaltungsvor richtung, die die Fläche effizient nutzt, leicht implementiert werden, in dem der DRAM-Makro 3 als die Bibliothek verwendet wird, wenn die integrierte Halbleiterschaltungsvorrichtung auf einer Zellenbasis entworfen wird.

[Dritte Ausführungsform]

Fig. 5 zeigt schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend der dritten Ausfüh rungsform der Erfindung. Ein Unterschied zwischen der integrier ten Halbleiterschaltungsvorrichtung aus Fig. 5 und derjenigen der zweiten Ausführungsform, die in Fig. 4 gezeigt ist, wird un ten beschrieben. Genauer gesagt, auf den beiden Seiten des DRAM-Makro in der Zeilenrichtung sind der Prozessor 2 und eine Test schaltung 15 zum Testen von mindestens der Funktion des DRAM-Makros 3 einander gegenüberliegend angeordnet. Die übrige Konfi guration ist ähnlich bzw. identisch zu derjenigen der integrier ten Halbleiterschaltungsvorrichtung, die in Fig. 4 gezeigt ist, entsprechende Abschnitte weisen dieselben Bezugszeichen auf und die detaillierte Beschreibung derselben wird daher weggelassen.

Bei der Konfiguration der integrierten Halbleiterschaltungsvor richtung, die in Fig. 5 gezeigt ist, sind die internen Le se/Schreib-Datenbusse 5a und 5b ebenso wie die Steuerbusse 12a und 12b mit dem Prozessor 2 und der Testschaltung 15 gekoppelt. Ein Funktionstest für den DRAM-Makro 3, der nicht direkt mit ei nem Anschluß für einen externen Anschlußstift der integrierten Halbleiterschaltungsvorrichtung 1 verbunden ist, kann leicht durch das Vorsehen der Testschaltung 15 zum Ausführen des Funk tionstestes für den DRAM-Makro 3 in der integrierten Halbleiter schaltungsvorrichtung 1 ausgeführt werden.

Falls die Testschaltung 15 nicht vorgesehen ist, muß der Funkti onstest für den DRAM-Makro 3 über den Prozessor 2 ausgeführt werden. In diesem Fall muß ein Programm zum Ausführen des Funk tionstestes für den DRAM-Makro 3 in den Prozessor 2 gespeichert werden, oder ein Befehl zum Ausführen des Funktionstestes für den DRAM-Makro 3 muß extern an den Prozessor 2 ausgegeben wer den, um den Prozessor 2 zum Ausgeben eines Steuersignals zum Ausführen des Funktionstests zu bringen, und ein Ergebnis des Tests muß über den Prozessor 2 gelesen werden. Bei dem Funktion stest für den DRAM-Makro 3, der derart über den Prozessor 2 aus geführt wird, kann ein Test für den Betriebszeitablaufspielraum des DRAM-Makros 3 nicht korrekt ausgeführt werden (da die Verzö gerungszeit des Prozessors 2 hinzugefügt wird). Desweiteren be grenzt die Kapazität des Programms die Anzahl der erzeugten Testmuster, der Test kann nicht zufriedenstellend ausgeführt werden, und die Zuverlässigkeit kann nicht vollständig gesichert werden.

Da die Testschaltung 15 vorgesehen ist und der DRAM-Makro 3 ex tern über eine dazu bestimmte Testeinheit direkt in dieser Kon figuration getestet werden kann, kann ein Funktionstest, der für den DRAM-Makro 3 notwendig ist, leicht und korrekt ausgeführt werden. Da die Testschaltung 15 vorgesehen ist, muß ein nur zum Testen des DRAM-Makros 3 vorgesehenes Programm nicht geändert werden und ein Test für den DRAM-Makro 3, der in der integrier ten Halbleiterschaltungsvorrichtung 1 eingebaut ist, kann ausge führt werden (da ein direkter Zugriff extern auf den DRAM-Makro 3 ausgeführt werden kann). Angenommen, daß die Testschaltung 15 nicht vorgesehen ist, wird ein Ergebnis eines Tests in den Pro zessor 2 gespeichert oder ein Ergebnis eines Tests wird durch den Prozessor 2 bestimmt, und das Ergebnis des Tests wird von dem Prozessor 2 ausgegeben. In diesem Fall wird eine logische Schaltung zum Ausführen eines Tests für den DRAM-Makro 3 in ei nen Weg eingesetzt, in dem eine Operationsverarbeitung durch den Prozessor 2 selbst ausgeführt wird, so daß eine Signalfortpflan zungsverzögerung des Prozessors 2 erzeugt wird. Das Vorsehen von Testschaltungen 15 verhindert das Vorsehen von Extra-Schaltungen in dem Prozessor 2, was in einem Hochgeschwindigkeitsbetrieb des Prozessors 2 resultiert.

Fig. 6 zeigt schematisch eine Konfiguration der Testschaltung 15 in Fig. 5. Die Anordnung von Anschlußflächen ist in Fig. 6 be tont. Unter Bezugnahme auf Fig. 6, die Anschlußflächen Pa-Pm, Pn-Pq, Pr, Ps-Pu und die Anschlußflächen PDa-PDi und PDj-PDp sind den Prozessor 2 entlang des Umfangs der integrierten Halb leiterschaltungsvorrichtung 1 umgebend angeordnet. Die Anschluß flächen Pa-Pm und PDa-PDi sind miteinander ausgerichtet auf ei ner Seite (obere Seite) der integrierten Halbleiterschaltungs vorrichtung 1 angeordnet, die Anschlußflächen Pr-Pu und PDj-PDp sind miteinander ausgerichtet auf der gegenüberliegenden Seite der integrierten Halbleiterschaltungsvorrichtung 1 angeordnet, und die Anschlußflächen Pa und Pn-Pr sind miteinander ausgerich tet auf der linken Seite der integrierten Halbleiterschaltungs vorrichtung 1 angeordnet. Eine Anschlußfläche PTa zum Erzeugen eines Testaktivierungssignals TE ist der Anschlußfläche PDi be nachbart plaziert.

In Fig. 6 ist die integrierte Halbleiterschaltungsvorrichtung 1 derart gezeigt, daß sie die Anschlußflächen Pa-Pu und PDa-PDp und PTa in Bereichen auf drei Seiten des Prozessors angeordnet aufweist, um die Figur zu vereinfachen. Jedoch können diese An schlußflächen entlang der vier Seiten der integrierten Halblei terschaltungsvorrichtung 1 angeordnet sein. Diese Anschlußflä chen Pa-Pu, PDa-PDp und PTa sind mit Anschlüssen für externe An schlußstifte (nicht gezeigt) gekoppelt. Die Anschlußflächen Pa-Pu und PDa-PDp sind mit dem Prozessor 2 gekoppelt und liefern und empfangen Signale (inklusive Daten) an den und von dem Pro zessor 2.

Die Testschaltung 15 enthält eine tatsächliche Testschaltung 15a zum tatsächlichen Ausführen eines Testes, eine Aus wahl/Verbindungs-Schaltung 15b, die auf die Aktivierung des Testaktivierungssignals TE, das von der Anschlußfläche PTa ge liefert wird, mit dem elektrischen Verbinden der Anschlußflächen PDa-PDi mit der tatsächlichen Testschaltung 15a reagiert, und eine Auswahl/Verbindungs-Schaltung 15c, die auf die Aktivierung des Testaktivierungssignals TE von der Anschlußfläche PTa mit dem elektrischen Verbinden der Anschlußflächen PDj-PDp mit der tatsächlichen Testschaltung 15a reagiert. Die Aus wahl/Verbindungs-Schaltungen 15b und 15c verbinden die tatsäch liche Testschaltung 15a elektrisch mit Anschlüssen für externe Anschlußstifte über die Anschlußflächen PDa-PDi und PDj-PDp. Das Testen des DRAM-Makros 3 ist über die tatsächliche Testschaltung 15a möglich, selbst nachdem die integrierte Halbleiterschal tungsvorrichtung 1 verpackt bzw. gekapselt ist. Die tatsächliche Testschaltung 15a ist mit dem DRAM-Makro 3 über den internen Le se/Schreib-Datenbus 5 (5a und 5b) und den Steuerbus 12 (12a und 12b) gekoppelt. Über die tatsächliche Testschaltung 15a wird ein Schreiben/Lesen von Testdaten für die Unterbänke, die in dem DRAM-Makro 3 enthalten sind, ausgeführt.

Fig. 7 zeigt eine Konfiguration der Testschaltung 15 aus Fig. 6. In Fig. 7 ist eine Konfiguration eines Abschnittes der Test schaltung für den internen Lese/Schreib-Datenbus 5a und den Steuerbus 12a, die für die Unterbänke 4a und 4b vorgesehen sind, die in dem DRAM-Makro 3 enthalten sind, gezeigt. Eine Konfigura tion, die ähnlich bzw. identisch zu derjenigen ist, die in Fig. 7 gezeigt ist, ist für den internen Lese/Schreib-Datenbus 5b und den Steuerbus 12b vorgesehen, die für die Unterbänke 4c und 4d vorgesehen sind, die in Fig. 5 gezeigt sind. Falls nur einer der Steuerbusse 12a und 12b vorgesehen ist, ist die tatsächliche Testschaltung für den einen Steuerbus vorgesehen.

Unter Bezugnahme auf Fig. 7, die Auswahl/Verbindungs-Schaltung 15b enthält Übertragungsgatter TX, die für entsprechende An schlußflächen PDa-PDi vorgesehen sind und auf die Aktivierung des Testaktivierungssignals TE, das von der Anschlußfläche PTa geliefert wird, leitende gemacht werden. Die Übertragungsgatter TX sind in der Umgebung der Anschlußflächen PDa-PDi so nahe wie möglich vorgesehen. Im normalen Betrieb werden sowohl eine Redu zierung der Verbindungsleitungskapazität der Anschlußflächen PDa-PDi als auch eine Reduzierung der Kapazität des Signal-Ein gabe/Ausgabe-Abschnitts des Prozessors 2 erreicht, und ein Hochgeschwindigkeitsbetrieb des Prozessors 2 in dem Normalbe trieb wird sichergestellt.

Die tatsächliche Testschaltung 15a enthält: einen Dekoder 15aa, der Signale empfängt, die an die Anschlußflächen PDa-PDb über die Übertragungsgatter TX der Auswahl/Verbindung-Schaltung 15b angelegt worden sind, und die empfangenen Signale dekodiert; ei nen Auswähler (Selektor) 15ab, der mit dem internen Le se/Schreib-Datenbus 5a gekoppelt ist, einen Satz von Busleitun gen 5aa-5an des internen Lese/Schreib-Datenbusses entsprechend eines Signals, das von dem Dekoder 15aa ausgegeben wird, aus wählt und die ausgewählten internen Lese/Schreib-Daten busleitungen mit den Anschlußflächen PDc-PDd über die Über tragungsgatter der Auswahl/Verbindungs-Schaltung 15b elektrisch verbindet; eine Kompressionsschaltung 15ac, die Datensignale auf den Datenbusleitungen 5aa-5an des internen Lese/Schreib-Daten busses 5a in Ein-Bit-Daten komprimiert und die komprimier ten Daten an die Anschlußfläche PDe über ein entsprechendes Übertragungsgatter TX überträgt; und eine Auswahlgatterschaltung 15ad, die auf die Aktivierung des Testaktivierungssignals TE, das von der Anschlußfläche PTa geliefert wird, mit dem Verbinden der Busleitungen 12aa bis 12am des Steuerbusses 12a mit entspre chenden Übertragungsgattern TX der Auswahlverbindungsschaltung 15b reagiert. Die Auswahlgatterschaltung 15ad ist vorgesehen zum Verhindern eines Anstiegs der Verbindungsleitungskapazität der Busleitungen 12aa-12am des Steuerbusses 12a in dem Normalbetrieb und enthält Übertragungsgatter XT, die entsprechend der entspre chenden Busleitungen 12aa-12am vorgesehen sind.

In dem Testbetrieb ist der Prozessor 2 (siehe Fig. 6) in einem Nicht-Betriebszustand und in einen Ausgabezustand hoher Impedanz gesetzt. Dieses wird verwirklicht durch Liefern eines Steuersi gnals, das das Testen des DRAM-Makros 3 anzeigt, an den Prozes sor 2, oder durch Liefern des Testaktivierungssignals TE an den Prozessor 2.

Der Steuerbus 12a überträgt ein Adreßsignal und ein Steuersi gnal. Das Adreßsignal enthält ein Bankbezeichnungssignal, das eine Bank bezeichnet, ein Zeilenadreßsignal, das eine Zeile be zeichnet, und ein Spaltenadreßsignal, das eine Spalte bezeich net. Das Steuersignal enthält ein Signal, das einen Schreib/Lese-Modus von Daten bezeichnet, und ein Signal, welches eine Zeitsteuerung liefert, mit der die Zeilen- und Spalten adreßsignale aufgenommen werden. Falls eine Speicherverwaltungs einheit wie ein DRAM-Controller (DRAM-Steuerung), die den Zu griff auf das DRAM-Feld verwaltet bzw. steuert, in dem Prozessor enthalten ist, wird ein Steuersignal, welches dasselbe wie ein Steuersignal für eine monolithische DRAM-Vorrichtung ist, an den DRAM-Makro 3 geliefert. Dementsprechend kann ein Funktionstest für den DRAM-Makro 3 eine Sequenz folgend, die identisch zu der jenigen zum Testen einer diskreten DRAM-Vorrichtung ist, ausge führt werden. Falls ein Steuersignal an die Anschlußflächen PDf-PDi geliefert wird und ein Schreiben/Lesen von Testdaten über die Anschlußflächen PDc-PDd ausgeführt wird, kann ein Testen des DRAM-Makros 3 extern korrekt ausgeführt werden, nachdem die Ver packung bzw. das Verkapseln erfolgt ist, da diese Anschlußflä chen PDa-PDi mit externen Anschlüssen verbunden sind.

Fig. 8 zeigt ein Beispiel einer Konfiguration des Auswählers 15ab aus Fig. 7. Eine Konfiguration einer Einheitsauswähler schaltung, die für eine Anschlußfläche PD vorgesehen ist, ist in Fig. 8 illustriert. Ein Satz von acht internen Lese/Schreib-Daten busleitungen 5a0-5a7 und ein Satz von Busleitungen 5a8-5a15 sind für die eine Anschlußfläche PD vorgesehen. Die Einheitsaus wählerschaltung enthält Übertragungsgatter T0-T7, die entspre chend vorgesehen sind für entsprechende Leitungen der acht in ternen Lese/Schreib-Datenbusleitungen 5a0-5a7 und die selektiv als Reaktion auf Dekodiersignale S0-S7 leitend gemacht werden, die von dem Dekoder 15aa geliefert werden, der in Fig. 7 gezeigt ist. Die Übertragungsgatter T0-T7 sind gemeinsam mit einem Kno ten ND gekoppelt. Der Knoten ND ist elektrisch mit einer ent sprechenden Anschlußfläche PD in dem Testbetriebsmodus gekop pelt.

Der Dekoder dekodiert die Signale, die von den entsprechenden Anschlußflächen PDa-PDb geliefert werden, als ein Adreßsignal, und er treibt eines der Dekodiersignale S0-S7 in einen ausge wählten Zustand (aktiver Zustand). Dementsprechend wird, die in terne Lese/Schreib-Datenbusleitung 5a betrachten, eine Leitung der acht Busleitungen in dem entsprechenden Satz von acht Bus leitungen 5a0-5a7 und 5a8-5a15 elektrisch mit einer entsprechen den Anschlußfläche gekoppelt (in dem Testbetriebsmodus).

Der interne Lese/Schreib-Datenbus 5a weist eine Breite von 64 Bit bis 512 Bit auf. Da der Auswähler 15ab vorgesehen ist, selbst falls die Gesamtbusbreite der internen Lese/Schreib-Daten busse 5a und 5b, z. B. gleich 1 K Bit ist, sind gerade 128 Anschlußflächen (Anschlußstiftanschlüsse) erforderlich, wenn Testdaten eingegeben/ausgegeben werden. Selbst falls die Bit breite des internen Lese/Schreib-Datenbusses groß ist, kann der DRAM-Makro sicher unter Verwendung von Anschlüssen für externe Anschlußstifte getestet werden. Ungefähr 200 Anschlußstiftan schlüsse werden gewöhnlich bei dieser integrierten Halbleiter schaltungsvorrichtung wie bei der normalen CPU vorgesehen. Fig. 9 zeigt ein Beispiel einer Konfiguration der Kompressionsschal tung 15ac, die in Fig. 7 gezeigt ist. Unter Bezugnahme auf Fig. 9, die Kompressionsschaltung 15ac enthält eine Zwei-Eingaben-Über einstimmungsdetektionsschaltung NEX, die für die Busleitun gen aus den internen Lese/Schreib-Datenbusleitungen 5aa-5an vor gesehen ist, auf die dieselben Testdaten geschrieben werden (Busleitungen, die durch dasselbe Auswahlsignal der Auswahlsi gnale S0-S7 ausgewählt werden). In Fig. 9 sind repräsentativ ei ne Übereinstimmungsdetektionsschaltung NEX0, die Signale auf den Busleitungen 5a0 und 5a8 empfängt, und eine Übereinstimmungsde tektionsschaltung NEX1, die Signale auf den Busleitungen 5a1 und 5a9 empfängt, repräsentativ gezeigt.

Die Kompressionsschaltung 15ac enthält weiter eine UND-Schaltung AN1, die Signale empfängt, die von den beiden benachbarten Über einstimmungsdetektionsschaltungen NEXi und NEXi+1 ausgegeben werden. In Fig. 9 ist eine UND-Schaltung AN10, die Signale emp fängt, die von den Übereinstimmungsdetektionsschaltungen NEX0 und NEX1 ausgegeben werden, repräsentativ gezeigt. Die Kompres sionsschaltung 15ac enthält weiter eine UND-Schaltung AN20, die Signale empfängt, die von den benachbarten UND-Schaltungen AN1i und AN1i+1 ausgegeben werden. In Fig. 9 ist eine UND-Schaltung AN20, die ein Signal, das von der UND-Schaltung AN10 ausgegeben wird, an einem Eingang empfängt, repräsentativ gezeigt. UND-Gatter sind sukzessive abhängig von der Anzahl der Busleitungen des internen Lese/Schreib-Datenbusses 5a vorgesehen, und ein Si gnal P/F, das anzeigt, ob die Logik (die entsprechenden Signale) der Signale auf allen Busleitungen 5a0-5an miteinander überein stimmen oder nicht, wird von der UND-Schaltung ANn in der letz ten Stufe ausgegeben.

Die Übereinstimmungsdetektionsschaltung NEX0 gibt ein Signal auf einem H-Pegel aus, falls die Logiken (logischen Zustände bzw. Signalpegel) der Signale auf den entsprechenden Busleitungen identisch miteinander sind. Die Übereinstimmungsdetektionsschal tung empfängt Daten, die aus Speicherzellen gelesen worden sind, in die Daten derselben Logik eingeschrieben sind bzw. einge schrieben worden sind. Falls die logischen Zustände der Signale auf den Lese/Schreib-Datenbusleitungen 5a0-5an dieselben sind, ist das Signal P/F, das von der UND-Schaltung ANn ausgegeben wird, auf dem H-Pegel. Falls die logischen Zustände der Signale eines Paares von Busleitungen unterschiedlich sind, ist ein Si gnal, das von der entsprechenden Übereinstimmungsdetektions schaltung NEX ausgegeben wird, auf dem L-Pegel, das Signal, das von der entsprechenden UND-Schaltung AN1j ausgegeben wird, ist auf dem L-Pegel, und das Ausgabesignal P/F von der UND-Schaltung ANn der letzten Stufe ist auf dem L-Pegel. Ob die logischen Zu stände der Daten, die aus den Speicherzellen gelesen werden, in die die Daten eingeschrieben worden sind, identisch sind oder nicht, wird bestimmt, um ein Bestehen/Durchfallen einer Spei cherzelle (durch den Test) zu erkennen. Auf diese Weise können Speicherzellen, deren Anzahl derjenigen der internen Le se/Schreib-Datenbusse entspricht, gleichzeitig getestet werden, und die Zeit für das Testen kann reduziert werden.

Bei der Konfiguration der Kompressionsschaltung 15ac nimmt, falls die Bitbreite des internen Lese/Schreib-Datenbusses 5a gleich 1024 Bit ist, die Anzahl der Gatter um die Hälfte ab, auf 512 Gatter für die Übereinstimmungsdetektionsschaltung, 256 Gat ter für die UND-Schaltung AN1, 128 Gatter für die UND-Schaltung AN2, . . . . Als ein Ergebnis tritt eine Gatterverzögerung von neun Stufen auf. Da jedoch ein Hochgeschwindigkeitszugriff in dem Testbetrieb nicht gefordert wird, gibt es kein Problem, selbst falls die Anzahl der Stufen der Gatter ansteigt. Desweiteren ist die Testschaltung auf der Außenseite des DRAM-Makros vorgesehen und kann eine Fläche einer Länge belegen, die ungefähr dieselbe wie die Länge des DRAM-Makros in der Spaltenrichtung ist. Als ein Ergebnis kann die Kompressionsschaltung mit einem ausrei chenden Spielraum angeordnet werden.

Wie zuvor beschrieben worden ist, wird entsprechend der dritten Ausführungsform ein Prozessor (logische Verarbeitungsschaltungs einheit) auf einer Seite des DRAM-Makros plaziert und eine Test schaltung zum Ausführen eines Funktionstests für den DRAM-Makro wird auf der in der Zeilenrichtung des DRAM-Makros anderen Seite vorgesehen. Die Testschaltung weist eine Funktion des Koppelns des internen Lese/Schreib-Datenbusses und des Steuerbusses des DRAM-Makros mit Anschlüssen für externe Anschlußstifte der inte grierten Halbleiterschaltungsvorrichtung auf, so daß der Funkti onstest für den DRAM-Makro leicht selbst nach dem Verpacken bzw. Verkapseln ausgeführt werden kann. Der DRAM-Makro weist eine Konfiguration auf, die identisch zu derjenigen eines normalen DRAM (ein Standard-DRAM (falls ein Banksteuersignal von einem Prozessor separat zu der Bank A und der Bank B geliefert wird) oder einem Synchron-DRAM) auf, so daß ein Test einer Sequenz folgend ausgeführt werden kann, die identisch zu der Testsequenz für den normalen DRAM ist, und ein Test für den DRAM-Makro kann unter Verwendung einer herkömmlichen Testschaltung ausgeführt werden.

Desweiteren wird, da der Prozessor von dem DRAM-Makro getrennt ist, wenn der DRAM-Makro getestet wird (der Prozessor ist in den Ausgabezustand hoher Impedanz oder den Nicht-Betriebszustand auf die Aktivierung des Testaktivierungssignals TE hin gesetzt), der Prozessor nicht zum Verwalten des Testens für den DRAM-Makro be nötigt und die Belastung des Prozessors wird reduziert.

[Vierte Ausführungsform]

Fig. 10 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung entsprechend der vier ten Ausführungsform. Unter Bezugnahme auf Fig. 10, die inte grierte Halbleiterschaltungsvorrichtung 1 enthält den Prozessor 2 und den DRAM-Makro 3, der als ein Hauptspeicher für den Pro zessor 2 dient. Der DRAM-Makro 3 enthält vier Unterbänke 4e-4h. Jede der Unterbänke 4e-4h enthält ein Speicherzellenfeld, einen Zeilendekoder, einen Spaltendekoder und einen Vorverstär ker/Schreibtreiber-Block, wie in der Konfiguration, die in Fig. 1 gezeigt ist. Die Unterbänke, die in Ausrichtung miteinander in der Zeilenrichtung des DRAM-Makros 3 angeordnet sind, bilden dieselbe Bank. Genauer gesagt, die Unterbänke 4e und 4f bilden die Bank A und die Unterbänke 4g und 4h bilden die Bank B.

Die Unterbänke, die miteinander in der Spaltenrichtung ausge richtet sind, gehören zu unterschiedlichen Bänken und ein inter ner Lese/Schreib-Datenbus ist gemeinsam für diese vorgesehen. Genauer gesagt, ein interner Lese/Schreib-Datenbus 5c ist ge meinsam mit den Unterbänken 4e und 4g gekoppelt, und ein inter ner Lese/Schreib-Datenbus 5d ist gemeinsam mit den Unterbänken 4f und 4h gekoppelt. Die internen Lese/Schreib-Datenbusse 5c und 5d sind entsprechend mit Datenbussen 5e und 5f in einem Zentral bereich 20 in der Spaltenrichtung gekoppelt. Die Datenbusse 5e und 5f erstrecken sich in der Zeilenrichtung in dem Bereich 20 und sind mit dem Prozessor 2 gekoppelt.

In einem Zentralbereich 21 in der Zeilenrichtung des DRAM-Makros 3 ist eine Bank-A-Steuerschaltung 7c zwischen den Unterbänken 4e und 4f vorgesehen und eine Bank-B-Steuerschaltung 7d ist zwi schen den Unterbänken 4g und 4h vorgesehen. Die Bank-A-Steuer schaltung 7c und die Bank-B-Steuerschaltung 7d empfangen ein Adreßsignal und ein Steuersignal von dem Prozessor 2 über einen Steuerbus 12c, der in dem Bereich 20 vorgesehen ist.

Die Bank-A-Steuerschaltung 7c und die Bank-B-Steuerschaltung 7d sind in einem Bereich angeordnet, der sich von dem Bereich 20 unterscheidet, in dem die Datenbusse angeordnet sind. Darum gibt es keine Notwendigkeit, einen Bereich, in dem Datenbusse ange ordnet sind, zu berücksichtigen, wenn die Bank-A-Steuerschaltung 7c und die Bank-B-Steuerschaltung 7d anzuordnen sind, was in der Verwirklichung eines effizienten Layouts und der Reduzierung der durch die Schaltung belegten Fläche resultiert. Der Prozessor 2 benötigt lediglich einen Schnittstellenabschnitt für die Einga be/Ausgabe von Daten und die Ausgabe eines Steuersignals (inklusive eines Adreßsignals), der in seinem zentralen Ab schnitt in der Spaltenrichtung angeordnet ist, und seine inter nen Schaltungen können in geeigneter Weise zur Verwirklichung eines effizienten Layouts verteilt bzw. angeordnet werden.

Desweiteren ist die Bank-A-Steuerschaltung 7c zwischen den Un terbänken 4e und 4f angeordnet und die Bank-B-Steuerschaltung 7d ist zwischen den Unterbänken 4g und 4h angeordnet. Dementspre chend ist die Fortpflanzungsverzögerung des Steuersignals und des Adreßsignals dieselbe und ein Unterschied der Betriebs zeitabläufe in den Unterbänken 4e-4h kann vermieden werden. Dar um gibt es keine Notwendigkeit, einen Spielraum für den Unter schied der Betriebszeitabläufe (Betriebszeitsteuerungen) zu be rücksichtigen, und eine hohe Betriebsgeschwindigkeit wird er reicht.

[Fünfte Ausführungsform]

Fig. 11 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung nach der fünften Aus führungsform. Die integrierte Halbleiterschaltung, die in Fig. 11 gezeigt ist, enthält den Prozessor 2 und den DRAM-Makro 3. Acht Unterbänke 4a-4d und 4i-4l sind in dem DRAM-Makro 3 vorge sehen. Die Unterbänke 4a und 4c bilden die Bank A, die Unterbän ke 4b und 4d bilden die Bank B, die Unterbänke 4i und 4k bilden die Bank C, und die Unterbänke 4j und 4l bilden die Bank D. Die Unterbänke, die einander bezüglich des zentralen Bereichs 10 in der Spaltenrichtung des DRAM-Makros 3 gegenüberliegen, gehören zu derselben Bank. Eine Banksteuerschaltung ist derart angeord net, daß sie zwischen diesen Unterbänken, die zu derselben Bank gehören, nach Sandwichart angeordnet ist. Insbesondere ist die Bank-A-Steuerschaltung 7a zwischen den Unterbänken 4a und 4c an geordnet, die Bank-B-Steuerschaltung 7b ist zwischen den Unter bänken 4b und 4d angeordnet, die Bank-C-Steuerschaltung 7e ist zwischen den Unterbänken 4i und 4k angeordnet, und die Bank-D-Steuer schaltung 7f ist zwischen den Unterbänken 4j und 4l ange ordnet. Der interne Lese/Schreib-Datenbus 5a, der sich in der Zeilenrichtung in den Bereich 11a erstreckt, ist gemeinsam mit den Unterbänken 4a, 4b, 4i und 4j verbunden. In ähnlicher Weise ist der interne Lese/Schreib-Datenbus 5b, der sich in der Zei lenrichtung in dem Bereich 11b erstreckt, gemeinsam mit den Un terbänken 4c, 4d, 4k und 4l verbunden.

Entsprechend der in Fig. 11 gezeigten Anordnung ist die Konfigu ration der Unterbänke 4a-4d, der Bank-A-Steuerschaltung 7a und der Bank-B-Steuerschaltung 7b identisch zu derjenigen des DRAM-Makros 3, die in Fig. 1 gezeigt ist. Durch wiederholtes Dupli zieren der Konfiguration, die identisch zu dieser Zwei-Bank-Konfiguration ist, in der Zeilenrichtung, wird der DRAM-Makro 3 mit der Vier-Bank-Konfiguration verwirklicht, der in Fig. 11 ge zeigt ist. Die Bank kann leicht verlängert werden durch Anordnen der internen Lese/Schreib-Datenbusse 5a und 5b des DRAM-Makros 3 derart, daß sie sich in der Zeilenrichtung erstrecken, so daß die Datenbusse die Banksteuerschaltungen nicht kreuzen. Ein Mehrfachbank-DRAM-Makro, der eine kleine belegte Fläche auf weist, wird derart verwirklicht.

[Erste Modifikation]

Fig. 12 zeigt schematisch eine Konfiguration der ersten Modifi kation der integrierten Halbleiterschaltungsvorrichtung entspre chend der fünften Ausführungsform. Der DRAM-Makro 3, der in Fig. 12 gezeigt ist, enthält acht Unterbänke 4e-4h, 4m, 4n, 4p und 4g. Diejenigen Unterbänke, die einander bezüglich des zentralen Bereiches 20 in der Spaltenrichtung des DRAM-Makros 3 gegenüber liegen, gehören zu unterschiedlichen Bänken. Die Unterbänke 4e und 4f bilden die Bank A, die Unterbänke 4g und 4h bilden die Bank B, die Unterbänke 4m und 4n bilden die Bank C und die Un terbänke 4p und 4g bilden die Bank D.

Zwischen den Unterbänken 4e und 4f ist die Bank-A-Steuer schaltung 7c angeordnet, und die Bank-B-Steuerschaltung 7d ist zwischen den Unterbänken 4g und 4h angeordnet. Die Bank-C-Steuer schaltung 7g ist angeordnet zwischen den Unterbänken 4m und 4n, und die Bank-D-Steuerschaltung 7h ist angeordnet zwi schen den Unterbänken 4p und 4g. Diese Banksteuerschaltung steu ern die Betriebsabläufe der entsprechenden Bänke.

Die Unterbänke, die einander über den Bereich 20 hinweg gegen überliegen, sind miteinander durch denselben internen Le se/Schreib-Datenbus verbunden. Genauer gesagt, die Unterbänke 4e und 4g sind durch den internen Lese/Schreib-Datenbus 5c gekop pelt, die Unterbänke 4f und 4h teilen den internen Lese/Schreib-Daten bus 5d, die Unterbänke 4m und 4p teilen den internen Le se/Schreib-Datenbus 5g und die Unterbänke 4n und 4g teilen den internen Lese/Schreib-Datenbus 5h. Die internen Lese/Schreib-Daten busse 5c und 5g sind durch den internen Datenbus 5e gekop pelt, der sich in der Zeilenrichtung in den Bereich 20 er streckt, und die internen Lese/Schreib-Datenbusse 5d und 5h sind untereinander gekoppelt durch den Datenbus 5f, der sich in der Zeilenrichtung in dem Bereich 20 erstreckt. Die Datenbusse 5e und 5f sind mit dem Prozessor 2 gekoppelt.

In dem Bereich 20 ist ein Steuerbus, der ein Adreßsignal und ein Steuersignal überträgt, gemeinsam für die Steuerschaltungen 7c, 7d, 7g und 7h vorgesehen, die die Auswahl/Nicht-Auswahl einer Bank steuern. In Fig. 12 ist der Steuerbus zur Vereinfachung der Figur nicht gezeigt. Der Steuerbus ist de 99999 00070 552 001000280000000200012000285919988800040 0002019837016 00004 99880rart angeordnet, daß er sich in der Zeilenrichtung in dem Bereich 20 erstreckt.

In dem DRAM-Makro 3, der in Fig. 12 gezeigt ist, ist die Konfi guration der Unterbänke 4e-4h, der Bank-A-Steuerschaltung 7c und der Bank-B-Steuerschaltung 7d identisch zu derjenigen, die in Fig. 10 gezeigt ist. Das Layout der Unterbänke 4m, 4n, 4p und 4g, der Bank-C-Steuerschaltung 7g und der Bank-D-Steuerschaltung 7h ist dasselbe wie das Layout der Unterbänke 4e bis 4h, der Bank-A-Steuerschaltung 7c und der Bank-B-Steuerschaltung 7d. Dementsprechend wird die Vier-Bank-Konfiguration verwirklicht durch wiederholtes Duplizieren des Layouts der Zwei-Bank-Konfiguration in der Zeilenrichtung.

Die Bank kann leicht ausgedehnt werden durch Anordnen des inter nen Datenbusses und des Steuerbusses derart, daß sie sich in der Zeilenrichtung erstrecken, so daß die Busse die Banksteuerschal tung in dem DRAM-Makro 3 und den Prozessor nicht kreuzen.

Falls der DRAM-Makro 3, der in Fig. 1 oder 10 gezeigt ist, als eine Bibliothek registriert ist, kann der DRAM-Makro als die Bi bliothek verwendet werden, um die Bank leicht zu erweitern (ein DRAM-Makro als eine Basiseinheit wird wiederholt in der Zeilen richtung angeordnet).

[Sechste Ausführungsform]

Fig. 13 zeigt schematisch eine Gesamtkonfiguration der inte grierten Halbleiterschaltungsvorrichtung entsprechend der sech sten Ausführungsform. Unter Bezugnahme auf Fig. 13, die inte grierte Halbleiterschaltungsvorrichtung 1 enthält einen Prozes sor (CPU) 25, der in einem zentralen Abschnitt eines Chips ange ordnet ist, in dem die integrierte Halbleiterschaltungsvorrich tung 1 ausgebildet ist, Unterbänke 4e-4h, die entsprechend den Bereichen an den vier Ecken des Prozessors 25 entsprechend ange ordnet sind, die Bank-A-Steuerschaltung 7c, die zwischen den Un terbänken 4e und 4f angeordnet ist, und die Bank-B-Steuer schaltung 7d, die zwischen den Unterbänken 4g und 4h ange ordnet ist. Die Unterbänke 4e und 4f bilden die Bank A und die Unterbänke 4g und 4h bilden die Bank B.

Die Unterbänke 4e und 4g sind miteinander durch den internen Le se/Schreib-Datenbus 5c gekoppelt, der in einem Bereich an der Außenseite des Prozessors 25 angeordnet ist, und der interne Le se/Schreib-Datenbus 5c ist mit dem Prozessor 25 durch den inter nen Datenbus 5i gekoppelt. Die Unterbänke 4f und 4h teilen den internen Lese/Schreib-Datenbus 5d. Der interne Lese/Schreib-Daten bus 5d ist mit dem Prozessor 25 über den internen Datenbus 5j gekoppelt. Der Prozessor 25 liefert ein Steuersignal und ein Adreßsignal an die Bank-A-Steuerschaltung 7c und die Bank-B-Steuer schaltung 7d über die Steuerbusse 12c und 12d.

In der Anordnung, die in Fig. 13 gezeigt ist, kreuzen die Le se/Schreib-Datenbusse 5c und 5d die Bank-A-Steuerschaltung 7c und die Bank-B-Steuerschaltung 7d nicht.

Da der Prozessor 25 mit den internen Lese/Schreib-Datenbussen 5c und 5d über die internen Datenbusse 5i und 5j gekoppelt ist, können die Bank-A-Steuerschaltung 7c, die Bank-B-Steuerschaltung 7d und der Prozessor 25 ohne Berücksichtigung dieser Datenbusse angeordnet werden, so daß ein DRAM, der einen Prozessor enthält, bei dem ein Anstieg der belegten Fläche unterdrückt wird, ver wirklicht werden kann. Der Prozessor 25 könnte Daten und ein Steuersignal an eine externe Einheit, die bezüglich der inte grierten Halbleiterschaltungsvorrichtung 1 extern ist, liefern und entsprechendes von dieser empfangen. Die Kommunikation von Daten und des Steuersignals zwischen der externen Einheit und dem Prozessor 25 wird ausgeführt unter Verwendung einer Verbin dungsleitung, die in einem geeigneten leeren Bereich angeordnet ist, wie es durch die abwechselnd lang und kurz gestrichelte Li nie in Fig. 13 angezeigt ist.

[Erste Modifikation]

Fig. 14 zeigt schematisch eine Konfiguration der ersten Modifi kation der sechsten Ausführungsform. Die integrierte Halbleiter schaltungsvorrichtung 1, die in Fig. 14 gezeigt ist, enthält ei nen Prozessor 25, der in einem Bereich angeordnet ist, der sich in der Spaltenrichtung in dem zentralen Bereich 21 in der Zei lenrichtung erstreckt. Die Unterbänke 4a und 4b sind derart an geordnet, daß sie relativ zu dem Prozessor 25 einander gegen überliegen, und die Unterbänke 4c und 4d sind derart angeordnet, daß sie sich relativ zu dem Prozessor 25 auf der unteren Seite des Prozessors gegenüberliegen. In dem zentralen Bereich 10 in der Spaltenrichtung der integrierten Halbleiterschaltungsvor richtung 1 ist die Bank-A-Steuerschaltung 7a zwischen den Unter bänken 4a und 4c vorgesehen und die Bank-B-Steuerschaltung 7b ist zwischen den Unterbänken 4b und 4d vorgesehen. Die Unterbän ke 4a und 4c bilden die Bank A und die Unterbänke 4b und 4d bil den die Bank B.

Die Unterbänke 4a und 4b teilen den internen Lese/Schreib-Daten bus 5a und die Unterbänke 4c und 4d teilen den internen Le se/Schreib-Datenbus 5b. Die internen Lese/Schreib-Datenbusse 5a und 5b sind sich durch den Prozessor 25 erstreckend angeordnet. Der Prozessor 25 ist mit leeren Bereichen 25a und 25b vorgese hen, um es den internen Lese/Schreib-Datenbussen 5a und 5b zu ermöglichen, durch diesen hindurchzugehen. Obwohl die leeren Be reiche 25a und 25b keine Verbindungsleitung in derselben Schicht wie derjenigen der internen Lese/Schreib-Datenbusse 5a und 5b aufweisen, kann ein Transistor in diesen Bereichen ausgebildet sein.

Obwohl der Prozessor 25 mit leeren Bereichen 25a und 25b vorge sehen sein sollte, kann der Prozessor 25 über den gesamten Ab schnitt des Bereiches 21, der sich in der Spaltenrichtung der integrierten Halbleiterschaltungsvorrichtung 1 erstreckt, ange ordnet sein, und die internen Komponenten des Prozessors 25 kön nen in geeigneter Weise verteilt werden. Da Bank-A-Steuer schaltung 7a und die Bank-B-Steuerschaltung 7b in dem Be reich 10 vorgesehen sind, gibt es keine Notwendigkeit, ein Kreu zen der internen Lese/Schreib-Datenbusse 5a und 5b und dieser Steuerschaltungen zu berücksichtigen, und ein effizientes Layout ist möglich, um es zu ermöglichen, daß die Komponenten mit hoher Dichte angeordnet werden, und eine durch diese eingenommene Flä che kann reduziert werden.

Entsprechend der in Fig. 14 gezeigten Anordnung wird ein mit ei ner Logik gemischter DRAM ohne Erhöhen der durch die Schaltungen eingenommenen Fläche verwirklicht.

[Zweite Modifikation]

Fig. 15 zeigt schematisch eine Konfiguration der zweiten Modifi kation der sechsten Ausführungsform. Unter Bezugnahme auf Fig. 15, die integrierte Halbleiterschaltungsvorrichtung 1 enthält, wie in der in Fig. 14 gezeigten Konfiguration, den Prozessor 25, der derart angeordnet ist, daß er sich in der Spaltenrichtung in dem zentralen Bereich 21 bezüglich der Zeilenrichtung erstreckt, und Unterbänke 4e, 4f, 4g bzw. 4h, die in vier Bereichen ange ordnet sind, die durch den Prozessor 25 und den Bereich 10 un terteilt sind. Die Unterbänke 4e und 4f, die einander bezüglich des Prozessors 25 gegenüberliegen, bilden die Bank A und die Un terbänke 4g und 4h, die einander bezüglich des Prozessors 25 ge genüberliegen, bilden die Bank B. In dem Bereich 10 ist eine Banksteuerschaltung 27a zwischen den Unterbänken 4e und 4g ange ordnet und eine Banksteuerschaltung 27b ist zwischen den Unter bänken 4f und 4h angeordnet. Die Banksteuerschaltungen 27a bzw. 27b steuern den Zugriffsbetrieb auf die Bänke A und B entspre chend eines Adreßsignals und eines Steuersignals, die von dem Prozessor 25 geliefert werden.

Die Unterbank 4e ist mit dem Prozessor 25 über einen internen Lese/Schreib-Datenbus 5ca gekoppelt, die Unterbank 4f ist mit dem Prozessor 25 über einen internen Lese/Schreib-Datenbus 5da gekoppelt, und die Unterbänke 4g und 4h sind mit dem Prozessor 25 entsprechend über interne Lese/Schreib-Datenbusse 5cb bzw. 5db gekoppelt. Da die internen Lese/Schreib-Datenbusse 5ca und 5cb alternierend gültige Daten liefern und empfangen, sind diese miteinander in einem Verbindungsbereich 25c in dem Prozessor 25 verbunden. Da die internen Lese/Schreib-Datenbusse 5da und 5db Daten der Bänke A bzw. B übertragen, sind sie miteinander in ei nem Verbindungsbereich 25d des Prozessors 25 gekoppelt. Da die internen Lese/Schreib-Datenbusse 5ca und 5da gleichzeitig gülti ge Daten übertragen, müssen die internen Lese/Schreib-Datenbusse 5ca und 5da nicht miteinander verbunden sein bzw. werden und müssen den Prozessor 25 (daher) nicht kreuzen. Desweiteren gibt es, da die internen Lese/Schreib-Datenbusse 5cb und 5db Daten der Bank B übertragen und gleichzeitig gültige Daten übertragen, keinen Notwendigkeit, die internen Lese/Schreib-Datenbusse 5cb und 5db zur Verbindung derselben derart anzuordnen, daß sie den Prozessor 25 überkreuzen.

Der Prozessor 25 ist in dem Bereich 21, der sich in der Spalten richtung der integrierten Halbleiterschaltungsvorrichtung 1 er streckt, angeordnet. Durch Vorsehen von Schnittstellenabschnit ten in den Verbindungsbereichen 25c und 25d können andere Schal tungsabschnitte (z. B. Register, Schaltungen für arithmetische logische Operationen (ALU), und ähnliches) geeignet so verteilt werden, daß ein Einfluß dieser Verbindungsbereiche 25c und 25d auf das Layout des Prozessors in ausreichender Weise unterdrückt werden kann. Die Banksteuerschaltungen 27a und 27b sollten je weils sowohl die Bank A als auch als die Bank B treiben und die Fläche, die durch diese Steuerschaltungen eingenommen wird, er höht sich verglichen mit der Konfiguration, in der die Bänke A und B jeweils durch die dazu vorgesehenen Steuerschaltungen ge trieben werden. Jedoch gibt es kein Kreuzen der Steuerschaltun gen und den internen Lese/Schreib-Datenbusse 5ca, 5cb, 5da und 5db, das Layout kann ohne Berücksichtigung des Kreuzens opti miert werden, und der Anstieg der belegten Fläche der Schaltun gen kann auf ein Minimum begrenzt werden.

Es ist zu bemerken, daß bei der in Fig. 15 gezeigten Konfigura tion die Verbindungsbereiche 25c und 25d außerhalb des Prozes sors 25 vorgesehen werden können.

Entsprechend der sechsten Ausführungsform, die oben beschrieben worden ist, kann, da der Prozessor in einem Bereich zwischen den Unterbänken vorgesehen ist und die Banksteuerschaltung derart angeordnet ist, daß sie sich nicht mit den internen Le se/Schreib-Datenbussen kreuzt, der Anstieg der Fläche auf das Minimum beschränkt werden.

[Siebte Ausführungsform]

Fig. 16 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung nach der siebten Aus führungsform. Die in Fig. 16 gezeigte integrierte Halbleiter schaltungsvorrichtung 1 enthält den Prozessor (CPU) 2 und den DRAM-Makro 3. Der DRAM-Makro 3 enthält vier Unterbänke 4r, 4s, 4t und 4u. Die Unterbank 4r enthält ein Speicherfeld 4ra, das eine Mehrzahl von dynamischen Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, einen Zeilendekoder 4rb zum Auswählen einer Zeile in dem Speicherfeld 4ra und einen Spalten dekoder 4rc zum Auswählen einer Spalte in dem Speicherfeld 4ra. Die Unterbank 4s, die in Ausrichtung mit der Unterbank 4r in der Zeilenrichtung angeordnet ist, enthält ein Speicherfeld 4sa, ei nen Zeilendekoder 4sb und einen Spaltendekoder 4sc. Die Unter bank 4u, die in Ausrichtung mit der Unterbank 4s in der Spalten richtung angeordnet ist, enthält ein Speicherfeld 4ua, einen Zeilendekoder 4ub und einen Spaltendekoder 4uc. Die Unterbank 4t, die in Ausrichtung mit der Unterbank 4u in der Zeilenrich tung angeordnet ist, enthält ein Speicherfeld 4ta, einen Zeilen dekoder 4tb und einen Spaltendekoder 4tc.

Ein Vorverstärker/Schreibtreiber-Block 44v zum Schreiben und Le sen interner Daten in die Unterbänke 4r und 4t bzw. aus diesen ist gemeinsam für diese vorgesehen, und ein Vorverstär ker/Schreibtreiber-Block 44w ist gemeinsam für die Unterbänke 4s und 4u vorgesehen.

Die Unterbänke 4r uns 4s bilden die Bank A und die Unterbänke 4t und 4u bilden die Bank B. Die Vorverstärker/Schreibtreiber-Blöcke 44v und 44w werden selektiv mit einer ausgewählten Bank gekoppelt, wenn Daten geschrieben/gelesen werden. Der Vorver stärker/Schreibtreiber-Block 44v wird mit einer ausgewählten Speicherzelle des Speicherfeldes 4ra der Unterbank 4r über einen internen IO-Bus 4rd gekoppelt, und er wird mit einer ausgewähl ten Speicherzelle des Speicherfeldes 4ta der Unterbank 4t über einen internen IO-Bus 4td gekoppelt. Der Vorverstär ker/Schreibtreiber-Block 44w wird mit einer ausgewählten Spei cherzelle des Speicherfeldes 4sa der Unterbank 4s über einen in ternen IO-Bus 4sd gekoppelt, und er wird mit einer ausgewählten Speicherzelle in dem Speicherfeld 4ua der Unterbank 4u über ei nen internen IO-Bus 4ud gekoppelt. Der Vorverstär ker/Schreibtreiber-Block 44v ist mit dem Prozessor 2 über einen internen Datenbus 5e, der sich in der Zeilenrichtung erstreckt, gekoppelt, und der Vorverstärker/Schreibtreiber-Block 44w ist mit dem Prozessor 2 über einen internen Datenbus 5f, der sich in der Zeilenrichtung erstreckt, gekoppelt.

Eine Bank-A-Steuerschaltung 37a ist in einem Bereich zwischen den Unterbänken 4r und 4s angeordnet, eine Schreib/Lese-Steuer schaltung 37c ist zwischen den Vorverstär ker/Schreibtreiber-Blöcken 44v und 44w angeordnet, und eine Bank-B-Steuerschaltung 37b ist zwischen den Unterbänken 4t und 4u angeordnet. Ein Adreßsignal und ein Steuersignal von dem Pro zessor 2 werden den Steuerschaltungen 37a-37b über einen Steuer bus 12c geliefert. Die Steuerschaltungen 27a-27c kreuzen die in ternen Lese/Schreib-Datenbusse 5e und 5f nicht. Dementsprechend ist ein Layout der Steuerschaltungen 37a-37c mit einer effizien ten Verwendung der Fläche möglich. Desweiteren kann, da die Bän ke A und B sich die Vorverstärker/Schreibtreiber-Blöcke 44v und 44w teilen, die belegte Fläche der Schaltungen dramatisch redu ziert werden. Genauer gesagt, die internen IO-Busse 4rd, 4sd, 4td und 4ud weisen große Bitbreiten von 64 bis 512 Bit auf, und daher kann die Anzahl der Vorverstärkerschaltungen und der Schreibtreiberschaltungen, die in den Vorverstär ker/Schreibtreiber-Blöcken 44v und 44w enthalten sind, signifi kant reduziert werden, und eine durch die Schaltungen belegte Fläche kann signifikant vermindert werden.

[Konfiguration des Vorverstärker/Schreiber-Blocks]

Fig. 17 zeigt schematisch eine Konfiguration eines Ein-Bit-Schaltungs abschnittes, der in den Vorverstärker/Schreibtreiber-Blocks 44v und 44w, die in Fig. 16 gezeigt sind, enthalten ist, für eine interne Lese/Schreib-Datenbusleitung RWa (5ea oder 5fa). In Fig. 17 enthält die Ein-Bit-Schaltung der Vorverstär ker/Schreibtreiber-Blöcke 44v und 44w eine Vorverstärkerschal tung PA, die mit der internen Lese/Schreib-Datenbusleitung PWa gekoppelt ist, ein internes Datensignal, das auf die Aktivierung derselben geliefert wird, verstärkt und das verstärkte Signal ausgibt, eine Schreibtreiberschaltung WD, die mit der internen Lese/Schreib-Datenbusleitung RWa gekoppelt ist, Daten auf der Busleitung PWa auf die Aktivierung derselben hin verstärkt und die Daten ausgibt, und einen Auswähler (Selektor) SEL, der se lektiv die Vorverstärkerschaltung PA und die Schreibtreiber schaltung WD mit einer internen IO-Busleitung IOa (4rda oder 4sda) der Bank A und einer internen IO-Busleitung IOb (4tda oder 4uda) der Bank B entsprechend eines Auswahlsignals ΦBA verbin det.

Das Auswahlsignal ΦBA wird entsprechend eines Bank-Adreßsignals erzeugt, wenn Daten geschrieben/gelesen werden. Wenn die Bank A ausgewählt ist, koppelt der Auswähler SEL die Vorverstärker schaltung PA und die Schreibtreiberschaltung WD mit der internen IO-Busleitung IOa. Wenn die Bank B bezeichnet ist, koppelt der Auswähler SEL die Vorverstärkerschaltung BA und die Schreibtrei berschaltung WD mit der internen IO-Busleitung IOb. Der Auswäh ler SEL kann z. B. aus einem CMOS-Übertragungsgatter ausgebildet sein und trennt eine interne IO-Busleitung einer Bank, die nicht ausgewählt ist, von der Vorverstärkerschaltung PA und der Schreibtreiberschaltung WD. Dementsprechend können, selbst falls die Vorverstärkerschaltung PA und die Schreibtreiberschaltung WD von zwei Bänken A und B geteilt werden, Daten akkurat in eine auswählte Bank geschrieben oder aus einer ausgewählten Bank ge lesen werden.

[Erste Modifikation]

Fig. 18 illustriert eine Konfiguration der ersten Modifikation des Vorverstärker/Schreibtreiber-Blockes der siebten Ausfüh rungsform. Fig. 18 zeigt einen Block (44x) der Vorverstär ker/Schreibtreiber-Blöcke 44v und 44w, die in Fig. 16 gezeigt sind. Eine Konfiguration eines Abschnittes für die Übertragung von Ein-Bit-Daten in dem Vorverstärker/Schreibtreiber-Block 44x ist repräsentativ gezeigt.

Unter Bezugnahme auf Fig. 18, der Vorverstärker/Schreibtreiber-Block 44x enthält eine Vorverstärkerschaltung PAa zum Verstärken von Daten bzw. eines Wertes, die aus der Bank A (entsprechende Unterbank) gelesen werden, eine Schreibtreiberschaltung WDa, die interne Schreibdaten, die in eine ausgewählte Speicherzelle zu schreiben sind, für die Bank A erzeugt, eine Vorverstärkerschal tung PAa, die für die Bank B (entsprechende Unterbank) vorgese hen ist, zum Verstärken von Daten bzw. eines Wertes einer ausge wählten Speicherzelle der Bank B auf die Aktivierung derselben hin, und eine Schreibtreiberschaltung WDb, die Daten, die in ei ne ausgewählte Speicherzelle der Bank B zu schreiben sind, er zeugt.

Der Vorverstärker/Schreibtreiber-Block 44x enthält weiter eine bidirektionale Verriegelung 44xa, die einen zugeführten Wert bzw. zugeführte Daten als Reaktion auf ein Taktsignal T1 verrie gelt, einen Auswähler (Selektor) 44xb, der einen Satz aus einem Satz aus der Vorverstärkerschaltung PAa und der Schreibtreiber schaltung WDa und einem Satz aus der Vorverstärkerschaltung PAb und der Schreibtreiberschaltung WDb auswählt und den ausgewähl ten Satz mit der Verriegelung 44xa entsprechend des Bankbezeich nungssignals ΦBA koppelt, eine bidirektionale Verriegelung 44xc, die gekoppelt ist mit der Vorverstärkerschaltung PAa und der Schreibtreiberschaltung WDa zum Verriegeln eines gelieferten Wertes als Reaktion auf ein Taktsignal T2a, und eine bidirektio nale Verriegelung 44xd, die mit der Vorverstärkerschaltung PAb und der Schreibtreiberschaltung WDb gekoppelt ist, die als Reak tion auf ein Taktsignal T2b in einen Verriegelungszustand ge setzt wird. Die Verriegelung 44xc ist mit der internen IO-Busleitung IOa der Bank A (entsprechende Unterbank) verbunden, und die Verriegelung 44xd ist mit der internen IO-Busleitung IOb der Bank B (entsprechende Unterbank) verbunden.

Die Taktsignale T1, T2a und T2b definieren einen internen Daten übertragungszyklus. Angenommen, daß ein Synchron-DRAM als ein DRAM, der durch den DRAM-Makro verwirklicht wird, vorgesehen ist, der in Synchronisation mit einem Taktsignal (z. B. einem Sy stemtaktsignal, welches eine Betriebsgeschwindigkeit des Prozes sors definiert) arbeitet. In dem Synchron-DRAM werden das Auf nehmen eines Steuersignals ebenso wie die Eingabe/Ausgabe von Daten in Synchronisation mit dem Taktsignal ausgeführt. Der Zeitablaufspielraum für das Steuersignal kann nur relativ zu dem Taktsignal betrachtet werden, und ein (zeitlicher) Versatz zwi schen den Steuersignalen muß nicht berücksichtigt werden und ein interner Betrieb kann mit einem schnelleren Zeitablauf gestartet werden. Da das Schreiben/Lesen von Daten synchron mit dem Takt signal ausgeführt wird, sind ein Schreiben/Lesen von Daten eben so wie eine Übertragung von Daten bei hoher Geschwindigkeit mög lich.

In einigen Synchron-DRAMs wird ein Weg, durch welchen interne Daten übertragen werden, von einer Mehrzahl von Pipeline-Stufen gebildet und Daten werden in einer Pipeline-Art durch den inter nen Datenübertragungsweg übertragen, um die Übertragungsrate für die Daten wirksam zu erhöhen. In diesem Fall werden die Pipe line-Stufen mit den Verriegelungen 44xa, 44xc und 44xd, die in Fig. 18 gezeigt sind, verwirklicht.

Das Taktsignal T2a wird in einen aktiven Zustand getrieben, wenn die Bank A bezeichnet ist, und das Taktsignal T2b wird akti viert, wenn die Bank B ausgewählt ist. Wenn ein Wert gelesen wird, wird ein Wert, der durch den Leserverstärker verriegelt ist, durch den Spaltendekoder ausgewählt und an eine entspre chende interne Datenbusleitung übertragen. Wenn der Wert durch die Verriegelung 44xc oder 44xd verriegelt wird, wird die Vor verstärkerschaltung PAa oder PAb aktiviert und der Wert wird an die Verriegelung 44xa über den Auswähler 44xb übertragen. Wenn die Verriegelung 44xa den verriegelten, gelesenen Wert auf die interne Lese/Schreib-Datenbusleitung RWa überträgt, verstärkt der Vorverstärker PAa oder PAb den Wert, der von der Verriege lung 44xc oder 44xd geliefert wird, erneut. Dementsprechend sind in einem Taktzyklus Daten entsprechend auf der internen Daten busleitung IOa oder IOb, in der Vorverstärkerschaltung PAa oder PAb, und auf der internen Lese/Schreib-Datenbusleitung RWa vor handen. Die Übertragungsrate von Daten wird durch das Aufeinan derfolgende Übertragen von Daten mit jedem Taktzyklus erhöht.

Der Auswähler 44xb, der die Bank A oder die Bank B als Reaktion auf das Bankbezeichnungssignal ΦBA auswählt, erlaubt es den Ban ken A und B, sich die Verriegelung 44xa in dem Vorverstär ker/Schreibtreiber-Block 44x zu teilen. Darum ist es nicht not wendig, die Verriegelung 44xa für jede der Banken A und B in der Pipeline-Konfiguration vorzusehen, und eine Reduzierung der An zahl der Komponenten ebenso wie eine Reduzierung der durch die Schaltungen belegten Fläche sind möglich. Die internen Le se/Schreib-Datenbusleitungen 5e und 5f, die in Fig. 16 gezeigt sind, werden durch die Bänke A und B geteilt. Darum kann eine zusätzliche Verriegelung in diesem Abschnitt vorgesehen werden und die Anzahl der Pipeline-Stufen kann erhöht werden.

Bei der in Fig. 18 gezeigten Konfiguration sind die Verriegelung 44xa, 44xc und 44xd als bidirektionale Verriegelungen beschrie ben worden. Jedoch können diese Verriegelungen 44xa, 44xc und 44xd entsprechend zum Schreiben von Daten und zum Lesen von Da ten separat vorgesehen werden. Die Verriegelungen 44xa, 44xc und 44xd können Übertragungsgatter und Inverterverriegelungen ent halten, und eine äquivalent unidirektionale Verriegelung kann verwirklicht werden, indem die Zeitabläufe des Leitens/Nicht-Leitens der Übertragungsgatter eines Eingabe/Ausgabe-Abschnittes der Inverterverriegelung beim Schreiben von Daten und beim Lesen von Daten unterschiedlich gemacht werden.

[Zweite Modifikation]

Fig. 19 illustriert eine Konfiguration der zweiten Modifikation des Vorverstärker/Schreibtreiber-Blocks der siebten Ausführungs form. Eine Konfiguration eines Abschnittes, der für eine Bank vorgesehen ist, aus den Vorverstärker/Schreibtreiber-Blöcken, die in Fig. 16 gezeigt sind, ist in Fig. 19 illustriert. In Fig. 19 enthält der Vorverstärker/Schreibtreiber-Block 44x eine Vor verstärkerschaltung PA und eine Schreibtreiberschaltung WD, die gemeinsam für die Bänke A und B (entsprechende Unterbänke) vor gesehen sind, eine Verriegelung 44xa, die zwischen der Vorver stärkerschaltung PA und der Schreibtreiberschaltung WD einer seits und der internen Lese/Schreib-Datenbusleitung RWa anderer seits vorgesehen ist und auf das Taktsignal T1 mit dem Erreichen eines Verriegelungszustands reagiert, eine Verriegelung 44xc, die mit der internen IO-Busleitung IOa verbunden ist und auf das Taktsignal T2a mit dem Erreichen des Verriegelungszustandes rea giert, und eine Verriegelung 44xd, die mit der internen Daten busleitung IOb verbunden ist und auf das Taktsignal T2b mit dem Erreichen des Verriegelungszustandes reagiert, und einen Auswäh ler (Selektor) 44xe, der auf das Bankbezeichnungssignal ΦBA mit dem Verbinden von einer der Verriegelungen 44xc und 44xd mit der Vorverstärkerschaltung PA und der Schreibtreiberschaltung WD reagiert. Die Konfigurationen der Verriegelungen 44xa, 44xc und 44xd sind identisch zu denjenigen, die in Fig. 18 gezeigt sind.

Entsprechend der Konfiguration des Vorverstärker/Schreibtreiber-Blocks 44x aus Fig. 19 werden die Vorverstärkerschaltung PA, die Schreibtreiberschaltung WD und die Verriegelung 44xa durch die Bänke A und B geteilt. Darum verwirklicht die Konfiguration, die in Fig. 19 gezeigt ist, eine weitere Reduzierung der durch die Schaltungen belegten Fläche verglichen mit der Konfiguration aus Fig. 18. Der Betrieb des Vorverstärker/Schreibtreiber-Blocks 44x aus Fig. 19 ist derselbe wie der Schaltungsbetrieb, der in Fig. 18 gezeigt ist. Der einzige Unterschied ist derjenige, daß die Vorverstärkerschaltung PA und die Schreibtreiberschaltung WD in dem aktiven Zustand sind, wenn Daten gelesen und geschrieben werden, welche Bank der Bänke A und B auch ausgewählt ist.

[Dritte Modifikation]

Fig. 20 zeigt schematisch eine Konfiguration der dritten Modifi kation der siebten Ausführungsform. In Fig. 20 ist ein Vorver stärker/Schreibtreiber-Block 44x repräsentativ illustriert. Bei der Konfiguration aus Fig. 20 ist ein Schaltungsabschnitt zum Übertragen von Ein-Bit-Daten gezeigt. In Fig. 20 enthält der Vorverstärker/Schreibtreiber-Block 44x eine Verriegelung 44xa, die zwischen die Vorverstärkerschaltung PA und die Schreibtrei berschaltung WD einerseits und die interne Lese/Schreib-Daten busleitung RWa andererseits geschaltet ist und auf das Taktsignal T1 mit dem Erreichen des Verriegelungszustands rea giert, eine Verriegelung 44xf, die mit der Vorverstärkerschal tung PA und der Schreibtreiberschaltung WD verbunden ist und auf das Taktsignal T2 mit dem Erreichen des Verriegelungszustand reagiert, und einen Auswähler (Selektor) 44xg, der die Verriege lung 44xf mit einer der internen IO-Busleitungen IOa und IOb entsprechend des Bankbezeichnungssignals ΦBA verbindet.

Entsprechend der Konfiguration des Vorverstärker/Schreibtreiber-Blocks 44x, der in Fig. 20 gezeigt ist, werden die Verriegelun gen 44xa und 44xf, die Vorverstärkerschaltung PA und die Schreibtreiberschaltung WD durch die Bänke A und B geteilt. Als ein Ergebnis erreicht die Schaltungskonfiguration aus Fig. 20 eine weitere Reduzierung der durch die Schaltungen belegten Flä che verglichen mit dem Vorverstärker/Schreibtreiber-Block aus Fig. 19.

Abhängig von dem Ort des kritischen Weges in der Pipeline-Stufe bezüglich der Datenübertragungsrate wird einer der Vorverstär ker/Schreibtreiber-Blöcke, die in den Fig. 18 bis 20 gezeigt sind, geeignet ausgewählt. Falls ein Datenübertragungsweg von dem Speicherfeld zu dem Vorverstärker der kritische Weg ist, werden die Vorverstärkerschaltung und die Schreibtreiberschal tung so nahe wie möglich an dem Leseverstärker vorgesehen, um die Länge der internen Datenbusleitung IO zu verkürzen, wie es in Fig. 18 gezeigt ist. In diesem Fall wird die Konfiguration, die in Fig. 18 illustriert ist, verwendet. Falls andererseits der Datenübertragungsweg von dem Vorverstärker und der Schreib treiberschaltung zu dem Daten-Eingabe/Ausgabe-Abschnitt der kri tische Weg ist, wird die Konfiguration aus Fig. 20 verwendet, um die Länge des internen Lese/Schreib-Datenbusses RWa soweit wie möglich zu verkürzen.

Es ist zu bemerken, daß bei den Konfigurationen aus den Fig. 19 und 20 die Verriegelungen 44xa, 44xc, 44xd und 44xf getrennt zum Lesen von Daten und zum Schreiben von Daten vorgesehen werden können.

Entsprechend der siebten Ausführungsform sind diejenigen Unter bänke, die einander in der Spaltenrichtung anblicken, unter schiedlichen Bänken zugeordnet und teilen den Vorverstär ker/Schreibtreiber-Block, so daß eine durch die Schaltung beleg te Fläche dramatisch vermindert werden kann. Da die Banksteuer schaltung zwischen den Unterbänken derselben Bank, die in Aus richtung miteinander in der Zeilenrichtung angeordnet sind, vor gesehen ist, kreuzen die interne Lese/Schreib-Datenbusleitung und die Steuerschaltung sich niemals, so daß ein effizientes Layout der Banksteuerschaltung erzielt werden kann.

[Achte Ausführungsform]

Fig. 21 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung nach der achten Ausfüh rungsform. Die integrierte Halbleiterschaltungsvorrichtung 1, die in Fig. 21 gezeigt ist, enthält den Prozessor (CPU) 2 und den DRAM-Makro 3. Der DRAM-Makro 3 enthält vier Unterbänke 4a, 4b, 4c und 4d. Die Unterbänke 4a und 4c bilden die Bank A und die Unterbänke 4b und 4d bilden die Bank B. Bei der achten Aus führungsform ist in jeder der Unterbänke 4a-4d ein Schreibtrei ber zum Schreiben interner Daten in eine ausgewählte Speicher zelle und ein Vorverstärker zum Lesen von Daten aus einer ausge wählten Speicherzelle separat vorgesehen. Insbesondere ist ein Schreibtreiber 4aw benachbart zu einem Spaltendekoder 4ac an ei nem Ende eines Speicherfeldes 4aa in der Unterbank 4a angeord net, und der Vorverstärker 4ab ist dem Spaltendekoder 4ac und dem Schreibtreiber 4aw gegenüberliegend an dem anderen Ende des Speicherfeldes 4aa in der Unterbank 4a angeordnet. In ähnlicher Weise sind in der Unterbank 4b ein Spaltendekoder 4bc und ein Schreibtreiber 4bw an einem Ende eines Speicherfeldes 4ba ange ordnet, und ein Vorverstärker 4bp ist dem Spaltendekoder 4bc und dem Schreibtreiber 4bw gegenüberliegend an dem anderen Ende des Speicherfeldes 4ba angeordnet.

In der Unterbank 4c sind ein Spaltendekoder 4cc und ein Schreib treiber 4cw an einem Ende eines Speicherfeldes 4ca angeordnet, und ein Vorverstärker 4cp ist an dem anderen Ende des Speicher feldes 4ca angeordnet. In der Unterbank 4d sind ein Spaltendeko der 4dc und ein Schreibtreiber 4dw einem Vorverstärker 4dp rela tiv zu einem Speicherfeld 4da gegenüberliegend angeordnet.

In einem Zentralbereich bezüglich der Spaltenrichtung des DRAM-Makros 3 sind eine Bank-A-Steuerschaltung 7a und eine Bank-B-Steuerschaltung 7b angeordnet. Ein interner Schreibdatenbus 5aw ist in einem Bereich zwischen den Steuerschaltungen 7a und 7b und den Unterbänken 4a und 4b angeordnet und erstreckt sich in der Zeilenrichtung derart, daß er gemeinsam mit den Schreibtrei bern 4aw und 4bw gekoppelt ist, und ein interner Lesedatenbus 5ar ist an der Peripherie des DRAM-Makros 3 in der Zeilenrich tung derart angeordnet, daß er mit den Vorverstärkern 4ap und 4bp gekoppelt ist.

Für die Unterbänke 4c und 4d sind ein interner Schreibdatenbus 4bw, der gemeinsam mit den Schreibtreibern 4cw und 4dw gekoppelt ist, ebenso wie ein interner Lesedatenbus 5br, der gemeinsam mit dem Vorverstärker 4cp und dem Vorverstärker 4dp gekoppelt ist, vorgesehen. Diese Busse erstrecken sich in der Zeilenrichtung und sind mit dem Prozessor 2, der an der Außenseite des DRAM-Makros 3 vorgesehen ist, gekoppelt. Der Prozessor 2 liefert ein Adreßsignal und ein Steuersignal an die Bank-A-Steuerschaltung 7a und die Bank-B-Steuerschaltung 7b über einen Steuerbus (nicht gezeigt).

Wie in Fig. 21 gezeigt ist, da der Schreibtreiber benachbart zu dem Spaltendekoder angeordnet ist und der Vorverstärker dem Spaltendekoder gegenüberliegend angeordnet ist, kann, wenn ein Wert aus einer ausgewählten Speicherzelle gelesen wird, die Zeit, die zum Lesen des Wertes aus einer ausgewählten Speicher zelle, die am weitesten entfernt von dem Spaltendekoder ist, be nötigt wird, gleich zu der Zeit gemacht werden, die zum Lesen eines Wertes aus einer ausgewählten Speicherzelle benötigt wird, die wiederum am nächsten an dem Spaltendekoder ist, und ein Hochgeschwindigkeitslesen wird möglich. Das Hochgeschwindig keitslesen wird nun im folgenden beschrieben.

Fig. 22 zeigt schematisch eine Konfiguration einer Unterbank. In Fig. 22 weist ein Speicherfeld eine Mehrzahl von Unterfeldblöc ken MC#(1, 1)-MC#(m, n), die in Zeilen und Spalten angeordnet sind, auf. Jeder der Unterfeldblöcke MC#(1, 1)-MC#(m, n) enthält dynamische Speicherzellen, die in Zeilen und Spalten angeordnet sind. Die Unterfeldblöcke MC#(i, 1)-MC#(i, n), die in Ausrich tung miteinander in der Zeilenrichtung angeordnet sind, bilden einen Zeilenblock RG#i, und Speicherunterfeldblöcke MC#(1, j)-MC#(m, j), die in Ausrichtung miteinander in der Spaltenrichtung angeordnet sind, bilden einen Spaltenblock CG#j. Das Speicher feld ist in die Zeilenblöcke RG#1-RG#m in der Spaltenrichtung unterteilt und in die Spaltenblöcke CG#1-CG#n in der Zeilenrich tung unterteilt. Eine Gruppe von Wortleitungen WLS ist gemeinsam für die Speicherunterfeldblöcke MC#(i, 1)-MC#(i, n), die in dem Zeilenblock RG#i enthalten sind, vorgesehen, und eine Gruppe von Spaltenauswahlleitungen CSLS ist gemeinsam für die Unterfeld blöcke MC#(1, j)-MC#(m, j) der Spaltengruppe CG#j vorgesehen.

Entsprechend den Speicherunterfeldblöcken MC#(1, 1)-(MC#(m, n) sind Leseverstärkerbänder SA#(1, 1)-SA#(m+1, n) derart angeord net, daß sie von benachbarten Speicherunterfeldblöcken geteilt werden. Jedes der Leseverstärkerbänder SA#(1, 1)-SA#(m+1, n) enthält eine Leseverstärkerschaltung, die entsprechend jeder Spalte in einem entsprechenden Speicherunterfeldblock vorgesehen ist und Speicherzellendaten auf eine entsprechenden Spalte auf die Aktivierung derselben hin erfaßt und verstärkt, und ein IO-Gatter, das eine Spalte in einem entsprechenden Speicherunter feldblock entsprechend der Spaltenauswahlleitung CSL auswählt, die in der Gruppe von Spaltenauswahlleitungen CSLS enthalten ist.

Das Speicherfeld, das in Fig. 22 gezeigt ist, weist eine Konfi guration mit geteilten Leseverstärkern auf, in dem nur ein Un terfeldblock, der eine ausgewählte Speicherzelle enthält, mit einem entsprechenden Leseverstärkerband gekoppelt wird und ein Erfassen und Verstärken von Daten ausgeführt wird. Ein Unter feldblock, der ein Paar mit einem ausgewählten Unterfeldblock bildet (der Block, der einen Leseverstärker teilt), wird von ei nem entsprechenden Leseverstärkerband getrennt. Die verbleiben den Speicherunterfeldblöcke, die nicht ausgewählt sind, bleiben in einem Vorladezustand und sind mit entsprechenden Leseverstär kerbändern verbunden. Dementsprechend wird auf die Feldaktivie rung (wenn eine Wortleitung ausgewählt wird) ein nicht ausgewählter Unterfeldblock, der ein Paar mit einem ausgewählten Speicherblock bildet, von einem entsprechenden Leseverstärker band getrennt und nur ein Leseverstärkerbank, das entsprechend des ausgewählten Unterfeldblockes vorgesehen ist, wird akti viert.

Der Zeilendekoder RD wählt eine Zeilengruppe aus den Zeilenblöc ken RG#1-RG#m aus und treibt eine Wortleitung WL aus der Gruppe der Wortleitungen WLS, die in der ausgewählten Zeilengruppe ent halten ist, in einen ausgewählten Zustand.

Spaltendekoderschaltungen CD1-CDn sind entsprechend der entspre chenden Spaltengruppen CG#1-CG#1n vorgesehen. Die Spaltendeko dierschaltungen CD1-CDn treiben jeweils gleichzeitig eine vorge schriebene Anzahl von Spaltenauswahlleitungen CSL aus einer ent sprechenden Gruppe von Spaltenauswahlleitungen CSLS in den aus gewählten Zustand. In Fig. 22 werden 8-Bit Speicherzellen gleichzeitig in einem Unterfeldblock ausgewählt. Eine Spalten auswahlleitung kann acht Spalten in dem Unterfeldblock auswäh len, oder eine Spaltenauswahlleitung CSL kann zwei Spalten in einem entsprechenden Speicherunterfeldblock auswählen, und vier Spaltenauswahlleitungen CSL können gleichzeitig in den ausge wählten Zustand getrieben werden.

Wenn dieser Spaltenauswahlbetrieb ausgeführt wird, wird der Spaltenauswahlbetrieb in jeder Spaltengruppen CG#1-CG#n ausge führt.

Jedes der Leseverstärkerbänder SA#(1, 1)-SA#(m+1, n) ist mit ei nem lokalen IO-Busleitungspaar LIO über ein entsprechendes IO-Gatter gekoppelt. Die lokalen IO-Busleitungspaare LIO sind ent sprechend der entsprechenden Speicherunterfeldblöcke vorgesehen. In Fig. 22 ist eine Konfiguration als Beispiel gezeigt, bei der vier IO-Busleitungspaare LIO mit einem Leseverstärkerband ver bunden sind, und Vier-Bit Speicherzellendaten von einem Lesever stärkerband gelesen werden.

Globale IO-Busse GIOS sind entsprechend entsprechender Spalten gruppen CG#1-CG#n vorgesehen und erstrecken sich in der Spalten richtung. In Fig. 22 enthält ein globaler IO-Bus GIOS acht glo bale IO-Leitungspaare GIO in jeder der Spaltengruppen CG#1-CGn. Ein globaler IO-Bus GIOS ist mit jedem lokalen IO-Bus leitungspaar LIO einer entsprechenden Spaltengruppe über Blockauswahlgatter BSG gekoppelt. Die globalen IO-Busse GIOS sind mit einer Gruppe von Schreibtreiberschaltungen WDS1-WDSn ebenso wie mit einer Gruppe von Vorverstärkerschaltungen PAS1-PASn gekoppelt, die einander gegenüberliegend auf beiden Seiten des Speicherfeldes angeordnet sind.

Jede der Schreibtreiberschaltungen WDS1-WDSn enthält eine Schreibtreiberschaltung, die entsprechend jedes globalen IO-Leitungspaares des globalen IO-Busses GIOS vorgesehen ist und über einen internen Schreibdatenbus WB gelieferte Daten auf die Aktivierung derselben hin verstärkt und die verstärkten Daten auf ein entsprechendes globales IO-Leitungspaar überträgt. Jede der Vorverstärkerschaltungen PAS1-PASn enthält eine Vorverstär kerschaltung, die entsprechend jedes globalen IO-Leitungspaares auf dem globalen IO-Bus GIOS vorgesehen ist und auf die Aktivie rung eines Vorverstärkeraktivierungssignals PAE aktiviert wird, um Potentiale von Signalen auf einem entsprechenden globalen IO-Leitungspaar zum Lesen auf einen internen Lesedatenbus RB zu verstärken. Die Schreibtreiberschaltungen, die in den Schreib treiberschaltungen WDS1-WDSn enthalten sind, werden alle gleich zeitig aktiviert, wenn Daten geschrieben werden, und die Vorver stärkerschaltungen, die in den Vorverstärkerschaltungen PAS1-PASn enthalten sind, werden alle gleichzeitig aktiviert, wenn Daten gelesen werden. Ein Betrieb wird nun kurz beschrieben.

Der Zeilendekoder RD dekodiert ein Zeilenadreßsignal (oder ein Zeilenvordekodiersignal) (nicht gezeigt), wählt eine Zeilengrup pe von Zeilengruppen RG#1-RG#m aus und treibt eine Wortleitung WL der Wortleitungsgruppe WLS, die in der ausgewählten Zeilen gruppe enthalten ist, in einen ausgewählten Zustand. Dementspre chend wird das lokale IO-Leitungspaar LIO, das entsprechend ei nes ausgewählten Zeilenblockes vorgesehen ist, mit einem ent sprechenden globalen IO-Leitungspaar verbunden und ein Wert ei ner Speicherzelle, die mit der ausgewählten Wortleitung WL in der ausgewählten Zeilengruppe RD#i verbunden ist, wird auf eine entsprechende Spalte gelesen.

Die Leseverstärkerbänder SA#(i, 1)-SA#(i, n) und SA#(i+1, 1)-SA#(i+1, n), die für die ausgewählte Zeilengruppe RD#i vorgese hen sind, werden mit entsprechenden Unterfeldblöcken MC#(i, 1)-MC#(i, n) gekoppelt. Die Zeilengruppe RG#(i+1), die ein Lesever stärkerband mit der ausgewählten Zeilengruppe RG#i teilt, und ein Unterfeldblock, der in dem Zeilenblock RG#(i-1) enthalten ist, werden von einem entsprechenden Leseverstärkerband ge trennt. Die verbleibenden Zeilengruppen, die nicht ausgewählt sind, werden in einem Vorladezustand gehalten (Nicht-Aktivierungs zustand). Die Leseverstärkerbänder SA#(i, 1)-SA#(i, n) und SA#(i+1, 1)-SA#(i, n) werden dann aktiviert und ein Wert einer Speicherzelle, die mit der ausgewählten Wortleitung WL der ausgewählten Zeilengruppe RG#i verbunden ist, wird erfaßt, ver stärkt und verriegelt. Ein Spaltenauswahlbetrieb zum Schreiben oder Lesen von Daten wird als nächstes ausgeführt.

Wenn der Spaltenauswahlbetrieb ausgeführt wird, dekodieren die Spaltendekoderschaltungen CD1-CDn jeweils ein Spaltenadreßsignal (Vordekodiersignal) und treiben eine oder eine vorgeschriebene Anzahl von Spaltenauswahlleitungen CSL einer entsprechenden Spaltenauswahlleitungsgruppe CSLS in einen ausgewählten Zustand. Als Reaktion wird das IO-Gatter, das in dem Leseverstärkerband enthalten ist, leitend gemacht und koppelt eine Spalte in einem entsprechenden Speicherunterfeldblock mit einem lokalen IO-Leitungspaar LIO. Das lokale IO-Leitungspaar LIO, das für eine ausgewählte Zeilengruppe RG#i vorgesehen ist, wird mit einem globalen IO-Leitungspaar GIO eines entsprechenden globalen IO-Busses GIOS über ein Blockauswahlgatter BSG gekoppelt. Eine aus gewählte Speicherzellenspalte in jeder Spaltengruppe CG#1-CGn wird mit einem entsprechenden globalen IO-Bus GIOS verbunden. Wenn ein Wert geschrieben wird, wird die Schreibtreiberschal tungsgruppe WDS1-WDSn aktiviert und der Wert wird in eine ausge wählte Speicherzelle über einen globalen IO-Bus GIOS geschrie ben. Wenn ein Wert gelesen wird, wird die Vorverstärkergruppe PAS1-PASn aktiviert und der Speicherzellenwert, der auf einen globalen IO-Bus GIOS gelesen ist, wird verstärkt, damit er auf den internen Lesedatenbus RB übertragen wird. Dementsprechend werden Daten von 32 Bit bis 256 Bit kollektiv geschrie ben/gelesen.

Ein Grund dafür, daß ein Hochgeschwindigkeitslesen erzielt wird, in dem die Vorverstärkerschaltungsgruppe PAS1-PASn den Spalten dekoderschaltungen CD1-CDn gegenüberliegend angeordnet wird, wird unten beschrieben.

Fig. 23 zeigt eine Verzögerungszeit einer Verbindungsleitung je der Signalleitung in Verbindung mit dem Lesen von Daten. Das globale IO-Leitungspaar GIO erzeugt eine Verzögerungszeit ΔTW, wenn sich ein Signal von einem Ende zu dem anderen Ende dersel ben fortpflanzt. Die Spaltenauswahlleitung CSL erzeugt ebenfalls dieselbe Verbindungsleitungsverzögerung ΔTW, wenn sich ein Spal tenauswahlsignal von einer Spaltendekoderschaltung von einem En de zum dem anderen Ende derselben fortpflanzt. Wenn ein Wert ge lesen wird, wird der Wert, der durch den Leseverstärker SA ver riegelt ist, an das lokale IO-Leitungspaar LIO über das IO-Gatter IOG übertragen, welches als Reaktion auf ein Spaltenaus wahlsignal auf einer Spaltenauswahlleitung CSL leitend gemacht wird, und der Wert auf dem lokalen IO-Leitungspaar wird an das globale IO-Leitungspaar GIO über das Blockauswahlgatter BSG übertragen.

Wenn eine Spalte ausgewählt wird, hat der Leseverstärker SA den Wert, der in der Speicherzelle MS gespeichert ist, bereits ver stärkt und verriegelt, und ein Potential eines Signals auf der Bitleitung BL (oder /BL) wird auf einem Potentialpegel gehalten, der demjenigen des gespeicherten Wertes entspricht. Angenommen, daß eine Verbindungsleitungsverzögerung von ΔT1 auf einem Weg erzeugt wird, über den sich ein Signal über das IO-Gatter IOG, das lokale IO-Leitungspaar LIO und das Blockauswahlgatter BSG fortpflanzt, wenn eine Spalte ausgewählt wird.

Falls der Leseverstärker und der Spaltendekoder auf derselben Seite vorgesehen sind, muß die Verbindungsleitungsverzögerungs zeit des globalen IO-Leitungspaars GIO nicht berücksichtigt wer den, wenn ein Leseverstärkerband, das dem Spaltendekoder am nächsten ist (Leseverstärkerspalten SA#(m+1, 1)-SA#(m+1, n) aus Fig. 22) ausgewählt wird, und der Wert einer Speicherzelle wird an den Vorverstärkern der Verzögerungszeit ΔT1 übertragen. Falls ein Leseverstärkerband, das von dem Spaltendekoder am weitesten entfernt ist (Leseverstärkerbänder SA#(1, 1)-SA#(1, n) aus Fig. 22), ausgewählt wird, kommt ein Spaltenauswahlsignal an, nach dem die Verzögerungszeit ΔTW abgelaufen ist, und der Spaltenaus wahlbetrieb wird ausgeführt. Nach dem Spaltenauswahlbetrieb er reicht der Speicherzellenwert den Vorverstärker über das globale IO-Leitungspaar GIO, nachdem die Verbindungsleitungsverzögerung ΔTW abgelaufen ist. In diesem Fall wird eine Verzögerungszeit von ΔT1+2.ΔTW vom Anstieg eines Signals an einem Ausgabeab schnitt des Spaltendekoders bis zur Ankunft eines Speicherzel lenwertes an dem Vorverstärker benötigt.

In anderen Worten, es gibt einen Zeitunterschied von 2.ΔTW für einen Speicherzellenwert für das Erreichen des Vorverstärkers zwischen einem Fall, in dem ein Leseverstärkerband, das dem Spaltendekoder am nächsten ist, ausgewählt wird, und einem Fall, in dem ein Leseverstärkerband, das von dem Spaltendekoder am weitesten entfernt ist, ausgewählt wird. Der Vorverstärker soll te aktiviert werden, wenn ein Wert auf dem globalen IO-Leitungs paar in einem definierten Zustand ist. In diesem Fall wird der Zeitablauf bzw. die Zeitsteuerung für die Aktivierung entsprechend des schlechtesten Falls bestimmt. Darum kann der Vorverstärker nicht aktiviert werden, bis die Zeit von 2.ΔTW+ΔTl nach dem Anstieg eines Signals an den Ausgabeabschnitt des Spal tendekoders abgelaufen ist.

Um dafür zu sorgen, daß der Vorverstärker den Verstärkungsbe trieb genau ausführt, sollte der Vorverstärker in dem aktiven Zustand für einen gewissen Zeitraum gehalten werden. Darum soll te ein Signal auf der Spaltenauswahlsignalleitung CSL in dem ak tiven Zustand derart gehalten werden, daß ein Wert auf der glo balen IO-Leitung in einem definierten Zustand ist, wenn der Vor verstärker in dem aktiven Zustand ist. In diesem Fall wird ein Zeitraum von 2.ΔTW+ΔTp oder mehr als ein Aktivierungszeitraum für die Spaltenauswahlsignalleitung CSL benötigt. ΔTp zeigt ei nen minimalen Aktivierungszeitraum an, der für den Vorverstärker notwendig ist.

Unter Bezugnahme auf Fig. 24, eine Lesebetrieb, der ausgeführt wird, wenn ein Vorverstärker einem Spaltendekoder gegenüberlie gend angeordnet ist, wird beschrieben. In Fig. 24 bezeichnet GIO(min) eine Wellen- bzw. Signalform eines Eingabeabschnittes des Vorverstärkers, wenn ein Leseverstärkerband, das den Spal tendekoder am nächsten ist, ausgewählt wird, und GIO(max) be zeichnet eine Wellen- bzw. Signalform des Vorverstärkers, wenn ein Leseverstärkerband, das von dem Spaltendekoder am entfernte sten ist, ausgewählt wird. CSL(min) bezeichnet eine Signalwel lenform für das ausgewählte Leseverstärkerband, wenn ein Lese verstärkerband, das dem Spaltendekoder am nächsten ist, ausge wählt wird, und CSL(max) bezeichnet ein Spaltenauswahlsignal, das das ausgewählte Leseverstärkerband erreicht, wenn ein Lese verstärkerband, das von dem Spaltendekoder am entferntesten ist, ausgewählt wird. PAE ist ein Vorverstärkeraktivierungssignal.

Zum Zeitpunkt TA ist eine Ausgabe des Spaltendekoders in einem definierten Zustand und das Potential eines entsprechenden Spal tenauswahlsignals für eine ausgewählte Spalte steigt an. Falls ein Leseverstärkerband, das dem Spaltendekoder am nächsten ist (Leseverstärkerspalten SA#(m+1, 1)-SA#(m+1, n), ausgewählt wird, gibt es keine Verbindungsleitungsverzögerung für das Spaltenaus wahlsignal und das Spaltenauswahlsignal CSL(min) für das nächste Leseverstärkerband steigt zum Zeitpunkt TA an. Ein Wert, der durch das ausgewählte Leseverstärkerband gehalten wird, wird an das globale IO-Leitungspaar GIO über das lokale IO-Leitungspaar übertragen. Wenn der Wert einer Speicherzelle an das globale IO-Leitungspaar übertragen wird, wird die Verzögerungszeit ΔT1 be nötigt. Als nächstes wird ein Leseverstärkerband, das von dem Vorverstärker am entferntesten ist, ausgewählt, und ein Spei cherzellenwert erreicht den Vorverstärker nach der Verbindungs leitungsverzögerungszeit ΔTW. Dementsprechend erreicht ein Ein gangssignal GIO(min) für den Vorverstärker einen definierten Zu stand, nach dem die Zeit ΔT1+ΔTW von dem Zeitpunkt Ta abgelaufen ist.

Wenn eine Ausgabe aus dem Spaltendekoder zum Zeitpunkt Tb ab fällt, wird das Spaltenauswahlsignal CSL(min) für das nächste Leseverstärkerband als Reaktion deaktiviert. Die Eingabe GIO(min) des Vorverstärkers kehrt auf einen vorgeschriebenen Vorladepotentialpegel zurück, nachdem die Zeit ΔT1+ΔTW vom Zeit punkt Tb abgelaufen ist.

Falls ein Signal eines Ausgabeabschnitts des Spaltendekoders zum Zeitpunkt TA ansteigt und ein Leseverstärkerband, das von dem Spaltendekoder am entferntesten ist, ausgewählt wird, wird das Spaltenauswahlsignal CSL(max) für das entfernteste Leseverstär kerband aktiviert, nach dem die Verzögerungszeit ΔTW abgelaufen ist. Als nächstes wird ein Speicherzellenwert, der durch das Spaltenauswahlsignal CSL(max) ausgewählt ist, an das globale IO-Leitungspaar übertragen, nachdem die Verzögerungszeit ΔT1 abge laufen ist. Das Leseverstärkerband, das von dem Spaltendekoder am entferntesten ist, ist ein Leseverstärkerband, das dem Vor verstärker am nächsten ist, und die Verbindungsleitungsverzöge rung des globalen IO-Leitungspaares kann ignoriert werden. Darum erreicht das Speicherzellendatensignal GIO(max) für den Vorver stärker einen definierten Zustand, nachdem die Zeit ΔTW+ΔT1 vom Zeitpunkt Ta abgelaufen ist.

Für den Eingabeabschnitt des Vorverstärkers ist die Verzöge rungszeit, wenn ein Leseverstärkerband, das von dem Spaltendeko der am entferntesten ist, ausgewählt wird, gleich der Verzöge rungszeit, wenn ein Leseverstärkerband, das dem Spaltendekoder am nächsten ist, ausgewählt wird. In anderen Worten, für den Vorverstärker wird der gelesene Wert mit demselben Zeitablauf geliefert, ungeachtet der Position des ausgewählten Leseverstär kerbandes. Das Vorverstärkeraktivierungssignal PAE wird akti viert, wann immer ein Eingabesignal des Vorverstärkers in einem definierten Zustand ist, welches Leseverstärkerband auch immer ausgewählt ist. Dementsprechend kann das Vorverstärkeraktivie rungssignal PAE zum Zeitpunkt Tc aktiviert werden, der in Fig. 24 gezeigt ist. Der Vorverstärker sollte seinen Verstärkungsbe trieb vor dem Zeitpunkt Tb+ΔT1+ΔTW abschließen, zu dem das glo bale IO-Leitungspaar in einen vorgeschriebenen Vorladezustand zurückkehrt, falls ein Spaltenauswahlsignal des Ausgabeabschnit tes des Spaltendekoders zum Zeitpunkt Tb aktiviert wird. Eine Beziehung der Zeitpunkt wird wie folgt ausgedrückt:

TA+ΔT1+ΔTW<Tc, und
Tc+ΔTP<Tb+ΔT1+ΔTW.

Darum erfüllt ein Zeitraum, in dem das Spaltenauswahlsignal in dem aktiven Zustand gehalten werden sollte, oder Tb-Ta die fol gende Beziehung, die durch den folgenden Ausdruck dargestellt wird:

Tb-Ta<ΔTP.

Der Aktivierungszeitraum der Spaltenauswahlleitung kann derart reduziert werden, daß er ungefähr gleich dem Zeitraum ist, in dem der Vorverstärker aktiviert ist, und die Betriebsfrequenz kann erhöht werden. Insbesondere, falls ein DRAM von taktsyn chronen Typ (Synchron-DRAM) verwendet wird, werden Spaltenaus wahlsignalleitungen aufeinanderfolgend in einen ausgewählten Zu stand in Synchronisation mit einem Taktsignal getrieben und die Frequenz des Taktsignals kann erhöht werden. Dementsprechend kann ein Synchron-DRAM, der bei hoher Geschwindigkeit arbeitet, erhalten werden.

Wenn ein Wert geschrieben wird, werden ein Spaltenauswahlsignal von dem Spaltendekoder und ein Schreibwert von dem Schreibtrei ber in derselben Richtung übertragen. In diesem Fall wird, falls der Schreibtreiber mit einem Zeitablauf aktiviert wird, der un gefähr gleich zu dem Aktivierungszeitablaufs des Spaltendekoders ist, der Schreibwert mit einem Zeitablauf übertragen, der iden tisch zu demjenigen für das Spaltenauswahlsignal ist, selbst falls ein Leseverstärkerband in irgendeiner Position des Spei cherzellenfeldes ausgewählt wird. Darum kann der Schreibtreiber für einen minimal notwendigen Zeitraum zum Schreiben eines Wer tes in eine Speicherzelle aktiviert werden.

Wie in den Fig. 21 und 22 gezeigt ist, da der Vorverstärker dem Spaltendekoder gegenüberliegend angeordnet ist und der Schreib treiber dem Spaltendekoder benachbart ist, kann die Spaltenaus wahlleitung in einen ausgewählten Zustand für einen minimalen Zeitraum getrieben werden, der zum Schreiben/Lesen eines Wertes notwendig ist, wenn ein Wert geschrieben und/oder gelesen wird, und ein Hochgeschwindigkeitsbetrieb wird verwirklicht.

[Neunte Ausführungsform]

Fig. 25A zeigt schematisch eine Konfiguration eines Hauptab schnittes einer integrierten Halbleiterschaltungsvorrichtung entsprechend der neunten Ausführungsform. Fig. 25A zeigt eine Anordnung von Stromversorgungsleitungen des DRAM-Makros 3. Der DRAM-Makro 3 in Fig. 25 enthält Speicherfelder 54a, 54b, 54c und 54d, die entsprechend in vier unterteilten Bereichen angeordnet sind. Diese Speicherfelder 54a-54d bilden entsprechende Unter bänke, jedoch können die Bänke entsprechend irgendeiner der zu vor beschriebenen Ausführungsformen zugeordnet werden.

Stromversorgungsanschlußflächen PS1-PS8 sind benachbart zu den Speicherfeldern 54a-54d entlang der Peripherie eines rechtecki gen Bereiches derart angeordnet, daß zwei Anschlußflächen für ein Speicherfeld vorgesehen sind. Die Stromversorgungsanschluß flächen PS1 und PS8 sind benachbart zu dem Speicherfeld 54a vor gesehen, die Stromversorgungsanschlußflächen PS2 und PS3 sind benachbart zu dem Speicherfeld 54b vorgesehen, die Stromversor gungsanschlußflächen PS4 und PS5 sind benachbart zum Speicher feld 54d vorgesehen und die Stromversorgungsanschlußflächen PS6 und PS7 sind benachbart zu dem Speicherfeld 54c vorgesehen.

Die Stromversorgungsanschlußflächen PS1 und PS8 sind miteinander durch eine Haupt-Stromversorgungsleitung MV1, die in einer late ralen U-Form entlang der Peripherie des Speicherfeldes 54 ausge bildet ist, verbunden. Die Stromversorgungsanschlußflächen PS2 und PS3 sind miteinander durch eine Haupt-Strom versorgungsleitung MV2, die in der entgegengesetzten late ralen U-Form entlang der Peripherie des Speicherfeldes 54b ange ordnet ist, gekoppelt. Die Stromversorgungsanschlußflächen PS4 und PS5 sind miteinander durch eine Haupt-Strom versorgungsleitung MV4, die in der entgegengesetzten late ralen U-Form zum Umgeben des Speicherfeldes 54d angeordnet ist, gekoppelt. Die Stromversorgungsanschlußflächen PS6 und PS7 sind miteinander durch eine Haupt-Stromversorgungsleitung MV3, die in der lateralen U-Form auf der Außenseite des Speicherfeldes 54c angeordnet ist, gekoppelt.

Jede der Stromversorgungsleitungen MV1-MV4 weist einander gegen überliegende Abschnitte auf, die durch eine Unter-Strom versorgungsleitung SV gekoppelt sind, die sich über ein entsprechendes der Speicherfelder 54a-54d erstreckt. Die Haupt-Stromversorgungsleitungen MV1-MV4 sind mit einer internen Strom versorgungsschaltung 56 gekoppelt und liefern die Stromversor gungsspannung an die interne Stromversorgungsschaltung 56. Die interne Stromversorgungsschaltung 56 enthält interne Spannungs herunterwandler, die entsprechend der entsprechenden Haupt-Strom versorgungsleitungen MV1-MV4 vorgesehen sind, wandelt die Stromversorgungsspannung, die von den Haupt-Strom versorgungsleitungen geliefert wird, herunter und liefert die Spannung an die Feld-Stromversorgungsleitungen AP1-AP4 als die Stromversorgungsspannungen für die Felder. Diese Stromver sorgungsspannung für das Feld wird als Betriebsstromversorgungs spannung für die Leseverstärker verwendet.

Die Feld-Stromversorgungsleitungen AP1-AP4 sind auf den entspre chenden Speicherfeldern 54a-54d in einer Netzform angeordnet. Die Feld-Stromversorgungsleitungen AP1-AP4, die in der Zeilen richtung angeordnet sind, sind aus z. B., einer Aluminiumverbin dungsschicht einer zweiten Ebene ausgebildet. Die Haupt-Strom versorgungsleitungen MV1-MV4 und die Unter-Strom versorgungsleitung SV sind aus einer Aluminiumverbindungs schicht einer dritten Ebene in einer höheren Ebene ausgebildet. Die Feld-Stromversorgungsleitungen AP1-AP4 werden zum Erzeugen einer Betriebsstromversorgungsspannung für die Leseverstärker, die für die Speicherfelder 54a-54d vorgesehen sind, und einer Zwischenspannung wie einer Bitleitungsvorladespannung verwendet. Die Spannung auf den Haupt-Stromversorgungsleitungen MV1-MV4 und der Unter-Stromversorgungsleitung SV wird als Betriebsstromver sorgungsspannung für die Feld-Peripherieschaltung und die Bank steuerschaltung verwendet.

Die interne Stromversorgungsschaltung 56 ist so gezeigt, daß sie in den zentralen Abschnitt des DRAM-Makros 3 kollektiv bzw. ge meinsam für alle Felder angeordnet ist. Jedoch sind die internen Stromversorgungsschaltungen 56 benachbart zu den entsprechenden Speicherfeldern 54a-54d vorgesehen, die jeweils einen internen Spannungsherunterwandler (VDC) enthalten, der die Feld-Strom versorgungsspannung von einer entsprechenden Haupt-Strom versorgungsleitung zu einer entsprechenden Feld-Strom versorgungsleitung liefert, und der interne Spannungsherun terwandler ist benachbart zu einem entsprechenden Speicherfeld vorgesehen.

Fig. 25B zeigt eine Anordnung einer Haupt-Stromversorgungs leitung MV und einer Unter-Stromversorgungsleitung SV. Wie in Fig. 25B gezeigt ist, die Stromversorgungsanschlußflächen PS (PS1-PS8) enthalten jeweils eine Stromversorgungsspannungsan schlußfläche PSc, die eine Stromversorgungsspannung Vcc emp fängt, und eine Massespannungsanschlußfläche PSs, die die Masse spannung Vss liefert. Die Haupt-Stromversorgungsleitung MV ent hält eine Hauptstromversorgungsspannungsübertragungsleitung MVc, die mit der Stromversorgungsspannungsanschlußfläche PSc gekop pelt ist, und eine Haupt-Massespannungsübertragungsleitung MVs, die mit der Massespannungsanschlußfläche PSs gekoppelt ist und die Massespannung Vss überträgt. Die Unter-Strom versorgungsleitung SV enthält entsprechend eine Unter-Strom versorgungsspannungsübertragungsleitung SVc, die mit der Haupt-Stromversorgungsspannungsübertragungsleitung MVc gekoppelt ist, und eine Unter-Massespannungsübertragungsleitung SVs, die mit der Haupt-Massespannungsübertragungsleitung MVs gekoppelt ist. Die Haupt-Stromversorgungsspannungsübertragungsleitung MVc und die Haupt-Massespannungsübertragungsleitung MVs weisen die laterale U-Form auf und sind in derselben Verbindungsschicht ausgebildet. Um eine Kollision der Verbindungsleitungen an einer Kreuzung der Haupt-Massespannungsübertragungsleitung MVs und der Haupt-Stromversorgungsübertragungsleitung MVc zu verhindern, wird eine der Spannungsübertragungsleitungen durch eine andere Verbindungsschicht zwischenverbunden bzw. verbunden z . B. die Aluminiumverbindungsschicht der zweiten Ebene. Ähnliche Anord nungen sind für eine Kreuzung einer Unter-Strom versorgungsspannungsübertragungsleitung SVc und einer Haupt-Massespannungsübertragungsleitung MVs und eine Kreuzung einer Unter-Massespannungsübertragungsleitung SVs und einer Haupt-Stromversorgungsspannungsübertragungsleitung MVc vorgese hen.

Die Haupt-Stromversorgungsleitung MV und die Unter-Strom versorgungsleitung SV sind mit Stromversorgungsanschlußflä chen PS gekoppelt, weisen eine ausreichende Verbindungsleitungs breite auf und haben die Fähigkeit zum Liefern einer großen Strommenge.

Fig. 26 illustriert, wie die Stromversorgung über eine Unterbank verteilt ist. In Fig. 26 ist die Haupt-Stromversorgungsleitung MV mit der Stromversorgungsanschlußfläche PS verbunden, die die Betriebsversorgungsspannung an die periphere Schaltungsanordnung 57 liefert, die einen Vorverstärker, einen Schreibtreiber, einen Spaltendekoder und eine Banksteuerschaltung enthält, und sie ist außerdem verbunden mit einer Feld-Stromversorgungsschaltung (VDC) 56a, die in der internen Stromversorgungsschaltung 56 ent halten ist. Die Feld-Stromversorgungsschaltung 56a wandelt eine Stromversorgungsspannung auf der Haupt-Strom versorgungsspannungsübertragungsleitung MVc, die in der Haupt-Stromversorgungsleitung MV enthalten ist, herunter, er zeugt die Stromversorgungsspannung für das Feld und überträgt diese an die Feld-Stromversorgungsleitung AP.

Eine Gruppe von Leseverstärkern 58 arbeitet unter Verwendung der Stromversorgungsspannung auf der Feld-Stromversorgungsleitung AP als ihre Betriebsstromversorgungsspannung.

Die periphere Schaltungsanordnung 57 enthält den Vorverstärker, den Schreibtreiber und ähnliches, wie oben beschrieben worden ist. In dem Vorverstärker und dem Schreibtreiber arbeiten eine Anzahl von Schaltungen gleichzeitig, so daß eine große Strommen ge verbraucht wird. Falls eine Bank, die in dem DRAM-Makro ent halten ist, ein DRAM von taktsynchronen Typ ist, der synchron mit einem Taktsignal arbeitet, arbeitet eine große Anzahl von Schaltungen gleichzeitig bei hoher Geschwindigkeit (Schreiben oder Lesen von Daten wird mit jedem Taktzyklus ausgeführt). In ähnlicher Weise sollten, falls ein Spaltenauswahlbetrieb in dem Spaltendekoder ausgeführt wird, eine große Anzahl von Spalten auswahlleitungen gleichzeitig in einen ausgewählten Zustand ge trieben werden, wie es in der Feldanordnung aus Fig. 22 gezeigt ist.

Die Breite der Haupt-Stromversorgungsleitung MV, die mit der Stromversorgungsanschlußfläche PS verbunden ist, wird zum stabi len Zuführen des Stromes erhöht. Desweiteren ist die Haupt-Strom versorgungsleitung MV über die Unter-Strom versorgungsleitung derart gekoppelt, daß ihre Breite äqui valent erhöht wird, um den Verbindungsleitungswiderstand dersel ben zu reduzieren. Falls irgendein Rauschen auf der Unter-Strom versorgungsleitung erzeugt wird, wird das Rauschen durch die Haupt-Stromversorgungsleitung absorbiert und daran gehin dert, zu einer anderen Unter-Stromversorgungsleitung übertragen zu werden. Die Übertragung des Stromversorgungsrauschens wird derart verhindert, um die Stromversorgungsspannung zu stabili sieren. Dementsprechend wird ein Strom selbst dann stabil gelie fert, falls die periphere Schaltungsanordnung bei hoher Ge schwindigkeit arbeitet, die Erzeugung von Stromversorgungsrau schen wird unterdrückt, und die periphere Schaltungsanordnung, die bei hoher Geschwindigkeit genau arbeitet, wird derart ver wirklicht.

Die Feld-Stromversorgungsschaltung 56a liefert die Be triebsstromversorgungsspannung an die Leseverstärkergruppe 58 über die Feld-Stromversorgungsleitung AP, die in der Netzgestalt angeordnet ist. Die Leseverstärkergruppe 58 erfaßt und verstärkt Daten von Speicherzellen, die mit einer Zeile verbunden sind, gleichzeitig und verbraucht eine relativ große Strommenge. Die Feld-Stromversorgungsleitung AP, die in der Netzgestalt angeord net ist, weist einen reduzierten Verbindungsleitungswiderstand auf, so daß der Strom bei dem Erfassungsbetrieb durch die Feld-Strom versorgungsleitung AP, deren Breite äquivalent breiter ge macht worden ist, selbst dann stabil geliefert wird, falls eine große Strommenge bei dem Leseverstärkerbetrieb verbraucht wird, und derart wird der Erfassungsbetrieb stabilisiert.

Als die periphere Schaltungsanordnung zeigt Fig. 26 einen Vor verstärker und einen Schreibtreiber und eine Banksteuerschal tung. Jedoch sind alle die peripheren Schaltungen wie der Spal tendekoder und der Zeilendekoder eingeschlossen.

Fig. 27 zeigt schematisch eine Anordnung von Verbindungsleitun gen in dem Speicherfeldabschnitt und eine Querschnittstruktur in der Spaltenrichtung ist in dieser schematisch dargestellt. In Fig. 27 enthält eine Speicherzelle N-Typ Dotierungsbereiche 61a und 61b hoher Konzentration, die an einer Oberfläche eines Halb leitersubstratbereiches 60 ausgebildet sind, und eine Gateelek trodenschicht 62, die aus einer Polysiliziumschicht in der er sten Ebene ausgebildet ist, die über einen Kanalbereich zwischen den Dotierungsbereichen 61a und 61b mit einer Gateisolierschicht (nicht gezeigt), die darunter gelegt ist, ausgebildet ist. Die Dotierungsbereiche 61a und 61b und eine Gateelektrodenschicht 62 bilden einen Speicherzellentransistor (Zugriffstransistor). Der Dotierungsbereich 61a ist elektrisch mit einer leitenden Schicht 63 verbunden, die eine Bitleitung ist, die aus einer Polysilizi umschicht der zweiten Ebene ausgebildet ist.

Der Dotierungsbereich 61b weist eine Stöpselschicht (Steckkontaktschicht), die sich jenseits einer leitenden Schicht 63 erstreckt, eine leitende Schicht 64, die aus einer Polysili ziumschicht der dritten Ebene ausgebildet ist, die mit der Stöp selschicht verbunden ist, und eine leitende Schicht 65, die aus einer Polysiliziumschicht der vierten Ebene ausgebildet ist, die über der leitenden Schicht 64 mit einer Kondensatorisolier schicht, die darunter gelegt ist, ausgebildet ist, auf. Die lei tende Schicht 64 ist ein Speicherknoten zum Speichern von Infor mation der Speicherzelle. Die leitende Schicht 65 ist die andere Elektrode des Speicherzellenkondensators und ist eine Zellplat tenelektrodenschicht, die eine konstante Zwischenspannung emp fängt.

Eine Aluminiumverbindungsschicht 66 einer ersten Ebene ist über der leitenden Schicht 65, die aus der Polysiliziumschicht der vierten Ebene ausgebildet ist, parallel zu der Gateelektroden schicht 62 ausgebildet, und eine Aluminiumverbindungsschicht 67 einer zweiten Ebene ist über diesen Schichten ausgebildet. Die Aluminiumverbindungsschicht 66 der ersten Ebene ist elektrisch mit der Gateelektrodenschicht 62 in einem Wortleitungsneben schlußbereich verbunden und reduziert den elektrischen Wider stand der Gateelektrodenschicht 62.

Wie in Fig. 27 gezeigt ist, eine Verbindungsschicht, die in der höchsten Schicht angeordnet ist, ist die Aluminiumschicht 67 der zweiten Ebene in dem Speicherbereich. Darum kann, selbst falls die Unter-Stromversorgungsleitung SV zum Verstärken der Haupt-Strom versorgungsleitung MV auf dem Speicherfeld vorgesehen wird, die Unter-Stromversorgungsleitung SV die Aluminiumverbindungs schicht der dritten Ebene sein und ohne Beeinflussen der Verbin dung in dem Speicherfeld angeordnet werden.

Fig. 28 zeigt schematisch eine Querschnittsstruktur in der Zei lenrichtung in dem Speicherfeldabschnitt. In Fig. 28 sind eine leitende Schicht 70, die aus der Aluminiumverbindungsschicht der ersten Ebene ausgebildet ist, die, z. B., eine lokale IO-Leitung (LIO) bildet, die sich in der Zeilenrichtung erstreckt, ebenso wie obere Verbindungsschichten gezeigt. Die Aluminiumverbin dungsschicht der zweiten Ebene, die über der leitenden Schicht 70 ausgebildet ist, ist vorgesehen. Die Aluminiumverbindungs schicht der zweiten Ebene enthält eine leitende Schicht 71, die eine globale IO-Leitung (GIO) bildet, die in dem Wortleitungsne benschlußbereich plaziert ist, eine leitende Schicht 72, die ei ne Massespannungsübertragungsleitung bildet, die die Massespan nung Vss überträgt, eine leitende Schicht 73, die eine Stromver sorgungsübertragungsleitung bildet, die die Feld-Strom versorgungsspannung Vcc überträgt, und leitende Schichten 74a und 74b, die Spaltenauswahlleitungen (CSL) bilden. Die lei tenden Schicht 72 und 73 bilden Feld-Stromversorgungsleitungen AP und übertragen Feld-Stromversorgungsspannungen Vss und Vcc.

Die Aluminiumverbindungsschicht der dritten Ebene ist ausgebil det zum Anordnen der Haupt-Stromversorgungsleitungen MV und der Unter-Stromversorgungsleitung SV über der Aluminiumverbindungs schicht der zweiten Ebene. Die Aluminiumverbindungsschicht der dritten Ebene enthält eine leitende Leitung 75, die die Masse spannung Vss überträgt, und eine leitende Leitung 76, die die Stromversorgungsspannung Vcc überträgt.

Eine leitende Schicht, die die Stromversorgungsleitungen für das Feld bildet, die die Massespannung Vss und die Stromversorgungs spannung Vcc übertragen, kann zwischen den leitenden Schichten 74a und 74b, die die Spaltenauswahlleitungen (CSL) bilden, in der Anordnung der Verbindungsleitungen, die in Fig. 28 gezeigt ist, angeordnet sein. Da eine Spaltenauswahlleitung gewöhnlich eine Mehrzahl von Speicherzellenspalten gleichzeitig auswählt, weisen die Spaltenauswahlleitungen ein Raster auf, das breiter als dasjenige der Speicherzellenspalten ist, so daß eine Strom versorgungsleitung in geeigneter Weise zwischen den Spaltenaus wahlleitungen angeordnet werden kann. Die leitende Schicht 71, die die globale IO-Leitung (GIO) bildet, kann in der Aluminium verbindungsschicht der dritten Ebene ausgebildet werden, wie in Fig. 28 durch die gestrichelte Linie angezeigt ist. Die Alumini umverbindungsschicht der dritten Ebene weist eine Reinheit auf, die höher als diejenige der Aluminiumverbindungsschicht der zweiten Ebene ist, und ist in ihren elektrischen Eigenschaften überlegen, so daß eine Verbindungsleitungsverzögerung der globa len IO-Leitung reduziert werden kann.

Wie in Fig. 28 gezeigt ist, die Verwendung der leitenden Schich ten 75 und 76 der Aluminiumverbindungsschicht der dritten Ebene erlaubt die leichte Anordnung der Unter-Stromversorgungsleitung zum Verstärken der Stromversorgungsleitung oder Haupt-Strom versorgungsleitung ohne nachteilige Beeinflussung von Kom ponenten in dem Speicherfeld, und die peripheren Schaltungsan ordnungen können stabil bei hoher Geschwindigkeit betrieben wer den.

Fig. 29 illustriert schematisch, wie die Stromverbindungsleitun gen bei der neunten Ausführungsform verbunden sind. In Fig. 29 sind, für die Wortleitung WL, die Gateelektrodenschicht in der Polysiliziumschicht der ersten Ebene und die Aluminiumverbin dungsschicht der ersten Ebene, die über der Polysiliziumschicht befindlich ist, elektrisch in einem Kontaktbereich CTa in dem Wortleitungsnebenschlußbereich (Wortleitungsparallelschlußbereich) WLST verbunden (Wortleitungsneben- bzw. -parallelschließen (Stapeln)). Da der Wortleitungsnebenschlußbereich WLST in einem Grenzbereich zwi schen Unterfeldblöcken befindlich ist, gibt es in diesem keine Speicherzelle. Das globale IO-Leitungspaar GIO ist in dem Wort leitungsnebenschlußbereich WLST plaziert. Das globale IO-Leitungspaar GIO wird gebildet von der Aluminiumverbindungs schicht der zweiten Ebene oder der Aluminiumverbindungsschicht der dritten Ebene. Das globale IO-Leitungspaar ist elektrisch verbunden mit dem lokalen IO-Leitungspaar LIO, das sich in der Zeilenrichtung erstreckt, über ein Blockauswahlgatter (nicht ge zeigt). Das lokale IO-Leitungspaar ist in der Aluminiumverbin dungsschicht der ersten Ebene (1Al) befindlich.

Eine Leseverstärker-Stromversorgungsleitung APa, die die Strom versorgungsspannung an einen Leseverstärker SA liefert, er streckt sich in der Zeilenrichtung und wird von der Aluminium verbindungsschicht der ersten Ebene gebildet.

Die Spaltenauswahlleitung CSL, die von der Aluminiumverbindungs schicht (2Al) der zweiten Ebene gebildet wird, ist in der Spal tenrichtung angeordnet. Ein Spaltenauswahlsignal auf der Spal tenauswahlleitung CSL verbindet die Leseverstärkerschaltung SA elektrisch mit den lokalen IO-Leitungspaar LIO über ein IO-Gatter (nicht gezeigt). Die Leseverstärker-Strom versorgungsleitung APb, die von der Aluminiumverbindungs schicht der zweiten Ebene gebildet wird, ist sich über das Spei cherfeld in der Spaltenrichtung erstreckend angeordnet, und die Leseverstärker-Stromversorgungsleitung APc, die von der Alumini umverbindungsschicht der zweiten Ebene gebildet wird, ist in dem Wortleitungsnebenschlußbereich WLST in der Spaltenrichtung ange ordnet. Die Leseverstärker-Stromversorgungsleitungen APb und APc, die von der Aluminiumverbindungsschicht der zweiten Ebene gebildet werden, sind elektrisch mit der Leseverstärker-Strom versorgungsleitung APa, die von der Aluminiumverbindungs schicht der ersten Ebene gebildet wird, in den Kontaktbereichen CTb und CTc verbunden.

Die Unter-Stromversorgungsleitung SV, die von der Aluminiumver bindungsschicht der dritten Ebene gebildet wird, ist über dem Speicherfeld in der Spaltenrichtung angeordnet. Die Leseverstär kerschaltung SA ist mit der Bitleitung BL verbunden und die Speicherzelle MS ist entsprechend einer Kreuzung der Bitleitung BL und der Wortleitung WL angeordnet.

Da die Leseverstärker-Stromversorgungsleitung APa, die sich in der Zeilenrichtung erstreckt, aus der Aluminiumverbindungs schicht der ersten Ebene gebildet ist, kann eine Kollision zwi schen der Leseverstärker-Stromversorgungsleitung APa und der Spaltenauswahlleitung CSL, die aus der Aluminiumverbindungs schicht der zweiten Ebene ausgebildet ist, verhindert werden. Desweiteren kann eine Kollision zwischen der Leseverstärker-Strom versorgungsleitungen APa und dem globalen IO-Leitungspaar GIO selbst dann verhindert werden, falls das globale IO-Leitungspaar GIO aus der Aluminiumverbindungsschicht der zweiten Ebene ausgebildet ist. Die Aluminiumverbindungsschicht der er sten Ebene weist einen spezifischen Widerstand auf, der ein we nig höher als derjenige der Aluminiumverbindungsschicht der zweiten Ebene ist, jedoch wird der Widerstandswert der Lesever stärker-Stromversorgungsleitung APa, die aus der Aluminiumver bindungsschicht der ersten Ebene gebildet ist, reduziert durch das elektrische Verbinden der Leseverstärker-Strom versorgungsleitungen APc und APb, die aus der Aluminiumver bindungsschicht der zweiten Ebene ausgebildet sind, in gewissen Intervallen bzw. Abständen.

Desweiteren werden durch das elektrische Verbinden der Lesever stärker-Stromversorgungsleitungen APb und APc, die aus der Alu miniumverbindungsschicht der zweiten Ebene ausgebildet sind, mit der Leseverstärker-Stromversorgungsleitung APa in einem vorge schriebenen Intervall die Reduzierung des Widerstandswertes der Leseverstärker-Stromversorgungsleitung APa ebenso wie ein An stieg der Fähigkeit zum Liefern von Strom verwirklicht. Eine Va riation der Stromversorgungsspannung der Leseverstärker-Strom versorgungsleitung APa wird derart unterdrückt, um einen stabilen Erfassungsbetrieb zu verwirklichen. Die Unter-Strom versorgungsleitung SV ist aus der Aluminiumverbindungs schicht der dritten Ebene ausgebildet, die in einer höheren Schicht befindlich ist, so daß die Stromversorgungsspannung für die peripheren Schaltungen ohne nachteilige Beeinflussung der Anordnung der Stromversorgungsleitungen in dem Speicherfeld ge liefert werden kann.

[Modifikation]

Fig. 30 zeigt schematisch eine Modifikation der integrierten Halbleiterschaltungsvorrichtung der neunten Ausführungsform. Fig. 30 zeigt nur eine Anordnung der Haupt- und Unter-Strom versorgungsleitungen. Vier Speicherfelder 54a-54d sind in Fig. 30 plaziert. Die Bänke sind willkürlich bzw. frei wählbar den Speicherfeldern 54a-54d zugeordnet. Stromversorgungsan schlußflächen PSa, PSb, PSc und PSd sind benachbart zu den Spei cherfeldern 54a und 54c in Ausrichtung miteinander angeordnet. Die Stromversorgungsanschlußfläche PSa ist mit der Haupt-Strom versorgungsleitung MVa verbunden, die derart angeordnet ist, daß sie sich in einer Richtung über die Speicherfelder 54a und 54b erstreckt, und die Stromversorgungsanschlußfläche PSb ist mit der Haupt-Stromversorgungsleitung MVb verbunden, die der Haupt-Stromversorgungsleitung MVa relativ zu den Speicherfeldern 54a und 54b gegenüberliegend angeordnet ist. Die Haupt-Strom versorgungsleitungen MVa und MVb sind miteinander durch Un ter-Stromversorgungsleitungen SV verbunden, die sich über die Speicherfelder 54a und 54b erstreckend angeordnet sind.

Die Stromversorgungsanschlußfläche PSc ist elektrisch mit der Haupt-Stromversorgungsleitung MVc verbunden, die sich über die Speicherfelder 54c und 54d erstreckend angeordnet ist, und die Stromversorgungsanschlußfläche PSd ist elektrisch mit der Haupt-Strom versorgungsleitung MVd verbunden, die relativ zu den Spei cherfeldern 54c und 54d gegenüberliegend der Haupt-Strom versorgungsleitung MVc angeordnet ist. Die Haupt-Strom versorgungsleitungen MVc und MVd sind miteinander durch die Unter-Stromversorgungsleitungen SV verbunden, die sich über die Speicherfelder 54c und 54d in vorgeschriebenen Intervallen bzw. Abständen erstreckend angeordnet sind.

Wie in Fig. 30 gezeigt ist, die Stromversorgungsanschlußflächen PSa-PSd sind nur auf einer Seite der Speicherfelder 54a-54d an geordnet, die Haupt-Stromversorgungsleitungen MVa-MVd zum Lie fern der Stromversorgungsspannung von diesen Stromversorgungsan schlußflächen zu den peripheren Schaltungen und Steuerschaltun gen sind vorgesehen, und die Haupt-Stromversorgungsleitungen MVa-MVd sind verstärkt durch die Unter-Stromversorgungsleitungen SV. Falls die Stromversorgungsanordnung der letzteren Gestalt, wie sie in Fig. 30 gezeigt ist, verwendet wird, kann eine Wir kung, die ähnlich zu derjenigen der Konfiguration ist, bei der zwei Stromversorgungsanschlußflächen für jedes Speicherfeld vor gesehen sind, erhalten werden. Als Haupt-Stromversorgungs leitungen MVa-MVd und Unter-Stromversorgungsleitungen SV, wie sie bezüglich der obigen Ausführungsform beschrieben worden sind, wird eine Verbindungsschicht, die höher als irgendeine Verbindungsschicht ist, die an bzw. in dem Speicherfeld ausge bildet ist, verwendet (falls die globale IO-Leitung aus der Alu miniumverbindungsschicht der zweiten Ebene gebildet wird).

Bei der Konfiguration aus Fig. 30 ist eine Feld-Strom versorgungsschaltung zum Erzeugen der Versorgungsspannung für das Feld wie eine Leseverstärker-Stromversorgungsspannung benachbart zu jedem entsprechenden Speicherfeld plaziert, und die Feld-Stromversorgungsspannung wird für ein entsprechendes Speicherfeld erzeugt. In diesem Fall wird die Stromversorgungs spannung von einer geeigneten Haupt-Stromversorgungsleitung an die Feld-Stromversorgungsschaltung geliefert.

Entsprechend der neunten Ausführungsform, wie sie oben beschrie ben worden ist, sind die Stromversorgungsleitungen, die mit den Stromversorgungsanschlußflächen verbunden sind, in der letzteren Gestalt durch die Haupt-Stromversorgungsleitungen und die Unter-Stromversorgungsleitungen, die sich über das Speicherfeld er strecken, konfiguriert, und die Stromversorgungsleitungen werden als eine Quelle zum Liefern einer Betriebsstromversorgungsspan nung für periphere Schaltungen wie den Vorverstärker, den Schreibtreiber und die Banksteuerschaltung verwendet. Dement sprechend kann die Stromversorgungsspannung selbst bei Hochge schwindigkeitsbetrieb stabil geliefert werden, und ein Lesen und Schreiben von, z. B., 1024-Bit-Daten kann mit hoher Geschwindig keit ohne Erzeugen von Stromversorgungsrauschen ausgeführt wer den, wenn Daten eingegeben/ausgegeben werden.

[Zehnte Ausführungsform]

Fig. 31 zeigte eine Gesamtkonfiguration einer integrierten Halb leiterschaltungsvorrichtung entsprechend der zehnten Ausfüh rungsform schematisch. Die integrierte Halbleiterschaltungsvor richtung 1 aus Fig. 31 enthält den Prozessor 2 und den DRAM-Makro 3. Der DRAM-Makro 3 enthält Unterbänke 4v, 4w, 4x und 4y, die entsprechend in vier Bereichen angeordnet sind. Die Unter bank 4v enthält ein Speicherfeld 4va, einen Zeilendekoder 4vb, einen Spaltendekoder 4vc, einen Vorverstärker 4vd, der benach bart zu dem Spaltendekoder 4vc angeordnet ist, und einen Schreibtreiber 4ve, der dem Spaltendekoder 4vc relativ zu dem Vorverstärker 4vd gegenüberliegend plaziert ist.

Die Unterbank 4w enthält ein Speicherfeld 4wa, einen Zeilendeko der 4wb, einen Spaltendekoder 4wc, einen Vorverstärker 4wd und einen Schreibtreiber 4we. Die Unterbank 4x enthält ein Speicher feld 4xa, einen Zeilendekoder 4xb, einen Spaltendekoder 4xc, ei nen Vorverstärker 4xd und einen Schreibtreiber 4xe, und die Un terbank 4y enthält ein Speicherfeld 4ya, einen Zeilendekoder 4yb, einen Spaltendekoder 4yc, einen Vorverstärker 4yd und einen Schreibtreiber 4ye. Die Unterbänke 4v-4y weisen dieselbe Konfi guration auf, in der der Vorverstärker benachbart zu dem Spal tendekoder plaziert ist, und in der der Schreibtreiber dem Spal tendekoder relativ zu dem Vorverstärker gegenüberliegend bzw. entgegengesetzt auf der anderen Seite angeordnet ist. Die Unter bänke 4v und 4w, die in der Zeilenrichtung ausgerichtet sind, bilden die Bank A, und die Unterbänke 4x und 4y bilden die Bank B.

Eine DRAM-Steuerschaltung (Banksteuerschaltung) 7, die sich in der Spaltenrichtung erstreckt, ist in einem zentralen Bereich bezüglich der Zeilenrichtung des DRAM-Makros 3 angeordnet. Die DRAM-Steuerschaltung 7 enthält eine Bank-A-Steuerschaltung und eine Bank-B-Steuerschaltung.

Die DRAM-Steuerschaltung 7 ist mit dem Prozessor 2 über einen Steuerbus 12e, der sich in der Spaltenrichtung erstreckt, ver bunden und empfängt ein notwendiges Steuersignal und ein notwen diges Adreßsignal.

Ein interner Lese/Schreib-Datenbus 5x, der sich in der Spalten richtung erstreckt, ist gemeinsam für die Unterbänke 4v und 4x vorgesehen, und ein interner Lese/Schreib-Datenbus 5y, der sich in der Spaltenrichtung erstreckt, ist gemeinsam für die Unter bänke 4w und 4y vorgesehen. Die internen Lese/Schreib-Datenbusse 5x und 5y sind so angeordnet, daß sie sich über die entsprechen den Unterbänke 4v und 4w erstrecken und aus, z. B., der Alumini umverbindungsschicht der dritten Ebene ausgebildet sind, die hö her als die Verbindungsschichten in dem Speicherfeld angeordnet ist.

Der interne Lese/Schreib-Datenbus 5x enthält eine Lesedatenbus leitung 5xr, die gemeinsam mit dem Vorverstärker 4vd der Unter bank 4w und dem Vorverstärker 4xd der Unterbank 4x verbunden ist, und eine interne Schreibdatenbusleitung 5xw, die gemeinsam mit dem Schreibtreiber 4ve der Unterbank 4v und dem Schreibtrei ber 4xe der Unterbank 4x verbunden ist. Der interne Le se/Schreib-Datenbus 5y enthält einen internen Lesedatenbus 5yr, der gemeinsam mit dem Vorverstärker 4wd der Unterbank 4w und dem Vorverstärker 4yd der Unterbank 4y verbunden ist, und eine in terne Schreibdatenbusleitung 5yw, die gemeinsam mit dem Schreib treiber 4we der Unterbank 4w und dem Schreibtreiber 4ye der Un terbank 4y verbunden ist. Diese Lesedatenbusse und Schreibdaten busse sind separat vorgesehen, um die Belastung des Datenbusses zu reduzieren, zum Übertragen von Daten bei hoher Geschwindig keit.

Fig. 32 zeigt schematisch eine Anordnung der Verbindungsleitun gen in dem Speicherfeldabschnitt. In Fig. 32 ist die höchste Verbindungsschicht in dem Speicherfeld die Aluminiumverbindungs schicht der zweiten Ebene. Die Aluminiumverbindungsschicht der zweiten Ebene enthält eine leitende Schicht 80, die eine globale IO-Leitung (GIO) bildet, eine leitende Schicht 81, die eine Feld-Stromversorgungsleitung (Vcc/Vss) bildet, und eine leitende Schicht 82, die eine Spaltenauswahlleitung (CSL) bildet, die ein Spaltenauswahlsignal von dem Spaltendekoder überträgt.

Leitende Schichten 83a und 83b, die Busleitungen (R/W) der in ternen Lese/Schreib-Datenbusse 5x und 5y bilden, sind in einer Schicht angeordnet, die höher als die Aluminiumverbindungs schicht der zweiten Ebene ist. Die Aluminiumverbindungsschicht der dritten Ebene ist eine Verbindungsschicht, die höher als die höchste Verbindungsschicht in dem Speicherfeld ist. Dementspre chend können die internen Lese/Schreib-Datenbusse sich über das Speicherfeld, den Spaltendekoder, den Vorverstärker und den Schreibtreiber erstreckend angeordnet werden, ohne das Layout der Unterbank zu beeinflussen (Transistoren, die den Spaltende koder, den Vorverstärker und den Schreibtreiber bilden, sind aus einer Verbindungsschicht gebildet, die niedriger als die Alumi niumverbindungsschicht der zweiten Ebene ist).

Wie in Fig. 31 gezeigt ist, da der Lese/Schreib-Datenbus unter Verwendung einer Verbindungsschicht, die höher als die höchste Verbindungsschicht des Speicherfeldes ist, wie der Aluminiumver bindungsschicht der dritten Ebene, angeordnet ist, können die internen Lese/Schreib-Datenbusse über der Unterbank angeordnet werden. Darum ist ein Bereich zum Anordnen der internen Le se/Schreib-Datenbusse, wenn man es in dem planen Layout (d. h. der Draufsicht) sieht, unnötig, was die durch den DRAM-Makro be legte Fläche dramatisch reduziert.

Bei der in Fig. 32 gezeigten Anordnung kann das globale IO-Leitungspaar in der Aluminiumverbindungsschicht der dritten Ebe ne plaziert werden, wie es durch den durch die gestrichelte Li nie umgebenen Block in Fig. 32 gezeigt ist.

Der Prozessor enthält einen Dateneingabepuffer und einen Daten ausgabepuffer, die getrennt vorgesehen sind. Durch Vorsehen der Lesedatenbusleitungen 5xr und 5yr und der Schreibdatenbusleitun gen 5xw und 5yw in getrennter Weise für die-internen Le se/Schreib-Datenbusse 5w und 5y, können die Datenbusse leicht entsprechend der Anordnung des Eingabepuffers und des Ausgabe puffers des Prozessors angeordnet werden. In diesem Fall, obwohl die Anzahl der notwendigen Busleitungen verglichen mit dem Fall, in dem die Lesedatenbusleitung und die Schreibdatenbusleitung gemeinsam ausgebildet sind, verdoppelt ist, ist die Anzahl der Speicherzellen in einer Zeile ausreichend größer als die Anzahl der Speicherzellen (Spalten), die gleichzeitig ausgewählt werden und in die Daten in einem Speicherfeld geschrieben/gelesen wer den, wie klar durch die Feldanordnung aus Fig. 22 gezeigt ist. Daher, selbst falls die Anzahl der Lese/Schreib-Daten busleitungen groß ist, können diese über dem Speicherfeld mit einem ausreichenden Spielraum angeordnet werden.

Der Schreibtreiber und der Vorverstärker sind einander anblic kend in dem zentralen Bereich in der Spaltenrichtung des DRAM-Makros 3 angeordnet, wie es in Fig. 31 gezeigt ist. Die Unter bänke, die in der Zeilenrichtung ausgerichtet sind, sind in der selben Bank enthalten. Da das Schreiben/Lesen von Daten von ei nem Bereich, der den Zentralbereich in der Spaltenrichtung des DRAM-Makros 3 benachbart ist, sowohl bei dem Zugriff auf die Bank A als auch bei dem Zugriff auf die Bank B gestartet wird, und da die Lese/Schreib-Datenbusse aus der Aluminiumverbindungs schicht der dritten Ebene ausgebildet sind, die überlegene elek trische Eigenschaften aufweist, kann eine Verzögerung auf den Verbindungsleitungen im wesentlichen ignoriert werden. Als ein Ergebnis können die Zugriffszeiten bei sowohl dem Bank-A-Zugriff als auch dem Bank-B-Zugriff gleich gemacht werden und ein DRAM, der bei hoher Geschwindigkeit arbeitet, kann erhalten werden.

Durch das getrennte Vorsehen des Lesedatenbusses und des Schreibdatenbusses nimmt die Belastung jeder Datenbusleitung ab und ein Hochgeschwindigkeitszugriff wird erzielt. Der interne Lese/Schreib-Datenbus kann aus Lese/Schreib-Datenbusleitungen gebildet werden, die sowohl Schreibdaten als auch Lesedaten übertragen. Die Positionen des Vorverstärkers und des Schreib treibers können in jeder der Unterbänke 4v-4y ausgetauscht wer den. Desweiteren kann der Vorverstärker dem Spaltendekoder rela tiv zu dem Speicherfeld gegenüberliegend in jeder der Unterbänke 4v-4y angeordnet werden (IO-Trennungsstruktur).

Entsprechend der oben beschriebenen zehnten Ausführungsform kann, da der interne Lese/Schreib-Datenbus unter Verwendung ei ner Verbindungsschicht konfiguriert ist, die höher als die Ver bindungsschichten der Unterbank liegt, die Fläche für die Ver bindung des internen Lese/Schreib-Datenbusses wirksam eliminiert werden. Eine durch den DRAM-Makro belegte Fläche wird daher re duziert, und dementsprechend wird die Chipbelegungsfläche der integrierten Halbleiterschaltungsvorrichtung reduziert. Falls eine Aluminiumverbindungsschicht als die höchste Verbindungs schicht verwendet wird, weist die höchste Aluminiumverbindungs schicht die höchste Aluminiumreinheit auf und ist in ihren elek trischen Eigenschaften überlegen. Dementsprechend können Daten bei hoher Geschwindigkeit übertragen werden und eine integrierte Halbleiterschaltungsvorrichtung, die bei hoher Geschwindigkeit arbeitet, kann verwirklicht werden.

[Elfte Ausführungsform]

Fig. 33 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung der elften Ausführungs form. Die integrierte Halbleiterschaltungsvorrichtung 1, die in Fig. 33 gezeigt ist, unterscheidet sich von der integrierten Halbleiterschaltungsvorrichtung aus Fig. 31 im folgenden Punkt. Insbesondere ist eine Testschaltung 100 zwischen dem Prozessor 2 und dem DRAM-Makro 3 angeordnet. Die Testschaltung 100 ist mit den internen Lese/Schreib-Datenbussen 5x und 5y ebenso wie mit einem Steuerbus 12e, der den Prozessor 2 und den DRAM-Makro 3 verbindet, verbunden. Dementsprechend werden die internen Le se/Schreib-Datenbusse 5x und 5y und der Steuerbus 12e durch die Testschaltung 100 und den Prozessor 2 geteilt. Die Konfiguration der Testschaltung 100 ist im wesentlichen ähnlich bzw. identisch zu derjenigen der Testschaltung 15, die in den Fig. 5 bis 9 ge zeigt ist. Die integrierte Halbleiterschaltungsvorrichtung 1 aus Fig. 33 ist identisch zu derjenigen aus Fig. 31, ausgenommen da hingehend, daß die Testschaltung 100 vorgesehen ist, und ent sprechende Komponenten sind durch dieselben Bezugszeichen be zeichnet.

Da die Testschaltung 100 zwischen dem DRAM-Makro 3 und dem Pro zessor 2 angeordnet ist, wie es in Fig. 33 gezeigt ist, können der Prozessor 2 und die Testschaltung 100 die internen Le se/Schreib-Datenbusse 5x und 5y ebenso wie den Steuerbus 12e teilen. Darum kann die Testschaltung zum Ausführen eines Funkti onstestes für den DRAM-Makro 3 leicht eingebaut werden, ohne das das Layout des DRAM-Makros 3 und des Prozessors 2 nachteilig be einflußt wird.

Bei der Testschaltung 100 sind der Lesedatenbus und der Schreib datenbus getrennt vorgesehen, so daß die internen Lese/Schreib-Daten busse 5x und 5y Lesedatenbusleitungen 5xr und 5yr und Schreibdatenbusleitungen 5xw und 5yw enthalten, und der Busaus wähler in der Testschaltung, die in Fig. 7 gezeigt ist, ist für jeden Bus aus dem Schreibdatenbus und dem Lesedatenbus vorgese hen.

Fig. 34 zeigt schematisch eine Gesamtkonfiguration der inte grierten Halbleiterschaltungsvorrichtung entsprechend der elften Ausführungsform auf einem Halbleiterchip. Die integrierte Halb leiterschaltungsvorrichtung 1 e 60009 00070 552 001000280000000200012000285915989800040 0002019837016 00004 59890nthält Anschlußflächen 101a-101i, die entlang der Peripherie (des Umfangs) derselben angeordnet sind. Die Anschlußflächen 101a-101i sind mit dem Prozessor 2 durch eine interne Busverbindungsleitung IL verbunden. Der Pro zessor 2 liefert und empfängt Daten und ein Steuersignal an eine und von einer externen Einheit über die Anschlußflächen 101a-101i. Eine spezifische Anschlußfläche 101h unter diesen An schlußflächen 101a-101i wird als eine Anschlußfläche zum Einge ben des DRAM-Testaktivierungssignals TE verwendet. Die Test schaltung 100 ist mit vorgeschriebenen Anschlußflächen unter den Anschlußflächen 101a-101i verbunden, verbindet elektrisch die internen Lese/Schreib-Datenbusse 5x und 5y und ebenso den Steu erbus 12e mit den vorgeschriebenen Anschlußflächen auf die Akti vierung des DRAM-Testsignals TE, das von der Anschlußfläche 101h zugeführt wird, hin, um das externe Liefern und Empfangen von Testdaten und Steuersignalen freizugeben.

Fig. 35 zeigt schematisch eine Konfiguration der Testschaltung, die in den Fig. 33 und 34 gezeigt ist. Die Testschaltung 100 enthält eine Auswahl/Verbindungs-Schaltung 100a, die interne Knoten mit Anschlußflächen 101x-101y entsprechend der Aktivie rung des Testaktivierungssignals TE, das von der Anschlußfläche 101h geliefert wird, verbindet, und eine tatsächliche Testschal tung, die Testdaten über Anschlußflächen, die durch die Aus wahl/Verbindungs-Schaltung 101a verbunden sind, eingibt und aus gibt und einen vorgeschriebenen Test ausführt. In Fig. 35 ist, als eine interne Komponente der Auswahl/Verbindungs-Schaltung 100a, ein Übertragungsgatter, das für jede der Anschlußflächen vorgesehen ist und als Reaktion auf die Aktivierung des Testak tivierungssignals TE leitend gemacht wird, repräsentativ ge zeigt. Fig. 35 zeigt beispielhaft, daß ein Steuersignal an die Anschlußfläche 101y in dem Testmodus des DRAM-Makros geliefert wird.

Desweiteren sind als Datenbusleitungen, die mit der Testschal tung 100 verbunden sind, eine Lesedatenbusleitung r, eine Schreibdatenbusleitung w und eine Steuerbusleitung c repräsenta tiv gezeigt.

Die Lesedatenbusleitung r ist mit einer Prozessorlesedatenbus leitung pr, die mit dem Prozessor 2 verbunden ist, ebenso wie mit einer Testlesedatenbusleitung tr, die mit einer tatsächli chen Testschaltung 100b verbunden ist, an einem Knoten 103r ver bunden. Die Schreibdatenbusleitung w ist mit einer Prozessor schreibdatenbusleitung pw, die Schreibdaten von dem Prozessor 2 überträgt, ebenso wie mit einer Testschreibdatenbusleitung tw, die Testdaten von der tatsächlichen Testschaltung 100b über trägt, an einem Knoten 103w verbunden. Die Steuerbusleitung c ist mit einer Prozessorbusleitung pc, die ein Steuersignal von dem Prozessor 2 überträgt, ebenso wie mit einer Teststeuerbus leitung tc, die ein Teststeuersignal von der Testschaltung 100 überträgt, an einem Knoten 103c verbunden. Pufferschaltungen sind für diese Busleitungen entsprechend zum Formen der Signal wellenform vorgesehen.

Der Prozessor 2 enthält einen Eingabepuffer 2a, der ein Signal auf der Prozessorlesedatenbusleitung pr puffert, und Ausgabepuf fer 2b und 2c zum Treiben der Prozessorschreibdatenbusleitung pw bzw. der Prozessorsteuerbusleitung pc. Die tatsächliche Test schaltung 100b enthält einen Ausgabepuffer 100bb zum Übertragen von Testdaten auf eine Schreibdatenübertragungsleitung und einen Puffer 100ba zum Puffern von Testdaten, die von dem DRAM-Makro geliefert werden, oder zum Übertragen von Daten über das Tester gebnis an die Anschlußfläche 101x oder ähnliches.

Die Teststeuerbusleitung tc ist mit einem Puffer 100c zum Puf fern eines Steuersignals, das von einer externen Testeinheit über die Anschlußfläche 101y geliefert wird, vorgesehen.

Bei der in Fig. 35 gezeigten Anordnung sind die Testschaltung 100 und die Busleitungen von dem Prozessor 2 an den Knoten 103r, 103w und 103c verbunden. Die Lesedatenbusleitung r ist mit der tatsächlichen Testschaltung 100b und dem Prozessor 2 über die Busleitungen tr bzw. pr verbunden. Darum tritt eine Kollision von Lesedaten bei der Testschaltung 100 und dem Prozessor 2 nicht auf. Falls der Prozessor 2 in einen Nicht-Betriebszustand durch ein Steuersignal, das an einer nicht-verwendeten Anschluß fläche in dem Testmodus des DRAM angelegt wird, gebracht wird, kann eine nachteilige Wirkung eines Signals, das für die Test schaltung 100 in dem Testmodus notwendig ist, das auf den Pro zessor 2 ausgeübt wird, verhindert werden, und im Gegenteil, ei ne nachteilige Wirkung des Prozessors 2 auf das Testergebnis des DRAM-Makros kann verhindert werden. In dem normalen Betriebsmo dus ist die Testschaltung 100 in dem Nicht-Betriebszustand. Falls der Auswähler in einem nicht-leitenden Zustand ist, wie in den Fig. 7 und 8 gezeigt ist, ist ein Leseabschnitt der Testda ten der Testschaltung 100 von dem Prozessor 2 getrennt, und der Leseabschnitt übt keinen irgendwie gearteten negativen Einfluß aus.

Bei dem normalen Betriebsmodus und bei dem Testmodus für den DRAM-Makro wird eine Kollision von Schreibdaten auf der Schreib datenbusleitung 103w und der Steuerbusleitung 103c durch die Puffer 100bb, 100c, 2b und 2c erzeugt und ein nachteiliger Ein fluß kann in beiden Betriebsmoden verursacht werden. Darum soll te die Testschaltung 100 von dem Schreibdatenbus und dem Steuer bus in den normalen Betriebsmodus getrennt sein, und der Prozes sor 2 sollte von dem Schreibdatenbus und dem Steuerdatenbus in den Testmodus für den DRAM-Makro getrennt sein.

In diesem Fall, wenn das DRAM-Testmodusaktivierungssignal TE ak tiviert ist, können die Puffer 2b und 2c in den Ausgabezustand hoher Impedanz in dem Prozessor 2 gebracht werden, und die Puf fer 100bb und 100c können in den Ausgabezustand hoher Impedanz gebracht werden, wenn das Testmodusaktivierungssignal TE deakti viert ist. Jedoch ist diese Annäherung nicht zu bevorzugen, da der Ausgabepuffer des Prozessors 2 aus einem Drei-Zustandspuffer zur Verwirklichung des Testens des DRAM-Makros bestehen sollte, und daher ein Signal, das für den den Prozessor innenwohnenden Betriebsmodus irrelevant ist, intern verwendet werden sollte.

Falls die Verbindungsleitungskapazität des DRAM-Makros 3 und die Kapazität der Verbindungsleitung, die über die Testschaltung 100 läuft, bei hoher Geschwindigkeit betrieben werden sollte, soll ten die Treiberfähigkeit bzw. -leistung der Ausgabepuffer 2b und 2c des Prozessors 2 ebenso wie die der Ausgabepuffer 100b und 100c der Testschaltung 100 erhöht werden. In diesem Fall können Drei-Zustandspuffer für die Testschaltung und für den Prozessor an den Knoten 103r, 103w und 103c vorgesehen werden.

Fig. 36 zeigt eine Konfiguration eines herkömmlichen Drei- Zustands-Inverterpuffers. Der Drei-Zustands-Inverterpuffer aus Fig. 36 enthält p-Kanal-MOS-Transistoren PQ1 und PQ2 und n-Kanal-MOS-Transistoren NQ1 und NQ2, die in Reihe zwischen einem Stromversorgungsknoten Vcc und einen Masseknoten Vss geschaltet sind. Das DRAM-Testaktivierungssignal TE wird dem Gate des MOS-Transistors PQ1 über einen Inverter zugeführt, und es wird au ßerdem dem Gate des MOS-Transistors NQ2 zugeführt. Das Eingangs signal IN wird an die Gates der MOS-Transistoren PQ2 und NQ1 an gelegt, und das Ausgangssignal OUT wird von-einem Verbindungs knoten zwischen den MOS-Transistoren NQ1 und PQ1 ausgegeben.

Falls ein solcher Drei-Zustands-Inverterpuffer verwendet wird, wird das Ausgangssignal OUT über zwei MOS-Transistoren, die in Reihe geschaltet sind, geladen oder entladen. Dementsprechend steigt der Kanalwiderstand der MOS-Transistoren an und ein Laden bzw. Entladen mit hoher Geschwindigkeit ist unmöglich. Desweite ren steigt, da die vier MOS-Transistoren in Reihe geschaltet sind, die durch diese belegte Fläche an. Da die Diffusionskapa zität der zwei MOS-Transistoren (Verbindungs-Kapazität zwischen einem Substrat und einem Dotierungsbereich) beim Betrieb mit ei ner Signalleitung verbunden ist, steigt die Verbindungsleitungs kapazität an und ein Laden bzw. Entladen mit hoher Geschwindig keit wird unmöglich. Falls der Zustand des Eingangssignals IN auf einem H-Pegel oder einem L-Pegel in dem-deaktivierten Zu stand fixiert ist, ist einer der MOS-Transistoren PQ2 und NQ1 in einem leitenden Zustand. Falls z. B. der MOS-Transistor NQ1 in einem AN-Zustand ist, sind die Diffusionskapazitäten der Source und des Drains des MOS-Transistors NQ1 und die Diffusionskapazi tät des Drains des MOS-Transistors NQ2 mit einem Ausgabeknoten verbunden. Die Diffusionskapazität des Drains des MOS-Transistors PQ2 ist weiterhin mit dem Ausgabeknoten verbunden. Dementsprechend steigt, falls ein solcher Drei-Zustands-In verterpuffer verwendet wird, die parasitäre Kapazität des Aus gabeknotens an und eine Hochgeschwindigkeitsübertragung eines Signals wird unmöglich. Dieses ist so, da die parasitären Kapa zitäten von sowohl dem Drei-Zustands-Inverterpuffer in dem akti ven Zustand als auch die von dem Drei-Zustands-Inverterpuffer in dem deaktivierten Zustand mit der Schreibdatenbusleitung oder Steuerdatenbusleitung verbunden sind.

Um ein Signal bei hoher Geschwindigkeit an den DRAM-Makro ohne einen Anstieg der durch eine Schaltung belegten Fläche zu über tragen, wird die folgende Konfiguration verwendet.

Fig. 37 zeigt eine Konfiguration einer Modifikation der elften Ausführungsform. In Fig. 37 ist ein Auswahlgatter GPW, das bei Aktivierung des DRAM-Testaktivierungssignals TE nicht-leitend gemacht wird, zwischen dem Knoten 103w und der Prozessorschreib datenbusleitung pw angeordnet, ein Auswahlgatter GTW, das auf die Aktivierung des DRAM-Testaktivierungssignals TE leitend ge macht wird, ist zwischen dem Knoten 103w und der Testschreibda tenbusleitung tw angeordnet, ein Auswahlgatter GPC, das auf die Aktivierung des DRAM-Testaktivierungssignals TE nicht-leitend gemacht wird, ist zwischen dem Knoten 103c und der Prozessor steuerbusleitung pc vorgesehen, und ein Auswahlgatter GCW, das auf die Aktivierung des DRAM-Testaktivierungssignals TE leitende gemacht wird, ist zwischen dem Knoten 103c und der Teststeuer busleitung tc vorgesehen. Diese Auswahlgatter GPW, GTW, GPC und GCW werden jeweils von einem CMOS-Übertragungsgatter gebildet.

Treiber DRW und DWC, die eine große Treiberfähigkeit aufweisen, sind an den Knoten 103w und 103c angeordnet. Da die Auswahlgat ter GPW, GTW, GPC und GCW jeweils aus dem CMOS-Über tragungsgattern gebildet sind, können sie Signale, die mit niedriger Impedanz zu übertragen sind, übertragen. Desweiteren können die entsprechenden Signalleitungen und Source/Drain-Be reiche parallel zueinander angeordnet werden, so daß diese Auswahlgatter auf einer kleineren Fläche verglichen mit dem Drei-Zustands-Inverterpuffer angeordnet werden können. Desweite ren kann das Raster der Gatter (Abstand zwischen benachbarten Gattern) ausreichend verglichen mit dem Drei-Zustands-In verterpuffer reduziert werden. Die parasitäre Kapazität, die mit dem Ausgabeknoten (103w oder 103c) des CMOS-Über tragungsgatters in dem nicht-leitenden Zustand verbunden ist bzw. einhergeht, ist nur die Verbindungskapazität an einer Seite des CMOS-Übertragungsgatters in dem nicht-leitenden Zustand. Dementsprechend kann die parasitäre Kapazität ausreichend klein verglichen mit dem Fall gemacht werden, in dem der Drei-Zu stands-Inverterpuffer verwendet wird.

Zusätzlich sind die MOS-Transistoren parallel miteinander ge schaltet, um die Gatebreite verglichen mit den MOS-Transistoren, die in Reihe geschaltet sind, wirksam zu erhöhen, was in einer Hochgeschwindigkeitsübertragung von Signalen resultiert. Durch Vorsehen der Treiber DRW und DRC für die Schreibdatenbusleitung w und die Steuerbusleitung c können Schreibdaten bei hoher Ge schwindigkeit ohne Erhöhung der Treiberfähigkeiten der Ausgabe puffer des Prozessors und der Testschaltung übertragen werden, selbst falls die Verbindungsleitungskapazität des DRAM-Makros groß ist. Schreibdaten können bei hoher Geschwindigkeit in den Testmodus und in dem Normalbetriebsmodus mit einer kleineren be legten Fläche übertragen werden.

Ein solches Auswahlgatter ist nicht für die Lesedatenbusleitung r vorgesehen. Alternativ kann die Treiberfähigkeit des Vorver stärkers des DRAM-Makros ausreichend groß gemacht werden, an stelle des Vorsehens des Auswahlgatters, oder zwei Stufen von Vorverstärkern (Konfiguration mit Vorverstärker und Hauptver stärker) werden zum Treiben der Verbindungsleitungskapazität des DRAM-Makros und der Verbindungsleitungskapazität der Lesedaten busleitung bei hoher Geschwindigkeit mit einer ausreichend gro ßen Treiberfähigkeit bzw. Treiberleistung vorgesehen. Jedoch kann ein Auswahlgatter, bei dem das Leiten/Nicht-Leiten als Re aktion auf das DRAM-Testaktivierungssignal TE gesteuert wird, für die Lesedatenbusleitungen pr und tr verwendet werden.

Fig. 38 zeigt schematisch eine Gesamtkonfiguration einer Modifi kation einer elften Ausführungsform. In Fig. 38 sind der Leseda tenbus PRBx von dem Prozessor 2 und der Testlesedatenbus TRBx der Testschaltung 100 miteinander gekoppelt, so daß sie der Le sedatenbus 5xr, der mit dem DRAM-Makro 3 gekoppelt ist, werden. Der Schreibdatenbus PWBx von dem Prozessor 2 und der Test schreibdatenbus TWBx von der Testschaltung 100 sind mit dem Aus wähler/Treiber (Selektor/Treiber) 110 gekoppelt, und einer von diesen wird über den Treiber dazu ausgewählt, der Schreibdaten bus 5xW zu werden. Der Steuerbus PCB von dem Prozessor 2 und der Steuerbus TCB von der Steuerschaltung 100 sind mit dem Auswäh ler/Treiber 110 gekoppelt. Einer von diesen wird über den Trei ber entsprechend eines Betriebsmodus dazu ausgewählt, mit dem Steuerbus 12e gekoppelt zu werden. Der Schreibdatenbus PWBy von dem Prozessor 2 und der Testschreibdatenbus TWBy vor der Test schaltung 100 sind beide mit dem Auswähler/Treiber 110 gekop pelt. Einer von diesen wird über den Treiber entsprechend eines Betriebsmodus dazu ausgewählt, dem Schreibdatenbus 5yW gekoppelt zu werden. Der Lesedatenbus PRBy von dem Prozessor 2 ist mit dem Lesedatenbus TRBy von der Testschaltung 100 dazu gekoppelt, der Lesedatenbus 5yR, der den Auswähler/Treiber 110 überspringt, zu werden.

Wie in Fig. 38 gezeigt ist, der Auswähler/Treiber 110, der einen Auswähler und einen Bustreiber enthält, wird verwendet zum Aus wählen von Schreibdaten und einem Steuersignal von einem, der Testschaltung 100 oder dem Prozessor 2, zur Übertragung an den DRAM-Makro 3 über den Treiber. Demzufolge können, selbst falls die Verbindungsleitungskapazität innerhalb des DRAM-Makros und die Verbindungsleitungskapazität auf den Verbindungsleitungen, die über die Testschaltung 100 laufen, erhöht werden, die Schreibdatenbusse 5xW und 5yW und der Steuerbus 12e bei hoher Geschwindigkeit durch Treiber getrieben werden und der DRAM-Makro kann bei hoher Geschwindigkeit in sowohl dem normalen Be triebsmodus als auch dem DRAM-Testmodus getrieben werden.

Entsprechend der elften Ausführungsform, wie sie oben beschrie ben worden ist, ist die Testschaltung zwischen dem Prozessor und dem DRAM-Makro angeordnet, und der Lesedatenbus, der Schreibda tenbus und der Steuerbus des DRAM-Makros werden durch den Pro zessor 2 und die Testschaltung geteilt. Als ein Ergebnis kann die Testschaltung für den DRAM leicht innerhalb der integrierten Halbleiterschaltungsvorrichtung ohne Beeinträchtigung des Lay outs des Prozessors und des DRAM-Makros angeordnet werden. Des weiteren wird der Bus von einem, dem Prozessor oder der Test schaltung, entsprechend des Betriebsmodus unter Verwendung des Auswählers und des Treibers ausgewählt, und der Schreibdatenbus und der Steuerbus für den DRAM-Makro werden über den Treiber ge trieben. Als ein Ergebnis können Schreibdaten, das Steuersignal und das Adreßsignal bei hoher Geschwindigkeit ohne Anstieg der durch die Schaltung belegten Fläche übertragen werden, um eine integrierte Halbleiterschaltungsvorrichtung, die bei hoher Ge schwindigkeit arbeitet, zu verwirklichen.

[Zwölfte Ausführungsform]

Fig. 39 zeigt schematisch eine Gesamtkonfiguration einer inte grierten Halbleiterschaltungsvorrichtung entsprechend der zwölf ten Ausführungsform. Unter Bezugnahme auf Fig. 39, eine inte grierte Halbleiterschaltungsvorrichtung (Halbleiterspeichervorrichtung) 3, die ein DRAM-Makro ist, ist unterteilt in vier Bereiche durch einen ersten zentralen Bereich 201, der sich in einer Spaltenrichtung in einem zentralen Be reich bezüglich der Zeilenrichtung eines rechteckigen Bereichs der Vorrichtung erstreckend angeordnet ist, und einen zweiten zentralen Bereich 203, der sich in der Zeilenrichtung in einem zentralen Bereich bezüglich der Spaltenrichtung des rechteckigen Bereichs erstreckend angeordnet ist. Speicherfelder 204aa, 204ba, 204ca und 204da sind entsprechend in den vier Bereichen angeordnet. Jedes der Speicherfelder 204aa-204da enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeord net sind.

Zeilenbezogene Feld-Schaltungen 204ab-204db, die einen auf die Zeilenauswahl eines entsprechenden Speicherfeldes bezogenen Be trieb auf die Aktivierung derselben ausführen, und spaltenbezo gene Feld-Schaltungen 204ac-204dc, die einen auf die Spaltenaus wahl (inklusive Daten-Schreiben/Lesen) eines entsprechenden Speicherfeldes bezogenen Betrieb auf die Aktivierung derselben ausführen, sind bei den Speicherfeldern 204aa-204da entsprechend vorgesehen. Die zeilenbezogenen Feld-Schaltungen 204ab-204db sind den ersten zentralen Bereich 201 anblickend angeordnet, und die spaltenbezogenen Feld-Schaltungen 204ac-204dc sind den zwei ten zentralen Bereich 203 anblickend angeordnet.

Ein zur Zwischenverbindung bestimmter Bereich 210a ist zwischen den zeilenbezogenen Feld-Schaltungen 204ab und 204bb angeordnet, die einander entgegengesetzt bezüglich des ersten zentralen Be reichs 201 angeordnet sind, und ein zur Zwischenverbindung be stimmter Bereich 210b ist in dem ersten zentralen Bereich 201 zwischen den zeilenbezogenen Feld-Schaltungen 204cb und 204db angeordnet. Eine Verbindungsleitung zum Übertragen einer Si gnalspannung ebenso wie ein Entkopplungskondensator zum Unter drücken von Rauschen sind in diesen zur Zwischenverbindung be stimmten Bereichen 210a und 210b angeordnet (auf die Konfigura tion wird später im Detail beschrieben). Eine Logikschaltung, die eine vorgeschriebene Verarbeitung eines Signals ausführt, ist in den zur Verbindung bestimmten Bereichen 210a und 210b nicht vorgesehen.

In dem zweiten zentralen Bereich 203 ist eine periphere Schal tungsanordnung wie eine Steuerschaltung zum Steuern der Be triebsabläufe für die zeilenbezogenen Feld-Schaltungen 204ab-204db und die Spaltenbezogenen Feld-Schaltungen 204ac-204dc und eine interne Spannungserzeugungsschaltung, die eine interne Spannung (Referenzspannung wie eine interne Stromversorgungs spannung, interne negative Spannung, interne Hochspannung und ähnliches) erzeugt, plaziert. Der Peripherieschaltungsanord nungsplazierungsbereich 205 ist innerhalb nahezu dem gesamten Abschnitt des zweiten zentralen Bereichs 203 angeordnet. Deswei teren werden ein Bereich zwischen den Spaltenbezogenen Feld-Schaltungen 204ac und 204bc ebenso wie ein Bereich zwischen den Spaltenbezogenen Feld-Schaltungen 204cc und 204dc als Periphe rieschaltungsanordnungsplazierungsbereich 205 verwendet. Keine Bondierungsanschlußfläche zum externen Liefern/Empfangen eines Signals und einer Spannung ist in den zur Zwischenverbindung be stimmten Bereichen 210a und 210b plaziert.

Fig. 40 zeigt schematisch eine Konfiguration der zeilenbezogenen Feld-Schaltung, die in Fig. 39 gezeigt ist. Unter Bezugnahme auf Fig. 40, eine Konfiguration der zeilenbezogenen Feld-Schaltung, die entsprechend eines Speicherfeldes vorgesehen ist, ist sche matisch gezeigt. Die Speicherfelder (204aa-204da) sind jeweils in eine Mehrzahl von Feld-Blöcken 215a-215m in der Spaltenrich tung unterteilt. Zwischen diesen Feldblöcken 215a-215m sind Le severstärkerbänder 220b-220m, die Leseverstärker enthalten, die entsprechend der entsprechenden Speicherzellenspalten angeordnet sind, vorgesehen. Auf der Außenseite der Feldblöcke 215a und 215m sind weiter die Leseverstärkerbänder 220a und 220n vorgese hen. Die Leseverstärkerbänder 220b-220m werden jeweils durch die benachbarten Feld-Blöcke geteilt.

Zeilendekoder/Treiber 222a-222m zum Dekodieren eines Adreßsi gnals (nicht gezeigt) und zum Treiben einer adressierten Wort leitung WL in einen ausgewählten Zustand sind entsprechend der Feld-Blöcke 215a-215m entsprechend vorgesehen. Jeder der Zeilen dekoder/Treiber 222a-222m enthält eine Dekodierschaltung, die entsprechend jeder Wortleitung vorgesehen ist und ein Adreßsi gnal dekodiert, und eine Wortleitungstreiberschaltung zum Trei ben einer entsprechenden Wortleitung in einen ausgewählten Zu stand entsprechend eines Ausgangssignals von der Dekoderschal tung.

Lesesteuerschaltungen 224a-224n sind entsprechend der Lesever stärkerbänder 220a-220n entsprechend vorgesehen. Die Lesesteuer schaltungen 224a-224n enthalten jeweils eine Bitleitungstren nungssteuerschaltung zum Steuern des Verbindens/Trennens jeder Spalte eines benachbarten Feld-Blockes und eines Leseverstärkers eines entsprechenden Leseverstärkerbandes ebenso wie eine Lese verstärkeraktivierungssteuerschaltung zur Aktivierung eines Le severstärkers, der in einem entsprechenden Leseverstärkerband enthalten ist.

Wie in Fig. 40 gezeigt ist, in jeder der zeilenbezogenen Feld schaltungen 204ab-204db ist dieselbe Schaltung wiederholt in der Spaltenrichtung entsprechend eines Feld-Blockes angeordnet. Eine Speicherkapazität eines Speicherfeldes wird durch wiederholtes Plazieren von Leseverstärkerband 220 und Feld-Block 215 als eine Einheit in der Spaltenrichtung erhöht. Entsprechend werden die Lesesteuerschaltung 224 und der Zeilendekoder/Treiber 222 wie derholt angeordnet.

Fig. 41 illustriert ein Beispiel einer Konfiguration der Zeilen dekoder/Treiber 222a-222m. In Fig. 41 sind Zeilendeko der/Treiber-Schaltungen 230a und 230b, die entsprechend zu zwei Wortleitungen WLa und WLb vorgesehen sind, repräsentativ ge zeigt. In Fig. 41 enthält die Zeilendekoder/Treiber-Schaltung 230a eine NAND-Schaltung 230aa, die ein internes Zeilenadreßsi gnal Ada empfängt, und einen Inverter 230ab, der ein von der NAND-Schaltung 230aa ausgegebenes Signal zur Übertragung auf die Wortleitung WLa invertiert. Die Zeilendekoder/Treiber-Schaltung 230b enthält eine NAND-Schaltung 230ba, die ein Zeilenadreßsi gnal Adb empfängt, und einen Inverter 230bb, der ein von der NAND-Schaltung 230ba ausgegebenes Signal zur Übertragung auf die Wortleitung WLb invertiert. Die Zeilendekoder/Treiber-Schaltungen 230a und 230b werden jeweils von der NAND-Schaltung und dem Inverter gebildet. Die Schaltungen 230a und 230b unter scheiden sich voneinander lediglich in dem Punkt des Empfangens unterschiedlicher Adreßsignale. Darum wird dasselbe Schaltungs muster wiederholt in der Spaltenrichtung in jedem der Zeilende koder/Treiber 222a-222m angeordnet.

Die NAND-Schaltungen 230aa und 230ba sind jeweils Dekodierschal tungen vom NAND-Typ, und die Inverter 230ab und 230bb sind je weils eine Wortleitungstreiberschaltung vom Invertertyp. Bezüg lich einer Konfiguration für die Wortleitungstreiberschaltung kann eine Konfiguration zum Treiben einer entsprechenden Wort leitung in einen ausgewählten Zustand entsprechend eines Vorde kodiersignales und irgendeiner anderen Konfiguration verwendet werden. In jedem Fall weist jede Zeilendekoder/Treiber-Schaltung dieselbe Schaltungskonfiguration und dasselbe Layoutmuster auf.

Fig. 42 zeigt ein Beispiel einer Konfiguration von jeder der Le sesteuerschaltungen 224a-224m, die in Fig. 40 illustriert sind. Fig. 42 zeigt repräsentativ eine Konfiguration einer Lesesteuer schaltung 224 für das Leseverstärkerband 220j, das entsprechend der Feld-Blöcke 215i und 215j vorgesehen ist. Zwischen dem Lese verstärkerband 220j und dem Feld-Block 215i ist ein Bitlei tungstrennungsgatter 219ja zum Verbinden/Trennen eines Bitlei tungspaares des Feld-Blockes 215i und eines Leseverstärkers, der in dem Leseverstärkerband 220j enthalten ist, vorgesehen. Ein Bitleitungstrennungsgatter 219jb ist zwischen dem Leseverstär kerband 220j und dem Feld-Block 215j angeordnet. Die Bitlei tungstrennungsgatter 219ja und 219jb weisen dieselbe Schaltungs konfiguration auf.

Die Lesesteuerschaltung 224 (224a-224m) enthält eine ODER-Schaltung 232a, die Feld-Block-Bezeichnungssignale BSi und BSj empfängt, eine UND-Schaltung 232b, die ein von der ODER-Schaltung 232a ausgegebenes Signal und ein Haupt-Lese verstärkeraktivierungssignal MSA empfängt, zum Ausgeben ei nes lokalen Leseverstärkeraktivierungssignals LSA an das Lese verstärkerband 220j, eine NAND-Schaltung 232c, die ein internes Zeilenadreßaktivierungssignal RAS und das Feld-Block-Be zeichnungssignal BSj empfängt, zum Ausgeben eines Bitlei tungstrennungsanweisungssignals BLIa an das Bitleitungstren nungsgatter 219ja, und eine NAND-Schaltung 232d, die das interne Zeilenadreßaktivierungssignal RAS und das Feld-Block-Be zeichnungssignal BSi empfängt, zum Ausgeben eines Bitlei tungstrennungsanweisungssignals BLIb an das Bitleitungstren nungsgatter 219jb.

Das Feld-Block-Bezeichnungssignal BSi oder BSj wird auf einen H-Pegel eines ausgewählten Zustands getrieben, wenn der Feld-Block 215i oder 215j ausgewählte Wortleitungen enthält. Das interne Zeilenadreßaktivierungssignal RAS hält den H-Pegel bei dem Be ginn eines Speicherzyklus und ist auf einem L-Pegel in einem Standby-Zustand. Das Haupt-Leseverstärkeraktivierungssignal MSA wird in einen Aktivierungszustand auf dem H-Pegel mit einem vor geschriebenen Zeitablauf getrieben, nachdem der Speicherzyklus beginnt.

Entsprechend der Konfiguration der Lesesteuerschaltung 224 ist in dem Standby-Zustand das interne Zeilenadreßaktivierungssignal RAS auf dem L-Pegel und die Bitleitungstrennungsanweisungssigna le BLIa und BLIb, die von den NAND-Schaltungen 232c und 232d ausgegeben werden, sind auf dem H-Pegel, so daß ein Leseverstär ker, der in dem Leseverstärkerband 220j enthalten ist, mit einem entsprechenden Bitleitungspaar in jedem der Feld-Blöcke 215i und 215j verbunden ist.

Wenn der Speicherzyklus beginnt, steigt das interne Zeilenadreß aktivierungssignal RAS auf den H-Pegel an. Wenn der Feld-Block 215i eine ausgewählte Wortleitung enthält, wird das Feld-Block-Be zeichnungssignal BSi auf den H-Pegel getrieben, das Bitlei tungstrennungsanweisungssignal BLIb geht auf den L-Pegel herun ter, das Bitleitungstrennungsgatter 219jb wird in einen nicht leitenden Zustand gesetzt und der Feld-Block 215j wird von dem Leseverstärkerband 220j getrennt. Andererseits ist das Feld-Block-Bezeichnungssignal BSj auf dem L-Pegel, das Bitlei tungstrennungsanweisungssignal BLIa behält den H-Pegel, das Bit leitungstrennungsgatter 219ja behält den leitenden Zustand, und der Feld-Block 215i ist mit dem Leseverstärkerband 220j verbun den.

Entsprechend der Konfiguration der Lesesteuerschaltung 224 sind Gatterschaltungen, die dieselbe Konfiguration aufweisen, für entsprechende Leseverstärkerbänder und Bitleitungstrennungsgat ter angeordnet. Der einzige Unterschied ist ein geliefertes Feld-Block-Bezeichnungssignal. Dementsprechend sind bei den zei lenbezogenen Feldschaltungen 204ab-204db, die in Fig. 39 gezeigt sind, Komponenten, die dasselbe Schaltungsmuster aufweisen (oder Schaltungen, die dieselbe Konfiguration aufweisen) wiederholt in der Spaltenrichtung angeordnet. Falls die Anzahl der Feld-Blöcke des Speicherfeldes in der Konfiguration, die in Fig. 40 gezeigt ist, erhöht wird, werden das Leseverstärkerband, die Lesesteuer schaltung und der Zeilendekoder/Treiber wiederholt in der Spal tenrichtung angeordnet. In diesem Fall sind die zur Zwischenver bindung bestimmten Bereiche 210a und 210b zwischen den zeilenbe zogenen Feld-Schaltungen 204ab und 204bb und zwischen den zei lenbezogenen Feld-Schaltungen 204cb und 204db angeordnet. Nur eine Verbindungsleitung und ein Entkopplungskondensator sind in jedem der zur Zwischenverbindung bestimmten Bereiche 210a und 210b vorgesehen, und keine Steuerschaltung für die interne Schaltungssteuerung ist darin angeordnet. Darum kann die Spei cherkapazität des Speicherfeldes leicht erhöht werden, in dem lediglich die Signalverbindungsleitung in der Spaltenrichtung verlängert wird.

Fig. 43 zeigt schematisch eine Konfiguration eines zur Zwischen verbindung bestimmten Bereichs. Unter Bezugnahme auf Fig. 43, eine Signalleitungsgruppe SGL, die aus Signalleitungen gebildet ist, die Signale übertragen, und eine Referenzspannungsübertra gungsleitung RVL, die eine vorgeschriebene Spannung überträgt, sind in den Verbindungsbereich 210 (210a, 210b) angeordnet. Ein Entkopplungskondensator DCP zum Reduzieren von Rauschen ist mit der Referenzspannungsübertragungsleitung RVL verbunden. Die Si gnalleitungsgruppe SGL enthält Signalleitungen, die ein Adreßsi gnal und ein Steuersignal übertragen. Die Referenzspannungsüber tragungsleitung RVL enthält Übertragungsleitungen, die eine Stromversorgungsspannung, eine Massespannung, eine interne Hoch spannung, die höher als die Versorgungsspannung ist, eine Zwi schenspannung zwischen der Versorgungsspannung und der Masse spannung, und eine negative Spannung übertragen. Keine Schaltung wie eine Logikschaltung, die eine vorgeschriebene Verarbeitung ausführt, ist in dem zur Zwischenverbindung bestimmten Bereich 210 vorgesehen. Eine Pufferschaltung zum Puffern eines Signals kann entsprechend einer Signalleitung der Signalleitungsgruppe SGL in dem zur Zwischenverbindung bestimmten Bereich 210 vorge sehen werden. Eine solche Pufferschaltung führt lediglich ein Formen der Signalwellenform eines gelieferten Signals aus und führt keine logische Verarbeitung aus, so daß die Pufferschal tung den anderen Schaltungsabschnitt nicht nachteilig beein flußt. Die Pufferschaltung ist lediglich zum Kompensieren der Dämpfung eines Signals vorgesehen und kann in dem zur Zwischen verbindung bestimmten Bereich in ähnlicher Weise wie der Ent kopplungskondensator DCP vorgesehen sein.

In anderen Worten, keine Schaltung, die ein geliefertes Signal verarbeitet, so daß ein Betrieb irgendeiner anderen Schaltung als ein Ergebnis der Verarbeitung beeinträchtigt werden könnte, ist in den zur Zwischenverbindung bestimmten Bereich vorgesehen. Zusätzlich ist keine Bondierungsanschlußfläche für eine externe elektrische Verbindung in den zur Zwischenverbindung bestimmten Bereich 210 angeordnet. Falls der DRAM als ein DRAM-Makro ver wendet wird, ist der DRAM integral mit anderen funktionalen Blöcken (Makros) auf einem Halbleiterchip ausgebildet. Eine Bon dierungsanschlußfläche ist in geeigneter Weise in einem geeigne ten Bereich des Halbleiterchips, der als ein Substrat dient, entsprechend eines Maßstabs der Schaltungsvorrichtung, die durch den Halbleiterchip verwirklicht wird, angeordnet.

Fig. 44A und 44B illustrieren ein Beispiel des Weges, mit dem die Speicherkapazität einer Halbleiterspeichervorrichtung geän dert wird. In Fig. 44A sind vier Speicherfelder 240aa-240da in der integrierten Halbleiterschaltungsvorrichtung (DRAM-Makro) 3 angeordnet. Jedes der Speicherfelder 204aa-204da ist in acht Feld-Blöcke #0-#5, #a und #b unterteilt. Es wird angenommen, daß die Speicherkapazität durch Entfernen von zwei Feld-Blöcken #a und #b in jedem der Speicherfelder 204aa-204da vermindert wird.

Die spaltenbezogenen Feld-Schaltungen 204ac-204dc sind entspre chend gemeinsam für die Feld-Blöcke der entsprechenden Speicher felder 204aa-204da vorgesehen. Die zeilenbezogenen Feld-Schaltungen 204ab-204db weisen jeweils Schaltungsabschnitte auf, die entsprechend der entsprechenden Feld-Blöcke vorgesehen sind, wie es in Fig. 41 und 42 illustriert ist. Der zur Zwischenver bindung bestimmte Bereich 210a ist zwischen den zeilenbezogenen Feld-Schaltungen 204ab und 204cb angeordnet, und der zur Zwi schenverbindung bestimmte Bereich 210b ist zwischen den zeilen bezogenen Feld-Schaltungen 204bb und 204db angeordnet. Der Peri pherieschaltungsanordnungsplazierungsbereich 205 ist in einem zentralen Bereich der integrierten Schaltungsvorrichtung 3 ange ordnet. Falls die Feld-Blöcke #a und #b lediglich aus jedem der Speicherfelder 204aa-204da entfernt werden, werden die Schal tungsabschnitte, die entsprechend dieser Feld-Blöcke #a und #b vorgesehen sind, aus jeder der zeilenbezogenen Feld-Schaltungen 204ab-204db entfernt. Nur die Verbindungsleitungen und der Ent kopplungskondensator sind in jedem der zur Zwischenverbindung bestimmten Bereiche 210a und 210b angeordnet, und es gibt keine Notwendigkeit, eine Schaltungsanordnung entsprechend der Elimi nierung der Feld-Blöcke #a und #b zu ändern. In diesem Fall wird die Länge der Verbindungsleitungen lediglich bzw. gerade vermin dert.

Falls die Speicherfelder 204aa-204da jeweils Feld-Blöcke #0-#5 enthalten, wie in Fig. 44B gezeigt ist, werden die Layouts der Spaltenbezogenen Feld-Schaltungen 204ac-204dc nicht geändert. Desweiteren muß bei der peripheren Schaltungsanordnung (Peripherieschaltungsanordnung), die in dem Peripherieschal tungsanordnungsplazierungsbereich 205 angeordnet ist, die Anord nung nicht geändert werden. In diesem Fall wird lediglich die Fläche der zur Zwischenverbindung bestimmten Bereiche 210a und 210b entsprechend der Reduzierung der Speicherfelder 204aa-204da in der Spaltenrichtung reduziert. In den zeilenbezogenen Feld-Schaltungen 204ab-204db werden Schaltungsabschnitte, die dassel be Schaltungsmuster aufweisen, entfernt, und es gibt keine Not wendigkeit, die Anordnung eines internen Schaltungsabschnittes, der entsprechend des jeweiligen Feld-Blockes vorgesehen ist, zu ändern. Falls die Speicherkapazität zu vermindern ist, wie es in den Fig. 44A und 44B gezeigt ist, müssen nur diese Schaltungsab schnitte, die ein periodisches Schaltungsmuster aufweisen, der zeilenbezogenen Feld-Schaltungen 204ab-204db, von denen jede ein wiederholtes Schaltungsmuster ist, in denen ein Schaltungsmuster wiederholt in der Spaltenrichtung angeordnet ist, eliminiert werden, um die Speicherkapazität zu vermindern, oder um die An zahl der Feld-Blöcke zu reduzieren.

Im Gegensatz dazu werden, falls die Speicherkapazität zu erhöhen ist, durch Ändern der integrierten Halbleiterschaltungsvorrich tung, die in Fig. 44B gezeigt ist, zu derjenigen, die in Fig. 44A gezeigt ist, lediglich einige Feld-Blöcke und in der zeilen bezogenen Feld-Schaltung grundlegende Schaltungsblöcke, die je weils ein wiederholtes Muster aufweisen, hinzugefügt. In anderen Worten, dasselbe Schaltungsmuster wird erneut in Wiederholung angeordnet, um leicht den Anstieg in der Speicherkapazität zu erreichen.

Wie zuvor beschrieben worden ist, ein zur Zwischenverbindung be stimmter Bereich ist in einen Bereich zwischen den zeilenbezoge nen Feld-Schaltungen, die einander anblickend angeordnet sind, angeordnet, und die Verbindungsleitungen und der Entkopplungs kondensator sind exklusiv in dem zur Zwischenverbindung bestimm ten Bereich angeordnet. Als Folge gibt es keinen Schaltungsab schnitt, dessen Position entsprechend des Anstiegs/der Verminde rung der Kapazität eines Speicherfeldes in dem zur Zwischenver bindung bestimmten Bereich geändert wird, so daß die Speicherka pazität leicht erhöht/vermindert werden kann. Zusätzlich ist die Peripherieschaltungsanordnung, die verschiedene Schaltungsmuster aufweist, in dem Peripherieschaltungsanordnungsplazierungsbe reich 205 angeordnet. Als Folge muß die Position, an der die Pe ripherieschaltungsanordnung in dem Peripherieschaltungsanord nungsplazierungsbereich 205 angeordnet ist, nicht entsprechend des Anstiegs/der Verminderung in der Kapazität des Speicherfeld geändert werden. Dementsprechend kann ein hochgradig universel ler DRAM-Makro bereitgestellt werden, bei dem ein Anstieg/eine Verminderung der Speicherkapazität leicht durch Verwirklichen einer optimalen Anordnung der Peripherieschaltungsanordnung in dem Peripherieschaltungsanordnungsplazierungsbereich 205 erzielt werden kann.

Dort wo die Speicherkapazität durch Erhöhen/Vermindern der Größe des Speicherfeldes in der Zeilenrichtung erhöht/vermindert wird, wird eine zusätzliche Konfiguration zum Auswählen einer internen Lese/Schreib-Schaltung notwendig, um die Anzahl der Datenbits zu fixieren, die durch die spaltenbezogene Feld-Schaltung ausge wählt werden, falls die Anzahl der Eingabe/Ausgabe-Datenbits fi xiert ist. Als ein Ergebnis ist eine Änderung der Anordnung von Schaltungen in dem Peripherieschaltungsanordnungsplazierungsbe reich notwendig. Die Anzahl der Datenbits, die durch die spal tenbezogene Feld-Schaltung ausgewählt werden, kann unverändert gemacht werden bzw. bleiben, indem die Größe des Speicherfeldes in der Spaltenrichtung erhöht/vermindert wird (angenommen, daß die Anzahl der Feld-Blöcke, die gleichzeitig in den ausgewählten Zustand getrieben werden, dieselbe ist). Dementsprechend ist jedwede Konfiguration zum Modifizieren der Anzahl der Einga be/Ausgabe-Datenbits in dem Peripherieschaltungsanordnungspla zierungsbereich unnötig, so daß eine Erhöhung/Verminderung der Speicherkapazität leicht erzielt bzw. verwirklicht werden kann.

Fig. 45 zeigt schematisch eine Konfiguration eines DRAM-Makros entsprechend der zwölften Ausführungsform, bei der der DRAM-Makro auf eine integrierte Halbleiterschaltungsvorrichtung ange wandt ist (ein DRAM gemischt mit einer Logik), die in Fig. 31 gezeigt ist. In Fig. 45 haben die Komponenten, die denjenigen der Konfiguration aus Fig. 31 entsprechen, dieselben Bezugszei chen und eine detaillierte Beschreibung dieser Komponenten wird hier nicht wiederholt. Entsprechend der in Fig. 45 illustrierten Konfiguration ist ein zur Zwischenverbindung bestimmter Bereich 310a zwischen den Zeilendekodern 4vb und 4wb, die für die Bänke 4v und 4w vorgesehen sind, angeordnet, und ein zur Zwischenver bindung bestimmter Bereich 310b ist zwischen den Zeilendekodern 4xb und 4yb für die Bänke 4x und 4y angeordnet. In einem Peri pherieschaltungsanordnungsplazierungsbereich 305 ist eine DRAM-Steuerschaltung (Banksteuerschaltung) 7 in dem zentralen Bereich zwischen den Bänken 4v, 4w, 4x und 4y plaziert. Eine Schaltung, die eine interne Hochspannung, eine negative Spannung und ähnli ches erzeugt, ist ebenfalls in dem Peripherieschaltungsanord nungsplazierungsbereich 305 angeordnet.

Ein Bus 12e, der eine Adreßsignalleitung und eine Steuersignal leitung von der CPU 2 enthält, ist sich über den zur Zwischen verbindung bestimmten Bereich 310a erstreckend angeordnet und mit der DRAM-Steuerschaltung (Banksteuerschaltung) 7 verbunden. Jede Signalleitung des Adreß/Steuer-Signalbusses 12e ist aus, z. B., eine Aluminiumverbindungsschicht der dritten Ebene ausge bildet, die höher als die Schicht liegt, in der die Signalver bindungsleitungen 4vx und 4wx ausgebildet sind, die zwischen der DRAM-Steuerschaltung (Banksteuerschaltung) 7 und den Zeilendeko dern 4vb und 4wb plaziert sind. Als Folge werden die Signalver bindungsleitungen für die CPU 2 und die internen Signalverbin dungsleitungen für die Zeilendekoder 4vb und 4wb und ähnliches in dem zur Zwischenverbindung bestimmten Bereich 310a niemals kompliziert gemacht, und die Signalleitungen können leicht ange ordnet werden.

Falls die Speicherkapazität der integrierten Halbleiterschal tungsvorrichtung 3, die ein DRAM-Makro ist, in dem DRAM, der mit einer Logik gemischt ist, wie es in Fig. 45 gezeigt ist, zu er höhen ist, wird die Größe der integrierten Halbleiterschaltungs vorrichtung 3 nur in der Spaltenrichtung erhöht oder vermindert, und die Anordnung der Peripherieschaltungsanordnung inklusive der DRAM-Steuerschaltung (Banksteuerschaltung) 7, die in dem Pe ripherieschaltungsanordnungsplazierungsbereich 305 plaziert ist, wird nicht geändert. Dementsprechend kann ein DRAM, der mit ei ner Logik gemischt ist, der eine optimale Speicherkapazität auf weist, leicht unter Verwendung eines DRAM-Makros verwirklicht werden, der als eine Bibliothek registriert ist.

In Fig. 45 sind Zeilendekoder 4vb, 4wb, 4xb und 4yb als zeilen bezogene Feld-Schaltungen gezeigt. Die Speicherfelder 4va, 4wa, 4xa und 4ya sind jeweils in eine Mehrzahl von Feld-Blöcken un terteilt, wie es in Fig. 44 gezeigt ist. Eine Leseverstärker steuerschaltung, eine Bitleitungstrennungssteuerschaltung und ähnliches sind entsprechend jedes Feld-Blockes in einem Bereich angeordnet, in dem die Zeilendekoder plaziert sind.

Fig. 46 zeigt schematisch eine Konfiguration der integrierten Halbleiterschaltungsvorrichtung, die in Fig. 33 gezeigt ist, wo bei die zwölfte Ausführungsform auf diese angewendet ist. In ei ner integrierten Halbleiterschaltungsvorrichtung 1, die in Fig. 46 illustriert ist, ist eine Testschaltung 100 zwischen der CPU 2 und dem DRAM-Makro 3 plaziert. Die Konfiguration des DRAM-Makro 3 sind identisch zu derjenigen, die in Fig. 45 gezeigt ist. Bei der integrierten Halbleiterschaltungsvorrichtung (DRAM-Makro) 3, die in Fig. 46 gezeigt ist, sind die zur Zwischenver bindung bestimmten Bereiche 310a und 310b zwischen den Zeilende kodern der entsprechenden Bänke angeordnet, und die DRAM-Steuer schaltung (Banksteuerschaltung) 7 ist in dem verbleibenden Peripherieschaltungsanordnungsplazierungsbereich 305 angeordnet.

Falls eine solche Testschaltung 100 enthalten ist, ist der Bus 12e von der CPU 2 mit der Testschaltung 100 verbunden und danach mit der DRAM-Steuerschaltung (Banksteuerschaltung) 7 über den zur Zwischenverbindung bestimmten Bereich 310a verbunden. Darum kann in der integrierten Halbleiterschaltungsvorrichtung 1, die eine solche Testschaltung 100 enthält, die Speicherkapazität des DRAM-Makros erhöht oder vermindert werden durch Erhöhen oder Vermindern der Größe des Speicherfeldes in der Spaltenrichtung unter Verwendung des DRAM-Makros 3 entsprechend der zwölften Ausführungsform.

[Modifikation]

Fig. 47 zeigt schematisch eine Konfiguration einer Modifikation der zwölften Ausführungsform. In Fig. 47 ist ein Unterschied zwischen der gezeigten integrierten Halbleiterschaltungsvorrich tung 3 und der integrierten Halbleiterschaltungsvorrichtung, die in Fig. 39 zu sehen ist, wie folgt.

Insbesondere ein zur Zwischenverbindung bestimmter Bereich 410a ist zwischen den spaltenbezogenen Feld-Schaltungen 204ac und 204cc angeordnet, die einander bezüglich des zweiten zentralen Bereiches 203 gegenüberliegend plaziert sind, und ein zur Zwi schenverbindung bestimmter Bereich 410b ist zwischen den spal tenbezogenen Feld-Schaltungen 204bc und 204dc angeordnet. Ein Peripherieschaltungsanordnungsplazierungsbereich ist in dem er sten zentralen Bereich 201 vorgesehen. Verbindungsleitungen und ein Entkopplungskondensator sind in den zur Zwischenverbindung bestimmten Bereichen 410a und 410b ausgebildet, wie es jeweils oben beschrieben worden ist, und keine Schaltung zum Ausführen eines logischen Verarbeitungsbetriebes ist darin angeordnet.

Fig. 48 zeigt schematisch eine Konfiguration der spaltenbezoge nen Feld-Schaltungen 204ac-204dc. Fig. 48 illustriert repräsen tativ eine Konfiguration einer spaltenbezogenen Feld-Schaltung 204. In Fig. 48 ist ein Speicherfeld MAA (204aa-204da) in eine Mehrzahl von Spaltenblöcken CB#0-CB#n unterteilt. Jeder der Spaltenblöcke CB#0-CB#n teilt eine Spalte. Die Spaltendekoder blöcke CD#0-CD#n, die Vorverstärkerblöcke PA#0-PA#n und die Schreibtreiberblöcke WD#0-WD#n sind entsprechend der entspre chenden Spaltenblöcke CB#0-CB#n vorgesehen. Die Vorverstärker blöcke PA#0-PA#n und die Schreibtreiberblöcke WD#0-WD#n sind entsprechend mit ausgewählten Spalten der entsprechenden Spal tenblöcke CB#0-CB#n über interne Datenbusse (globale Datenbusse) GB#0-GB#n verbunden. Jeder der Vorverstärkerblöcke PA#0-PA#n enthält Vorverstärkerschaltungen in derselben Anzahl wie dieje nige der Speicherzellen, die gleichzeitig in einem entsprechen den Block ausgewählt werden. Jede der Schreibtreiberblöcke WD#0-WD#n weist ebenfalls Schreibtreiberschaltungen in derselben An zahl wie derjenigen der Speicherzellen, die gleichzeitig in ei nem entsprechenden Spaltenblock ausgewählt werden, auf.

Die Spaltendekoderblöcke CD#0-CD#n enthalten dieselben Komponen ten und wählen eine vorgeschriebene Anzahl von Spalten in dem entsprechenden Spaltenblock CB#0-CB#n aus.

Fig. 49 zeigt schematisch eine Konfiguration einer spaltenbezo genen Feld-Schaltung entsprechend eines Spaltenblocks. In Fig. 49 enthält ein Spaltendekoderblock CD# (CD#0-CD#n) Spaltendeko derschaltungen CDK0-CDKx, die Adreßsignale (nicht gezeigt) deko dieren und entsprechende Spaltenauswahlsignalleitungen CSL0-CSLx in einen ausgewählten Zustand treiben. Die Spaltenauswahlsignal leitungen CSL0-CSLx sind sich in der Spaltenrichtung erstreckend in einem entsprechenden Spaltenblock angeordnet. In dem Spalten dekoderblock CD# sind Dekodierschaltungen vom UND-Typ gerade entsprechend der entsprechenden Spaltenauswahlsignalleitungen angeordnet, und dasselbe Schaltungsmuster wird in der Zeilen richtung wiederholt plaziert.

Ein Vorverstärkerblock PA# enthält Vorverstärkerschaltungen PAK0-PAKy, die entsprechend zu entsprechenden Busleitungen eines globalen Datenbusses GB# (GB#0-GB#n) vorgesehen sind. Die Vor verstärkerschaltungen PAK0-PAKy werden als Reaktion auf die Ak tivierung eines Vorverstärkeraktivierungssignals PAE (nicht ge zeigt) aktiviert und verstärken Daten, die auf den globalen Da tenbus GB# gelesen sind. Die Vorverstärkerschaltungen PAK0-PAKy weisen ebenfalls dieselbe Schaltungskonfiguration auf und das selbe Schaltungsmuster in der Zeilenrichtung angeordnet.

Ein Schreibtreiberblock WD# enthält Schreibtreiberschaltungen WDK0-WDKy, die entsprechend zu entsprechenden Busleitungen des globalen Datenbusses GB# angeordnet sind und interne Schreibda ten auf entsprechende globale Datenbusleitungen übertragen. Die Schreibtreiberschaltungen WDK0-WDKy werden jeweils als Reaktion auf die Aktivierung eines Schreibtreiberaktivierungssignals (nicht gezeigt) zum Ausführen eines Datenschreibbetriebes akti viert. Diese Schreibtreiberschaltungen WDK0-WDKy in dem Schreib treiberblock WD# weisen dieselbe Schaltungskonfiguration auf, und dasselbe Schaltungsmuster ist wiederholt in der Zeilenrich tung angeordnet.

Dementsprechend ist in der spaltenbezogenen Feld-Schaltung das selbe Schaltungsmuster in der Spaltenrichtung wiederholt ange ordnet.

Fig. 50A zeigt schematisch eine Konfiguration eines Speicher feldabschnittes. Das Speicherfeld, das in Fig. 50A gezeigt ist, entspricht, z. B., dem Speicherfeld 4va oder 4wa, das in Fig. 45 gezeigt ist. Das Speicherfeld ist in acht Spaltenblöcke CB#0-CB#7 unterteilt. Eine zeilenbezogene Feld-Schaltung 412 ist ge meinsam für die Spaltenblöcke CB#0-CB#7 vorgesehen. Eine spal tenbezogene Feld-Schaltung 414, die entsprechende Schaltungs blöcke entsprechend der Spaltenblöcke CB#0-CB#7 aufweist, ist für die Spaltenblöcke CB#0-CB#7 vorgesehen. Ein Lese/Schreib-Daten bus 415, der Daten nach extern liefert und von dort emp fängt, ist in der Zeilenrichtung über dem Speicherfeld angeord net, wie es in der Konfiguration aus Fig. 31 gezeigt ist. Den Lese/Schreib-Datenbus 415 betrachtend, ein Lesedatenbus, der Le sedaten überträgt, und ein Schreibdatenbus, der Schreibdaten überträgt, können separat vorgesehen bzw. angeordnet werden. Der Lese/Schreib-Datenbus 415 enthält einen Lese/Schreib-Bus RWB#, der für jeden der Spaltenblöcke CB#0-CB#7 vorgesehen ist. Ange nommen, daß der Lese/Schreib-Bus RWB# 16-Bit Breite aufweist. In diesem Fall werden 128-Bit Daten gleichzeitig in einem einzelnen Speicherfeld übertragen.

Angenommen, daß die Bitbreite des Lese/Schreib-Datenbusses 415 von 128 Bit auf 64 Bit reduziert ist. In diesem Fall ist die An zahl der Spaltenblöcke um die Hälfte reduziert, wie es in Fig. 50B gezeigt ist. Genauer gesagt, die Spaltenblöcke CB#4-CB#7 sind entfernt, was nur die Spaltenblöcke CB#0-CB#3 beläßt. In der spaltenbezogenen Feld-Schaltung 414 sind die Schaltungsblöc ke, die den entfernten Spaltenblöcken CB#4-CB#7 entsprechen, ebenfalls entfernt. Die Konfiguration der zeilenbezogenen Feld-Schaltung 412 ist nicht geändert. In diesem Fall ist der Be reich, der der spaltenbezogenen Feld-Schaltung 414 benachbart ist, der zur Zwischenverbindung bestimmte Bereich, wie es in Fig. 47 gezeigt ist, und jedwede Peripherieschaltungsanordnung, die ein unregelmäßiges Schaltungsmuster aufweist, ist nicht in diesem Bereich angeordnet. Darum kann die Eliminierung der Spal tenblöcke und die Reduzierung der spaltenbezogenen Feld-Schaltung 414 leicht zur Änderung der Datenbusbreite erreicht werden.

Fig. 51 zeigt eine Konfiguration einer integrierten Halbleiter schaltungsvorrichtung, die in Fig. 31 gezeigt ist, mit der Modi fikation der zwölften Ausführungsform, die auf diese angewendet ist. In Fig. 51 ist ein zur Zwischenverbindung bestimmter Be reich 410a in einem Bereich zwischen den Schreibtreibern 4ve und 4xe angeordnet, die in den spaltenbezogenen Feld-Schaltungen der Bänke 4v und 4x enthalten sind, die einander in der Spaltenrich tung anblickend angeordnet sind. Desweiteren ist ein zur Zwi schenverbindung bestimmter Bereich 410b in einem Bereich zwi schen den Schreibtreibern 4we und 4ye der Bänke 4w und 4y ange ordnet, die einander anblickend plaziert sind.

Die DRAM-Steuerschaltung (Banksteuerschaltung) 7 ist in dem Pe ripherieschaltungsanordnungsplazierungsbereich 405, der sich in der Spaltenrichtung erstreckt, angeordnet.

In dem Fall des DRAMs, der mit einer Logik gemischt ist, wie es in Fig. 51 gezeigt ist, sind die Datenbusse 5x und 5y von der CPU 2 sich über die Speicherfelder 4va und 4wa der Bänke 4v und 4w erstreckend angeordnet. Wenn die Busbreite der Datenbusse 5x und 5y geändert wird, kann die spaltenbezogene Feld-Schaltung, die den Spaltendekoder, den Vorverstärker und den Schreibtreiber enthält, in der Zeilenrichtung reduziert/erweitert werden, um die Änderung der Busbreiten der Datenbusse 5x und 5y leicht zu erzielen.

In der Konfiguration aus Fig. 51 sind die Signalleitungen, die die Steuersignale für die DRAM-Steuerschaltung (Banksteuerschaltung) 7 übertragen, in den zur Zwischenverbin dung bestimmten Bereichen 410a und 410b plaziert. Die Datenbusse 5x und 5y sind in der obersten Schicht ausgebildet, z. B. in der Aluminiumverbindungsschicht der dritten Ebene. Eine interne Ver bindungsschicht in den zur Zwischenverbindung bestimmten Berei chen 410a und 410b ist eine untere Verbindungsschicht. Darum kann ein spaltenbezogenes Steuersignal von der DRAM-Steuer schaltung (Banksteuerschaltung) 7 an jede Bank über die zur Zwischenverbindung bestimmten Bereiche 410a oder 410b unge achtet der Datenbusse übertragen werden.

In dem Fall der Konfiguration, die in Fig. 51 gezeigt ist, kann die DRAM-Steuerschaltung (Banksteuerschaltung) 7 sich in der Spaltenrichtung erstreckend angeordnet werden. Als ein Ergebnis gibt es eine ausreichende Fläche, um in dieser eine interne Schaltungsanordnung zu ermöglichen, die optimiert ist und der peripheren Schaltungsanordnung erlaubt, daß sie darin optimal angeordnet wird.

[Andere Anwendungen]

Die oben beschriebene Bank wird von dem DRAM gebildet. Jedoch ist die vorliegende Erfindung ebenso anwendbar auf eine Konfigu ration, bei der ein Datenzugriff alternativ auf zwei Speicher felder ausgeführt wird, die gemeinsam mit einem Datenbus gekop pelt sind, und ein Flash-Speicher oder ähnliches kann zum Bei spiel verwendet werden. Die hier beschriebene Bank ist dazu ge dacht, eine Konfiguration zu enthalten, in der eine Aktivie rung/Deaktivierung des Feldes unabhängig ausgeführt wird, und eine Konfiguration, in der ein Datenzugriff alternativ gemacht wird.

Entsprechend der vorliegenden Erfindung wird eine Steuerschal tung in einem vorgeschriebenen Bereich unter bzw. zwischen einer Mehrzahl von Speicherfeldern vorgesehen, und ein interner Daten bus, der gemeinsam mit einer vorgeschriebenen Anzahl von Spei cherfeldern aus der Mehrzahl der Speicherfelder verbunden ist, ist in einem Bereich angeordnet, der unterschiedlich von dem Be reich ist, in dem die Steuerschaltung plaziert ist. Als ein Er gebnis gibt es kein Kreuzen bzw. Überkreuzen oder ähnliches der Steuerschaltung und des internen Datenbusses, so daß ein effizi entes Layout der Steuerschaltung möglich ist und eine integrier te Halbleiterschaltungsvorrichtung mit einer reduzierten Chipbe legungsfläche verwirklicht werden kann.

Obwohl die vorliegende Erfindung im Detail beschrieben und illu striert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung verstanden werden kann.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Bänken (A, B; A-D), die in einem rechteckigen Bereich (3; 1) angeordnet sind und bei denen ein Datenzugriff alternativ auf diese ausgeführt wird,
einer Banksteuerschaltungsanordnung (7a, 7b; 7a-7h; 27a, 27b; 37a, 37b; 7), die in einem vorgeschriebenen Bereich zwischen Be reichen, in denen die Mehrzahl der Bänke angeordnet ist, vorge sehen sind, zum Steuern von mindestens dem Datenzugriff auf die Mehrzahl der Bänke, und
einem internen Zugriffsdatenübertragungsbus (5a, 5b; 5; 5e, 5f; 5i, 5j; 5ca, 5cb, 5da, 5db; 5aw, 5ar, 5bw, 5br; 5x, 5y), der in einen Bereich, der sich von dem vorgeschriebenen Bereich, in dem die Banksteuerschaltungsanordnung vorgesehen ist, unterscheidet und mit jeder der Bänke gekoppelt ist, zum Liefern und Empfangen von Daten.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der
die Mehrzahl der Bänke (A, B; A-D) eine Mehrzahl von Speicher feldern (4aa-4da; 4va-4ya) enthält, die auf beiden Seiten eines ersten Bereiches (10), der sich in einer ersten Richtung auf dem rechteckigen Bereich erstreckt, angeordnet sind,
die Banksteuerschaltungsanordnung (7a, 7b; 7a-7h; 27a, 27b; 37a, 37b; 7) in dem ersten Bereich angeordnet ist, und
der interne Zugriffsdatenübertragungsbus (5a, 5b; 5; 5e, 5f, 5i, 5j) sich in der ersten Richtung erstreckend in einem Bereich (11a, 11b) zwischen der Banksteuerschaltungsanordnung und der Mehrzahl der Speicherfelder angeordnet ist.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der Speicherfelder, die zu unterschiedlichen Bänken gehören, aus der Mehrzahl der Speicherfelder (4aa-4da; 4va-4ya) auf jeder der beiden Seiten des ersten Bereiches (10) angeordnet sind und Speicherfelder, die zu derselben gemeinsamen Bank gehören, ein ander bezüglich des ersten Bereiches gegenüberliegend angeordnet sind.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2 oder 3, die weiter
einen Prozessor (25) aufweist, der in einem zweiten Bereich (21) angeordnet ist, der sich zwischen den Speicherfeldern in einer zweiten Richtung erstreckt, die senkrecht zu der ersten Richtung ist, zum Liefern und Empfangen von Daten von der und an die Mehrzahl der Bänke (A, B) über den internen Zugriffsdatenüber tragungsbus (5a, 5b), bei der
die Banksteuerschaltungsanordnung Banksteuerschaltungen (7a, 7b; 27a, 27b) aufweist, die auf beiden Seiten des zweiten Bereichs entsprechend angeordnet sind.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der
die Mehrzahl der Bänke (A, B; A-D) eine Mehrzahl von Speicher feldern enthält, die auf beiden Seiten eines ersten Bereiches angeordnet sind, der sich in einer ersten Richtung in den recht eckigen Bereich erstreckt,
die Banksteuerschaltungsanordnung (7a, 7b; 7; 37a, 37b) Bank steuerschaltungen enthält, die zwischen den Speicherfeldern auf jeder der beiden Seiten des ersten Bereiches angeordnet sind, und
der interne Zugriffsdatenübertragungsbus (5e, 5f) sich in der ersten Richtung erstreckend in dem ersten Bereich angeordnet ist.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, die weiter
eine logische Verarbeitungsschaltung (25) aufweist, die zwischen den Banksteuerschaltungen (7a, 7b) in dem ersten Bereich ange ordnet und mit dem internen Zugriffsdatenübertragungsbus verbun den ist.

7. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der der interne Zugriffsdatenübertragungsbus (5a, 5b) sich in einer ersten Richtung erstreckend derart angeordnet ist, daß er zwei gegenüberliegende Seiten des rechteckigen Bereiches erreicht, wobei die beiden gegenüberliegenden Seiten sich in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, erstrecken.

8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, die weiter
eine erste logische Verarbeitungsschaltung (2a), die auf einer Seite der zwei gegenüberliegenden Seiten angeordnet und mit dem internen Zugriffsdatenübertragungsbus (5a, 5b) verbunden ist, und
eine zweite logische Verarbeitungsschaltung (2b), die in der er sten logischen Verarbeitungsschaltung (2a) gegenüberliegend auf der anderen Seite der zwei gegenüberliegenden Seiten angeordnet und mit dem internen Zugriffsdatenübertragungsbus verbunden ist, aufweist.

9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, die weiter
eine logische Verarbeitungsschaltung (2), die auf einer Seite der zwei gegenüberliegenden Seiten angeordnet und dem internen Zugriffsdatenübertragungsbus (5a, 5b) verbunden ist, und
eine Testschaltung (15), die auf einer anderen Seite der zwei gegenüberliegenden Seiten angeordnet und mit dem internen Zu griffsdatenübertragungsbus verbunden ist, zum Ausführen eines Testes für mindestens die Mehrzahl der Bänke, aufweist.

10. Integrierte Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 9, bei der die Speicherfelder (4ra-4ua), die zu derselben gemeinsamen Bank der Speicherfelder gehören, auf der jeweiligen der beiden Seiten des ersten Bereiches entsprechend angeordnet sind.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 bis 10, bei der
gegenüberliegende Speicherfelder (4ra-4ua), die einander bezüg lich des ersten Bereiches gegenüberliegen, aus den Speicherfel dern zu unterschiedlichen Bänken gehören, und
die Speicherfelder, die bezüglich des ersten Bereiches gegen überliegend sind, gemeinsam mit einer internen Lese/Schreib-Schaltungs anordnung (44v, 44w) zum Liefern und Empfangen von Da ten zwischen einer ausgewählten Speicherzelle der gegenüberlie genden Speicherfelder und dem internen Zugriffsdatenübertra gungsbus (5e, 5f) vorgesehen sind.

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 11, bei der
Speicherfelder, die zu derselben gemeinsamen Bank gehören, aus den Speicherfeldern auf der jeweiligen der beiden Seiten des er sten Bereiches angeordnet sind,
die interne Lese/Schreib-Schaltungsanordnung (44v, 44w) eine Mehrzahl von internen Lese/Schreib-Schaltungen enthält, die ge meinsam für jedes der gegenüberliegenden Speicherfelder vorgese hen sind, und
die Banksteuerschaltungsanordnung (37a, 37b, 37c) eine Le se/Schreib-Steuerschaltungsanordnung (37c) enthält, die zwischen den internen Lese/Schreib-Schaltungen in dem ersten Bereich an geordnet ist, zum Steuern des Betriebes von jeder der internen Lese/Schreib-Schaltungen.

13. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der
die Mehrzahl der Bänke (A, B) eine Mehrzahl von Unterbänken (4a-4d) enthält, die mit einander in einer ersten Richtung auf jeder der beiden Seiten eines ersten Bereiches, der sich in der ersten Richtung erstreckt, ausgerichtet sind und zu unterschiedlichen Bänken gehören,
die Mehrzahl der Unterbänke jeweils
ein Speicherfeld (4aa-4da), das eine Mehrzahl von Spei cherzellen aufweist, die in Zeilen und Spalten angeordnet sind,
eine Spaltenauswahlschaltungsanordnung (4ac-4dc), die auf einer Seite des Speicherfeldes in einer Richtung der Er streckung der Spalten angeordnet ist, zum Auswählen einer adressierten Spalte,
eine Schreibschaltung (4aw-4dw), die benachbart zu der Spaltenauswahlschaltungsanordnung angeordnet ist, zum Schreiben von Daten in eine ausgewählte Speicherzelle des Speicherfeldes, und
eine Leseschaltung (4ap-4dp), die auf einer anderen Seite, die der einen Seite des Speicherfeldes gegenüberliegt, an geordnet ist, zum Lesen von Daten aus der ausgewählten Speicherzelle,
aufweist, und bei der
der interne Zugriffsdatenübertragungsbus (5a, 5b) einen Schreib datenbus (5aw, 5bw), der gemeinsam mit den Schreibschaltungen der Mehrzahl von Unterbänken, die in Ausrichtung miteinander in der ersten Richtung angeordnet sind, verbunden ist, und einen Lesedatenbus (5ar, 5br), der gemeinsam mit den Leseschaltungen der Mehrzahl von Unterbänken, die in Ausrichtung miteinander an geordnet sind, verbunden ist, enthält.

14. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 13, bei der jede der Mehrzahl von Bänken (A, B)
ein Speicherfeld (4aa-4da), das eine Mehrzahl von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind,
eine Mehrzahl von Leseverstärkern (SA#(1, 1)-SA#(m+1, n+1)), die entsprechend der Spalten entsprechend zum Erfassen und Verstär ken eines Potentials eines Signals auf einer entsprechenden Spalte angeordnet sind,
eine Leseverstärkerstromversorgungsleitung (AP1-AP4), die über dem Speicherfeld angeordnet ist, zum Übertragen einer Be triebsstromversorgungsspannung an die Mehrzahl der Leseverstär ker,
eine Mehrzahl von Haupt-Stromversorgungsleitungen (MV1-MV4), die auf den beiden gegenüberliegenden Seiten, die einander bezüglich des Speicherfeldes gegenüberliegen, entsprechend angeordnet und jeweils zum Empfangen einer Stromversorgungsspannung verbunden sind, zum Übertragen der Stromversorgungsspannung zum Liefern der Stromversorgungsspannung an mindestens eine periphere Schal tung (57) zum Ausführen des Datenzugriffs auf eine entsprechende Bank, und
eine Mehrzahl von Unter-Stromversorgungsleitungen (SV), die in einer Schicht, die höher als die Leseverstärkerstromversorgungs leitung ist, über dem Speicherfeld angeordnet und mit der Mehr zahl der Haupt-Stromversorgungsleitungen verbunden sind, enthält.

15. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der
jede der Mehrzahl von Bänken (A-B) ein Speicherfeld (4va-4ya), das eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, und eine Schreib/Lese-Schaltung (4vd-4yd, 4ve-4ye) zum Schreiben und Lesen von Daten in das und aus dem Speicherfeld enthält, und
der interne Zugriffsdatenübertragungsbus (5x, 5y) sich über das Speicherfeld erstreckend angeordnet und mit der Schreib/ Lese-Schaltung verbunden ist.

16. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 15, bei der
die Schreib/Lese-Schaltung (4vd-4yd, 4ve-4ye) eine Schreibschal tung (4ve-4ye) zum Schreiben von internen Daten und eine Lese schaltung (4vd-4yd) zum Lesen von internen Daten enthält, und der interne Zugriffsdatenübertragungsbus (5x, 5y) einen Schreib datenbus (5xw, 5yw), der mit der Schreibschaltung verbunden ist,
und einen Lesedatenbus (5xr, 5yr), der separat von dem Schreib datenbus vorgesehen und mit der Leseschaltung verbunden ist, enthält.

17. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 15 oder 16, bei der
die Mehrzahl von Bänken (A, B) Speicherfelder (4va, 4wa; 4xa, 4ya), die in einer Richtung der Erstreckung der Zeilen ausge richtet und in derselben Bank enthalten sind, enthält, und
die Banksteuerschaltungsanordnung (7) in einem Bereich angeord net ist, der sich in einer Spaltenerstreckungsrichtung zwischen den Speicherfeldern erstreckt, die in der Richtung der Erstrec kung der Zeilen ausgerichtet sind.

18. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 oder 15 bis 17, die weiter
eine logische Verarbeitungsschaltung (2), die auf einer Außen seite des rechteckigen Bereichs vorgesehen ist und einen Ausgang zum Ausgeben eines Signals, das Daten für einen Zugriff auf die Mehrzahl der Bänke enthält, über den internen Zugriffsdatenüber tragungsbus aufweist, und
eine Testschaltung (100), die benachbart zu der logischen Verar beitungsschaltung (2) auf der Außenseite des rechteckigen Berei ches vorgesehen und mit dem internen Zugriffsdatenübertragungs bus verbunden ist und ein Signal zum Ausführen von mindestens einem Funktionstest für die Mehrzahl der Bänke über einen Aus gang derselben in Übereinstimmung mit einem gelieferten Signal ausgibt,
aufweist.

19. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 18, bei der
die Testschaltung (100)
eine Auswahlschaltungsanordnung (GPW, GTW, GPC, GCW) zum Auswäh len von einem Ausgang, dem Ausgang der Verarbeitungsschaltung (2) oder dem Ausgang der Testschaltung (100), die auf ein Testanweisungssignal reagiert, und
eine Treiberschaltungsanordnung (DRW, DRC) zum Übertragen eines Signals, das durch die Auswahlschaltungsanordnung ausgewählt ist, auf den internen Zugriffsdatenübertragungsbus enthält, wobei
der interne Zugriffsdatenübertragungsbus einen Bus (5x, 5y; 5xr, 5yr, 5xw, 5yw) zum Übertragen von Daten und einen Bus (12e) zum Übertragen einer Steuersignals zum Ausführen eines Zugriffs auf die Bänke enthält.

20. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der
die Mehrzahl der Bänke vier Bänke (204aa-204dc; 4v-4y) enthält, die entsprechend in vier Bereichen angeordnet sind, die durch einen ersten Bereich (201; 203), der sich in einer ersten Rich tung erstreckt, und einen zweiten Bereich (203; 201), der sich in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, erstreckt und den ersten Bereich kreuzt, unterteilt sind, jede der Mehrzahl der Bänke
ein Speicherfeld (204aa-204da; 4va-4ya), das eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, und
eine Feld-Schaltung (204ab-204db; 4vb-4yb; 204ac-204dc) zum Ausführen eines Betriebes, der sich auf die Speicher zellenauswahl des Speicherfeldes bezieht, unter der Steue rung durch die Banksteuerschaltungsanordnung (7) und Kom ponenten (224a-224n, 222a-222n; CDK0-CDKx, PAK0-PAKy, WDK0-WDKy) desselben Schaltungsmusters, die in der zweiten Richtung wiederholt angeordnet und den zweiten Bereich an blickend angeordnet sind, enthaltend,
enthält,
die Banksteuerschaltungsanordnung in der ersten Richtung ange ordnet ist, und
der zweite Bereich einen zur Zwischenverbindung bestimmten Be reich (210a, 210b; 410a, 410b; 310a, 310b) enthält, der zwischen Feld-Schaltungen der Bänke plaziert ist, die einander gegenüber liegend bezüglich des zweiten Bereiches angeordnet sind, und mindestens eine Verbindungsleitung (SGL, RVL) zum Übertragen ei nes Signals und einer Spannung für die Banksteuerschaltung auf weist, die bestimmungsgemäß plaziert ist, und
ein Schaltungsabschnitt, der eine vorgeschriebene Verarbeitung als Reaktion auf ein geliefertes Signal ausführt, in einen Be reich (205; 405) ausgebildet, der ein anderer als der zur Zwi schenverbindung bestimmte Bereich ist.

21. Integrierte Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Speicherfeldern (204aa-204da; 4va-4ya), die einen ersten Bereich (201; 203), der sich in einer ersten Rich tung erstreckend angeordnet ist, und einen zweiten Bereich (203; 201), der sich in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, erstreckend plaziert ist, anblickend ange ordnet sind, wobei jedes der Speicherfelder eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, ent hält,
einer Feld-Schaltung (204ab-204db; 204ac-204dc; 4vb-4yb; 4vc-4yc; 4ve-4ye), die entsprechend zu jedem der Speicherfelder an geordnet sind und den ersten Bereich anblickend angeordnet sind, einen Betrieb, der sich auf die Speicherzellenauswahl eines ent sprechenden Speicherfeldes bezieht, ausführt, und Komponenten desselben Musters aufweist, die sich wiederholend in der ersten Richtung angeordnet sind,
einem Peripherischaltungsanordnungsbereich (205; 305; 405), der in dem zweiten Bereich plaziert ist, zum Anordnen einer Periphe rischaltungsanordnung, die mindestens eine Steuerschaltung (7) zum Steuern eines Betriebes der Feld-Schaltung enthält, und einem zur Zwischenverbindung bestimmten Bereich (210a, 210b; 310a, 310b; 410a, 410b), der in dem ersten Bereich zwischen Feld-Schaltungen der Speicherfelder, die einander bezüglich des ersten Bereiches gegenüberliegend plaziert sind, angeordnet ist und mindestens eine Verbindungsleitung zum Übertragen eines Si gnals und einer Spannung für die Steuerschaltung aufweist, die exklusiv angeordnet ist.