KR100388411B1 - 반도체 장치 - Google Patents

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KR100388411B1
KR100388411B1 KR10-2001-0083246A KR20010083246A KR100388411B1 KR 100388411 B1 KR100388411 B1 KR 100388411B1 KR 20010083246 A KR20010083246 A KR 20010083246A KR 100388411 B1 KR100388411 B1 KR 100388411B1
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야마자끼아끼라
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유끼나리요시오
하따께나까마꼬또
미야니시아쯔시
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미쓰비시덴키 가부시키가이샤
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Abstract

칩 점유 면적을 증가시키지 않고 고속이고 또한 안정하게 동작하는 멀티 뱅크 메모리를 포함하는 반도체 집적 회로 장치를 제공한다.
직사각형 형상의 DRAM 매크로(3)의 4분할 영역에 서브 뱅크(4a∼4d)를 배치하고, 이들 서브 뱅크 사이의 소정 영역(10)에 뱅크 제어 회로(7a, 7b)를 배치하고 또한 내부 리드/라이트 데이터 버스(5a, 5b)를 이 뱅크 제어 회로가 배치되는 영역과 다른 영역에 배치한다. 뱅크 제어 회로와 내부 리드/라이트 데이터 버스에 교차부가 존재하지 않고, 뱅크 제어 회로를 효율적으로 배치하여 그의 레이아웃 면적을 저감한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 MPU(마이크로프로세서), CPU(중앙연산처리장치) 및 ASIC(특정용도집적회로) 등의 논리 처리 회로 장치와의 혼재에 적합한 반도체 기억 장치 및 논리 처리 회로 장치와 반도체 기억 장치가 혼재된 로직 내장 반도체 기억 장치 또는 메모리 내장 논리 처리 회로 장치에 관한 것이다.
도 52는 종래 DRAM(다이나믹·랜덤·액세스·메모리)와 프로세서가 동일 칩상에 형성된 DRAM 내장 프로세서의 전체 배치를 개략적으로 도시한 도면이다. 도 52에 있어서, 종래 DRAM 내장 프로세서는 반도체 칩(900) 상에 집적화된다. 이 DRAM 내장 마이크로프로세서는 반도체 칩(900)상의 4개의 영역 #A, #B, #C 및 #D에 각각 배치되는 DRAM 어레이(902a), (902b), (902c) 및 (902d)를 포함한다. 이들 DRAM 어레이(902a∼902d) 각각은 행렬 형상으로 배열되는 다이나믹형 메모리 셀을 포함한다.
DRAM 어레이(902a∼902d) 각각에 대응하여 대응 DRAM 어레이의 행을 선택하기 위한 로우 디코더(903a), (903b), (903c) 및 (903d)와 대응 메모리 어레이의 열을 선택하기 위한 컬럼 디코더(904a), (904b), (904c) 및 (904d)와 대응 DRAM 어레이에 대한 데이터 기록 및 데이터 판독을 실행하기 위한 프리 앰프·라이트 드라이버 블록(905a), (905b), (905c) 및 (905d)를 포함한다. 프리 앰프·라이트 드라이버 블록(905a∼905d) 각각은 예를 들면, 32비트 내지 256비트의 폭을 갖는 내부 리드/라이트 데이터 버스(907a), (907b), (907c) 및 (907d)에 각각 결합된다.
영역 #A 및 #B와 영역 #C 및 #D 사이의 영역 #E에 DRAM 어레이(902a∼902d)와 필요한 데이터의 공급 및 수신을 실행하여, 여러 가지 처리를 실행하는 프로세서(CPU)(920)와 이 프로세서(920)로 부터의 커맨드에 따라 DRAM 어레이(902a∼902d)에 대한 액세스를 제어하는 DRAM 제어 회로(910)를 포함한다.
DRAM 제어 회로(910)는 내부 버스(912a)를 거쳐 로우 디코더(903a), (903b), 칼럼 디코더(904a) 및 (904b)와 프리 앰프·라이트 드리어버 블록(905a) 및 (905b)에 대하여 활성/비활성을 제어하기 위한 제어 신호를 발생함과 동시에 행 및 열 선택을 위한 어드레스 신호를 송출하고, 또한 로우 디코더(903c) 및 (903d), 칼럼 디코더(904c) 및 (904d)와 프리 앰프·라이트 드리어버 블록(905c) 및 (905d)에 대하여 내부 버스(912b)를 거쳐 제어 신호 및 어드레스 신호를 부여한다. 이 내부 버스(912b)는 DRAM 제어 회로(910)에서 프로세서(920)를 횡단하여 영역#C 및 #D까지 연장하여 배치된다.
프로세서(920)는 내부 리드/라이트 데이터 버스(907a), (907b), (907c) 및 (907d)에 각각 결합되고, 필요한 데이터의 입출력을 실행한다. 내부 리드/라이트 데이터 버스(907a) 및 (907b)는 DRAM 제어 회로(910)를 횡단하여 프로세서(920)에 결합된다.
이 DRAM 내장 프로세서에 있어서는 DRAM 어레이(902a∼902d)가 모두 동시에 활성 상태로 구동되고, 내부 리드/라이트 데이터 버스(907a∼907d)를 거쳐 DRAM 어레이(902a∼902d)와 프로세서(920) 사이에서 데이터의 전송이 실행된다. 내부 리드/라이트 데이터 버스(907a∼907d) 각각은 예를 들면, 32 비트 내지 256 비트로 그 폭이 충분히 넓게 되어 있고, 따라서 1회의 전송 사이클에서 128 비트 내지 1024 비트의 데이터 전송을 실행할 수 있고, 데이터 전송의 밴드 폭을 넓게 할 수 있다. 이것에 의해, DRAM과 프로세서가 따로따로 마련되어 있는 경우, DRAM의 동작 속도가 프로세서의 동작 속도를 따를 수 없고, 따라서 고속 데이터 전송을 실행할 수 없으며, DRAM의 동작 속도가 프로세서의 처리 성능에 대한 버틀넥으로 된다고 하는 문제의 해소를 도모한다.
특히, 프로세서(920)와 DRAM 어레이(902a∼902d)를 같은 반도체 칩(900) 상에 집적화하는 것에 의해, 내부 리드/라이트 데이터 버스(907a∼907d)의 비트폭을 외부 핀 단자의 영향을 받지 않고 충분히 넓게 할 수 있다. 또한, DRAM 어레이(902a∼902d)와 프로세서(920)를 반도체 칩(900)상에 집적화하는 것에 의해, 내부 리드/라이트 데이터 버스(907a∼907d)의 배선 용량 및 저항은 회로 기판 상의 배선 그것과 비교하여 충분히 작게 할 수 있고, 따라서 고속 데이터 전송이 가능하게 된다.
도 52에 도시한 DRAM 내장 프로세서는 DRAM 어레이(902a∼902d)가 모두 동시에 활성/비활성화되는 싱글 뱅크 구성을 갖는다. 프로세서가 액세스하는 데이터의 국소성을 고려하면, 복수의 뱅크를 갖는 멀티 뱅크 구성으로 하는 것이 고속 동작을 하므로 바람직하다. 하나의 뱅크로의 액세스 동안에 다른 뱅크를 비활성 상태에서 활성 상태로 구동하여 프로세서의 액세스에 대비한다. 하나의 뱅크로의 액세스가 완료하였을 때, 이 다른 뱅크로 이어서 액세스한다. 싱글 뱅크 구성에 있어서 DRAM 어레이를 일단 프리차지한 후에 다시 필요한 데이터를 얻기 위해 DRAM 어레이(902a∼902d)를 활성화할 때에 필요하게 되는 RAS 프리차지 시간이 불필요하게 되어, 고속 액세스가 실현된다. 그러나, 멀티 뱅크 DRAM을 내장하는 프로세서는 아직 제안되지 않았다.
또한, 도 52의 DRAM 어레이(902a∼902d)를 멀티 뱅크 구성으로 하기 위해서는 내부 리드/라이트 데이터 버스(907a∼907d)의 버스폭을 더 넓게 할 필요가 있다. 예를 들면, 2뱅크 구성인 경우, 1뱅크가 2개의 메모리 어레이로 구성되므로, 프로세서(920)는 2개의 DRAM 어레이와 동시에 데이터 전송을 실행할 수 있을 뿐이다. 따라서, 싱글 뱅크 구성일 때와 같은 데이터 전송 밴드폭을 실현하기 위해서는 내부 리드/라이트 데이터 버스의 폭을 2배로 할 필요가 있다. 이것은 배선 점유 면적을 증가시키므로, 칩 면적의 증대를 방지하기 위해서는 내부 회로를 효율적으로 레이아웃할 필요가 있다. 그러나 이와 같은 멀티 뱅크 DRAM에서의 칩 면적 증가를 방지하기 위한 효율적인 레이아웃은 아직 제시되지 않았다.
또한, 도 52에 도시한 DRAM 내장 프로세서의 경우, 내부 버스(912a)와 내부 버스(912b)의 길이가 다르고, 신호 전반 지연이 다르다. 이 내부 버스(912a) 및 (912b)의 길이 상위는 내부 리드/라이트 데이터 버스(907a) 및 (907b)와 내부 리드/라이트 데이터 버스(907c) 및 (907d)의 길이 상위에 의해 상쇄하여 액세스 시간을 같게 하는 것을 도모한다. 그러나, 이 내부 리드/라이트 데이터 버스(907a∼907d)에서의 지연 시간 차와 내부 버스(912a) 및 (912b)에서의 지연 시간 차는 이들 배선의 기생 용량의 상위 등에 의해 모두 같게 할 수 없다. 따라서, 이 경우 데이터 액세스에 대하여 마진을 설정할 필요가 있다. 또한, 뱅크의 내부 액세스 개시/정지 타이밍 및 어레이 활성/비활성 타이밍이 다르므로, 뱅크를 인터리브 상태에서 액세스할 때, 데이터의 충돌 등이 생길 가능성이 있다.
이 경우, 도 52에 있어서, DRAM 어레이(902a) 및 (902b)를 하나의 뱅크로 하고, DRAM 어레이(902c) 및 (902d)를 다른쪽의 뱅크로 한 경우, 뱅크에서 액세스 시간이 다르게 되어, 액세스 시간을 최악 케이스로 설정하므로, 고속 액세스를 실현할 수 없다. 또한, DRAM 어레이(902a) 및 (902c)를 같은 뱅크로 구성한 경우,DRAM 어레이(902a) 및 (902c)의 데이터 액세스 시간이 다르기 때문에, 이 경우에 있어서도 최악 케이스로 액세스 시간을 정하므로, 고속 액세스를 실현할 수 없다.
또한, 이와 같은 DRAM 내장 프로세서 또는 로직과 DRAM이 혼재되는 회로 장치의 경우, 셀 베이스로 설계되는 일이 많다(자동 설계를 이용하기 때문). 이 경우, DRAM을 매크로(기능 블록)로서 사용하여 계층적으로 설계가 실행된다. 그러나, 프로세서 또는 록직과의 혼재에 적합한 고속 액세스가 가능하고 또한 점유 면적을 증대시키지 않고 효율적인 레이아웃을 갖는 멀티 뱅크 DRAM 매크로는 준비되어 있지 않다.
또한, 매크로를 사용하여 계층적으로 설계를 실행하는 경우, DRAM 매크로의 기억 용량이 다른 경우, 내부의 제어 회로 등의 주변 회로 배치를 이 DRAM 어레이의 용량에 맞춰 변경할 필요가 있고, 기억 용량이 다른 경우, 새로이 DRAM 매크로를 설계하고 곧바로 주변 회로 등의 배치를 최적화할 필요가 있다.
따라서, 본 발명의 목적은 논리 처리 회로 장치와의 혼재에 적합한 레이아웃을 갖는 멀티 뱅크 메모리를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 칩 면적을 증대시키지 않고 고속 액세스를 실현할 수 있는 멀티 뱅크 메모리를 갖는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 논리 처리 회로 장치와의 혼재에 적합한 멀티 뱅크 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 용이하게 기억 용량의 변경을 실행할 수 있고, 매크로로서 라이브러리화하는 데에 적합한 반도체 집적 회로 장치를 제공하는 것이다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 2의 (a) 및 도 2의 (b)는 도 1에 도시한 어드레스 신호 및 제어 신호 버스와 리드/라이트 데이터 버스 교차부의 배선 배치를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 형태 1의 반도체 집적 회로 장치의 컨트롤 버스의 배치를 도시한 도면.
도 4는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 5는 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 6은 도 5에 도시한 테스트 회로의 구성을 개략적으로 도시한 도면.
도 7은 도 6에 도시한 테스트 회로의 보다 상세한 구조를 도시한 도면.
도 8은 도 7에 도시한 셀렉터의 구성을 개략적으로 도시한 도면.
도 9는 도 7에 도시한 축퇴 회로의 구성을 개략적으로 도시한 도면.
도 10은 본 발명의 실시 형태 4에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 11은 본 발명의 실시 형태 5에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 12는 본 발명의 실시 형태 5에 따른 반도체 집적 회로 장치의 변경예의 구성을 개략적으로 도시한 도면.
도 13은 본 발명의 실시 형태 6에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 14는 본 발명의 실시 형태 7에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 15는 본 발명의 실시 형태 6의 변경예의 구성을 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시 형태 7에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 17은 도 16에 도시한 프리 앰프·라이트 드라이버 블록의 구성을 개략적으로 도시한 도면.
도 18은 도 16에 도시한 프리 앰프·라이트 드라이버 블록의 제1 변경예의 구성을 개략적으로 도시한 도면.
도 19는 도 16에 도시한 프리 앰프·라이트 드라이버 블록의 제2 변경예의 구성을 개략적으로 도시한 도면.
도 20은 도 16에 도시한 프리 앰프·라이트 드라이버 블록의 제3 변경예의 구성을 개략적으로 도시한 도면.
도 21은 본 발명의 실시 형태 8에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 22는 도 21에 도시한 반도체 집적 회로 장치의 하나의 서브 뱅크의 구성을 구체적으로 도시한 도면.
도 23은 도 22에 도시한 서브 뱅크 구조에서 판독 메모리 셀 데이터 신호 전파 지연 시간을 나타낸 도면.
도 24는 도 22에 도시한 서브 뱅크 구조에서 데이터 판독 동작을 나타낸 타이밍챠트도.
도 25의 (a)는 본 발명의 실시 형태 9에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 25의 (b)는 하나의 서브 뱅크에 관련하는 부분의 구성을 개략적으로 도시한 도면.
도 26은 본 발명의 실시 형태 9에서 반도체 집적 회로 장치의 전원 구성을 개략적으로 도시한 도면.
도 27은 도 25의 (a)에서 서브 뱅크에 있어서의 메모리 어레이부의 배선 배치를 개략적으로 도시한 도면.
도 28은 본 발명의 실시 형태 9에서 전원선의 배치를 개략적으로 도시한 도면.
도 29는 본 발명의 실시 형태 9에서 반도체 집적 회로 장치에 있어서의 배선의 배치 태양을 개략적으로 도시한 도면.
도 30은 본 발명의 실시 형태 9의 변경예의 구성을 개략적으로 도시한 도면.
도 31은 본 발명의 실시 형태 10에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 32는 도 31에 도시한 반도체 집적 회로 장치의 메모리 어레이부의 배선 배치를 개략적으로 도시한 도면.
도 33은 본 발명의 실시 형태 11에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 34는 도 33에 도시한 반도체 집적 회로 장치의 뱅크 배치를 개략적으로 도시한 도면.
도 35는 본 발명의 실시 형태 11의 테스트 회로부의 구성을 개략적으로 도시한 도면.
도 36은 테스트 회로의 출력과 프로세서의 출력을 절환하기 위한 제1 구성을 개략적으로 도시한 도면.
도 37은 본 발명의 실시 형태 11에 따른 반도체 집적 회로 장치의 테스트 회로 및 프로세서의 출력 절환부의 구성을 개략적으로 도시한 도면.
도 38은 본 발명의 실시 형태 11의 변경예의 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 39는 본 발명의 실시 형태 12에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
도 40은 도 39에 도시한 메모리 어레이 및 행계 어레이 회로의 구성을 개략적으로 도시한 도면.
도 41은 도 40에 도시한 로우 디코더·드라이버의 구성 일예를 도시한 도면.
도 42는 도 40에 도시한 센스 제어 회로의 구성 일예를 도시한 도면.
도 43은 도 39에 도시한 배선 전용 영역에 배치되는 구성 요소를 개략적으로 도시한 도면.
도 44의 (a)는 본 발명의 실시 형태 12에서 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면.
도 44의 (b)는 도 44의 (a)에 도시한 반도체 집적 회로 장치의 기억 용량 저감시의 구성을 개략적으로 도시한 도면.
도 45는 본 발명의 실시 형태 12의 적용예를 도시한 도면.
도 46은 본 발명의 실시 형태 12의 다른 적용예를 도시한 도면.
도 47은 본 발명의 실시 형태 12의 변경예의 구성을 개략적으로 도시한 도시한 도면.
도 48은 도 47에 도시한 메모리 어레이 및 열계 어레이 회로의 구성을 개략적으로 도시한 도면.
도 49는 도 48에 도시한 하나의 열 블록에 대한 칼럼 디코더, 프리 앰프 및 라이트 드라이버의 각 블록의 구성을 개략적으로 도시한 도면.
도 50의 (a) 및 도 50의 (b)는 본 발명의 실시 형태 12의 변경예에서 어레이 사이즈의 변경 태양을 도해한 도면.
도 51은 본 발명의 실시 형태 12의 변경예의 적용예를 도시한 도면.
도 52는 종래 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 집적 회로 장치
2 : 프로세서
3 : DRAM 매크로
4a∼4d : 서브 뱅크
5a, 5b : 내부 리드/라이트 데이터 버스
7a : 뱅크 A 제어 회로
7b : 뱅크 B 제어 회로
10 : 뱅크 제어 회로 배치 영역
11a, 11b : 리드/라이트 데이터 버스 배치 영역
12a, 12b, 12c : 컨트롤 버스
15 : 테스트 회로
20 : 중앙 영역
37c : 기록·판독 제어 회로
44w, 44v : 프리 앰프·라이트 드라이버 블록
5e, 5f : 내부 리드/라이트 데이터 버스
44x : 프리 앰프·라이트 드라이버 블록
4ap, 4bp, 4cp, 4dp : 프리 앰프
4aw, 4bw, 4cw, 4dw : 라이트·드라이버 블록
4ac, 4bc, 4cc, 4dc : 칼럼 디코더
4aa, 4ba, 4ca, 4da : 메모리 어레이
5ar : 내부 리드 데이터 버스
5aw : 내부 라이트 데이터 버스
100 : 테스트 회로
100a : 선택 접속 회로
100b : 실제 테스트 회로
100c : 드라이버
205 : 주변 회로 배치 영역
210a, 210b : 배선 전용 영역
본 발명의 하나의 특징에 관한 반도체 집적 회로 장치는 직사각형 영역내에 배치되고 또한 택일적으로 데이터 액세스가 실행되는 복수의 뱅크와, 상기 복수의 뱅크의 배치 영역 사이의 소정 영역내에 마련되고, 복수의 뱅크의 적어도 데이터 액세스를 제어하기 위한 뱅크 제어 수단과, 직사각형 영역내의 뱅크 제어 수단의 형성 영역과 다른 영역에 배치되고, 각 뱅크에 결합되어 데이터의 공급 및 수신을 실행하기 위한 내부 액세스 데이터 전달 버스를 포함한다.
본 발명의 다른 특징에 관한 반도체 집적 회로 장치는 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 복수의 메모리 어레이와, 제1 방향을 따라 연장하여 배치되는 제1 영역과 이 제1 방향과 직교하는 제2 방향을 따라 연장하여 배치되는 제2 영역 각각에 면하여 배치되고, 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 복수의 메모리 어레이, 이들 복수의 메모리 어레이 각각에 대응하여 또한 제1 영역에 면하여 배치되고, 대응 메모리 어레이의 메모리 셀 선택에 관련하는 동작을 실행하고 또한 제1 방향을 따라 반복하여 같은 패턴의 구성 요소가 배치되는 어레이 회로와, 제2 영역에 마련되고 적어도 어레이 회로의 동작을 제어하기 위한 제어 회로를 포함하는 주변 회로가 전용으로 배치되는 주변 회로 전용 영역과, 이 제1 영역에 관하여 대향하여 배치되는 메모리 어레이의 어레이 회로 사이의 제1 영역내에 배치되고, 적어도 제어 회로를 위한 신호 및 전압을 전달하기 위한 배선이 전용으로 배치되는 배선 전용 영역을 포함한다. 주변 회로 전용 영역과 배선 전용 영역은 따로따로 마련된다.
<실시 형태 1>
도 1은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 반도체 집적 회로 장치(1)는 반도체 칩상에 집적화하여 형성되는 프로세서(CPU)(2)와 이 프로세서(2)에 대한 주기억으로서 기능하는 DRAM 매크로(기능 블록)(3)를 포함한다. 이 반도체 집적 회로 장치(1)는 프로세서(2)를 포함하도록 도시되어 있지만, 이 프로세서 대신에 전용의 처리를 하는 DSP(디지탈·시그널·프로세서)와 같은 논리 회로라도 좋다. 또한, 이 반도체 집적 회로 장치(1)는 본 발명의 특징을 명확하게 나타내기 위해, 프로세서(2)와 DRAM 매크로 만을 포함하도록 도시하고 있지만, 다른 매크로 또는 셀을 포함하여도 좋다. 그러나, 이하에서는 이 반도체 집적 회로 장치는 DRAM 내장 프로세서(또는 로직) 또는 프로세서 내장 DRAM으로서 설명한다.
DRAM 매크로(3)는 직사각형 형상을 갖고, 4개의 영역에 분산하여 배치되는 서브 뱅크(4a), (4b), (4c) 및 (4d)를 포함한다. 서브 뱅크(4a) 및 (4c)가 뱅크 A를 구성하고, 서브 뱅크(4b) 및 (4d)가 뱅크 B를 구성한다. 이들 서브 뱅크(4a)∼(4d) 각각은 마찬가지 구성을 구비한다. 즉, 서브 뱅크(4a)는 행렬 형상으로 배치되는 복수의 다이나믹형 메모리 셀을 갖는 메모리 어레이(4aa)와 이 메모리 어레이(4aa)의 행을 선택 상태로 구성하기 위한 로우 디코더(4ab)와 메모리 어레이(4aa)의 열을 선택하기 위한 칼럼 디코더(4ac)와 로우 디코더(4ab) 및 칼럼 디코더(4ac)에 의해 선택된 메모리 셀에 대한 데이터의 판독 및 기록을 실행하는프리 앰프·라이트 드라이버 블록(4ad)을 포함한다.
서브 뱅크(4b)도 마찬가지로, 메모리 어레이(4ba), 로우 디코더(4ba), 칼럼 디코더(4bc) 및 프리 앰프·라이트 드라이버 블록(4bd)를 포함한다. 서브 뱅크(4c)는 메모리 어레이(4ca), 로우 디코더(4cb), 칼럼 디코더(4cc) 및 프리 앰프·라이트 드라이버 블록(4cd)을 포함한다. 서브 뱅크(4d)는 메모리 어레이(4da), 로우 디코더(4db), 칼럼 디코더(4dc) 및 프리 앰프·라이트 드라이버 블록(4dd)을 포함한다.
이들 서브 뱅크(4a∼4d) 각각의 구성은 표준 DRAM의 그것과 같다. 서브 뱅크(4a) 및 (4b)의 프리 앰프·라이트 드라이버 블록(4ad) 및 (4bd)는 이 DRAM 매크로(3)의 열 방향에 대해서의 중앙 영역에 배향하여 배치된다. 또한, 서브 뱅크(4c) 및 (4d)도 프리 앰프·라이트 드라이버 블록(4cd) 및 (4dd)가 이 DRAM 매크로(3)의 열 방향에 대해서의 중앙 영역에 대향하여 배치된다. 서브 블록(4a) 및 (4c)는 이 DRAM 매크로(3)의 행 방향에 대해서의 중앙 영역에 관하여 경영(鏡映) 대칭한 레이아웃을 갖고, 또한 서브 뱅크(4b) 및 (4d)가 DRAM 매크로(3)의 열 방향에 대해서의 중앙 영역(3)에 관하여 경영 대칭한 레이아웃을 갖는다. 또한, 서브 뱅크(4a) 및 (4b)가 DRAM 매크로(3)의 행 방향에 대해서의 중앙 영역에 관하여 경영 대칭한 레이아웃을 갖고, 서브 뱅크(4c) 및 (4d)가 이 DRAM 매크로(3)의 행 방향에 대해서의 중앙 영역에 관하여 경영 대칭한 레이아웃을 갖는다. 하나의 서브 뱅크를 레이아웃한 후, 레이아웃된 서브 뱅크를 돌리는 것에 의해 나머지 서브 뱅크의 레이아웃을 실현할 수 있어, 레이아웃이 용이하게 된다.
DRAM 매크로(3)의 열 방향에 대해서의 중앙 영역은 3개의 영역(10), (11a) 및 (11b)로 분할된다. 영역(10)에 있어서는 내부 버스(6a)를 거쳐 서브 뱅크(4a)의 선택/비선택(데이터 액세스를 포함함)을 제어하고 또한 내부 버스(6c)를 거쳐 서브 뱅크(4c)의 선택/비선택을 제어하는 뱅크A 제어 회로(7a)와 내부 버스(6b)를 거쳐 서브 뱅크(4b)의 선택/비선택을 제어하고 또한 내부 버스(6d)를 거쳐 서브 뱅크(4d)의 선택/비선택을 제어하는 뱅크B 제어 회로(7b)가 배치된다. 뱅크A 제어 회로(6a)는 서브 뱅크(4a) 및 (4c)의 대략 중앙 영역에 배치되고, 내부 버스(6a) 및 (6c)의 배선 길이는 실질적으로 같다. 마찬가지로, 뱅크B 제어 회로(7b)도 서브 뱅크(4b) 및 서브 뱅크(4d)의 중앙부에 배치되고, 내부 버스(6b) 및 (6d)의 배선 길이는 같다. 또한, 뱅크A 제어 회로(7a) 및 (7b)는 영역(10)에 있어서 행 방향으로 정렬하여 배치된다. 서브 뱅크(4a) 및 (4b)가 행 방향을 따라 정렬하여 배치되고, 또한 서브 뱅크(4c) 및 (4d)가 행 방향을 따라 정렬하여 배치된다. 따라서, 이 내부 버스(6a∼6d)의 배선 길이가 모두 실질적으로 같게 되고, 뱅크A 선택시 및 뱅크B 선택시 서브 뱅크(4a∼4d)의 선택/비선택 타이밍을 같게 할 수 있고, 타이밍 어긋남에 대한 마진을 고려할 필요가 없고, 고속 액세스가 가능하게 된다.
영역(11a)에 있어서는 서브 뱅크(4a) 및 (4b)의 프리 앰프·라이트 드라이버 블록(4ad) 및 (4db)에 공통으로 결합되는 내부 리드/라이트 데이터 버스(내부 액세스 데이터 전달 버스)(5a)가 행 방향으로 연장하여 배치된다. 영역(11b)에 있어서는 서브 뱅크(4c) 및 (4d)의 프리 앰프·라이트 드라이버 블록(4cd) 및 (4dd)에 결합되고 또한 행 방향을 따라 연장하는 내부 리드/라이트 데이터 버스(내부 액세스데이터 전달 버스)(5b)가 마련된다.
이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)는 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)와 평행으로 배치된다. 따라서, 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)와 이들의 내부 리드/라이트 데이터 버스(5a) 및 (5b)가 교차하는 영역은 존재하지 않고, 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)는 이 내부 리드/라이트 데이터 버스(5a) 및 (5b)를 배치하기 위한 빈 영역을 포함할 필요가 없고, 고밀도로 배치할 수 있으며, DRAM 매크로(3)의 면적, 즉 칩 면적의 증대를 방지할 수 있다.
내부 리드/라이트 대이터 버스(5a) 및 (5b)는 뱅크 A 및 B 양쪽의 데이터를 전송한다. 싱글 뱅크 구성과 마찬가지 밴드폭을 실현하기 위해, 이들 내부 리드/라이트 데이터 버스(5a) 및 (5b) 각각의 비트폭은 예를 들면, 64 비트 내지 512 비트로, 싱글 뱅크 구성시의 비트폭의 2배의 비트폭으로 설정된다. 내부 리드/라이트 데이터 버스(5a) 및 (5b)의 버스선의 수는 증가하므로, 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)의 이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)의 교차부를 고려할 때 생기는 레이아웃상의 제약과 비교하여, 이와 같은 레이아웃상의 제약이 존재하지 않는 경우, 보다 효율적으로 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)를 레이아웃할 수 있고, 이들 내부 리드/라이트 데이터 버스의 버스폭의 증가에 의한 면적 증가를 충분히 보충할 수 있다.
또한, 이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)는 프로세서(2)에 전기적으로 결합된다. 프로세서(2)는 이 경우, DRAM 매크로(3) 외부에 대향하여 배치되고, 영역(11a) 및 (11b)에 배치되는 내부 리드/라이트 데이터 버스(5a) 및 (5b)와 데이터의 공급 및 수신을 실행한다. 프로세서(2)는 따라서 이 내부 리드/라이트 데이터 버스의 교차부에 의한 레이아웃상의 제약이 없다. 단지, 이 DRAM 매크로(3)의 영역(11a) 및 (11b) 근방에 데이터 입출력 포트를 마련하는 것이 요구될 뿐이다. 따라서, 이 프로세서(2)도 이와 같은 내부 리드/라이트 데이터 버스 배치를 실행하기 위한 교차부를 고려할 필요가 없고, 효율적인 레이아웃을 실행할 수 있으며, 고밀도의 프로세서를 실현할 수 있다. 이것에 의해, 고밀도 고집적화된 반도체 집적 회로 장치(1)를 실현할 수 있다.
제어 신호 및 어드레스 신호를 전달하는 내부 버스(6a∼6d)는 열 방향으로 연장하여 배치되고, 한편 내부 리드/라이트 데이터 버스(5a) 및 (5b)는 행 방향을 따라 연장하여 배치된다. 따라서, 이들 내부 버스(6a∼6d)와 내부 리드/라이트 데이터 버스(5a) 및 (5b)의 교차부가 존재한다. 도 1에 있어서는 내부 버스(6)와 내부 리드/라이트 데이터 버스(5a)의 교차부 CX를 대표적으로 점선 블록으로 나타낸다.
도 2의 (a)는 도 1에 도시한 교차부 CX의 버스선의 배치 구조를 개략적으로 도시한 도면이다. 도 2의 (a)에 있어서는 내부 버스(6b)에 포함된 하나의 버스선의 단면 구조를 도시한다. 내부 리드/라이트 데이터 버스(5a)는 예를 들면, 제2층 알루미늄 배선(2Al)으로 구성되는 버스선(5aa, 5ab, …, 5an)을 포함한다. 이 내부 버스(6b)의 버스선은 이들 내부 리드/라이트 데이터 버스선(5aa∼5an)의 하층에 형성되는 예를 들면 제1층 알루미늄 배선(1Al)으로 형성되는 배선(6bc)과 내부 리드/라이트 데이터 버스선(5aa∼5an)과 동층에 형성되는 배선(6ba) 및 (6be)를 포함한다. 이 배선(6ba) 및 (6be)는 각각 콘택트(6bb) 및 (6bd)를 거쳐 하층의 배선(6bc)에 전기적으로 접속된다. 이것에 의해, 교차부 CX에 있어서 내부 리드/라이트 데이터 버스(5a)와 내부 버스(6b)가 교차하는 경우에도 다른 배선층을 이용하는 것에 의해, 내부 리드/라이트 데이터 버스 및 내부 버스(6b)를 배치할 수 있다.
도 2의 (b)는 이 교차부 CX의 다른 구성을 도시한 도면이다. 도 2의 (b)에 있어서는 내부 리드/라이트 데이터 버스선(5aa∼5ab) 상층에 예를 들면, 제3층 알루미늄 배선층(3Al)으로 형성되는 배선(6bh)이 마련되고, 이들 내부 리드/라이트 데이터 버스선(5aa∼5an)과 동층에, 배선(6bf) 및 (6bg)가 형성된다. 이들 배선(6bf) 및 (6bj) 는 각각 콘택트(6bg) 및 (6bi)를 거쳐 배선(6bh)에 접속된다. 배선(6bf), (6bg), (6bh), (6bi) 및 (6bj)는 하나의 내부 버스선을 구성한다. 제3층 알루미늄 배선을 사용한 경우, 제2층 알루미늄 배선보다도 저항치가 작게 된다. 이것은 알루미늄 배선을 이용하는 경우, 상층의 알루미늄 배선은 배선 형성후 다른 배선 형성을 위해 실행되는 열사이클의 수가 적고, 또한 상층에 형성되는 절연층 및 배선층이 적으며, 이들의 응력이 작다. 따라서, 상층의 알루미늄 배선은 하층의 알루미늄 배선보다도 순도를 높게 할 수 있다(알루미늄의 순도가 높게 되는만큼 응력 및 열에 대하여 약하게 된다). 따라서, 이 경우, 제2층 알루미늄 배선층만을 사용하여 내부 버스선을 구성하는 경우에 비하여, 저저항의 배선(6bh)이 이용되므로, 고속으로 신호(제어 신호 및 어드레스 신호)를 전달할 수 있다.
이 교차부 CX의 구성은 내부 리드/라이트 데이터 버스(5a) 및 내부 버스(6a)의 교차부 및 내부 리드/라이트 데이터 버스(5b)와 내부 버스(6c) 및 (6d)의 교차부에 있어서도 사용된다.
이 도 2의 (a) 및 도 2의 (b)에 도시한 교차부의 구조는 내부 버스(6a∼6d)에 있어서 다른 층의 배선이 사용되고 있다. 그러나 이것을 대신하여, 내부 버스(6a∼6d)는 동일 배선층으로만 구성되어, 내부 리드/라이트 데이터 버스(5a) 및 (5b)의 버스선이 교차부에 있어서 다른 배선층에 접속되는 구성이 사용되어도 좋다.
도 3은 프로세서(2)와 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 대한 제어 신호 및 어드레스 신호를 전달하는 컨트롤 버스의 배치를 도시한 도면이다. 도 3에 있어서는 도면을 간략화하기 위해 서브 뱅크(4a∼4d)와 영역(11a) 및 (11b)에 포함되는 리드/라이트 데이터 버스(5a) 및 (5b)를 개략적으로 도시한다. 도 3에서, 영역(11a)에 있어서, 프로세서(2)로 부터의 제어 신호 및 어드레스 신호를 전달하는 컨트롤 버스(12a)가 이 내부 리드/라이트 데이터 버스(5a)와 평행으로 배치되고 또한 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 전기적으로 결합된다. 영역(11b)에 있어서, 또 프로세서(2)로 부터의 제어 신호 및 어드레스 신호를 전달하는 컨트롤 버스(12b)가 내부 리드/라이트 데이터 버스(5b)와 평행으로 배치되고, 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 전기적으로 결합된다.
컨트롤 버스(12a) 및 (12b)는 뱅크 A를 지정하기 위한 신호 및 동작 모드를 지정하는 신호 등을 전달한다. 서브 뱅크(4a∼4d)를 포함하는 뱅크 A 및 뱅크 B의멀티 뱅크 구성에 있어서도 컨트롤 버스(12a) 및 (12b)와 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)의 교차부는 존재하지 않는다. 또한, 이 컨트롤 버스(12a) 및 (12b)는 프로세서(2)와도 교차하지 않는다. 따라서, 이와 같은 컨트롤 버스(12a) 및 (12b)를 내부 리드/라이트 데이터 버스(5a) 및 (5b)를 배치하는 영역(11a) 및 (11b)에 배치하는 것에 의해, 이들 컨트롤 버스(12a) 및 (12b)의 배선 레이아웃이 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)와 프로세서(2)에 대하여 어떤 악영향을 미치는 일이 없고, 내부 리드/라이트 데이터 버스(5a) 및 (5b)의 배치과 마찬가지로, 고밀도의 반도체 집적 회로 장치를 실현할 수 있어, 칩 면적을 저감할 수 있다.
또한, 도 3에 도시한 배치에 있어서, 영역(11a) 및 (11b) 각각에 있어서 컨트롤 버스(12a) 및 (12b)가 배치되어 있다. 그러나, 컨트롤 버스는 영역(11a) 및 (11b)의 한쪽에 있어서만 배치되어도 좋다.
이상과 같이, 본 발명의 실시 형태 1에 따르면, 프로세서 배치 영역을 DRAM 어레이 및 제어 회로 영역에서 분리하고, 또한 DRAM 제어 회로(뱅크 제어 회로)에 관하여 같은 측에 배치된 메모리 어레이에 대하여 다른 뱅크를 할당하는 것에 의해, 뱅크 공통으로 배치되는 내부 리드/라이트 데이터 버스 배선을 프로세서부 및 DRAM 제어 회로부(뱅크 제어 회로부)를 통과시킬 필요가 없고, 이것에 의해 이들 프로세서 및 제어 회로부에 대한 배선 교차에 의한 레이아웃상의 제약이 없어, 효율적인 레이아웃을 실행할 수 있으며, 회로 점유 면적의 증가를 방지할 수 있다. 뱅크 제어 회로에 대한 제어 신호 및 어드레스 신호를 전달하는 컨트롤 버스에 대해서도 마찬가지이다.
또한, DRAM 매크로(3)의 중앙 영역(10)에 뱅크 제어 회로를 배치하고, 이 중앙 영역에 관하여 대향하는 뱅크를 같은 뱅크에 속하도록 뱅크 할당을 실행하는 것에 의해, 뱅크 제어 회로에서 각 서브 뱅크로의 배선의 거리가 같게 되어, 각 서브 뱅크의 선택/비선택 타이밍을 같게 할 수 있으며, 고속 액세스가 가능하게 된다.
또한, 이 뱅크 제어 회로 양측에 내부 리드/라이트 데이터 버스를 배치하는 것에 의해, 같은 뱅크에 속하는 서브 뱅크와 내부 리드/라이트 데이터 버스 사이의 거리가 같게 되고, 데이터 판독/기록시에서의 지연 시간이 같게 되며, 데이터 확정 타이밍에 대한 배선 지연에 기인하는 스큐를 고려할 필요가 없으며, 고속 액세스가 가능하게 된다.
실시 형태 2
도 4는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 4에 있어서, 반도체 집적 회로 장치(1)는 DRAM 매크로(3)와 이 DRAM 매크로(3)의 행 방향에 대해서의 양측에 대향하여 배치되는 프로세서(CPU)(2a) 및 (2b)를 포함한다.
DRAM 매크로(3)는 실시 형태1과 마찬가지로, 영역(10)에 관하여 대향하여 배치되고, 뱅크 A를 구성하는 서브 뱅크(4a) 및 (4c)와, 영역(10)에 관하여 대향하여 배치되고, 뱅크 B를 구성하는 서브 뱅크(4b) 및 (4d)와, 영역(10)에 있어서 서브 뱅크(4a) 및 (4c) 사이에 배치되고, 내부 버스(6a) 및 (6c)를 거쳐 서브 뱅크(4a) 및 (4c)의 선택/비선택(활성/비활성 및 데이터 액세스를 포함함)을 제어하는 뱅크A 제어 회로(7a)와, 영역(10)에 있어서 서브 뱅크(4b) 및 (4d) 사이에 배치되고 내부 버스(6b) 및 (6d)를 거쳐 서브 뱅크(4b) 및 (4d)의 선택/비선택을 제어하는 뱅크 B 제어 회로(7b)를 포함한다.
행 방향으로 정렬하여 배치되는 서브 뱅크(4a) 및 (4b)와 영역(10) 사이의 영역(11a)에 있어서 행 방향을 따라 연장하여 배치되어 서브 뱅크(4a) 및 (4b)에 결합되는 내부 리드/라이트 데이터 버스(5a)와, 행 방향으로 연장하여 배치되고 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 결합되는 컨트롤 버스(12a)가 배치된다. 행 방향으로 정렬하여 배치되는 서브 뱅크(4c) 및 (4d)와 영역(10) 사이의 영역(11b)에 있어서는 행 방향으로 연장하여 배치되고, 서브 뱅크(4c) 및 (4d)에 결합되는 내부 리드/라이트 데이터 버스(5b)와, 행 방향으로 연장하여 배치되고 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 결합되는 컨트롤 버스(12b)가 배치된다. 컨트롤 버스(12a) 및 (12b)는 한쪽만이 마련되어도 좋다.
이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)와 컨트롤 버스(12a) 및 (12b)는 프로세서(2a) 및 (2b)에 결합된다.
영역(11a) 및 (11b)에 있어서 내부 리드/라이트 데이터 버스(5a) 및 (5b)와 컨트롤 버스(12a) 및 (12b)를 배치하는 것에 의해, 실시 형태1의 이점에 부가하여, DRAM 매크로(3)의 내부 레이아웃에 어떤 악영향도 미치지 않고, 용이하게 그의 양측에 프로세서(2a) 및 (2b)를 배치할 수 있다. 이 반도체 집적 회로 장치(1)는 따라서, 이 DRAM 매크로(3)를 주메모리로 하는 멀티 프로세서 시스템을 실현한다. 이것에 의해, 고기능, 고성능의 반도체 집적 회로 장치를 용이하게 실현할 수 있다.
이 프로세서(2a) 및 (2b)는 한쪽이 메인 프로세서이고, 다른쪽이 코프로세서라도 좋다. 또한, 이들 프로세서(2a) 및 (2b)는 한쪽이 프로세서이고, 다른쪽이 전용의 논리 처리를 실행하는 예를 들면 DSP(디지털 신호 프로세서)와 같은 논리 회로라도 좋다. 특히, ASIC 분야에 있어서, 도 4에 도시한 바와 같은 DRAM 매크로(3)를 기억부로서 이용하는 것에 의해, 외부의 논리 회로부를 이 DRAM 매크로(3)의 레이아웃의 영향을 받지 않고 최적 배치할 수 있고, 면적 효율이 좋은 ASIC을 용이하게 실현할 수 있다.
이상과 같이, 본 발명의 실시 형태2에 따르면, DRAM 매크로(3)의 양측에 프로세서 등의 논리 회로 장치를 배치하고, 이들 내부 리드/라이트 데이터 버스 및 컨트롤 데이터 버스에 결합하고 있으므로, 고기능, 고성능의 반도체 집적 회로 장치를 용이하게 실현할 수 있다. 특히, 이 DRAM 매크로(3)를 라이브러리로서 보존하면, 셀 베이스의 반도체 집적 회로 장치 설계시에 이 라이브러리화된 DRAM 매크로(3)를 이용하는 것에 의해, 면적 이용 효율이 우수한 반도체 집적 회로 장치를 용이하게 실현할 수 있다.
실시 형태 3
도 5는 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 5에 도시한 반도체 집적 회로 장치는 이하의 점에서 도 4에 도시한 실시 형태 2의 반도체 집적 회로 장치와 다르다. 즉, DRAM 매크로(3)의 행 방향에 대해서의 양측에 프로세서(2)와 이 DRAM 매크로(3)의 적어도기능 테스트를 실행하기 위한 테스트 회로(15)가 대향하여 배치된다. 다른 구성은 도 4에 도시한 반도체 집적 회로 장치의 구성과 같고, 대응하는 부분에는 동일 참조 부호를 붙이며, 그의 상세 설명은 생략한다.
도 5에 도시한 반도체 집적 회로 장치의 구성에 있어서도 내부 리드/라이트 데이터 버스(5a) 및 (5b)와 컨트롤 버스(12a) 및 (12b)는 프로세서(2) 및 테스트 회로(15)에 결합된다. 이 반도체 집적 회로 장치(1) 내에 DRAM 매크로(3)의 기능 테스트를 실행하기 위한 테스트 회로(15)를 마련하는 것에 의해, 이 반도체 집적 회로 장치(1)의 외부 핀 단자에 직접 접속되지 않고 DRAM 매크로(3)의 기능 테스트를 용이하게 실행할 수 있다.
테스트 회로(15)가 마련되어 있지 않은 경우, 이 DRAM 매크로(3)의 기능 테스트는 프로세서(2)를 거쳐 실행할 필요가 있어, 프로세서(2)에 이 DRAM 매크로(3)의 기능 테스트를 실행하기 위한 프로그램을 저장하든가, 또는 외부에서 프로세서(2)에 대하여 DRAM 매크로(3)의 기능 테스트를 실행하기 위한 명령을 주어서, 프로세서(2)로 부터 이 기능 테스트를 실행하기 위한 제어 신호를 출력시키고, 그 테스트 결과를 프로세서(2)를 거쳐 판독할 필요가 있다. 이 때문에, DRAM 매크로(3)의 기능 테스트는 프로세서(2)를 거쳐 실행되게 되어, DRAM 매크로(3)의 동작 타이밍 마진 등의 테스트를 정확 실행할 수 없다(프로세서(2)의 지연 시간이 더해지기 때문임). 또한, 프로세서 용량의 관점에서, 발생하는 테스트 패턴의 수도 제한을 받아, 충분한 테스트를 실행할 수 없고, 신뢰성을 충분히 보증할 수 없다.
이 테스트 회로(15)를 마련하고, 외부에서 직접 전용의 시험 장치를 거쳐DRAM 매크로(3)를 테스트할 수 있는 구성으로 하는 것에 의해, 정확히 DRAM 매크로(3)가 필요로 하는 기능 테스트를 용이하게 실행할 수 있다. 또한, 이 테스트 회로(15)를 마련하는 것에 의해, DRAM 매크로(3) 단체(單體)의 테스트를 실행하기 위한 프로그램을 변경하지 않고, 반도체 집적 회로 장치(1) 내에 조립된 DRAM 매크로(3)의 테스트를 실행하는 것이 가능하게 된다(외부에서 직접 DRAM 매크로(3)에 액세스할 수 있기 때문임). 또한, 테스트 회로(15)를 마련하지 않고 프로세서(2)에 있어서 테스트 결과의 저장 또는 판정을 실행하는 구성을 마련하여, 프로세서(2)에서 테스트 결과를 출력하는 경우, 프로세서(2)에 DRAM 매크로(3)의 테스트를 실행하기 위한 논리 회로가 프로세서(2) 자신의 연산 처리를 실행하는 패스에 삽입되고, 프로세서(2)의 신호 전반 지연이 생긴다. 테스트 회로(15)를 마련하는 것에 의해, 프로세서(2)에 여분의 회로를 마련할 필요가 없고, 프로세서(2)를 고속으로 동작시키는 것이 가능하게 된다.
도 6은 도 5에 도시한 테스트 회로(15)의 구성을 개략적으로 도시한 도면이다. 도 6에서는 패드의 위치를 강조하여 도시하고 있다. 도 6에 있어서, 반도체 집적 회로 장치(1)의 주변을 따라 패드 Pa∼Pm, Pn∼Pq, Pr, Ps∼Pu와 패드 PDa∼PDi 및 PDj∼PDp가 프로세서(2)를 둘러싸도록 배치된다. 패드 Pa∼Pm 및 PDa∼PDi가 반도체 집적 회로 장치(1)의 한쪽 단부에 정렬하여 배치되고, 패드 Pr∼Pu 및 PDj∼PDp가 이 반도체 집적 회로 장치(1)의 다른쪽 단부에 정렬하여 배치되고, 패드 Pa, Pn∼Pr이 또 이 반도체 집적 회로 장치(1) 위의 단부에 정렬하여 배치된다. 패드 PDi에 인접하여 테스트 활성화 신호 TE를 발생하기 위한 패드 PTa가 배치된다.
도 6에서는 도면을 간략화하기 위해, 이 반도체 집적 회로 장치(1)의 프로세서(2)를 신호의 3변 영역에 패드 Pa∼Pu 및 PDa∼PDp와 PTa가 배치되도록 도시되어 있다. 그러나, 이들 패드는 반도체 집적 회로 장치(1)의 4변을 따라 배치된다. 이들 패드 Pa∼Pu 및 PDa∼PDp와 PTa는 도시하지 않은 외부 핀 단자에 결합된다. 이들 패드 Pa∼Pu 및 PDa∼PDp는 프로세서(2)에 결합되고, 프로세서(2)와 신호(데이터를 포함함)의 공급 및 수신을 실행한다.
테스트 회로(15)는 실제의 테스트를 실행하기 위한 실제 테스트 회로(15a), 패드 PTa로 부터의 테스트 활성화 신호 TE의 활성화에 응답하여 패드 PDa∼PDi를 실제 테스트 회로(15a)에 전기적으로 접속하는 선택 접속 회로(15b), 및 패드 PTa로 부터의 테스트 활성화 신호 TE의 활성화에 응답하여 패드 PDj∼PDp를 실제 테스트 회로(15a)에 전기적으로 접속하는 선택 접속 회로(15c)를 포함한다. 이들 선택 접속 회로(15b) 및 (15c)에 의해 실제 테스트 회로(15a)가 패드 PDa∼PDi 및 PDj∼PDp를 거쳐 외부 핀 단자에 전기적으로 접속된다. 이것에 의해, 반도체 집적 회로 장치(1)의 패키지 실장후에 있어서, 실제 테스트회로(15a)를 거쳐 DRAM 매크로(3)의 테스트를 실행할 수 있다. 실제 테스트 회로(15a)는 DRAM 매크로(3)에 내부 리드/라이트 데이터 버스(5)(5a 및 5b)와 컨트롤 버스(6)(6a 및 6b)를 거쳐 결합된다. 이 실제 테스트 회로(15a)를 거쳐 DRAM 매크로(3)에 포함되는 서브 뱅크에 대하여, 테스트 데이터의 기록/판독이 실행된다.
도 7은 도 6에 도시한 테스트회로(15)의 보다 구체적인 구성을 도시한 도면이다. 도 7에서는 DRAM 매크로(3)에 포함되는 서브 뱅크(1a) 및 (1b)에 대하여 마련된 내부 리드/라이트 데이터 버스(5a) 및 컨트롤 버스(6a)에 대한 테스트 회로 부분의 구성이 도시되어 있다. 도 7에 도시한 구성과 마찬가지 구성이 도 5에 도시한 서브 뱅크(1c) 및 (1d)에 대하여 마련된 내부 리드/라이트 데이터 버스(5b) 및 컨트롤 버스(12b)에 대하여 마련된다. 물론, 컨트롤 버스(12a) 및 (12b)의 한쪽만이 마련되는 경우에는 그 한쪽의 컨트롤 버스에 대해서만 실제 테스트 회로가 마련된다.
도 7에 있어서, 선택 접속 회로(15b)는 패드 PDa∼PDi에 대하여 각각 마련되고, 패드 PTa로 부터 주어지는 테스트 활성화 신호 TE의 활성화시 도통하는 트랜스퍼 게이트 TX를 포함한다. 이들 트랜스퍼 게이트 TX는 가능한한 패드 PDa∼PDi에 근접하여 마련한다. 통상 동작시에 있어서, 패드 PDa∼PDi의 배선 용량을 저감하고, 프로세서(2)의 신호 입출력부의 용량을 저감하고, 통상 동작시의 프로세서(2)의 고속 동작을 보증한다.
실제 테스트 회로(15a)는 패드 PDa∼PDb에 주어지는 신호를 선택 테스트 회로(15b)의 트랜스퍼 게이트 TX를 거쳐 받아서 디코드하는 디코더(15aa), 내부 리드/라이트 데이터 버스(5a)에 결합되고, 디코더(15aa)의 출력 신호에 따라 내부 리드/라이트 데이터 버스의 버스선(5aa∼5an)의 조를 선택하여 이들 선택된 내부 리드/라이트 데이터 버스선을 선택 접속 회로(15b)의 트랜스퍼 게이트 TX를 거쳐 패드 PDc∼PDd에 전기적으로 결합하는 셀렉터(15ab), 내부 리드/라이트 데이터 버스(5a)의 버스선(5aa∼5an) 상의 데이터 신호를 1 비트의 데이터로 축퇴하여 패드PDe에게 대응 트랜스퍼 게이트 TX를 거쳐 전달하는 축퇴 회로(15ac), 및 패드 PTa에서 주어지는 테스트 활성화 신호 TE의 활성화에 응답하여 컨트롤 버스(12a)의 버스선(12aa∼12am)을 선택 접속 회로(15b)의 대응 트랜스퍼 게이트 TX에 결합하는 접속 게이트 회로(15ad)를 포함한다. 이 접속 게이트 회로(15ad)는 컨트롤 버스(12a)의 버스선(12aa∼12am)의 통상 동작시의 배선 용량 증가를 방지하기위해 마련되고, 버스선(12aa∼12am) 각각에 대응하여 마련되는 트랜스퍼 게이트 XT를 포함한다.
테스트 동작시에 있어서, 프로세서(2)(도 6 참조)는 비동작 상태로 되고, 출력 하이 임피던스 상태로 설정된다. 이것은 프로세서(2)에 대하여 DRAM 매크로(3)의 테스트를 나타내는 제어 신호를 주든가 또는 테스트 활성화 신호 TE를 프로세서(2)에게 주는 것에 의해 실현된다.
컨트롤 버스(12a)는 어드레스 신호 및 제어 신호를 전달한다. 어드레스 신호는 뱅크를 지정하는 뱅크 지정 신호, 행을 지정하는 로우 어드레스 신호 및 열을 지정하는 칼럼 어드레스 신호를 포함한다. 제어 신호는 데이터의 기록/판독 모드를 지정하는 신호와 로우 및 칼럼 어드레스 신호의 페치 타이밍을 부여하는 신호를 포함한다. 프로세서 내에 DRAM 어레이로의 액세스를 관리하는 DRAM 컨트롤러와 같은 메모리 관리 유닛이 내장되어 있으면, 이 DRAM 매크로(3)에게는 단체의 DRAM에 대한 제어 신호와 같은 제어 신호가 부여된다. 따라서, DRAM 매크로(3)의 기능 테스트를 단체의 DRAM의 테스트를 실행하는 것과 같은 시퀀스로 실행할 수 있다. 패드 PDf∼PDi에 제어 신호를 부여하고, 패드 PDc∼PDd를 거쳐 테스트 데이터의기록/판독이 실행되면, 모든 이들 패드 PDa∼PDi는 외부 단자에 접속되어 있으므로, 외부에서 패키지 실장후 정확히 DRAM 매크로(3)의 테스트를 실행할 수 있다.
도 8은 도 7에 도시한 셀렉터(15ab)의 구성 일예를 도시한 도면이다. 도 8에서는 하나의 패드 PD에 대하여 마련되는 단위 셀렉터 회로의 구성을 도시하고 있다. 이 하나의 패드 PD에 대하여, 8개의 내부 리드/라이트 데이터 버스선(5a0∼5a7)의 조 및 (5a8∼5a15)의 조가 각각 마련된다. 단위 셀렉터 회로는 이들 8개의 내부 리드/라이트 데이터 버스선(5a0∼5a7)에 각각 대응하여 마련되고, 도 7에 도시한 디코더(15aa)에서 주어지는 디코드 신호 S0∼S7에 응답하여 선택적으로 도통하는 트랜스퍼 게이트 T0∼T7을 포함한다. 이들 트랜스퍼 게이트 T0∼T7은 공통으로 노드 ND에 결합된다. 이 노드 ND는 테스트 동작 모드시 대응 패드 PD에 전기적으로 결합된다.
디코더는 대응 패드 PDa∼PDb에서 부여되는 신호를 어드레스 신호로서 디코드하고, 디코드 신호 S0∼S7중 하나를 선택 상태(활성 상태)로 구동한다. 따라서, 내부 리드/라이트 데이터 버스선(5a)에 있어서, 이 8개의 버스선(5a0∼5a7) 및 (5a8∼5a15) 각각의 조를 단위로 하여, 복수조 각각에 있어서 하나의 버스선이 대응 패드에 전기적으로 결합된다(테스트 동작 모드시).
내부 리드/라이트 데이터 버스(5a)는 64 비트 내지 512 비트의 폭을 갖는다. 셀렉터(15ab)를 마련하는 것에 의해, 내부 리드/라이트 데이터 버스(5a) 및(5b)의 합계 버스폭이 예를 들면, 1K 비트인 경우에도, 테스트 데이터의 입출력에는 128개의 패드(핀 다자)를 요할 뿐이고, 예를 들면 내부 리드/라이트 데이터 버스의 비트폭이 큰 경우에 있어서도, 확실히 외부 핀 단자를 사용하여 DRAM 매크로의 테스트를 실행할 수 있다(통상, 이 반도체 집적 회로 장치에 있어서는 통상의 CPU와 마찬가지로, 200 정도의 핀 단자가 마련되어 있음).
도 9는 도 7에 도시한 축퇴 회로(15ac)의 구성 일예를 도시한 도면이다. 도 9에 있어서, 축퇴 회로(15ac)는 내부 리드/라이트 데이터 버스선(5aa∼5an)의 같은 테스트 데이터가 기록된 버스선(선택 신호 So∼S7 중 같은 선택 신호에 의해 선택되는 버스선)에 대하여 마련된 2입력 일치 검출 회로 NEX를 포함한다. 도 9에서는 버스선(5a0) 및 (5a8) 상의 신호를 받는 일치 검출 회로 NEX0과 버스선(5a1) 및 (5a9) 상의 신호를 받는 일치 검출 회로 NEX1을 대표적으로 도시한다.
축퇴 회로(15ac)는 또 인접하는 2개의 일치 검출 회로 NEXi 및 NEXi+1의 출력 신호를 받는 AND 회로 AN1을 포함한다. 도 9에 있어서, 일치 검출 회로 NEX0 및 NEX1의 출력 신호를 받는 AND 회로 AN10을 대표적으로 도시한다. 축퇴 회로(15ac)는 또 인접하는 AND 회로 AN1i 및 AN1i+1의 출력 신호를 받는 AND 회로 AN2를 포함한다. 도 9에 있어서는 AND 회로 AN10의 출력 신호를 한쪽 입력으로 받는 AND 회로 AN20을 대표적으로 도시한다. 이후, 이 내부 리드/라이트 데이터 버스(5a)의 버스선의 수에 따라 AND 게이트가 순차 배치되고, 최종단의 AND 회로 ANn에서 모든 버스선(5a0∼5an)의 신호 논리가 일치하고 있는가 아닌가를 나타내는 신호 P/E가 출력된다.
일치 검출 회로 NEX0은 대응 버스선 상의 신호 논리가 같은 경우, H 레벨의 신호를 출력한다. 이들 일치 검출 회로는 데이터 기록시 같은 논리의 데이터가 기록된 메모리 셀의 판독 데이터를 받는다. 따라서, 이 리드/라이트 데이터 버스선(5a0∼5an)의 신호 논리가 모두 같은 경우에는 AND 회로 ANn에서 출력되는 신호 P/F가 H 레벨로 된다. 쌍을 이루는 버스선의 신호 논리가 다른 경우, 대응하는 일치 검출 회로 NEX의 출력 신호는 L 레벨로 되고, 대응하는 AND 회로 AN1j의 출력 신호가 L 레벨로 되며, 이어서 최종단의 AND 회로 ANn의 출력 신호 P/F는 L 레벨로 된다. 이 데이터가 기록된 메모리 셀에서 판독된 데이터의 논리가 일치하고 있는가 아닌가를 보는 것에 의해, 메모리 셀의 양/불량을 검출할 수 있고, 내부 리드/라이트 데이터 버스의 비트폭이 같은 수의 메모리 셀을 동시에 테스트할 수 있으며, 테스트 시간을 단축할 수 있다.
이 축퇴 회로(15ac)의 구성에 있어서, 예를 들면 내부 리드/라이트 데이터 버스(5a)의 비트폭이 1024 비트인 경우, 일치 검출 회로가 512개, AND 회로 AN1이 256개, AND 회로 AN2가 128개, …로 1/2씩 그 게이트수가 감소하고, 9단의 게이트 지연이 생긴다. 그러나, 테스트 동작시에 있어서, 고속 액세스가 요구되지 않으므로, 특히 이 게이트 단수가 증가하여도 문제는 없다. 또한, 테스트 회로는 DRAM 매크로 외부에 배치되어 있고, DRAM 매크로의 열 방향 길이와 대략 같은 길이의 면적을 점유할 수 있고, 충분한 여유를 갖고 이 축퇴 회로를 배치할 수 있다.
이상과 같이, 본 발명의 실시 형태 3에 따르면, DRAM 매크로의 행 방향에 있어서의 한쪽측에 프로세서(논리 처리 회로 장치)를 배치하고, 다른쪽측에 DRAM 매크로의 기능 테스트를 실행하기 위한 테스트 회로를 마련하고 있으므로, 이 테스트 회로는 DRAM 매크로의 내부 리드/라이트 데이터 버스 및 컨트롤 버스를 반도체 집적 회로 장치의 외부 핀 단자에 결합하는 기능을 구비하고 있고, 패키지 실장후에 있어서도, 용이하게 DRAM 매크로의 기능 테스트를 실행할 수 있다. 또한 이 DRAM 매크로는 통상의 DRAM(표준 DRAM(뱅크 제어 신호가 뱅크 A 및 뱅크 B 각각 따로따로 프로세서에서 주어지는 경우) 또는 싱크로너스 DRAM)과 같은 구성을 구비하고 있고, 이들 통상의 DRAM의 테스트 시퀀스와 같은 시퀀스로 테스트를 실행할 수 있고, 종래 테스트 장치를 사용하여 DRAM 매크로의 테스트를 실행할 수 있다. 또한, 프로세서는 이 DRAM 매크로의 테스트 동작시 DRAM 매크로에서 절리되므로(테스트 활성화 신호 TE의 활성화시 프로세서는 출력 하이 임피던스 상태로 되고 또 비동작 상태로 됨), 프로세서가 DRAM 매크로의 테스트를 관리할 필요가 없고, 프로세서의 부하가 경감된다.
실시 형태 4
도 10은 본 발명의 실시 형태 4에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 10에 있어서, 반도체 집적 회로 장치(1)는 프로세서(2)와 이 프로세서(2)의 주기억으로서 기능하는 DRAM 매크로(3)를 포함한다. DRAM 매크로(3)는 4개의 서브 뱅크(4e∼4h)를 포함한다. 이들 서브 뱅크(4e∼4h) 각각은 도 1에 도시한 구성과 마찬가지로, 메모리 셀 어레이, 로우 디코더, 칼럼 디코더 및 프리 앰프·라이트 드라이버 블록을 포함한다. DRAM 매크로(3)에 있어서 행 방향으로 정렬하여 배치되는 서브 뱅크는 같은 뱅크에 포함된다. 즉, 서브 뱅크(4e) 및 서브 뱅크(4f)가 뱅크 A를 구성하고, 서브 뱅크(4g) 및 (4h)가 뱅크 B를 구성한다.
열 방향에 있어서 정렬하여 배치되는 서브 뱅크는 다른 뱅크에 속하고, 이들에 공통으로 내부 리드/라이트 데이터 버스가 마련된다. 즉, 서브 뱅크(4e) 및 (4g)에 공통으로 내부 리드/라이트 데이터 브스(5c)가 결합되고, 서브 뱅크(4f) 및 (4h)에 대하여 내부 리드/라이트 데이터 버스(5d)가 결합된다. 이들 내부 리드/라이트 데이터 버스(5c) 및 (5d)는 각각 열 방향에 관하여 중앙 영역(20)에 있어서 데이터 버스(5e) 및 (5f)에 결합된다. 이들 데이터 버스(5e) 및 (5f)는 영역(20)에 있어서 행 방향으로 연장하여 프로세서(2)에 결합된다.
DRAM 매크로(3)의 행방향에 관하여 중앙 영역(21)에 있어서 서브 뱅크(4e) 및 (4f) 사이에 뱅크 A 제어 회로(7c)가 배치되고, 서브 뱅크(4g) 및 (4h) 사이에 뱅크 B 제어 회로(7d)가 배치된다. 이들 뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)는 영역(20)에 배치되는 컨트롤 버스(12c)를 거쳐 프로세서(2)로 부터의 어드레스 신호 및 제어 신호를 받는다.
뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)는 데이터 버스 배치 영역(20)과 다른 영역에 배치되어 있다. 따라서, 이들 뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)는 데이터 버스 통과 영역을 고려할 필요가 없고, 효율적인 레이아웃을 실현할 수 있으며, 회로 점유 면적을 저감할 수 있다. 또한, 프로세서(2)도 그의 열 방향에 대해서 중앙부에 있어서 데이터 입출력 및 제어 신호(어드레스 신호를 포함함)를 출력하는 인터페이스부가 배치되는 것이 요구될 뿐이고, 내부 회로는 적당히 분산 배치시킬 수 있으며, 효율적인 레이아웃을 실현할 수 있다.
또한, 뱅크 A 제어 회로(7c)는 서브 뱅크(4e) 및 (4f) 사이에 배치되어 있고, 또 뱅크 B 제어 회로(7d)도 서브뱅크(4g) 및 (4h) 사이에 배치되어 있고, 제어 신호 및 어드레스 신호 전반 지연은 같게 되고, 이들 서브 뱅크(4e∼4h)의 동작 타이밍 어긋남을 없앨 수 있고, 동작 타이밍의 어긋남에 대한 마진을 고려할 필요가 없어, 고속 동작을 실현할 수 있다.
실시 형태 5
도 11은 본 발명의 실시 형태 5에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 11에 도시한 반도체 집적 회로 장치에 있어서는 프로세서(2)와 DRAM 매크로(3)가 마련된다. 이 DRAM 매크로(3)에 있어서는 8개의 서브 뱅크(4a∼4d) 및 (4i∼4l)이 마련된다. 서브 뱅크(4a) 및 (4c)가 뱅크A를 구성하고, 서브 뱅크(4b) 및 (4d)가 뱅크 B를 구성한다. 서브 뱅크(4i) 및 (4k)가 뱅크 C를 구성하고, 서브 뱅크(4j) 및 (4l)이 뱅크 D를 구성한다. 이 DRAM 매크로(3)의 열 방향에 대하여 중앙 영역(10)에 관하여, 대향하는 서브 뱅크가 같은 뱅크에 속한다. 같은 뱅크에 속하는 서브 뱅크 사이에 끼워지도록 뱅크 제어 회로가 배치된다. 즉, 서브 뱅크(4a) 및 (4c) 사이에 뱅크 A 제어 회로(7a)가 배치되고, 서브 뱅크(4b) 및 (4d) 사이에 뱅크 B 제어 회로(7b)가 배치되고, 서브 뱅크(4i) 및 (4k) 사이에 뱅크 C 제어 회로(7e)가 배치되고, 서브 뱅크(4j) 및 (4l) 사이에 뱅크 D 제어 회로(7f)가 배치된다. 영역(11a)에 있어서 행 방향으로 연장하는 내부 리드/라이트 데이터 버스(5a)가 서브 뱅크(4a), (4b), (4i) 및 (4j)에 공통으로 결합된다. 마찬가지로, 영역(11b)에 있어서 행 방향으로 연장하는 내부리드/라이트 데이터 버스(5b)가 서브 뱅크(4c), (4d), (4k) 및 (4l)에 공통으로 결합된다.
이 도 11에 도시한 배치에 있어서, 서브 뱅크(4a∼4d) 및 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)의 구성은 도 1에 도시한 DRAM 매크로(3)의 구성과 같다. 이 2 뱅크와 같은 구성을 행 방향으로 반복해서 배치하는 것에 의해, 도 11에 도시한 바와 같이 4 뱅크 구성의 DRAM 매크로(3)가 실현된다. 따라서, 이 DRAM 매크로(3)의 내부 리드/라이트 데이터 버스(5a) 및 (5b)를 뱅크 제어 회로와 교차하지 않도록 행 방향으로 연장하여 배치하는 것에 의해, 용이하게 뱅크의 확장을 실행할 수 있다. 이것에 의해, 작은 점유 면적의 멀티 뱅크 DRAM 매크로를 실현할 수 있다.
변경예 1
도 12는 본 발명의 실시 형태 5에 따른 반도체 집적 회로 장치의 변경예 1의 구성을 개략적으로 도시한 도면이다. 도 12에 있어서, DRAM 매크로(3)는 8개의 서브 뱅크(4e∼4h), (4m), (4n), (4p) 및 (4q)를 포함한다. DRAM 매크로(3)의 열 방향에 대하여 중앙 영역(20)에 관하여 대향하는 서브 뱅크는 다른 뱅크에 속한다. 서브 뱅크(4e) 및 (4f)가 뱅크 A를 구성하고, 서브 뱅크(4g) 및 (4h)가 뱅크 B를 구성하고, 서브 뱅크(4m) 및 (4n)이 뱅크 C를 구성하고, 서브 뱅크(4p) 및 (4q)가 뱅크 D를 구성한다.
서브 뱅크(4e) 및 (4f) 사이에 뱅크 A 제어 회로(7c)가 배치되고, 서브 뱅크(4g) 및 (4h) 사이에 뱅크 B 제어 회로(7d)가 배치된다. 서브 뱅크(4m) 및(4n) 사이에 뱅크 C 제어 회로(7g)가 배치되고, 서브 뱅크(4p) 및 (4q) 사이에 뱅크 D 제어 회로(7h)가 배치된다. 이들 뱅크 제어 회로는 대응 뱅크의 동작을 제어한다.
영역(20)에 관하여 대향하는 서브 뱅크는 같은 내부 리드/라이트 데이터 버스에 의해 상호 결합된다. 즉, 서브 뱅크(4e) 및 (4g)는 내부 리드/라이트 데이터 버스(5c)에 의해 결합되고, 서브 뱅크(4f) 및 (4h)는 내부 리드/라이트 데이터 버스(5d)를 공유하고, 서브 뱅크(4m) 및 (4p)는 내부 리드/라이트 데이터 버스(5e)를 공유하고, 서브 뱅크(4n) 및 (4q)는 내부 리드/라이트 데이터 버스(5h)를 공유한다. 내부 리드/라이트 데이터 버스(5c) 및 (5g)는 영역(20)에 있어서 행 방향으로 연장하는 내부 데이터 버스(5e)에 의해 결합되고, 내부 리드/라이트 데이터 버스(5d) 및 (5h)는 이 영역(20)에 있어서 행 방향을 따라 연장하는 데이터 버스(5f)에 의해 결합된다. 이들 데이터 버스(5c) 및(5e)는 프로세서(2)에 결합된다. 이 영역(20)에 있어서는 뱅크의 선택/비선택을 제어하는 제어 회로(7c), (7d), (7g) 및 (7h)에 대하여 어드레스 신호 및 제어 신호를 전달하는 컨트롤 버스가 공통으로 배치되지만, 도 12에 있어서는 도면을 간략화기위해 도시하지 않는다. 이 컨트롤 버스는 영역(20)에 있어서 행 방향을 따라 연장하여 배치된다.
이 도 12에 도시한 DRAM 매크로(3)에 있어서도 서브 뱅크(4e∼4h)와 뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)의 구성은 도 10에 도시한 구성과 같다. 이 서브 뱅크(4m), (4n), (4p) 및 (4q), 뱅크 C 제어 회로(7g) 및 뱅크 D 제어 회로(7h)는 서브 뱅크(4e∼4h) 및 뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)의레이아웃과 같은 레이아웃을 구비한다. 따라서, 이 4뱅크 구성은 2뱅크 구성의 레이아웃을 행 방향으로 반복하는 것에 의해 실현된다.
이상과 같이, DRAM 매크로(3)에 있어서, 뱅크 제어 회로 및 프로세서와 교차하지 않도록 내부 데이터 버스 및 컨트롤 버스를 행 방향을 따라 연장하여 배치시키는 것에 의해, 용이하게 뱅크의 확장을 실행할 수 있다.
즉, 도 1 또는 도 10에 도시한 DRAM 매크로(3)를 라이브러리로서 보존하고 있으면, 이 라이브러리화된 DRAM 매크로를 이용하여 뱅크 확장을 용이하게 실행할 수 있다(기본으로 되는 DRAM 매크로를 행 방향으로 복수개 반복해서 배치함).
실시 형태 6
도 13은 본 발명의 실시 형태 6에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 13에 있어서, 이 반도체 집적 회로 장치(1)는 이 반도체 집적 회로 장치(1)가 형성되는 칩 중앙부에 배치된 프로세서(CPU)(25), 이 프로세서(25)의 사각 영역 각각에 대응하여 배치된 서브 뱅크(4e∼4h), 서브 뱅크(4e) 및 (4f) 사이에 배치된 뱅크 A 제어 회로(7c), 서브 뱅크(4g) 및 (4h) 사이에 배치된 뱅크 B 제어 회로(7d)를 포함한다. 서브 뱅크(4e) 및 (4f)가 뱅크 A를 구성하고, 서브 뱅크(4g) 및 (4h)가 뱅크 B를 구성한다.
서브 뱅크(4e) 및 (4g)는 프로세서(25) 외부의 영역에 배치되는 내부 리드/라이트 데이터 버스(5c)에 의해 상호 결합되고, 이 내부 리드/라이트 데이터 버스(5c)는 내부 데이터 버스(5i)에 의해 프로세서(25)에 결합된다. 서브 뱅크(4f) 및 (4h)는 내부 리드/라이트 데이터 버스(5d)를 공유한다. 이 내부리드/라이트 데이터 버스(5d)는 내부 데이터 버스(5j)를 거쳐 프로세서(25)에 결합된다. 프로세서(25)는 또 뱅크 A 제어 회로(7c) 및 (7d)에 대하여 컨트롤 버스(12c) 및 (12d)를 거쳐 제어 신호 및 어드레스 신호를 부여한다.
이 도 13에 도시한 배치에 있어서도 내부 리드/라이트 데이터 버스(5c) 및 (5d)는 뱅크 A 제어 회로(7c) 및 뱅크 B 제어 회로(7d)와 교차하지 않는다.
또한, 프로세서(25)는 내부 데이터 버스(5i) 및 (5j)를 거쳐 내부 리드/라이트 데이터 버스(5c) 및 (5d)에 결합된다. 따라서, 뱅크 A 제어 회로(7c), 뱅크 B 제어 회로(7d) 및 프로세서(25)는 이들 데이터 버스를 고려하지 않고 레이아웃할 수 있고, 면적 증가가 억제되었고, 프로세서 내장 DRAM을 실현할 수 있다. 또한, 프로세서(25)는 이 집적 회로 장치(1)의 외부와 데이터 및 제어 신호의 공급 및 수신을 실행할 필요가 있다. 이 외부와의 데이터 및 제어 신호 공급 및 수신은 도 13에 있어서 일점 쇄선으로 도시한 바와 같이 적당히 빈 영역에 배치되는 배선에 의해 실행된다.
변경예 1
도 14는 본 발명의 실시 형태 6의 변경예 1의 구성을 개략적으로 도시한 도면이다. 도 14에 있어서, 이 반도체 집적 회로 장치(1)는 행 방향에 관하여 중앙 영역(21)에 열 방향을 따라 연장하는 영역에 배치된 프로세서(25)를 포함한다. 이 프로세서(25)에 관하여 대향하도록 서브 뱅크(4a) 및 (4b)가 배치되고, 또 프로세서(25)의 다른쪽측에 있어서 이 프로세서(25)에 관하여 대향하도록 서브 뱅크(4c) 및 (4d)가 배치된다. 이 반도체 집적 회로 장치(1)의 열 방향에 관하여 중앙영역(10)에 있어서 서브 뱅크(4a) 및 (4c) 사이에 뱅크 A 제어 회로(7a)가 배치되고, 서브 뱅크(4b) 및 (4d) 사이에 뱅크 B 제어 회로(7b)가 배치된다. 서브 뱅크(4a) 및 (4c)가 뱅크 A를 구성하고, 서브 뱅크(4b) 및 (4d)가 뱅크 B를 구성한다.
서브 뱅크(4a) 및 (4b)는 내부 리드/라이트 데이터 버스(5a)를 공유하고, 또 서브 뱅크(4c) 및 (4d)가 내부 리드/라이트 데이터 버스(5b)를 공유한다. 이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)는 프로세서(25) 상에 걸쳐 연장하여 배치된다. 프로세서(25)에 있어서는 이 내부 리드/라이트 데이터 버스(5a) 및 (5b)를 통과시키기 위해, 빈 영역(25a) 및 (25b)가 마련된다. 이 빈 영역(25a) 및 (25b)는 내부 리드/라이트 데이터 버스(5a) 및 (5b)와 동일층의 배선이 존재하지 않는 영역이고, 트랜지스터가 구성되어 있어도 좋다. 프로세서(25)는 빈 영역(25a) 및 (25b)를 마련할 필요가 있으므로, 이 반도체 집적 회로 장치(1)의 열 방향으로 연장하는 영역(21) 전체에 걸쳐 배치할 수 있고, 그의 내부 구성 요소를 적당히 분산하여 배치할 수 있다. 한편, 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)는 영역(10) 내에 배치되어 있고, 이들 내부 리드/라이트 데이터 버스(5a) 및 (5b)와의 교차부를 고려할 필요가 없고, 효율적인 레이아웃에 의해, 고밀도로 구성 요소를 배치할 수 있고, 그의 점유 면적을 작게 할 수 있다.
이 도 14에 도시한 바와 같은 배치에 있어서도 회로 점유 면적을 증가시키지 않고 로직 혼재 DRAM을 실현할 수 있다.
변경예 2
도 15는 본 발명의 실시 형태 6의 변경예 2의 구성을 개략적으로 도시한 도면이다. 도 15에 있어서, 반도체 집적 회로 장치(1)는 도 14에 도시한 구성과 마찬가지로, 행 방향에 관한 중앙 영역(21)에 행 방향을 따라 연장하여 배치된 프로세서(25), 이 프로세서(25) 및 영역(10)에 의한 4분할 영역에 각각 배치되는 서브 뱅크(4e), (4f), (4g) 및 (4h)를 포함한다. 프로세서(25)에 관하여 대향하는 서브 뱅크(4e) 및 (4f)가 뱅크 A를 구성하고, 또 프로세서(25)에 관하여 대향하는 서브 뱅크(4g) 및 (4h)가 뱅크B를 구성한다. 영역(10)에 있어서, 서브 뱅크(4e) 및 (4g) 사이에 뱅크 제어 회로(27a)가 배치되고, 또 서브 뱅크(4f) 및 (4h) 사이에 뱅크 제어 회로(27b)가 배치된다. 이들 뱅크 제어 회로(27a) 및 (27b) 각각은 프로세서(25)로 부터의 어드레스 신호 및 제어 신호에 따라 뱅크 A 및 뱅크 B에 대한 액세스 동작을 제어한다.
서브 뱅크(4e)는 내부 리드/라이트 데이터 버스(5ca)를 거쳐 프로세서(25)에 결합되고, 서브 뱅크(4f)는 내부 리드/라이트 데이터 버스(5da)를 거쳐 프로세서(25)에 결합되고, 또 서브 뱅크(4g) 및 (4h)는 각각 내부 리드/라이트 데이터 버스(5cb) 및(5db)를 거쳐 프로세서(25)에 결합된다. 내부 리드/라이트 데이터 버스(5ca) 및 (5cb)는 한쪽이 유효한 데이터의 공급 및 수신을 실행하므로, 프로세서(25)내의 배선 영역(25c)에 있어서 상호 결합된다. 또한, 내부 리드/라이트 데이터 버스(5da) 및 (5db)는 각각 뱅크 A 및 뱅크 B의 데이터 전송을 실행하므로, 프로세서(25)의 배선 영역(25d)에 있어서 상호 결합된다. 내부 리드/라이트 데이터 버스(5ca) 및 (5da) 는 동시에 유효 데이터의 전송을 실행하므로, 이들 내부 리드/라이트 데이터 버스(5ca) 및 (5da)는 상호 결합할 필요가 없고, 프로세서(25)를 횡단할 필요가 없다. 또한, 내부 리드/라이트 데이터 버스(5cb) 및 (5db)는 뱅크 B의 데이터를 전송하고, 동시에 유효 데이터의 전송을 실행하므로, 이들 내부 리드/라이트 데이터 버스(5cb) 및 (5db)가 프로세서(25)를 횡단하여 상호 결합될 필요는 없다.
프로세서(25)는 이 반도체 집적 회로 장치(1)의 열 방향으로 연장하는 영역(21) 내에 걸쳐 배치되고, 이들 배선 영역(25c) 및 (25d)에 있어서 인터페이스부를 마련하는 것에 의해, 다른 회로 부분(예를 들면 레지스터, 산술 논리 연산 회로 등)은 적당히 분산하여 배치할 수 있고, 이들 배선 영역(25c) 및 (25d)에 의한 레이아웃으로의 영향은 충분 억제할 수 있다. 뱅크 제어 회로(27a) 및 (27b)의 각각은 뱅크 A 및 뱅크 B 양자를 구동할 필요가 있고, 그의 점유 면적은 뱅크 A 및 뱅크 B 각각 전용으로 구동하는 구성에 비하여 증대하여도, 내부 리드/라이트 데이터 버스(5ca), (5cb), (5da) 및 (5db)와의 교차부가 존재하지 않으므로, 이들 교차부를 교려할 필요가 없고, 레이아웃을 최적화하고, 회로 점유 면적의 증가를 최저한으로 억제할 수 있다.
또한, 도 15에 도시한 구성에 있어서, 이 배선 영역(25c) 및 (25d)은 프로세서(25)의 외부에 마련하여도 좋다.
이상과 같이, 본 발명의 실시 형태(6)에 따르면, 프로세서를 뱅크 사이의 영역에 배치하고, 또 뱅크 제어 회로는 내부 리드/라이트 데이터 버스와 교차하지 않도록 배치하고 있으므로, 면적 증가를 최저한으로 억제할 수 있다.
실시 형태 7
도 16은 본 발명의 실시 형태 7에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 16에 있어서, 이 반도체 집적 회로 장치(1)는 프로세서(CPU)(2)와 DRAM 매크로(3)를 포함한다. 이 DRAM 매크로(3)는 4개의 서브 뱅크(4r), (4s), (4t), 및 (4u)를 포함한다. 서브 뱅크(4r)는 행렬 형상으로 배열된 복수의 다이나믹형 메모리 셀을 갖는 메모리 어레이(4ra), 이 메모리 어레이(4ra)의 행을 선택하기 위한 로우 디코더(4rb), 메모리 어레이(4ra)의 열을 선택하기 위한 칼럼 디코더(4rc)를 포함한다. 서브 뱅크(4r)와 행 방향으로 정렬하여 배치된 서브 뱅크(4s)는 메모리 어레이(4sa), 로우 디코더(4sb) 및 칼럼 디코더(4sc)를 포함한다. 이 서브 뱅크(4s)와 열 방향에 있어서 정렬하여 배치된 서브 뱅크(4u)는 메모리 어레이(4ua), 로우 디코더(4ub), 및 칼럼 디코더(4uc)를 포함한다. 서브 뱅크(4u)와 행 방향에 있어서 정렬하여 배치된 서브 뱅크(4t)는 메모리 어레이(4ta), 로우 디코더(4tb), 및 칼럼 디코더(4tc)를 포함한다.
서브 뱅크(4r) 및 (4t)에 대하여 공통으로 내부 데이터의 기록 및 판독을 실행하기 위한 프리 앰프·라이트 드라이버 블록(44v)이 마련되고, 서브 뱅크(4s) 및 (4u)에 대하여 공통으로 프리 앰프·라이트 드라이버 블록(44w)이 마련된다.
서브 뱅크(4r) 및 (4s)가 뱅크 A를 구성하고, 서브 뱅크(4t) 및 (4u)가 뱅크 B를 구성한다. 따라서, 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)는 데이터 기록/판독시에 선택된 뱅크에 선택적으로 결합된다. 프리 앰프·라이트 드라이버 블록(44v)은 내부 IO 버스(4rd)를 거쳐 서브 뱅크(4r)의 메모리 어레이(4ra)의 선택 메모리 셀과 결합되고, 또 내부 IO 버스(4td)를 거쳐 서브 뱅크(4t)의 메모리 어레이(4ta)의 선택 메모리 셀과 결합된다. 프리 앰프·라이트 드라이버 블록(44w)은 내부 IO 버스(4sd)를 거쳐 서브 뱅크(4s)의 메모리 어레이(4sa)의 선택 메모리 셀과 결합되고, 또 내부 IO 버스(4ud)를 거쳐 서브 뱅크(4u)의 메모리 어레이(4ua) 내의 선택 메모리 셀에 결합된다. 프리 앰프·라이트 드라이버 블록(44v)은 행 방향을 따라 연장하는 내부 데이터 버스(5e)를 거쳐 프로세서(2)에 결합되고, 또 프리 앰프·라이트 드라이버 블록(44w)는 행 방향을 따라 연장하는 내부 데이터 버스(5f)를 거쳐 프로세서(2)에 결합된다.
서브 뱅크(4r) 및 (4s) 사이의 영역에 뱅크 A 제어 회로(37a)가 배치고, 또 프리 앰프·라이트 드라이버 블록(44v) 및 (44w) 사이에 기록·판독 제어 회로(37c)가 배치되고, 서브 뱅크(4t) 및 (4u) 사이에 뱅크 B 제어 회로(37b)가 배치된다. 이들 제어 회로(37a∼37b)로은 컨트롤 버스(12c)를 거쳐 프로세서(2)로 부터의 어드레스 신호 및 제어 신호가 부여된다. 이들 제어 회로(37a∼37c)는 내부 리드/라이트 데이터 버스(5e) 및 (5f)와 교차하지 않는다. 따라서, 이들 제어 회로(37a∼37c)는 면적 효율 좋은 레이아웃을 실행할 수 있다. 더욱이 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)가 뱅크 A 및 뱅크 B에 의해 공유되어 있으므로, 회로 점유 면적을 대폭적으로 저감할 수 있다. 특히, 이 내부 IO 버스(4rd), (4sd), (4td) 및 (4ud)의 비트폭은 64 내지 512 비트로 크고, 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)에 포함된 프리 앰프 회로 및 라이트 드라이브 회로의 수를 대폭적으로 저감할 수 있고, 따라서 대폭적으로 회로 점유 면적을 저감할 수 있다.
프리 앰프·라이트 드라이버 블록의 구성
도 17은 도 16에 도시한 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)에 포함되고, 1비트의 내부 리드/라이트 데이터 버스선 RWa(5ea 또는 5fa)에 대한 회로 부분의 구성을 개략적으로 도시한 도면이다. 도 17에 있어서, 이 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)의 1비트의 회로는 내부 리드/라이트 데이터 버스선 RWa에 결합되고, 활성화시 부여된 내부 데이터 신호를 증폭하여 출력하는 프리 앰프 회로 PA와 내부 리드/라이트 데이터 버스선 RWa에 결합되고 활성화시 이 버스선 RWa상의 데이터를 증폭하여 출력하는 라이트 드라이브 회로 WD와 선택 신호 øBA에 따라 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD를 뱅크 A의 내부 IO 버스선 IOa 및 뱅크 B의 내부 IO 버스선IOb(4tda 또는 4uda)에 접속하는 셀렉터 SEL을 포함한다.
선택 신호 øBA는 데이터 기록/판독시 뱅크 어드레스 신호에 따라 발생된다. 뱅크 A가 선택되었을 때에는 셀렉터 SEL이 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD를 내부 IO 버스선 IOa에 결합한다. 뱅크 B가 지정되었을 때에는 셀렉터SEL이 이 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD를 내부 IO 버스선 IOb에 결합한다. 셀렉터 SEL은 예를 들면, CMOS 트랜스미션 게이트로 구성하면 좋고, 비선택 뱅크의 내부 IO 버스선을 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD에서 절리한다. 이것에 의해, 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD가 2개의 뱅크 A 및 B에 공유되는 경우에 있어서도, 정확한 선택된 뱅크에 대한 데이터의 기록 또는 판독을 실행할 수 있다.
변경예1
도 18은 본 발명의 실시 형태 7의 프리 앰프·라이트 드라이버 블록의 변경예1의 구성을 도시한 도면이다. 도 18에 있어서는 도 16에 도시한 프리 앰프·라이트 드라이버 블록(44v) 및 (44w)의 한쪽 블록(44x)가 도시되어 있다. 이 프리 앰프·라이트 드라이버 블록(44x)에 있어서는 1비트의 데이터 전송을 실행하기 위한 부분의 구성이 대표적으로 도시되어 있다.
도 18에 있어서, 이 프리 앰프·라이트 드라이버 블록(44x)은 뱅크 A(대응 서브 뱅크)에서 판독된 데이터의 증폭을 실행하기 위한 프리 앰프 회로 PAa와 이 뱅크 A에 대하여 선택 메모리 셀에 기록해야할 내부 기록 데이터를 생성하는 라이트·드라이브 회로 WDa와 뱅크 B(대응 서브 뱅크)에 대하여 마련되고 활성화시 뱅크 B의 선택 메모리 셀 데이터의 증폭을 실행하는 프리 앰프 회로 PAb와 이 뱅크 B의 선택 메모리 셀에 대하여 기록해야할 데이터를 생성하는 라이트·드라이브 회로 WDb를 포함한다.
이 프리 앰프·라이트 드라이버 블록(44x)은 또 클럭 신호 T1에 응답하여 주어진 데이터를 래치하는 쌍방향 래치(44xa), 뱅크 지정 신호 øBA에 따라 프리 앰프 회로 PAa 및 라이트 드라이브 회로 WDa의 조 및 프리 앰프 회로 PAb 및 라이트·드라이브 회로 WDb의 조의 한쪽을 선택하여 래치(44xa)에 결합하는 셀렉터(44xb), 프리 앰프 회로 PAa 및 라이트·드라이브 회로 WDa에 결합되고 클럭 신호 T2a에 응답하여 주어진 데이터의 래치를 실행하는 쌍방향 래치(44xc), 프리앰프 회로 PAb 및 라이트·드라이브 회로 WDb에 결합되고 클럭 신호 T2b에 응답하여 래치 상태로 되는 쌍방향 래치(44xd)를 포함한다. 래치(44xc)는 뱅크 A(대응 서브 뱅크)의 내부 IO 버스선 IOa에 결합되고, 래치(44xd)는 뱅크 B(대응 서브 뱅크)의 내부 IO 버스선 IOb에 결합된다.
클럭 신호 T1, T2a 및 T2b는 내부 데이터 전송 사이클을 규정한다. DRAM 매크로가 실현하는 DRAM으로서, 클럭 신호(예를 들면 프로세서의 동작 속도를 규정하는 시스템 클럭 신호)에 동기하여 동작하는 싱크로너스 DRAM을 상정한다. 이 싱크로너스 DRAM의 경우, 제어 신호의 페치 및 데이터의 입출력은 모두 클럭 신호에 동기하여 실행된다. 제어 신호에 대한 타이밍 마진은 클럭 신호에 대하여 고려한 것만으로 좋고, 제어 신호 사이의 스큐를 고려할 필요가 없어, 고속으로 내부 동작을 개시할 수 있다. 또한, 데이터의 기록/판독이 클럭 신호에 동기하여 실행되므로, 고속으로 데이터의 기록/판독을 실행할 수 있어, 고속으로 데이터 전송을 실행할 수 있다.
이 싱크로너스 DRAM에 있어서, 내부 데이터 전송 경로를 복수단의 파이프라인 스테이지로 구성하고, 내부 데이터 전송 경로에 있어서 파이프라인 상태에서 데이터 전송를 하는 것에 의해, 실효적으로 데이터 저송 속도를 높인다. 이 경우, 파이프라인 스테이지는 도 18에 도시한 래치(44xa), (44xc) 및 (44xd)에 의해 실현된다. 클럭 신호 T2a는 뱅크 A가 지정되었을 때에 활성 상태로 구동되고, 클럭 신호 T2b는 뱅크 B가 선택되었을 때에 활성화된다. 데이터 판독시에 있어서, 센스 앰프에 의해 래치된 데이터가 칼럼 디코더에 의해 선택되어 대응하는 내부 데이터버스선으로 전달된다. 이 데이터가 래치(44xc) 또는 (44xd)에 의해 래치되어 있는 상태에서, 프리 앰프 회로 PAa 또는 PAb를 활성화하고, 셀렉터(44xb)를 거쳐 래치(44xa)로 전송한다. 래치(44xa)가 그 래치된 판독 데이터를 내부 리드/라이트 데이터 버스선 RWa 상으로 전송하였을 때 다시 프리 앰프 PAa 및 PAb가 래치(44xc) 또는 (44xd)에서 주어진 데이터의 증폭을 실행한다. 따라서, 하나의 클럭 사이클에 있어서, 데이터가 내부 데이터 버스선 IOa 또는 IOb, 프리 앰프 회로 PAa 또는 PAb 및 내부 리드/라이트 데이터 버스선 RWa상 각각에 존재하는 것에 의해, 각 클럭 사이클에서 순차 전송함으로써, 데이터 전송의 고속화를 도모한다.
프리 앰프·라이트 드라이버 블록(44x)은 뱅크 지정 신호 øBA에 응답하여 뱅크 A 또는 뱅크 B를 선택하는 셀렉터(44xb)에 의해 래치(44xa)를 공유한다. 따라서, 이 경우 파이프라인 구성에 있어서 래치(44xa)를 뱅크 A 및 B 각각에 마련할 필요가 없고, 구성 요소수를 저감할 수 있고, 따라서 회로 점유 면적을 저감할 수 있다. 도 16에 도시한 내부 리드/라이트 데이터 버스선(5e) 및 (5f)은 뱅크 A 및 B에 의해 공유되어 있다. 따라서, 이 부분에 있어서 또 래치가 마련되어 파이프라인 스테이지의 단수가 증가되어도 좋다.
또한, 이 도 18에 도시한 구성에 있어서 래치(44xa), (44xc) 및 (44xd)는 쌍방향 래치라고 설명하고 있다. 그러나, 이들 래치(44xa), (44xc) 및 (44xd)는 각각 데이터 기록 및 데이터 판독 전용으로 따로따로 마련하여도 좋다. 또한, 이들 래치(44xa), (44xc) 및 (44xd)는 트랜스퍼 게이트와 인버터 래치를 포함하고, 이 인버터 래치의 입출력부의 트랜스퍼 게이트의 도통/비도통 타이밍을 데이터 기록시와 데이터 판독시에 다르게 하는 것에 의해, 등가적으로 단방향 래치가 실현되도록 구성하여도 좋다.
변경예 2
도 19는 본 발명의 실시 형태 7의 프리 앰프·라이트 드라이버 블록의 변경예 2의 구성을 도시한 도면이다. 도 19에 있어서는 도 16에 도시한 프리 앰프·라이트 드라이버 블록의 한쪽 뱅크에 대하여 마련된 부분의 구성이 도시되어 있다. 도 19에 있어서, 이 프리 앰프·라이트 드라이버 블록(44x)은 뱅크 A 및 뱅크B(대응 서브 뱅크)에 공통으로 마련된 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD, 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD와 내부 리드/라이트 데이터 버스선 RWa 사이에 접속되고 클럭 신호 T1에 응답하여 래치 상태로 되는 래치(44xa), 내부 IO 버스선 IOa에 결합되고 클럭 신호 T2a에 응답하여 래치 상태로 되는 래치(44xc), 내부 데이터 버스선 IOb에 결합되고 클럭 신호 T2b에 응답하여 래치 상태로 되는 래치(44xd), 뱅크 지정 신호 øBA에 응답하여 래치(44xc) 및 (44xd)중 한쪽을 프리 앰프 회로 PA 및 라이트 드라이브 회로 WD에 결합하는 셀렉터(44xc)를 포함한다. 래치(44xa), (44xc) 및 (44xd)의 구성은 도 18에 도시한 래치와 같다.
이 도 19에 도시한 프리 앰프·라이트 드라이버 블록(44x)의 구성에 있어서는 프리 앰프 회로 PA 및 라이트·드라이브 회로 WD 및 래치(44xa)가 뱅크 A 및 뱅크 B에 의해 공유된다. 따라서, 이 도 19에 도시한 구성의 경우, 도 18에 도시한 구성보다도 회로 점유 면적을 저감할 수 있다. 이 도19에 도시한 프리 앰프·라이트 드라이버 블록(44x)의 동작은 도 18에 도시한 회로 동작과 같고, 단지 프리 앰프 회로 PA 및 라이트·드라이브 회로 WD가 뱅크 A 및 뱅크 B중 어느 것이 선택되어도 데이터 판독시 및 데이터 기록시에 활성 상태로 되는 점이 도 18에 도시한 구성과 다를 뿐이다.
변경예 3
도 20은 본 발명의 실시 형태 7의 변경예 3의 구성을 개략적으로 도시한 도면이다. 이 도 20에 있어서도 하나의 프리 앰프·라이트 드라이버 블록(44x)이 대표적으로 도시되어 있다. 또한, 이 도 20에 도시한 구성에 있어서도, 1비트의 데이터 전송을 위한 회로 부분이 도시되어 있다. 도 20에 있어서, 프리 앰프·라이트 드라이버 블록(44x)은 프리 앰프 회로 PA와 라이트·드라이브 회로 WD와 내부 리드/라이트 데이터 버스선 RWa 사이에 결합되고 클럭 신호 T1에 응답하여 래치 상태로 되는 래치(44xa), 프리 앰프 회로 PA 및 라이트·드라이브 회로 WD에 결합되고, 클럭 신호 T2에 응답하여 래치 상태로 되는 래치(44xf), 뱅크 지정 신호 øBA에 따라 이 래치(44xf)를 내부 IO 버스선 IOa 및 IOb중 한쪽에 결합하는 셀렉터(44xg)를 포함한다.
이 도 20에 도시한 프리 앰프·라이트 드라이버 블록(44x)의 구성에 있어서는 래치(44xa) 및 (44x), 프리 앰프 회로 PA 및 라이트·드라이브 회로 WD가 뱅크 A 및 뱅크 B에 의해 공유된다. 따라서, 이 도 20에 도시한 회로 구성의 경우, 도 19에 도시한 프리 앰프·라이트 드라이버 블록보다도 더 회로 점유 면적을 저감할 수 있다.
이 도 18 내지 도 20에 도시한 프리 앰프·라이트 드라이버 블록중, 어느 것이 이용되는 가는 이 파이프라인 스테이지에 있어서의 데이터 전송 속도의 크리티컬 패스가 어느 것에 존재하는 가에 의해 정당히 정해진다. 메모리 어레이에서 프리 앰프까지의 데이터 전송 경로가 크리티컬 패스로 되는 경우에는 도 18에 도시한 바와 같이, 프리 앰프 회로 및 라이트·드라이브 회로를 가능한한 센스 앰프에 가깝게 마련하고, 내부 데이터 버스선 IO의 길이를 짧게 할 필요가 있다. 따라서, 이 경우에는 도 18에 도시한 구성이 사용된다. 한편, 프리 앰프 및 라이트·드라이브 회로에서 데이터 입출력부까지의 데이터 전송 경로가 크리티컬 패스로 되는 경우에는 도 20에 도시한 구성이 이용되고, 내부 리드/라이트 데이터 버스 RWa의 길이를 가능한한 짧게 한다.
또한, 도 19 및 도 20에 도시한 구성에 있어서도, 래치(44xa), (44xc), (44xd) 및 (44xf)는 데이터 판독용 및 데이터 기록용으로 따로따로 마련되어도 좋다.
이상과 같이, 본 발명의 실시 형태 7에 따르면, 열 방향에 관하여 대향하는 서브 뱅크를 다른 뱅크에 할당하여, 이들 다른 뱅크의 대응하는 서브 뱅크에서 프리 앰프·라이트 드라이버 블록을 공유하는 구성으로 하였으므로, 회로 점유 면적을 대폭적으로 저감할 수 있다. 또한, 뱅크 제어 회로는 행 방향을 따라 정렬하는 같은 뱅크에 속하는 서브 뱅크 사이에 배치되어 있으므로, 내부 리드/라이트 데이터 버스선과 이들의 제어 회로가 교차하지 않고, 뱅크 제어 회로의 레이아웃을 효율적으로 실행할 수 있다.
실시 형태 8
도 21은 본 발명의 실시 형태 8에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 21에 있어서, 이 반도체 집적 회로 장치(1)는 프로세서(CPU)(2)와 DRAM 매크로(3)를 포함한다. DRAM 매크로(3)는 4개의 서브 뱅크(4a), (4b), (4c) 및 (4d)를 포함한다. 서브 뱅크(4a) 및 (4c)가 뱅크 A를 구성하고, 서브 뱅크(4b) 및 (4d)가 뱅크B를 구성한다. 본 발명의 실시 형태 8에 있어서는 서브 뱅크(4a∼4d) 각각에 있어서, 내부 데이터를 선택 메모리 셀에 기록하기위한 라이트 드라이버와 선택 메모리 셀의 데이터를 판독하기 위한 프리 앰프가 분리하여 배치된다. 즉, 서브 뱅크(4a)에 있어서는 메모리 어레이(4aa)의 한쪽단에 배치되는 칼럼 디코더(4ac)에 인접하여 라이트 드라이버(4aw)가 배치되고, 이 메모리 어레이(4aa)의 다른쪽단에 칼럼 디코더(4ac) 및 라이트 드라이버(4aw)와 대향하여 프리 앰프(4ap)가 배치된다. 서브 뱅크(4b)에 있어서도 마찬가지로, 메모리 어레이(4ba)의 한쪽단에 칼럼 디코더(4bc) 및 라이트 드라이버(4bw)가 배치되고, 메모리 어레이(4ba)의 다른쪽단에 칼럼 디코더(4bc) 및 라이트 드라이버(4bw)와 대향하여 프리 앰프(4bp)가 배치된다.
서브 뱅크(4c)에 있어서도 메모리 어레이(4ca)의 한쪽측에 칼럼 디코더(4cc) 및 라이트 드라이버(4cw)가 배치되고, 메모리 어레이(4ca)의 다른쪽측에 프리 앰프(4cp)가 배치된다. 서브 뱅크(4d)에 있어서, 메모리 어레이(4da)에 관하여 대향하도록 칼럼 디코더(4dc) 및 라이트 드라이버(4dw)와 프리 앰프(4dp)가 배치된다.
이 DRAM 매크로(3)의 열 방향에 관한 중앙 영역에 뱅크 A 제어 회로(7a) 및뱅크 B 제어 회로(7b)가 배치된다. 이 제어 회로(7a) 및 (7b)와 서브 뱅크(4a) 및 (4b) 사이의 영역에 행 방향으로 연장하여 라이트 드라이버(4aw) 및 (4bw)에 공통으로 결합되는 내부 라이트 데이터 버스(5aw)가 배치되고, 또 DRAM 매크로(3)의 외부 주변부에 행 방향을 따라 프리 앰프(4ap) 및 (4bp)에 공통으로 결합되는 내부 리드 데이터 버스(5ar)이 배치된다. 서브 뱅크(4c) 및 (4d)에 대해서도 라이트 드라이버(4cw) 및 (4dw)에 공통으로 결합되는 내부 라이트 데이터 버스(4bw) 및 프리 앰프(4cp) 및 (4dp)에 공통으로 결합되는 내부 리드 데이터 버스(5br)이 마련된다. 이들 버스는 행 방향을 따라 연장하고, DRAM 매크로(3)의 외부에 배치되는 프로세서(2)에 결합된다. 이 프로세서(2)는 또 어드레스 신호 및 제어 신호를 뱅크 A 제어 회로(7a) 및 뱅크 B 제어 회로(7b)에 도시하지 않은 컨트롤 버스를 거쳐 부여한다.
이 도 21에 도시한 바와 같이, 칼럼 디코더에 인접하여 라이트 드라이버를 배치하고, 프리 앰프를 칼럼 디코더와 대향하도록 배치하는 것에 의해, 선택 메모리 셀 데이터 판독시 칼럼 디코더에서 가장 멀리 떨어진 선택 메모리 셀의 데이터 판독에 요하는 시간과 칼럼 디코더에 가장 가까운 선택 메모리 셀의 데이터 판독에 요하는 시간을 같게 할 수 있어, 고속 판독이 가능하게 된다. 이하에, 고속 판독에 대하여 설명한다.
도 22는 하나의 서브 뱅크의 구성을 개략적으로 도시한 도면이다. 도 22에 있어서, 메모리 어레이는 행렬 형상으로 배열된 복수의 서브 어레이 블록 MC#(1, 1)∼MC#(m, n)을 포함한다. 서브 어레이 블록 MC#(1, 1)∼MC#(m, n) 각각은 행렬형상으로 배열된 다이나믹형 메모리 셀을 포함한다. 행 방향으로 정렬하여 배치된 서브 어레이 블록 MC#(i, 1)∼MC#(i, n)이 행 블록 RD#i를 구성하고, 열 방향으로 정렬하여 배치된 메모리 서브 어레이 블록 MC#(1, j)∼MC#(m,j)가 열 블록 CG#j를 구성한다. 따라서, 이 메모리 어레이는 열 방향에 있어서 행 블록 RG#1∼RG#m 및 행 방향에 있어서 열 블록 CG#1∼CG#n으로 분할된다. 행 블록 RG#i에 포함되는 메모리 서브 어레이 블록 MC#(i, 1)∼MC#(i,n)에 공통으로 워드선군 WLS가 배치되고, 열 그룹 CG#j의 서브 어레이 블록 MG#(1,j)∼MC#(m,j)에 공통으로 열 선택선군 CSLS가 배치된다.
메모리 서브 어레이 블록 MC#(1, 1)∼MC#(m, n)에 대응하여, 인접 메모리 서브 어레이 블록에 공유되도록 센스 앰프열 SA#(1, 1)∼SA#(m+1, n)이 배치된다. 센스 앰프열 SA#(1, 1)∼SA#(m+1, n) 각각은 대응 메모리 서브 어레이 블록의 각 열에 대응하여 배치되고, 활성화시 대응하는 열 상의 메모리 셀 데이터를 검지하여 증폭하는 센스 앰프 회로와, 열 선택선군 CSLS에 포함된 열 선택 신호선 CSL에 따라 대응 메모리 서브 어레이 블록의 열을 선택하는 IO 게이트를 포함한다. 이 도 22에 도시한 메모리 어레이는 공유 센스 앰프 구성을 갖고, 선택 메모리 셀을 포함하는 서브 어레이 블록 만이 대응 센스 앰프 열에 결합되어 검지 및 증폭이 실행된다. 선택 서브 어레이 블록과 쌍을 이루는 (센스 앰프를 공유함) 서브 어레이 블록은 대응 센스 앰프 열에서 절리된다. 나머지 비선택 메모리 서브 어레이 블록은 프리차지 상태를 유지하고, 대응 센스 앰프열과 접속된다. 따라서, 활성화시 (워드선 선택시)에 있어서는 선택 메모리 블록과 쌍을 이루는 비선택 서브 어레이 블록이 대응 센스 앰프열에서 분리되고, 이 선택 서브 어레이 블록에 대응하여 마련된 센스 앰프열 만이 활성화된다.
로우 디코더 RD는 행 블록, RG#1∼RG#m중 하나의 행 그룹을 선택하고 또한 이 선택 행 그룹에 포함된 워드선군 WLS중 하나의 워드선 WS를 선택 상태로 구동한다.
한편, 열그룹 CG#1∼CG#1n에 대응하여 각각 칼럼 디코드 회로 CD1∼CDn이 마련된다. 이들 칼럼 디코드 회로 CD1∼CDn은 동시에 대응 열선택선군 CSLS중 소정수의 열선택선 CSL을 선택 상태로 구동한다. 도 22에 있어서는 하나의 서브 어레이 블록에 있어서 8비트의 메모리 셀이 동시에 선택된다. 하나의 열선택선 CSL이 서브 어레이 블록에 있어서 8열을 선택하는 구성이 사용되어도 좋고, 또 하나의 열선택선 CSL은 대응 메모리 서브 어레이 블록에 있어서 2열을 선택하고, 4개의 열선택선 CSL이 동시에 선택 상태로 구동되는 구성이 사용되어도 좋다.
이 열선택 동작시에 있어서는 열그룹 CG#1∼CG#n 각각에 있어서 열선택 동작이 실행된다.
센스 앰프열 SA#(1, 1)∼SA#(m+1, n) 각각은 대응 IO 게이트를 거쳐 로컬(local) IO 버스선쌍 LIO에 결합된다. 로컬 IO 버스선쌍 LIO는 메모리 서브 어레이 블록 각각에 대응하여 마련된다. 도 22에 있어서는 하나의 센스 앰프열에 있어서 4개의 IO 버스선쌍 LIO가 접속되고, 하나의 센스 앰프열에 있어서 4비트의 메모리 셀 데이터가 판독되는 구성이 일예로서 도시되어 있다.
한편, 열 방향으로 연장하여, 열그룹 CG#1∼CG#n 각각에 대응하여글로벌(global) IO 버스 GIOS가 마련된다. 이 도 22에 있어서는 열 그룹 CG#1∼CG#n 각각에 있어서 글로벌 IO 버스 GIOS는 8개의 글로벌 IO선쌍 GIO를 포함하도록 도시되어 있다. 글로벌 IO 버스 GIOS는 대응 열그룹의 각 로컬 IO선쌍 LIO에 블록 선택 게이트 BSG를 거쳐 결합된다. 이들 글로벌 IO 버스 GIOS는 메모리 어레이의 양측에 대향하여 배치된 라이트 드라이브 회로군 WDS1∼WDSn 및 프리 앰프 회로군 PAS1∼PASn에 결합된다. 라이트 드라이브 회로군 WDS1∼WDSn 각각은 글로벌 IO 버스 GIOS의 각 글로벌 IO선쌍에 대응하여 마련된 라이트 드라이브 회로를 포함하고, 활성화시 내부 라이트 데이터 버스 WB를 거쳐 주어지는 데이터를 증폭하여 대응 글로벌 IO선쌍상에 전달한다. 프리 앰프 회로군 PAS1∼PASn 각각은 글로벌 IO 버스 GIOS 상의 글로벌 IO선쌍 각각에 대응하여 마련된 프리 앰프 회로를 포함하고, 프리 앰프 활성화 신호 RAE의 활성화시 활성화되어 대응 글로벌 IO선쌍 상의 신호 전위를 증폭하여 내부 리드 데이터 버스 RB상으로 판독한다. 데이터 기록시 라이트 드라이브 회로군 WDS1∼WDSn에 포함된 라이트 드라이브 회로는 모두 동시에 활성화되고, 또 데이터 판독시 프리 앰프 회로군 PAS1∼PASn에 포함된 프리 앰프 회로는 모두 동시에 활성화된다. 이어서, 동작에 대하여 간단히 설명한다.
로우 디코더 RD는 도시하지 않은 로우 어드레스 신호(또는 로우 프리 디코드 신호)를 디코드하고, 행 그룹 RG#1∼RG#m중 하나의 행그룹을 선택하고 또 이 선택행 그룹에 포함된 워드선군 WLS중 하나의 워드선 WL을 선택 상태로 구동한다. 이것에 의해, 선택행 블록에 대응하여 마련된 로컬 IO선쌍 LIO가 대응 글로벌 IO선쌍에 접속되고, 또 선택 행그룹 RD#i에 있어서 하나의 워드선 WL에 접속된 메모리 셀의 데이터가 대응 열상으로 판독된다. 선택행 그룹 RD#i에 대하여 마련된 센스 앰프열 SA#(i, 1)∼SA#(i, n) 및 SA#(i+1, 1)∼SA#(i+1, n)이 대응 서브 어레이 블록 MC#(i,1)∼MC#(i,n)에 결합된다. 이 선택행 그룹 RG#i와 센스 앰프열을 공유하는 행 그룹 RG#(i+1) 및 RG#(i-1)에 포함된 서브 어레이 블록은 대응 센스 앰프열에 절리된다. 나머지 비선택 행그룹은 프리차지 상태(비활성 상태)로 유지된다. 이어서, 센스 앰프열 SA#(i, 1)∼SA#(i, n) 및 SA#(i+1, 1)∼SA#(i, n)이 활성화되고, 선택행 그룹 RG#i의 선택 워드선 WL에 접속된 메모리 셀 데이터의 검지 및 증폭과 래치 동작이 실행된다. 이어서, 데이터를 기록 또는 판독하기 위한 열선택 동작이 실행된다.
열선택 동작시에 있어서는 칼럼 디코드 회로 CD1∼CDn이 칼럼 어드레스 신호(프리디코드 신호)를 디코드하고, 대응 열선택선군 CSLS중 소정수의 열선택선 CSL을 선택 상태로 구동한다. 이것에 의해, 센스 앰프열에 포함된 IO 게이트가 도통하고, 대응 메모리 서브 어레이 블록의 열을 로컬 IO선쌍 LIO에 결합한다. 선택행 그룹 RG#i에 대하여 마련된 로컬 IO선쌍 LIO는 블록 선택 게이트 BSG를 거쳐 대응 글로벌 IO 버스 GIOS의 글로벌 IO선쌍 GIO에 결합되어 있다. 이것에 의해, 열 그룹 CG#1∼CG#n 각각에 있어서 선택된 메모리 셀열이 대응 글로벌 IO 버스 GIOS에 결합된다. 데이터 기록시에 있어서는 라이트 드라이브 회로군 WDS1∼WDSn이 활성화되고, 글로벌 IO 버스 GIOS를 거쳐 선택 메모리 셀에 데이터를 기록한다. 데이터 판독시에 있어서는 프리 앰프 회로군 PAS1∼PASn이 활성화되고, 이 글로벌 IO 버스 IO 버스 GIOS 상에 판독된 메모리 셀 데이터를 증폭하여 내부 리드 데이터버스 RB상에 전달한다. 이것에 의해, 32 비트 내지 256 비트의 데이터의 일괄 기록/판독이 실행된다.
이어서, 이 프리 앰프 회로군 PAS1∼PASn을 칼럼 디코드 회로 CD1∼CDn과 대향하도록 배치하는 것에 의해 고속 판독할 수 있는 이유에 대하여 설명한다.
도 23은 데이터 판독에 관련하는 신호선의 배선 지연 시간을 도시한 도면이다. 글로벌 IO선쌍 GIO는 그의 한쪽끝에서 다른쪽끝으로의 신호 전달시에 지연 시간 ΔTW의 배선 지연을 발생시킨다. 열선택선 CSL도 칼럼 디코드 회로로 부터의 열선택 신호를 한쪽끝에서 다른쪽끝으로 전달할 때에 같은 배선 지연 ΔTW를 발생시킨다. 데이터 판독시, 센스 앰프 SA에 의해 래치되어 있는 데이터는 열선택선 CSL상의 열선택 신호에 응답하여 도통하는 IO 게이트 IOG를 거쳐 로컬 IO선쌍 LIO에 전달되고, 이어서 블록 선택 게이트 BSG를 거쳐 이 로컬 IO선쌍의 데이터가 글로벌 IO선쌍 GIO으로 전달된다. 열선택 동작시에 있어서는 센스 앰프 SA는 미리 메모리 셀 MS의 기억 데이터를 증폭하여 래치하고 있고, 비트선 BL(또는 /BL)상의 신호 전위는 기억 데이터에 따른 전위 레벨로 유지되어 있다. 열선택시에 있어서, 이 IO 게이트 IOG, 로컬 IO선쌍 LIO 및 블록 선택 게이트 BSG를 거쳐 신호가 전파되는 경로에서의 배선 지연을 ΔT1로 한다.
프리 앰프와 칼럼 디코더가 같은 측에 마련되어 있는 경우, 칼럼 디코더에 가장 가까운 센스 앰프열(도 22의 센스 앰프열 SA#(m+1, 1)∼SA#(m+1, n))이 선택되었을 때, 글로벌 IO선쌍 GIO의 배선 지연 시간은 고려할 필요가 없고, 지연 시간 ΔT1에서 프리 앰프에 메모리 셀 데이터거 전달된다. 한편, 칼럼 디코더에서 가장먼 곳에 있는 센스 앰프열(도 22의 센스 앰프열 SA#(1, 1)∼SA#(1, n))이 선택되는 경우, 열선택 신호가 지연 시간 ΔTW 후에 도달하여 열선택이 실행된다. 이 열선택후, 메모리 셀 데이터가 글로벌 IO선쌍 GIO를 거쳐 다시 배선 지연 ΔTW후 프리 앰프에 전달된다. 따라서, 이 경우 칼럼 데이터의 출력부 신호가 상승하고 나서 메모리 셀 데이터가 프리 앰프에 전달하기까지에는 시간 ΔT1+2·ΔTW의 지연 시간이 필요하게 된다.
즉, 칼럼 디코더에 가장 가까운 센스 앰프열이 선택된 경우와 칼럼 디코더에서 가장 멀리 떨어진 센스 앰프열이 선택된 경우, 프리 앰프에 도달하는 메모리 셀 데이터는 2·ΔTW의 시간차를 갖는다. 프리 앰프의 활성화는 글로벌 IO선쌍상의 데이터가 확정한 상태에서 실행할 필요가 있고, 이 경우 최악 케이스에 의해 그의 활성화 타이밍이 결정된다. 따라서, 칼럼 디코더의 출력부의 신호가 상승하고 나서, 2·ΔTW2+ΔT1의 시간이 경과한 후가 아니면 프리 앰프는 활성화할 수 없다. 프리 앰프가 정확히 증폭 동작을 실행하기 위해서는 이 프리 앰프는 어떤 기간 활성화 상태로 유지할 필요가 있다. 이 때문에, 열선택 신호선 CSL상의 신호는 이 프리 앰프가 활성 상태인 동안 글로벌 IO선상의 데이터가 확정 상태로 되도록 활성 상태로 유지할 필요가 있다. 따라서, 이 경우 열선택 신호선 CSL의 활성화 기간은 2·ΔTW+ΔTp이상 필요하게 된다. 여기서, ΔTp는 프리 앰프의 필요 최소한의 활성화 기간을 나타낸다.
이어서, 프리 앰프를 칼럼 디코더와 대향하여 배치한 경우의 판독 동작에 대하여 도 24를 참조하여 설명한다. 도 24에 있어서, GIO(min)는 칼럼 디코더에 가장 가까운 센스 앰프열이 선택되었을 때의 프리 앰프의 입력부 파형을 나타내고, GIO(max)는 칼럼 디코더에서 가장 먼 센스 앰프열이 선택되었을 때의 프리 앰프의 입력 파형을 나타낸다. 또한, CSL(min)은 칼럼 디코더에 가장 가까운 센스 앰프열이 선택될때의 선택 센스 앰프열에 대한 신호 파형을 나타내고, CSL(max)은 칼럼 디코더에서 가장 먼 센스 앰프열을 선택할 때 이 선택 센스 앰프열에 도달하는 열선택 신호를 나타낸다. PAE는 프리 앰프 활성화 신호이다.
먼저, 시각 Ta에 있어서 칼럼 디코더의 출력이 확정 상태로 되고, 선택열에 대응하는 열선택 신호의 신호 전위가 상승한 경우를 고려한다. 지금, 칼럼 디코더에 가장 가까운 센스 앰프열(도 22의 센스 앰프열 SA#(m+1, 1)∼SA#(m+1, n))이 선택된 경우를 고려한다. 이 경우, 열선택 신호의 배선 지연을 발생하지 않으므로, 이 가장 가까운 센스 앰프열에 대한 열선택 신호 CSL(min)은 시각 Ta에 있어서 상승한다. 이 선택 센스 앰프열이 유지하는 데이터는 로컬 IO선쌍을 거쳐 글로벌 IO선쌍 GIO로 전달된다. 이 글로벌 IO선쌍으로의 메모리 셀 데이터 전달에 지연 시간 ΔT1이 필요하게 된다. 이어서, 이 프리 앰프에서 가장 가까운 위치의 센스 앰프열이 선택되었으므로, 프리 앰프에는 메모리 셀 데이터가 배선 지연 시간 ΔTW 경과후에 도달한다. 따라서, 시각 Ta에서 시각 ΔT1+ΔTW 경과후에 프리 앰프에 대한 입력 신호 GIO(min)가 확정 상태로 된다.
시각 Tb에 있어서 칼럼 디코더의 출력이 상승하면, 따라서 그의 가장 가까운 센스 앰프열에 대한 열선택 신호 CSL(min)도 비활성화된다. 이 시각 Tb에서 시간 ΔT1+ΔTW 경과후에 프리 앰프의 입력 GIO(min)이 소정의 프리차지 전위 레벨로 복귀한다.
한편, 시각 Ta에 있어서 칼럼 디코더의 출력부 신호가 상승하고, 칼럼 디코더에서 가장 먼 센스 앰프열이 선택된 경우를 고려한다. 이 경우, 가장 먼 센스 앰프열에 대한 열선택 신호 CSL(max)은 지연 시간 ΔTW 경과후에 활성화된다. 이어서 지연 시간 ΔT1 경과후에 이 열선택 신호 CSL(max)에 의해 선택된 메모리 셀 데이터가 글로벌 IO선쌍 GIO상에 전달된다. 이 칼럼 디코더에서 가장 먼 센스 앰프열은 프리 앰프에 가장 가까운 센스 앰프열이고, 글로벌 IO선쌍의 배선 지연은 무시할 수 있고, 따라서 프리 앰프에 대한 메모리 셀 데이터 신호 GIO(max)는 시각 Ta에서 시간 ΔTW+ΔT1 경과후에 확정 상태로 된다.
따라서, 프리 앰프의 입력부에서 부면, 칼럼 디코에서 가장 먼 센스 앰프열이 선택되었을 때의 지연 시간과 칼럼 디코에 가장 가까운 센스 앰프열이 선택되었을 때의 지연 시간은 같게 된다. 즉, 프리 앰프에서 보면, 선택 센스 앰프열의 위치에 관계없이, 같은 타이밍에 판독 데이터가 부여된다. 프리 앰프 활성화 신호 PAE는 어느 센스 앰프열이 선택되어도 프리 앰프의 입력 신호가 확정 상태일 때에 활성화된다. 따라서, 도 24에 도시한 시각 Tc에 있어서 프리 앰프 활성화 신호 PAE를 활성화할 수 있다. 또한, 프리 앰프는 시각 Tb에 칼럼 디코더 출력부의 열선택 신호가 비활성화되었을 때에 글로벌 IO선쌍이 소정의 프리차지 상태로 복귀하는 시각 Tb+ΔT+ΔTW까지 그의 증폭 동작을 완료할 필요가 있다. 이 시간의 관계를 표로 나타내면 다음과 같다.
Ta+ΔT1+ΔTW<Tc, 또한
Tc+ΔTP<Tb+ΔT1+ΔTW
따라서, 열선택선을 활성 상태로 유지해야할 기간, 즉 Tb-Ta는 다음식의 관계를 만족한다.
Tb-Ta>ΔTP
따라서, 열선택 신호의 활성 기간은 프리 앰프가 활성화되는 기간과 같은 정도까지 짧게 할 수 있고, 동작 주파수를 높게 할 수 있다. 특히, 클럭 동기형(싱크로너스) DRAM을 사용하는 경우, 열선택 신호선을 클럭 신호에 동기하여 순차 선택 상태로 구동하므로, 이 클럭 신호의 주파수를 높게 할 수 있고, 따라서 고속 동작하는 싱크로너스 DRAM을 얻을 수 있다.
데이터 기록시에 있어서는 칼럼 디코더로 부터의 열선택 신호와 라이트 드라이버로 부터의 기록 데이터는 같은 방향을 따라 전송된다. 따라서, 이 경우 칼럼 디코더의 활성화 타이밍에 대하여 대략 같은 타이밍에 라이트 드라이버를 활성화하면, 메모리 어레이내의 어떤한 위치의 센스 앰프열이 선택되어도 열선택 신호와 같은 타이밍에 기록 데이터가 전달되므로, 기록 데이터를 메모리 셀에 기록하기 위해, 필요최소한의 기간 라이트 드라이버가 활성화되면 좋다.
따라서, 이 도 21 및 도 22에 도시한 바와 같이, 프리 앰프를 칼럼 디코더와 대향하여 배치하고, 라이트 드라이버를 칼럼 디코더에 인접하여 배치하는 것에 의해, 데이터 기록 및 판독시, 열선택선은 데이터 기록/판독에 필요최소한의 기간만 선택 상태로 구동하는 것만으로 좋고, 고속 동작을 실현할 수 있다.
실시 형태 9
도 25의 (a)는 본 발명의 실시 형태 9에 따른 반도체 집적 회로 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 25의 (a)에 있어서, DRAM 매크로(3)의 전원선 배치가 도시되어 있다. 도 25의 (a)에 있어서, DRAM 매크로(3)는 4분할된 영역 각각에 배치된 메모리 어레이(54a), (54b), (54c) 및 (54d)를 포함한다. 이들 메모리 어레이(54a∼54d)는 각각 서브 뱅크를 구성하지만, 이 뱅크의 할당은 앞서의 실시 형태 어느 것이라도 사용해도 좋다.
메모리 어레이(54a∼54d)에 근접하여 직사각형 영역 외주를 따라 하나의 메모리 어레이당 2개의 뱅크가 마련되도록, 전원 패드 PS1∼PS8이 배치된다. 전원 패드 PS1 및 PS8이 메모리 메모리 어레이(54a)에 근접하여 마련되고, 전원 패드 P2 및 P3이 메모리 어레이(54b)에 근접하여 마련되고, 전원 패드 PS4 및 PS5가 메모리 어레이(54d)에 근접하여 마련되고, 전원 패드 PS6 및 PS7이 메모리 어레이(54c)에 근접하여 마련된다.
전원 패드 PS1 및 PS8은 메모리 어레이(54a)의 외주를 따라자형으로 형성된 주전원선 MV1에 의해 결합된다. 전원 패드 PS2 및 PS3은 메모리 어레이(54b)의 외주를 따라 역자형으로 배치된 주전원선 MV2에 의해 상호 결합된다. 전원 패드 PS4 및 PS5는 메모리 어레이(54d)를 둘러싸도록 역자형으로 배치된 주전원선 MV4에 의해 상호 결합된다. 전원 패드 PS6 및 PS7은 메모리 어레이(54c)의 외부에자형으로 배치된 주전원선 MV3에 의해 결합된다. 주전원선 MV1∼MV4 각각은 대응 메모리 어레이(54a∼54d) 상에 걸쳐 연장하는 부전원선 SV에 의해 서로 대향하는부분이 상호 결합된다. 주전원선 MV1∼MV4는 내부 전원 회로(56)에 결합되어 전원전압을 이 내부 전원 회로(56)에 공급한다. 내부 전원 회로(56)는 이들 주전원선 MV1∼MV4 각각에 대응하여 마련된 내부 강압 회로를 갖고, 주전원선에서 주어진 전원전압을 강압하여 어레이 전원선 AP1∼AP4 상에 어레이용 전원전압을 공급한다. 이 어레이용 전원전압은 센스 앰프의 동작 전원전압으로서 사용된다.
어레이 전원선 AP1∼AP4는 각각 대응 메모리 어레이(54a∼54d) 상에 있어서 메쉬 형상으로 배치된다. 행방향으로 배치된 어레이 전원선 AP1∼AP4는 예를 들면 제2층 알루미늄 배선층으로 구성된다. 한편, 주전원선 MV1∼MV4 및 부전원선 SV는 또 상층의 제3층 알루미늄 배선층으로 구성된다. 어레이 전원선 AP1∼AP4는 메모리 어레이(54a∼54d)에 마련된 센스 앰프의 동작 전원전압 및 비트선 프리차지 전압 등의 중간 전압을 생성하기 위해 사용된다. 한편, 주전원선 MV1∼MV4 및 부전원선 SV상의 전압은 그 어레이 주변 회로 및 뱅크 제어 회로의 동작 전원전압으로서 사용된다.
또한, 내부 전원 회로(56)는 이 DRAM 매크로(3)의 중앙부에 집중적으로 배치되도록 도시되어 있다. 그러나, 이 내부 전원 회로(56)는 메모리 어레이(54a∼54d) 각각에 인접하여 마련되고, 대응 주전원선에서 대응 어레이 전원선상에 어레이 전원전압을 공급하는 내부 강압 회로를 포함하고, 이 내부 강압 회로는 대응 메모리 어레이에 인접하여 배치된다.
도 25의 (b)는 주전원선 MV 및 부전원선 SV의 구성을 도시한 도면이다. 도 25의 (b)에 도시한 바와 같이 전원 패드 PS(PS1∼PS8)는 전원 전압 Vcc를 받는 전원전압 패드 PSc와 접지전압 Vss를 공급하는 접지전압 패드 Pss를 포함한다. 주전원선 MV는 이 전원 전압 패드 PSc에 결합된 주전원전압 전달선 MVc와 접지전압 패드 PSs에 결합되어 접지전압 Vss를 전달하는 주접지전압 전달선 MVs를 포함한다. 부전원선 SV도 따라서 주전원전압 전달선 MVc에 결합되는 부전원전압 전달선 SVc와 주접지전압 전달선 MV에 결합되는 부접지전압 전달선 SVs를 포함한다. 주전원전압 전달선 MVc와 주접지전압 전달선 MVs는 コ자형의 형상을 갖고 있고, 동일 배선층에 형성되고, 주접지전원 전달선 MVs와 주전원전압 전달선 MVc의 교차부에 있어서는 배선의 충돌을 방지하기 위해, 다른, 예를 들면 2층 알루미늄 배선층에 의해 교차부에서 한쪽 전압 전달선을 접속하는 것에 의해, 배선의 충돌을 방지한다. 이것은 부전원전압 전달선 SVc와 주접지전압 전달선 MVs의 교차부 및 부접지전압 전달선 SVs와 주전원전압 전달선 MVc의 교차부에 있어서도 마찬가지이다.
이들 주전원선 MV 및 부전원 SV는 전원 패드 PS에 결합되어 있고, 충분히 넓은 배선폭을 가지며, 큰 전류 공급 능력을 갖는다.
도 26은 하나의 서브 뱅크에서의 전원의 분배 태양을 도시한 도면이다. 도 26에 있어서, 전원 패드 PS에 결합되는 주전원선 MV는 프리 앰프, 라이트 드라이버 및 칼럼 디코더 및 뱅크 제어 회로를 포함하는 주변 회로(57)에 동작 전원전압을 공급하고, 또 내부 전원 회로(56)에 포함된 어레이 전원 회로(56a)에 대하여 결합된다. 어레이 전원 회로(56a)는 이 주전원선 MV에 포함된 주전원전압 전달선 MVc 상의 전원전압 레벨을 강압하여 어레이용 전원전압을 생성하여 어레이 전원선 AP 상으로 전달한다. 센스 앰프군(58)은 이 어레이 전원선 AP상의 전원전압을 동작전원전압으로서 동작한다.
주변 회로(57)는 상술한 바와 같이, 프리 앰프 및 라이트 드라이버 등을 포함한다. 이들 프리 앰프 및 라이트 드라이버는 동시에 많은 수의 회로가 동작하고, 큰 전류를 소비한다. 특히, DRAM 매크로에 포함된 뱅크가 클럭 신호에 동기하여 동작하는 클럭 동기형 DRAM인 경우, 많은 수의 회로가 동시에 또한 고속으로 동작한다(각 클럭 사이클에 있어서 데이터의 기록 또는 판독이 실행됨). 칼럼 디코더에 있어서도 마찬가지로 열선택 동작을 실행할 때, 도 22에 도시한 어레이 배치에 나타낸 바와 같이, 많은 수의 열선택선을 동시에 선택 상태로 구동할 필요가 있다.
그래서, 전원 패드 PS에 결합되는 주전원선 MV를 그의 폭이 넓은 주전원선에 의해 안정하게 전류를 공급한다. 더욱이, 이 주전원선 MV를 부전원선으로 결합하는 것에 의해, 등가적으로 그의 폭을 크게 하여, 배선 저항의 저하를 도모하고, 또한 이 부전원선에 있어서 노이즈가 생긴 경우, 주전원선에서 흡수하고 다른 부전원선으로의 전달을 방지하고, 전원 노이즈의 전달을 방지하고 전원전압의 안정화를 도모한다. 이것에 의해, 주변 회로가 고속으로 동작하는 경우에 있어서도 안정하게 전류를 공급하고 또한 전원 노이즈의 발생을 억제할 수 있고, 정확하고 고속으로 동작하는 주변 회로를 실현할 수 있다.
한편, 어레이 전원 회로(56a)는 이 메쉬형으로 배치된 어레이 전원선 AP를 거쳐 센스 앰프군(58)에 대하여 동작 전원전압을 공급한다. 센스 앰프군(58)은 동시에 1행에 결합되는 메모리 셀의 데이터 검지 증폭을 실행하여 비교적 큰 전류를소비한다. 이 메쉬형으로 배치된 어레이 전원선에 의해 어레이 전원선 AP의 배선 저항을 저하시키고, 또 센스 앰프 동작시의 대전류 소비시에 있어서도 등가적으로 폭이 넓게 된 어레이 전원선 AP에 의해 안정하게 센스 동작시의 전류를 공급하여, 센스 동작의 안정화를 도모한다.
이 도 26에 있어서, 주변 회로로서는 고속 동작하는 프리 앰프 및 라이트 드라이버 및 뱅크 제어 회로를 도시하고 있다. 그러나, 칼럼 디코더 및 로우 디코더 등의 주변 회로 모두를 포함한다.
도 27은 메모리 어레이부의 배선의 배치를 개략적으로 도시한 도면으로서, 열방향을 따라 단면 구조를 개략적으로 도시한 것이다. 도 27에 있어서, 메모리 셀은 반도체 기판 영역(60) 표면에 형성된 고농도 N형 불순물 영역(61a) 및 (61b)과 이들 불순물 영역(61a) 및 (61b) 사이의 채널 영역 상에 도시하지 않은 게이트 절연막을 거쳐 형성된 제1층 폴리시리콘층으로 형성되는 게이트 전극층(62)을 포함한다. 이 불순물 영역(61a) 및 (61b)와 게이트 전극층(62)에 의해 메모리 셀 트랜지스터(액세스 트랜지스터)가 형성된다. 불순물 영역(61a)은 제2층 폴리실리콘층으로 구성된 비트선으로 되는 도전층(63)에 전기적으로 접속된다. 분순물 영역(61b)이 도전층(63) 상에 까지 연장하는 플라그층과 이 플라그층에 결합되는 제3층 폴리실리콘층으로 구성된 도전층(64)과 이 도전층(64) 상에 커패시터 절연막을 거쳐 형성된 제4층 폴리실리콘층으로 구성된 도전층(65)을 포함한다. 도전층(64)은 메모리 셀의 정보를 기억하기 위한 축적 노드로 되고, 한편 도전층(65)은 이 메모리 셀 커패시터의 다른쪽 전극이고, 일정한 중간 전압을 받는셀 플레이트 전극층으로 된다.
이 제4층 폴리실리콘층으로 구성된 도전층(65) 상에 게이트 전극층(62)과 평행으로 제1층 알루미늄 배선층(66)이 형성되고, 또 상층에 제2층 알루미늄 배선층(67)이 형성된다. 제1층 알루미늄 배선층(66)은 워드선 션트(shunt) 영역에 있어서 게이트 전극층(62)과 전기적으로 접속되고, 이 게이트 전극층(62)의 전기적 저항을 저하시킨다.
도 27에 도시한 바와 같이, 메모리 어레이내에 있어서는 최상층의 배선층은 제2층 알루미늄층(67)이다. 따라서, 주전원선 MV를 강화하기 위한 부전원선SV를 메모리 어레이상에 배치하여도, 이 부전원선 SV는 제3층 알루미늄 배선층이고, 어떤 메모리 어레이내의 배선에 영향을 미치지않고 배치할 수 있다.
도 28은 이 메모리 어레이부에서 행방향을 따른 단면 구조를 개략적으로 도시한 도면이다. 도 28에 있어서, 행방향을 따라 연장하는 예를 들면, 로컬 IO선(LIO)를 구성하는 제1층 알루미늄 배선층으로 구성된 도전층(70) 및 그 상층의 배선층을 도시하고 있다. 이 도전층(70) 상에 형성된 제2층 알루미늄 배선층이 배치된다. 이 제2층 알루미늄 배선층은 워드선 션트 영역에 있어서 배치되는 글로벌 IO선(GIO)로 되는 도전층(71)과, 접지전압 Vss를 전달하는 접지전압 전달선으로 되는 도전층(72)과, 어레이 전원전압 Vcc를 전달하는 전원전압 전달선으로 되는 도전층(73)과, 열선택선(CSL)로 되는 도전층(74a) 및 (74b)를 포함한다. 도전층(72) 및 (73)은 어레이 전원선 AP를 구성하고, 어레이용 전원전압 Vss 및 Vcc를 전달한다.
이 제2층 알루미늄 배선층상에 주전원선 MV 및 부전원선 SV를 배치하기 위한 제3층 알루미늄 배선층이 형성되고, 이 제3층 알루미늄 배선층은 접지전압 Vss를 전달하는 도전선(75)과 전원전압 Vcc를 전달하는 도전선(76)을 포함한다.
이 도 28에 도시한 배선의 배치에 있어서, 열선택선(CSL)으로 되는 도전층(74a) 및 (74b) 사이에 접지전압 Vss 및 전원전압 Vcc를 전달하는 어레이용 전원선으로 되는 도전층이 배치되어도 좋다(통상, 열선택선은 하나이고 복수의 메모리 셀열을 동시에 선택하기 위해 메모리 셀열보다도 넓은 핏치를 갖고 있고, 그 사이에 전원선을 적당히 배치하는 것이 가능함). 또한 글로벌 IO선(GIO)으로 되는 도전층(71)은 도 28에 있어서 점선으로 나타낸 바와 같이, 제3층 알루미늄 배선층에 형성되어도 좋다. 제3층 알루미늄 베선층은 그의 순도가 제2층 알루미늄 배선층보다도 높고, 전기적 특성이 우수하므로, 글로벌 IO선의 배선 지연을 저감할 수 있다.
따라서, 이 도 28에 도시한 바와 같이, 제3층 알루미늄 배선층의 도전층(75) 및 (76)을 사용하는 것에 의해, 메모리 어레이내의 구성 요소에 대하여 어떠한 악영향도 미치지 않고, 전원선 강화를 위한 부전원선 또는 주전원선을 용이하게 배치할 수 있고, 주변 회로를 고속으로 또한 안정하게 동작시킬 수 있다.
도 29는 본 발명의 실시 형태 9에서의 전원선의 접속 형태를 개략적으로 도시한 도면이다. 도 29에서, 워드선 WL에 있어서는 워드선 션트 영역 WLST에서 제1층 폴리실리콘층의 게이트 전극층과 상층의 제1층 알루미늄 배선층이 콘택트 영역 CTa에 있어서 전기적으로 접속된다(말뚝박음). 이 워드선 션트 영역 WLST는 서브어레이 블록의 경계영역이고, 메모리 셀은 존지하지 않는다. 이 워드선 션트 영역 WLST에 있어서 글로버 IO선쌍 GIO이 배치된다. 글로벌 IO선쌍 GIO는 제2층 알루미늄 배선층 또는 제3층 알루미늄 배선층으로 구성된다. 이 글로벌 IO선쌍은 행방향을 따라 연장하는 로컬 IO선쌍 LIO와 도시하지 않은 블록 선택 게이트를 거쳐 전기적으로 접속된다. 로컬 IO선쌍 LIO는 제1층 알루미늄 배선층(1Al)에 있다.
센스 앰프 SA에 대한 전원 전압을 공급하는 센스 앰프 전원선 APa는 행방향을 따라 연장하고, 제1층 알루미늄 배선층으로 구성된다.
한편, 행방향에 있어서는 제2층 알루미늄 배선층(2Al)으로 구성되는 열선택선 CSL이 배치된다. 이 열선택선 CSL상의 열선택 신호에 의해 센스 앰프 회로 SA가 도시하지 않은 IO 게이트를 거쳐 로컬 IO선쌍 LIO에 전기적으로 접속된다. 이 열방향을 따라 제2층 알루미늄 배선층으로 구성된 센스 앰프 전원선 APb가 메모리 어레이 상에 걸쳐 연장하여 배치되고, 한편 워드선 션트 영역 WLST에 있어서 제2층 알루미늄 배선층으로 구성된 센스 앰프 전원선 APc가 배치된다. 이들 제2층 알루미늄 배선층으로 구성되는 센스 앰프 전원선 APb 및 APc는 콘택트 영역 CTb 및 CTc에 있어서 제1층 알루미늄 배선층으로 구성되는 센스 앰프 전원선 APa와 전기적으로 접속된다. 이 열방향에 있어서, 메모리 어레이상에 걸쳐, 제3층 알루미늄 배선층으로 구성된 부전원선 SV가 배치된다. 센스 앰프 회로 SA는 비트선 BL에 접속되고, 이 비트선 BL과 워드선 WL 사이에 교차부에 대응하여 메모리 셀 MS가 배치된다.
이 행방향을 따라 연장하는 센스 앰프 전원선 APa를 제1층 알루미늄 배선층으로 구성하는 것에 의해, 제2층 알루미늄 배선층으로 구성되는 열선택선 CSL과의 배선 충돌을 방지할 수 있다. 또한, 글로벌 IO선쌍 GIO가 제2층 알루미늄 배선층으로 구성될때의 센스 앰프 전원선 APa와 글로벌 IO선쌍 GIO와 배선의 충돌을 방지할 수 있다. 제1층 알루미늄 배선층은 제2층 알루미늄 배선층보다도 저항치가 조금 높지만, 적당한 간격을 두고서, 제2층 알루미늄 배선층으로 구성되는 센스 앰프 전원선 APc 및 APb를 전기적으로 접속하는 것에 의해, 이 제1층 알루미늄 배선층으로 구성되는 센스 앰프 전원선 APa의 저항치를 낮게 하고, 또 소정의 간격으로 센스 앰프 전원선 APa와 제2층 알루미늄 배선층으로 구성되는 센스 앰프 전원선 APb 및 APc를 전기적으로 접속하는 것에 의해, 이 센스 앰프 전원선 APa에서의 저항치의 저하뿐만아니라, 전류 공급력도 크게 되고, 센스 앰프 전원선 APa의 전원전압의 변동을 억제하고, 안정한 센스 동작을 실현한다. 부전원선 SV는 또 상층의 제3층 알루미늄 배선층으로 구성되어 있고, 이 메모리 어레이내의 전원선의 배치에 어떠한 악영향도 미치지 않고 주변 회로용의 전원전압을 공급할 수 있다.
변경예
도 30은 본 발명의 실시 형태 9의 반도체 집적 회로 장치의 변경예의 구성을 개략적으로 도시한 도면이다. 도 30에 있어서는 주 및 부전원선의 배치만이 도시되어 있다. 도 30에 있어서, 4개의 메모리 뱅크(54a∼54d)가 배치된다. 이들 메모리 어레이(54a∼54d)의 뱅크 할당은 임의이다. 메모리 어레이(54a) 및 (54c)에 근접하여 전원 패드 PSa, PSb, PSc 및 PSd가 정렬하여 배치된다. 전원 패드 PSa는 메모리 어레이(54a) 및 (54b)에 걸쳐 한쪽 방향을 따라 연장하여 배치된 주전원선MVa에 결합되고, 전원 패드 PSb는 주전원선 MVa와 메모리 어레이(54a) 및 (54b)에 관하여 대향하여 배치된 주전원선 MVb에 접속된다. 주전원선 MVa 및 MVb는 메모리 어레이(54a) 및 (54b) 상에 걸쳐 연장하여 배치된 부전원선 SV에 의해 상호결합된다.
한편, 전원 패드 PSc는 메모리 어레이(54c) 및 (54d)에 걸쳐 연장하여 배치된 주전원선 MVc에 전기적으로 접속되고, 또 전원 패드 Psd는 메모리 어레이(54c) 및 (54d)에 관하여 주전원선 MVc와 대향하여 배치된 주전원선 MVd에 전기적으로 접속된다. 주전원선 MVc 및 MVd는 메모리 어레이(54c) 및 (54d)상에 걸쳐 연장하여 배치된 부전원선 SV에 의해 소정의 간격으로 상호결합된다.
이 도 30에 도시한 바와 같이, 메모리 어레이(54a∼54d) 중 한쪽측에서만 전원 패드 PSa∼PSd를 배치하고, 이들 전원 패드에서 주변 회로 및 제어 회로를 위한 전원전압을 공급하기 위한 주전원선 MVa∼MVd를 배치하고 또 부전원선 SV에 의해 주전원선 MVa∼MVd를 강화한다. 이 도 30에 도시한 바와 같은 사다리형 형상의 전원 배치를 사용하여도, 앞서의 각 메모리 어레이에 대하여 전원 패드가 2개 바련되는 구성과 마찬가지 효과를 얻을 수 있다. 이 주전원선 MVa∼MVd 및 부전원 SV는 앞서의 실시 형태에 설명한 것과 마찬가지로, 메모리 어레이에 형성되는 배선층보다 더 상층의 배선층이 사용된다(단, 글로벌 IO선이 제2층 알루미늄 배선층으로 구성되는 경우).
이 도 30에 도시한 구성에 있어서, 센스 앰프 등의 어레이 전원 전압 발생용의 어레이 전원 회로는 각 메모리 어레이에 근접하여 배치되고, 각각으로부터 대응메모리 어레이로의 어레이 전원전압이 생성된다. 이 경우, 적당한 주전원선에서 어레이 전원회로로 전원 전압이 공급된다.
이상과 같이, 본 발명의 실시 형태 9에 따르면, 전원 패드에 결합되는 전원선을 주전원선 및 메모리 어레이상에 걸쳐 연장하여 배치되는 부전원선에 의해 사다리형 형상으로 구성하고, 프리 앰프 및 라이트 드라이버 및 뱅크 제어 회로 등의 주변 회로의 동작 전원전압 공급원으로서 이용하도록 구성하였으므로, 고속 동작시에 있어서도 안정하게 전원전압을 공급할 수 있고, 데이터 입출력시 전원 노이즈가 발생하지 않고 고속으로 예를 들면 1024비트 데이터의 판독을 실행할 수 있다.
실시 형태 10
도 31은 본 발명의 실시 형태 10에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 31에 있어서, 이 반도체 집적 회로 장치(1)는 프로세서(2)와 DRAM 매크로(3)를 포함한다. 이 DRAM 매크로(3)는 4개의 영역에 각각 분산하여 배치되는 서브 뱅크(4v), (4w), (4x) 및 (4y)를 포함한다. 서브 뱅크(4v)는 메모리 어레이(4va), 로우 디코더(4vb), 칼럼 디코더(4vc), 칼럼 디코더(4vc)에 인접하여 배치된 프리 앰프(4vd), 프리 앰프(4vd)에 관하여 칼럼 디코더(4vc)와 대향하도록 배치된 라이트 드라이버(4ve)를 포함한다.
서브 뱅크(4w)는 메모리 어레이(4wa), 로우 디코더(4wb), 칼럼 디코더(4wc), 프리 앰프(4wd) 및 라이트 드라이버(4we)를 포함한다. 서브 뱅크(4x)는 메모리 어레이(4xa), 로우 디코더(4xb), 칼럼 디코더(4xc), 프리 앰프(4xd) 및 라이트 드라이버(4xe)를 포함하고, 서브 뱅크(4y)는 메모리 어레이(4ya), 로우 디코더(4yb),칼럼 디코더(4yc), 프리 앰프(4yd) 및 라이트 드라이버(4ye)를 포함한다. 이들 서브 뱅크(4v∼4y)는 같은 구성을 구비하고, 칼럼 디코더에 인접하여 프리 임프가 배치되고, 이 프리 앰프에 관하여 칼럼 디코더와 대향하도록 라이트 드라이버가 배치된다. 행방향을 따라 정렬하는 서브 뱅크(4v) 및 (4w)가 뱅크 A를 구성하고, 서브 뱅크(4x) 및 (4y)는 뱅크 B를 구성한다.
이 DRAM 매크로(3)의 행방향에 대해서 중앙 영역에 열방향을 따라 연장하는 DRAM 제어 회로(뱅크 제어 회로)(7)가 배치된다. 이 DRAM 제어 회로(7)는 뱅크 A 제어 회로 및 뱅크 B 제어 회로를 포함한다.
DRAM 제어 회로(7)는 열방향을 따라 연장하는 컨트롤 버스(12e)를 거쳐 프로세서(2)에 결합되고, 필요한 제어 신호 및 어드레스 신호를 받는다.
한편, 서브 뱅크(4v) 및 (4x)에 공통으로, 열방향을 따라 연장하는 내부 리드/라이트 데이터 버스(5x)가 배치되고, 서브 뱅크(4w) 및 (4y)에 공통으로, 열방향을 따라 연장하는 리드/라이트 데이터 버스(5y)가 배치된다. 내부 리드 데이터 버스(5x) 및 (5y)는 서브 뱅크(4v) 및 (4w) 각각상에 걸쳐 연장하여 배치되고, 이 메모리 어레이내의 배선층보다도 상층의 예를 들면, 제3층 알루미늄 배선층으로 형성된다.
내부 리드/라이트 데이터 버스(5x)는 서브 뱅크(4v)의 프리 앰프(4vd) 및 서브 뱅크(4x)의 프리 앰프(4xd)에 공통으로 결합되는 리드 데이터 버스선(5xr)과 서브 뱅크(4v)의 라이트 드라이버(4ve) 및 서브 뱅크(4x)의 라이트 드라이버(4xe)에 공통으로 결합되는 내부 라이트 데이터 버스선(5xw)을 포함한다. 내부 리드/라이트 데이터 버스(5y)는 서브 뱅크(4w)의 프리 앰프(4wd) 및 서브 뱅크(4y)의 프리 앰프(4yd)에 공통으로 결합되는 내부 리드 데이터 버스선(5yr)과 서브 뱅크(4w)의 라이트 드라이버(4we) 및 서브 뱅크(4y)의 라이트 드라이버(4ye)에 공통으로 결합되는 내부 라이트 데이터 버스선(5yw)를 포함한다. 이들 리드 데이터 버스와 라이트 데이터 버스를 따로따로 마련하는 것에 의해, 데이터 버스의 부하를 경감하고 고속으로 데이터를 전송한다.
도 32는 메모리 어레이부의 배선의 배치를 개략적으로 도시한 도면이다. 도 32에 있어서, 메모리 어레이내의 최상층 배선층은 제2층 알루미늄 배선층이고, 이 제2층 알루미늄 배선층은 글로벌 IO선(GIO)을 구성하는 도전층(80)과 어레이 전원선(Vcc/Vss)으로 되는 도전층(81)과 칼럼 디코더로 부터의 열선택 신호를 전달하는 열선택선(CSL)로 되는 도전층(82)을 포함한다.
이 제2층 알루미늄 배선층 상층에 내부 리드/라이트 데이터 버스(5x) 및 (5y)의 버스선(R/W)를 구성하는 도전층(83a) 및 (83b)가 배치된다. 이 제3층 알루미늄 배선층은 메모리 어레이내의 최상층의 배선층보다도 더 상층의 배선층이다. 따라서, 이 내부 리드/라이트 데이터 버스는 서브 뱅크의 레이아웃에 어떠한 영향도 미치지 않고 메모리 어레이, 칼럼 디코더, 프리 앰프 및 라이트 드라이버 상에 걸쳐 연장하여 배치할 수 있다(이 칼럼 디코더, 프리 앰프 및 라이트 드라이버를 구성하는 트랜지스터는 제2층 알루미늄 배선층보다도 하층의 배선층에 의해 구성됨).
이 도 31에 도시한 바와 같이, 예를 들면 제3층 알루민뮴 배선층과 같은 메모리 어레이의 최상층 배선층보다도 상층의 배선층을 사용하여 리드/라이트 데이터 버스를 배치하는 것에 의해, 서브 뱅크상에 걸쳐 내부 리드/라이트 데이터 버스를 배치할 수 있고, 평면적으로 봐서 이 내부 리드/라이트 데이터 버스를 배치하기위한 영역을 마련할 필요가 없고, DRAM 매크로의 점유 면적을 대폭적으로 저감할 수 있따.
또한, 도 32에 도시한 어레이 배치에 있어서, 글로벌 IO선쌍은 도 32의 점선 블록으로 도시한 바와 같이, 제3층 알루미늄 배선층에 배치하여도 좋다.
프로세서는 데이터 입력 버퍼 및 데이터 출력 버퍼를 따로 따로 갖고 있고, 이 내부 리드/라이트 데이터 버스(5w) 및 (5y)에 있어서 리드 데이터 버스선(5xr) 및 (5yr)과 라이트 데이터 버스선(5xw) 및 (5yw)를 따로따로 마련하는 것에 의해, 이 프로세서의 입력 버퍼 및 출력 버퍼의 배치에 따른 데이터 버스의 배치를 용이하게 실현할 수 있다. 또한, 이 경우, 리드 데이터 버스선과 라이트 데이터 버스선이 공유되는 경우에 비하여 2배의 버스선이 필요하게 되지만, 도 22의 어레이 배치에 명확하게 나타낸 바와 같이, 하나의 메모리 어레이에 있어서는 1행의 메모리 셀의 수가 동시에 선택되어 데이터 기록/판독이 실행되는 메모리 셀(열)의 수보다도 충분히 크고, 리드/라이트 데이터 버스선의 수가 많게 되어도, 충분한 여유를 갖고 메모리 어레이상에 배치할 수 있다.
또한, 도 31에 도시한 바와 같이, DRAM 매크로(3)의 열방향을 따라 중앙부의 영역에 대향하여 라이트 드라이버 및 프리 앰프가 배치되어 있다. 한편, 행방향을 따라 정렬하는 서브 뱅크가 같은 뱅크에 포함된다. 따라서, 뱅크 A로의 액세스시및 뱅크 B로의 액세스시에 있어서도, 데이터의 기록/판독은 이 DRAM 매크로(3)의 열방향을 따라 중앙 영역 근방 영역에서 실행되므로, 또한 전기적 특성이 우수한 제3층 알루미늄 배선층을 사용하여 리드/라이트 데이터 버스를 구성하고 있으므로, 이 배선 지연은 거의 무시할 수 있고, 뱅크 A 액세스시 및 뱅크 B 액세스시의 액세스 시간은 대략 같게 되고, 고속 동작하는 DRAM을 얻을 수 있다.
또한, 리드 데이터 버스 및 라이트 데이터 버스를 따로따로 마련하는 것에 의해 각 데이터 버스선의 부하게 작게 되고, 고속 액세스가 가능하게 되지만, 이들 내부 리드/라이트 데이터 버스는 기록 데이터 및 판독 데이터를 함께 전달하는 리드/라이트 데이터 버스선으로 구성되어도 좋다. 또한, 서브 뱅크(4v∼4y) 각각에 있어서, 프리 앰프와 라이트 드라이버의 위치가 변환되어도 좋다. 또한, 서브 뱅크(4v∼4y) 각각에 있어서, 프리 앰프가 칼럼 디코더와 메모리 어레이를 거쳐 대향하도록 배치되어도 좋다(IO 분리 구성).
이상과 같이, 본 발명의 실시 형태 10에 의하면, 내부 리드/라이트 데이터 버스를 서브 뱅크의 배선층보다도 상층의 배선층을 사용하여 배치하도록 구성하였으므로, 이 내부 리드/라이트 데이터 버스의 배선 면적을 실효적으로 없앨 수 있고, DRAM 매크로의 점유 면적을 저감할 수 있고, 따라서 반도체 집적 회로 장치의 칩 점유 면적을 저감할 수 있다. 또한, 최상층의 배선층으로서 알루미늄 배선층을 사용하는 경우, 최상층의 알루미늄 배선층은 순도가 가장 높고, 전기적 접속에 가장 우수하고, 고속으로 데이터의 전송을 실행할 수 있으며, 고속 동작하는 반도체 집적 회로 장치를 실현할 수 있다.
실시 형태 11
도 33은 본 발명의 실시 형태 11에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 도 33에 도시한 반도체 집적 회로 장치(1)는 도 31에 도시한 반도체 집적 회로 장치와 이하의 점에 있어서 다르게 되어 있다. 즉, 프로세서(2)와 DRAM 매크로(3) 사이에 테스트 회로(100)가 배치된다. 이 테스트 회로(100)는 프로세서(2)와 DRAM 매크로(3)를 결합하는 내부 리드/라이트 데이터 버스(5x) 및 (5y)와 컨트롤 버스(12e)에 결합된다. 따라서, 이들 내부 리드/라이트 데이터 버스(5x) 및 (5y)와 컨트롤 버스(12e)는 테스트 회로(100) 및 프로세서(2)에 의해 공유된다. 테스트 회로(100)의 구성은 앞서의 도 5 내지 도 9에 도시한 테스트 회로(15)의 구성과 대략 같다. 이 도 33이 도시한 반도체 집적 회로 장치(1)는 도 31에 도시한 반도체 집적 회로 장치(1)와 테스트 회로(100)가 마련되어 있는 것을 제외하고 같고, 대응하는 부분에는 동일 참조 부호를 붙인다.
이 도 33에 도시한 바와 같이, DRAM 매크로(3)와 프로세서(2) 사이에 테스트 회로(100)를 배치하는 것에 의해, 이 프로세서(2)와 테스트 회로(100)가 내부 리드/라이트 데이터 버스(5x) 및 (5y)와 컨트롤 버스(12e)를 공유할 수 있고, 용이하게 DRAM 매크로(3)의 기능 테스트를 실행하기 위한 테스트 회로(100)를 이들 DRAM 매크로(3) 및 프로세서(2)의 레이아웃에 대하여 어떠한 악영향도 미치지 않고 조립할 수 있다.
또한, 이 테스트 회로(100)는 내부 리드/라이트 데이터 버스(5x) 및 (5y)가 리드 데이터 버스선(5xr) 및 (5yr)과 라이트 데이터 버스선(5xw) 및 (5yw)를 포함하고, 리드 데이터 버스와 라이트 데이터 버스가 따로따로 마련되어 있으므로, 앞서의 도 7에 도시한 테스트 회로에 있어서 버스의 셀렉터가 라이트 데이터 버스 및 리드 데이터 버스 각각에 마련된다.
도 34는 본 발명의 실시 형태 11에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 이 반도체 집적 회로 장치(1)는 그의 외주변을 따라 배치된 패드(101a∼101i)를 포함한다. 이들 패드(101a∼101i)는 내부 버스 배선 IL에 의해 프로세서(2)에 결합된다. 프로세서(2)는 이들 패드(101a∼101i)를 거쳐 외부 장치와 데이터 및 제어 신호의 공급 및 수신을 실행한다. 이들 패드(101a∼101i)중 특정 패드(101h)가 DRAM 테스트 활성화 신호 TE를 입력하기 위한 패드로서 사용된다. 테스트 회로(100)는 이 패드(101a∼101i) 중 소정의 패드에 결합되고, 패드(101h)에 주어지는 DRAM 테스트 활성화 신호 TE의 활성화시, 이 내부 리드/라이트 데이터 버스(5x) 및 (5y)와 컨트롤 버스(12e)를 이들 소정의 패드에 전기적으로 결합하고, 외부로 부터의 테스트 데이터 및 제어 신호의 공급 및 수신을 가능하게 한다.
도 35는 도 33 및 도 34에 도시한 테스트회로의 구성을 개략적으로 도시한 도면이다. 테스트 회로(100)는 패드(101h)에 주어지는 테스트 활성화 신호 TE의 활성화에 따라, 내부 노드를 패드(101x∼101y)에 결합하는 선택 접속 회로(101a)와 이 선택 접속 회로(101a)에 의해 접속된 패드를 거쳐 테스트 데이터의 입출력을 실행함과 동시에 소정의 테스트를 실행하는 실제 테스트 회로를 포함한다. 도 35에 있어서는 선택 접속 회로(100a)의 내부 구성 요소로서 패드 각각에 대응하여 마련됨과 동시에 테스트 활성화 신호 TE의 활성화에 응답하여 도통하는 트랜스퍼 게이트를 대표적으로 도시한다. 또한, 도 35에 있어서는 패드(101y)로는 DRAM 매크로의 테스트 모드시에 제어 신호가 주어지는 경우가 일예로서 도시되어 있다. 또한, 테스트 회로(100)에 결합되는 데이터 버스선으로서 리드 데이터 버스선 r, 라이트 데이터 버스선 w 및 컨트롤 버스선 c를 대표적으로 도시한다.
리드 데이터 버스선 r은 노드(103r)에 있어서 프로세서(2)에 결합되는 프로세서 리드 데이터 버스선 pr 및 실제 테스트 회로(100b)에 결합되는 테스트 리드 데이터 버스선 tr에 결합된다. 라이트 데이터 버스선 w는 노드(103w)에 있어서 프로세서(2)로 부터의 기록 데이터를 전달하는 프로세서 라이트 데이터 버스선 pw와 실제 테스트 회로(100b)로 부터의 테스트 데이터를 전달하는 테스트 라이트 데이터 버스선 tw에 결합된다. 컨트롤 버스선 c는 노드(103c)에 있어서 프로세서(2)로 부터의 제어 신호를 전달하는 프로세서 컨트롤 버스선 pc와 테스트 회로(100)로 부터의 테스트 컨트롤 신호를 전달하는 테스트 컨트롤 버스선 tc에 결합된다. 이들 버스선에는 각각 파형 정형을 위한 버퍼 회로가 마련된다.
프로세서(2)에 있어서는 프로세서 리드 데이터 버스선 pr상의 신호를 버퍼 처리하는 입력 버퍼(2a)와 프로세서 라이트 데이터 연선 pw 및 프로세서 컨트롤 버스선 pc를 각각 구동하기 위한 출력 버퍼(2b) 및 (2c)를 포함한다. 실제 테스트 회로(100b)는 테스트 데이터를 기록 데이터 전달선상으로 전달하기 위한 출력 버퍼(100bb)와 DRAM 매크로에서 주어진 테스트 데이터를 버퍼 처리하든가 또는 테스트 결과 데이터를 패드(101x) 등으로 전달하기 위한 버퍼(100ba)를 포함한다.테스트 컨트롤 버스선 tc에는 패드(101y)를 거쳐 테스트 장치에서 주어지는 제어 신호를 버퍼 처리하기 위한 버퍼(100c)가 마련된다.
이 도 35에 도시한 장치에서, 노드(103r), (103w) 및 (103c)에 있어서, 테스트 회로(100)와 프로세서(2)로 부터의 버스선이 결합된다. 리드 데이터 버스선 r은 실제 테스트 회로(100b) 및 프로세서(2)에 각각의 버스선 tr 및 pr을 거쳐 결합된다. 따라서 이 경우, 테스트 회로(100) 및 프로세서(2)에서 판독 데이터의 충돌은 생기지 않는다. 또한, 프로세서(2)가 이 DRAM의 테스트 모드시 사용되지 않는 패드의 제어 신호에 의해 비작동 상태로 되어 있으면, 테스트 모드시의 테스트 회로(100)의 필요 신호가 프로세서(2)에 대하여 악영향을 미치는 것을 방지할 수 있고, 반대로 프로세서(2)가 DRAM 매크로의 테스트 결과에 악영향을 미치는 것을 방지할 수 있다. 통상 동작 모드시에 있어서는 테스트 회로(100)가 비작동 상태이고, 또한 도 7 및 도 8에 도시한 바와 같이 셀렉터를 비도통 상태로 하면, 이 테스트 회로(100)의 테스트 데이터 판독부는 프로세서(2)에서 절리되므로, 어떠한 악영향도 미치지 않는다.
한편, 라이트 데이터 버스선(103w) 및 컨트롤 버스선(103c)에 대해서는 통상 동작 모드시 및 DRAM 매크로의 테스트 모드시, 버퍼(100bb) 및 (100c)와 (2b) 및 (2c)에 의해 기록 데이터의 충돌이 생기고, 어떠한 동작 모드에 있어서도 악영향이 발생한다. 따라서, 통상 동작 모드시에는 테스트 회로(2)를 라이트 데이터 버스 및 컨트롤 버스에서 절리하고, DRAM 매크로의 테스트 모드시에는 프로세서(2)가 라이트 데이터 버스 및 컨트롤 데이터 버스에서 절리할 필요가 생긴다.
이 경우, 프로세서(2)를 DRAM 테스트 모드 활성화 신호 TE 활성화시, 버퍼(2b) 및 (2c)를 출력 하이 임피던스 상태로 하고, 한편 그 테스트 모드 활성화 신호 TE의 비활성화시, 버퍼(100bb) 및 (100c)를 출력 하이 임피던스 상태로 하는 것을 고려할 수 있다. 그러나, 프로세서(2)는 DRAM 매크로의 테스트를 위해, 그의 출력 버퍼를 3상태 버퍼로 할 필요가 생기고, 자신의 동작 모드와 관계없는 신호를 내부에서 사용할 필요가 생기므로 바람직하지 않다.
또한, DRAM 매크로(3)의 배선 용량 및 이 테스트 회로(100) 상을 통과하는 배선 용량을 고속으로 구동할 필요가 있는 경우, 이 프로세서(2)의 출력 버퍼(2b) 및 (2c)와 테스트 회로(100)의 출력 버퍼(100bb) 및 (100c)는 그의 구동력을 크게 할 필요가 있다. 이 경우, 노드(103r), (103w) 및 (103c)에 있어서 테스트 회로용 및 프로세서용 3상태 버퍼를 마련하는 고려할 수 있다.
도 36은 종래 3상태 인버터 버퍼의 구성을 도시한 도면이다. 도 36에 있어서, 3상태 인버터 버퍼는 전원 노드 Vcc와 접지 노드 Vss 사이에 직렬로 접속되는 p채널 MOS 트랜지스터 PQ1 및 PQ2와 n채널 MOS 트랜지스터 NQ1 및 NQ2를 포함한다. MOS 트랜지스터 PQ1의 게이트에는 DRAM 테스트 활성화 신호 TE가 인버터를 거쳐 주어지고, MOS 트랜지스터 NQ2의 게이트에 DRAM 테스트 활성화 신호 TE가 주어진다. MOS 트랜지스터 PQ2 및 NQ1의 게이트에는 입력 신호 IN이 주어지고, MOS 트랜지스터 NQ1 및 PQ2의 접속 노드에서 출력 신호 OUT가 출력된다.
3상태 인버터 버퍼를 사용하는 경우, 그의 출력 신호 OUT는 2개의 직렬로 접속되는 MOS 트랜지스터를 거쳐 충전 또는 방전된다. 따라서, MOS 트랜지스터의 채널 저항이 높게 되고, 고속의 충방전을 실행할 수 없게 된다. 또한, 4개의 MOS 트랜지스터가 직렬로 접속되므로, 이들의 점유 면적이 크게 된다. 또한, 동작시 2개의 MOS 트랜지스터의 확산 저항(기판과 불순물 영역 사이의 접합 용량)이 신호선에 접속되므로, 배선 용량이 크게 되고, 고속 충방전을 실행할 수 없게 된다. 또한, 비활성 상태에 있어서, 입력 신호 IN의 상태가 H 레벨 또는 L 레벨로 고정되는 경우, MOS 트랜지스터 PQ2 및 NQ1의 한쪽이 도통 상태로 된다. 예를 들면, MOS 트랜지스터 NQ1이 온 상태로 된 경우에는 MOS 트랜지스터 NQ1의 소스 및 드레인의 확산 용량과 MOS 트랜지스터 NQ2의 드레인의 확산 용량이 출력 노드에 접속된다. 또한, MOS 트랜지스터 PQ2의 드레인의 확산 용량이 출력 노드에 접속된다. 따라서, 이와 같은 3상태 인버터 버퍼를 사용한 경우, 그의 출력 노드의 기생 용량이 크게 되고, 고속으로 신호를 전달할 수 없게 된다(활성 상태의 3상태 인버터 버퍼 및 비활성 상태의 3상태 인버터 버퍼 양자의 기생 용량 모두 라이트 데이터 버스선 또는 컨트롤 버스선에 접속되기 때문임).
그래서, 회로 점유 면적을 증가시키지 않고 고속으로 DRAM 매크로에 신호를 전달하기 위해 이하의 구성을 사용한다.
도 37은 본 발명의 실시 형태 11의 변경예의 구성을 도시한 도면이다. 도 37에 있어서 노드(103w)와 프로세서 라이트 데이터 버스선 pw 사이에 DRAM 테스트 활성화 신호 TE의 활성화시 비도통 상태로 되는 선택 게이트 GPW가 배치되고, 노드(103w)와 테스트 라이트 데이터 버스선 tw 사이에 DRAM 테스트 활성화 신호 TE의 활성화시 도통 상태로 되는 선택 게이트 GTW가 배치되고, 또 노드(103c)와 프로세서 컨트롤 버스선 pc 사이에 DRAM 테스트 활성화 신호 TE의 활성화시 비도통 상태로 되는 선택 게이트 GPC가 배치되고, 또 노드(103c)와 테스트 컨트롤 버스선 tc 사이에 DRAM 테스트 활성화 신호 TE의 활성화시 도통 상태로 되는 선택 게이트 GCW가 배치된다. 이들 선택 게이트 GPW, GTW, GPC 및 GCW는 CMOS 트랜스미션 게이트로 구성된다.
이 노드(103w) 및 (103c)에 있어서 또 큰 구동력을 갖는 드라이버 DRW 및 DRC가 배치된다. 선택 게이트 GPW, GTW, GPC 및 GCW는 CMOS 트랜스미션 게이트로 구성되어 있고, 전달해야 할 신호를 저임피던스로 전달할 수 있다. 또한, 대응 신호선과 소스/드레인 영역을 평행으로 배치할 수 있고, 3상태 인버터 버퍼에 비하여 작은 점유 면적으로 배치할 수 있음과 동시에 이들 게이트의 핏치(인접 게이트 사이의 거리)를 3상태 인버터 버퍼의 경우에 비하여 충분히 작게 할 수 있다. 또한, 비도통시 CMOS 트랜스미션 게이트의 출력 노드(노드(103w, 103c))에 부여되는 기생 용량은 비도통 상태의 CMOS 트랜스미션 게이트의 한쪽측의 접합 용량만큼이고, 3상태 인버터 버퍼를 사용할 때의 기생 용량에 비하여 충분히 작게 할 수 있다.
또한, MOS 트랜지스터가 병렬로 접속되어 있으므로, 직렬로 접속되어 있는 경우에 비하여, 그의 게이트폭이 실효적으로 크게 되고, 고속으로 신호를 전달할 수 있다. 또한, 기록 데이터 버스선 w, 컨트롤 버스선 c에 대하여 드라이버 DRW 및 DRC를 마련하는 것에 의해, DRAM 매크로의 배선 용량이 큰 경우에 있어서도 프로세서 및 테스트 회로의 출력 버퍼의 구동력을 크게 하지 않고 고속으로 기록 데이터를 전달할 수 있다. 이것에 의해, 작은 점유 면적에서 고속으로 기록 데이터를 테스트 모드시 및 통상 동작 모드시에 전달할 수 있다.
판독 데이터 버스선 r에 대해서는 이와 같은 선택 게이트는 마련되어 있지 않다. DRAM 매크로의 프리 앰프의 구동력을 충분히 크게 하는 것에 의해 대처할 수 있지만, 또는 프리 앰프를 2단 구성으로 하고, (프리 앰프+메인 앰프의 구성)으로 하는 것에 의해 충분히 큰 구동력으로 DRAM 매크로의 배선 용량 및 리드 데이터 버스선의 배선 용량을 고속으로 구동할 수 있다. 그러나, 이 판독 데이터 버스선 pr 및 tr에 대해서도 DRAM 테스트 활성화 신호 TE에 응답하여 도통/비도통이 제어되는 선택 게이트가 사용되어도 좋다.
도 38은 본 발명의 실시 형태 11의 변경예의 전체 구성을 개략적으로 도시한 도면이다. 도 38에 있어서, 프로세서(2)로 부터의 리드 데이터 버스 PRBx와 테스트 회로(100)의 테스트 리드 데이터 버스 TRBx가 결합되어, 리드 데이터 버스(5xR)로 되어 DRAM 매크로(3)에 결합된다. 프로세서(2)로 부터의 라이트 데이터 버스 PWBx와 테스트회로(100)로 부터의 테스트 라이트 데이터 버스 TWBx는 셀렉터·드라이버(110)에 결합되고, 한쪽이 선택된후 드라이버를 거쳐 라이트 데이터 버스(5xW)로 된다. 프로세서(2)로 부터의 컨트롤 버스 PCB와 테스트 회로(100)로 부터의 컨트롤 버스 TCB가 셀렉터·드라이버(110)에 결합되고, 동작 모드에 따라 한쪽이 선택되어 드라이버를 거쳐 컨트롤 버스(12e)에 결합된다. 프로세서(2)로 부터의 라이트 데이터 버스 PWBy는 테스트 회로(100)로 부터의 테스트 라이트 데이터 버스 TWBy와 함께 셀렉터·드라이버(110)에 결합되고, 동작 모드에 따라 한쪽이 선택되고, 드라이버를 거쳐 라이트 데이터 버스(5yW)에 결합된다. 프로세서(2)로 부터의판독 데이터 버스 PRBy는 테스트 회로(100)의 리드 데이터 버스 PRBy와 결합되어 셀렉터·드라이버(110)을 넘어 리드 데이터 버스(5yR)로 된다.
이 도 38에 도시한 바와 같이, 셀렉터 및 버스 드라이버를 포함하는 셀렉터·드라이버(110)를 사용하여 테스트 회로(100) 및 프로세서(2) 한쪽의 기록 데이터 및 컨트롤 신호를 선택하여 드라이버를 거쳐 DRAM 매크로(3)에 전달하는 것에 의해 DRAM 매크로내의 배선 용량, 테스트 회로(100)상의 통과 배선상의 배선 용량의 증대가 생겨도 드라이버에 의해 고속으로 라이트 데이터 버스(5xW) 및 (5yW)와 컨트롤 버스(12e)를 구동할 수 있고, 통상 동작 모드시 및 DRAM 테스트 모드시 어느것에 있어서도 고속으로 DRAM 매크로를 구동할 수 있다.
이상과 같이, 본 발명의 실시 형태 11에 따르면, 프로세서와 DRAM 매크로 사이에 테스트 회로를 배치하고, 이 테스트 회로 및 프로세서의 리드 데이터 버스 및 라이트 데이터 버스와 컨트롤 버스를 프로세서(2) 및 테스트 회로와 공유하도록 구성하였으므로, 프로세서 및 DRAM 매크로의 레이아웃에 어떠한 영향도 미치지 않고, DRAM 매크로를 위한 테스트 회로를 반도체 집적 회로 장치내에 용이하게 배치할 수 있다. 또한, 셀렉터 및 드라이버를 사용하여, 동작 모드에 따라 프로세서 및 테스트 회로 한쪽의 버스를 선택하고, 드라이버를 거쳐 DRAM 매크로에 대한 라이트 데이터 버스 및 컨트롤 버스를 구동하는 것에 의해, 회로 점유 면적을 하등 증가시키지 않고 고속으로 기록 데이터 및 제어 신호와 어드레스 신호를 전달할 수 있고, 고속 동작하는 반도체 집적 회로 장치를 실현할 수 있다.
실시 형태 12
도 39는 본 발명의 실시 형태 12에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 39에 있어서, DRAM 매크로인 반도체 집적 회로 장치(반도체 기억 장치)(3)는 이 직사각형 영역의 행방향에 대하여 중앙 영역을 따라 열방향으로 연장하여 배치된 제1 중앙 영역(201)과 열방향에 관하여 직사각형 영역의 중앙 영역에 행방향을 따라 연장하여 배치된 제2 중앙 영역(203)에 의해 4개의 영역으로 분할된다. 이들 4개의 영역 각각에 메모리 어레이(204aa), (204ba), (204ca) 및 (204da)가 배치된다. 이들 메모리 어레이(204aa∼204da) 각각은 행렬 형상으로 배치된 복수의 메모리 셀을 포함한다.
메모리 어레이(204aa∼204da) 각각에 대하여, 활성화시 대응 메모리 어레이의 행선택에 관련하는 동작을 실행하는 행계 어레이 회로(204ab∼204db)와 활성화 대응의 메모리 어레이의 열선택(데이터 기록/판독을 포함함)에 관련하는 동작을 실행하는 열계 어레이 회로(204ac∼204dc)가 마련된다. 행계 어레이 회로(204ab∼204db)는 제1 중앙 영역(201)에 면하여 배치되고, 열계 어레이 회로(204ac∼204dc)는 제2 중앙 영역에 면하여 배치된다.
제1 중앙 영역(201)에 관하여 대향하여 배치된 행계 어레이 회로(204ab) 및 (204bb) 사이에 배선 전용 영역(210a)이 배치되고, 또 행계 어레이 회로(204cb) 및 행계어레이 회로(204db) 사이의 제1 중앙 영역(201)에 있어서 배선 전용 영역(210b)이 배치된다. 이들 배선 전용 영역(210a) 및 (210b)은 후에 구성은 상세히 설명하지만, 신호 및 전압을 전달하는 배선 및 잡음을 억제하기 위한 디커플링 용량이 배치된다. 신호에 대하여 소정의 처리를 실행하는 논리 회로는 배선 전용 영역(210a) 및 (210b)에는 마련되지 않는다.
이 제2 중앙 영역(203)에 있어서는 행계 어레이 회로(204ab∼204db) 및 열계어레이 회로(204ac∼204dc)의 동작 제어를 실행하기 위한 제어 회로 및 내부 전압(내부 전원전압, 내부의 부전압 및 내부 고전압 등의 기준 전압)을 발생하는 내부 전압 발생 회로 등의 주변 회로가 배치된다. 이 주변 회로 배치 영역(205)은 제2 중앙 영역(203)의 대략 전체에 걸쳐 마련되고, 또한 행계 어레이 회로(204ac) 및 (204bc) 사이 영역 및 열계 어레이 회로(204cc) 및 (204dc) 사이의 영역도 주변 회로 배치 영역(205)으로서 이용된다. 또한, 배선 전용 영역(210a) 및 (210b)에 있어서는 외부와 신호 및 전압의 공급 및 수신을 실행하기 위한 본딩 패드도 배치되지 않는다.
도 40은 도 39에 도시한 행계 어레이 회로의 구성을 개략적으로 도시한 도면이다. 도 40에 있어서는 하나의 메모리 어레이에 대하여 마련된 행계 어레이 회로의 구성을 개략적으로 도시하고 있다. 메모리 어레이(204aa∼204da)는 열방향을 따라 복수의 어레이 블록(215a∼215m)으로 분할된다. 이들 어레이 블록(215a ∼ 215m) 사이에 각 메모리 셀열에 대응하여 배치되는 센스 앰프를 포함하는 센스 앰프대(220b∼220m)가 마련된다. 어레이 블록(215a) 및 (215m) 외측에 또 센스 앰프대(220a) 및 (220n)가 마련된다. 센스 앰프대(220b∼220m)는 인접 어레이 블록에 의해 공유된다.
어레이 블록(215a∼215m) 각각에 대응하여 도시하지 않은 어드레스 신호를 디코드하고, 어드레스 지정된 워드선 WL을 선택 상태로 구동하기 위한 로우 디코더·드라이버(222a∼222m)이 마련된다. 이 로우 디코더·드라이버(222a∼222m) 각각은 각 워드선에 대응하여 마련되고, 어드레스 신호를 디코드하는 디코드 회로 및 이 디코드 회로로 부터의 출력 신호에 따라 대응 워드선을 선택 상태로 구동하는 워드선 드라이브 회로를 포함한다.
센스 앰프대(220a∼220n) 각각에 대응하여 센스 제어 회로(224a∼224n)가 마련된다. 이들 센스 제어 회로(224a∼224n)는 인접 어레이 블록의 각열과 대응 센스 앰프대의 센스 앰프와의 접속/분리를 제어하기위한 비트선 분리 제어 및 대응 센스 앰프대에 포함되는 센스 앰프를 활성화하기 위한 센스 앰프 활성 제어 회로를 포함한다.
도 40에 도시한 바와 같이, 행계 어레이 회로(204ab∼204db)는 열방향을 따라 같은 회로가 어레이 블록에 따라 반복해서 배치된다. 센스 앰프대(220) 및 어레이 블록(215)을 단위로 하여, 열방향으로 반복해서 배치하면, 메모리 어레이의 기억 용량이 증대한다. 이 경우, 따라서 센스 제어 회로(224) 및 로우 디코더·드라이버(222)도 반복해서 배치된다.
도 41은 도 40에 도시한 로우 디코더·드라이버(222a∼222m)의 구성 일예를 도시한 도면이다. 도 41에 있어서는 2줄의 워드선 WLa 및 WLb에 대하여 마련된 로우 디코드/드라이브 회로(230a) 및 (230b)를 대표적으로 도시한다. 도 41에 있어서, 로우 디코드/드라이브 회로(230a)는 내부 로우 어드레스 신호 Ada를 받는 NAND 회로(230aa)와 NAND 회로(230aa)의 출력 신호를 반전하여 워드선 WLa상에 전달하는 인버터(230ab)를 포함한다. 로우 디코드/드라이브 회로(230b)는 로우 어드레스 신호 Adb를 받는 NAND 회로(230ba)와 NAND 회로(230ba)의 출력 신호를 반전하여 워드선 WLb상에 전달하는 인버터(230bb)를 포함한다. 이들 로우 디코드/드라이브 회로(230a) 및 (230b)는 NAND 회로와 인버터로 구성되고, 단지 주어지는 어드레스 신호가 다를뿐이다. 따라서, 도 40에 도시한 바와 같이, 로우 디코더·드라이버(222a∼222m) 각각에 있어서 같은 회로 패턴이 반복해서 열방향을 따라 배치된다.
NAND 회로(230aa) 및 (230ba)는 NAND형 디코드 회로이고, 인버터(230ab) 및 (230bb)는 인버터형 워드선 드라이브 회로이다. 이들 워드선 드라이브 회로의 구성으로서는 프리 디코드 신호에 따라 대응 워드선을 선택 상태로 구동하는 구성이 사용되어도 좋고, 또한 다른 구성이 사용되어도 좋다. 어떠한 구성에 있어서도 같은 회로 구성을 갖는 같은 레이아웃 패턴을 각 로우 디코드/드라이브 회로는 갖고 있다.
도 42는 도 40에 도시한 센스 제어 회로(224a∼224m)의 구성 일예를 도시한 도면이다. 도 42에 있어서는 어레이 블록(215i) 및 (215j)에 대하여 마련된 센스 앰프대(220j)에 대한 센스 제어 회로(224)의 구성을 대표적으로 도시한다. 센스 앰프대(220j)와 어레이 블록(215i) 사이에는 어레이 블록(215i)의 비트선쌍과 센스 앰프대(220a)에 포함된 센스 앰프를 접속/분리하기위한 비트선 분리 게이트(219ja)가 마련되고, 센스 앰프대(220j)와 어레이 블록(215j) 사이에 비트선 분리 게이트(219jb)가 마련된다. 이들 비트선 분리 게이트(219ja) 및 (219jb)는 같는 회로 구성을 구비한다.
센스 제어 회로(224)(224a∼224m)는 어레이 블록 지정 신호 BSi 및 BSj를 받는 OR 회로(232a)와, OR 회로(232a)의 출력 신호와 메인 센스 앰프 활성화 신호 MSA를 받아서 센스 앰프대(220j)에 대한 로컬 센스 앰프 활성화 신호 LSA를 출력하는 AND 회로(232b)와, 내부 로우 어드레스 스트로브 신호 RAS와 어레이 블록 지정 신호 BSj를 받아서 비트선 분리 게이트(219ja)에 대한 비트선 분리 지시 신호 BLIa를 출력하는 NAND 회로(232c)와, 내부 로우 어드레스 스트로브 신호 RAS와 어레이 블록 지정 신호 BSi를 받고 비트선 분리 게이트(219jb)에 대한 비트선 분리 지시 신호 BLIb를 출력하는 NAND 회로(232d)를 포함한다.
어레이 블록 지정 신호 BSi 및 BSj는 각각 어레이 블록(215i) 및 (215j)가 선택 워드선을 포함할때에 선택 상태의 H 레벨로 구동된다. 내부 로우 어드레스 스트로브 신호 RAS는 메모리 사이클 개시시, H 레벨로 되고, 스탠바이 상태시에 있어서는 L 레벨로 된다. 메인 센스 앰프 활성화 신호 MSA는 메모리 사이클 개시후, 소정의 타이밍에서 H 레벨의 활성 상태로 구동된다.
이 센스 제어 회로(224)의 구성에 있어서, 스탠바이 상태시에는 내부 로우 어드레스 스트로브 신호 RAS가 L 레벨이고, NAND 회로(232c) 및 (232d)가 출력하는 비트선 분리 지시 신호 BLIa 및 BLIb는 H 레벨이고, 센스 앰프대(220a)에 포함된 센스 앰프는 어레이 블록(215i) 및 (215j)의 대응 비트선쌍에 접속된다.
메모리 사이클이 시작하면, 내부 로우 어드레스 스트로브 신호 RAS가 H 레벨로 상승한다. 어레이 블록(215i)가 선택 워드선을 포함할때에는 어레이 블록 지정 신호 BSi가 H 레벨로 구동되고, 비트선 분리 지시 신호 BLIb가 L 레벨로 되고, 비트선 분리 게이트(219jb)가 비도통 상태로 되고, 어레이 블록(215j)이 센스 앰프대(220a)에서 절리된다. 한편, 어레이 블록 지정 신호 BSj는 L 레벨이고, 비트선 분리 지시 신호 BLIa는 H 레벨을 유지하고, 비트선 분리 게이트(219ja)는 도통 상태를 유지하고, 어레이 블록(215i)이 센스 앰프대(220j)에 접속된다.
이 센스 제어 회로(224)의 구성에 있어서, 각 센스 앰프대 및 비트선 분리 게이트에 대하여 같은 구성의 게이트 회로가 배치된다. 단지, 주어지는 어레이 블록 지정 신호가 다른 뿐이다. 따라서, 도 39에 도시한 행계 어레이 회로(204ab∼204db)에 있어서는 열방향을 따라 같은 회로 패턴을 갖는 구성 요소(또는 같은 구성을 갖는 회로)가 반복해서 배치된다. 도 40에 도시한 구성에 있어서, 이 메모리 어레이에서 어레이 블록의 수를 증설하는 경우, 센스 앰프대 및 센스 제어 회로 및 로우 디코더·드라이버를 열방향으로 반복해서 배치한다. 이 경우, 행계 어레이 회로(204ab) 및 (204bb) 사이와 행계어레이 회로(204cb) 및 (204db) 사이에는 배선 전용 영역(210a) 및 (210b)가 배치되어 있다. 이 배선 전용 영역(210a) 및 (210b)에 있어서는 배선 및 디커플링 용량이 배치될뿐이고, 내부 회로 제어를 위한 제어 회로 등은 배치되어 있지 않다. 따라서, 단지 이 신호 배선을 열방향을 따라 연장시키는 것만으로 용이하게 메모리 어레이의 용량을 증가시킬 수 있다.
도 43은 배선 전용 영역의 구성을 개략적으로 도시한 도면이다. 도 43에 있어서, 배선 영역(210)(210a, 210b)에는 신호를 전달하는 신호선으로 이루어진 신호선군 SGL과 소정의 전압을 전달하는 기준 전압 전달선 RVL이 배치된다. 이 기준전압 전달선 RVL에는 노이즈를 저감하기위한 디커플링 커패시터 DCP가 접속된다. 신호선군 SGL은 어드레스 신호 및 제어 신호를 전달하는 선호선을 포함한다. 기준 전압 전달선 RVL은 전원전압, 접지전압, 전원전압보다 높은 내부 고전압, 전원전압과 접지전압 사이의 중간 전압 및 부전압을 전달하는 전달선을 포함한다. 이 배선 전용 영역(210)에는 소정의 처리를 실행하는 로직 회로 등의 회로는 배치되지 않는다. 여기서, 이 배선 전용 영역(210)에 있어서 신호선군 SGL의 신호선에 대하여, 신호를 버퍼 처리하기 위한 버퍼 회로가 마련되어 있어도 좋다. 이와 같은 버퍼 회로는 단지 주어진 신호의 파형 정형을 실행할뿐이고, 논리 처리 등은 실행하지 않고, 다른 회로 부분에 대한 영향은 미치지 않는다. 단지, 신호의 감쇄를 보상하기 위한 것으로, 디커플링 용량 DCP와 마찬가지로 이 배선 전용 영역내에 마련되어 있어도 좋다.
즉, 주어진 신호에 처리를 실행하고, 그의 처리 결과가 다른 회로의 동작에 영향을 미치는 회로가 이 배선 전용 영역에는 마련되지 않는다. 또한, 배선 전용 영역(210) 내에 있어서는 외부와의 전기적 접속을 취하기 위한 본딩 패드도 배치되지 않는다. DRAM 매크로로서 이용하는 경우, DRAM은 반도체 칩상에 다른 기능 블록(매크로)와 집적화되어 형성되므로, 본딩 패드는 기판으로 되는 반도체 칩의 적당한 영역에 이 반도체 칩이 실현하는 회로 장치의 규모에 따라 적당히 배치되기 때문이다.
도 44의 (a) 및 도 44의 (b)는 반도체 기억 장치의 기억 용량 변경의 일예를 도시한 도면이다. 도 44의 (a)에 있어서, 이 반도체 집적 회로 장치(DRAM매크로)(3)에서는 4개의 메모리 어레이(204aa∼204da)가 배치된다. 이들 메모리 어레이(204aa∼204da) 각각은 8개의 어레이 블록 #0∼#5, #a 및 #b로 분할된다. 메모리 어레이(204aa∼204da)에서 2개의 어레이 블록 #a 및 #b를 삭제하는 것에 의해 기억 용량을 저감하는 것을 고려한다.
열계 어레이 회로(204ac∼204dc)는 각각 대응 메모리 어레이(204aa∼204da)의 어레이 블록에 공통으로 마련된다. 행계 어레이 회로(204ab∼204db) 각각은 앞서의 도 41에서 도 42에 있어서 도시한 바와 같이, 어레이 블록 각각에 대응하여 마련된 회로부를 갖는다. 행계어레이 회로(204ab) 및 (204cb) 사이에는 배선 전용 영역(210a)이 마련되어 있고, 또한 행계어레이 회로(204bb) 및 (204db) 사이에는 배선 전용 영역(210b)가 마련된다. 이 집적 회로 장치(3)의 중앙 영역에는 주변 회로 배치 영역(205)이 배치되어 있다. 따라서, 단지 어레이 블록 #a 및 #b를 메모리 어레이(204aa∼204da)에서 삭제하는 경우, 행계 어레이 회로(204ab∼204db)에 있어서도 이들 어레이 블록 #a 및 #b에 대하여 마련된 회로 부분을 삭제한다. 배선 전용 영역(210a) 및 (210b)에는 배선 및 디커플링 용량이 배치되어 있을뿐이고, 이 어레이 블록 #a 및 #b의 삭제에 따라 회로 배치를 변경할 필요는 없다. 단지 배선의 길이가 짧아질 뿐이다.
따라서, 도 44의 (b)에 도시한 바와 같이, 메모리 어레이(204aa∼204da) 각각이 어레이 블록 #0∼#5를 포함하는 경우, 열계 어레이 회로(204ac∼204dc)는 그의 레이아웃이 하등 변경되지 않는다. 또한, 주변 회로 배치 영역(205)에 배치된 주변 회로도 그의 배치를 변경할 필요가 없다. 단지 배선 전용 영역(210a) 및(210b)의 면적이 메모리 어레이(204aa∼204da)의 열방향에서의 축소에 따라 축소될뿐이다. 또한, 행계어레이 회로(204ab∼204db)도 같은 회로 패턴을 갖는 회로 부분이 삭제되었을뿐이고, 그의 내부의 각 어레이 블록에 대응하여 마련된 회로 부분의 배치를 변경할 필요는 없다. 따라서, 이 도 44의 (a) 및 도 44의 (b)에 도시한 바와 같이, 기억 용량을 감소시키는 경우, 단지 열방향에 있어서 회로 패턴이 반복해서 배치되는 반복 패턴 회로인 행계 어레이 회로(204ab∼204db)의 주기적인 회로 패턴을 갖는 회로 부분의 삭제만에 의해, 기억 용량, 즉 어레이 블록의 저감을 실행할 수 있다.
또한, 반대로 도 44의 (b)에 도시한 반도체 집적 회로 장치에서 도 44의 (a)에 도시한 반도체 집적 회로 장치로의 변경과 같이, 기억 용량을 증가시키는 경우에 있어서도, 단지 어레이 블록 및 행계 어레이 회로내의 반복 패턴을 갖는 기본 회로 블록을 추가, 즉 같은 회로 패턴을 다시 반복 배치하는것만으로 용이학 기억 용량의 증대를 실현할 수 있다.
따라서, 이 대향하여 배치되는 행계 어레이 회로 사이의 영역에 배선 전용 영역을 배치하고, 배선 및 디커플링 용량을 배타적으로 배치하는 것에 의해, 이 배선 전용 영역내에 있어서는 메모리 어레이의 용량 증감에 따라 그의 위치가 갱신되는 회로 부분은 존재하지 않으므로, 용이하게 기억 용량의 증감을 실행할 수 있다. 또한, 주변 회로 배치 영역(205)내에 있어서는 여러 가지 회로 패턴을 갖는 주변 회로를 배치하는 것에 의해, 이들 주변 회로 배치 영역(205)내에 있어서는 주변 회로의 배치 위치가 어떠한 메모리 어레이의 용량 증감에 대해서도 변경할 필요가 없고, 주변 회로 배치 영역(205) 내에 있어서 주변 회로를 최적화하여 배치하는 것에 의해, 용이하게 기억 용량의 증감을 실현할 수 있는 범용성이 높은 DRAM 매크로를 실현할 수 있다.
기억 용량의 증감을 향방향을 따른 메모리 어레이의 사이즈 증감에 의해 실행하는 경우, 입출력 데이터 비트의 수가 일정하면, 열계어레이 회로에서 선택되는 데이터 비트의 수를 일정하게 하므로, 더욱 내부의 판독/기록 회로를 선택하기위한 구성이 필요하게 되고, 주변 회로 배치 영역에서의 회로의 배치를 변경할 필요가 생긴다. 열방향을 따라 메모리 어레이의 사이즈를 증감하는 것에 의해, 열계 어레이 회로가 선택하는 데이터 비트의 수는 같게 할 수 있고(동시에 선택 상태로 구동되는 어레이 블록의 수는 동시에 같다고 함), 주변 회로 배치 영역내에 있어서 입출력 데이터 비트수를 수정하기 위한 구성을 필요없게 되고, 기억 용량의 증감을 용이하게 실현할 수 있다.
도 45는 본 발명의 실시 형태 12의 DRAM 매크로를 도 31에 도시한 반도체 집적 회로 장치(로직 혼재 DRAM)에 적용한 경우의 구성을 개략적으로 도시한 도면이다. 도 45에 있어서, 도 31에 도시한 구성과 대응하는 부분에는 동일 참조 번호를 붙이고, 그의 상세 설명은 생략한다. 이 도45에 도시한 구성에 있어서, 뱅크(4v) 및 (4w)에 마련된 로우 디코더(4vb) 및 (4wb) 사이에는 배선 전용 영역(310a)이 배치되고, 뱅크(4x) 및 (4y)의 로우 디코더(4xb) 및 (4yb) 사이에 배선 전용 영역(310b)이 배치된다. 주변 회로 배치 영역(305)에 있어서는 이들 뱅크(4v), (4w), (4x) 및 (4y) 사이의 중앙 영역에 DRAM 제어 회로(뱅크 제어 회로)(7)가 배치된다. 이 주변 회로 배치 영역(305)에는 또 내부의 고전압 및 부전압 등을 발생하는 회로가 배치된다.
CPU(2)로 부터의 어드레스 신호선 및 제어 신호선을 포함하는 버스(12e)는 이 배선 전용 영역(310a)에 걸쳐 연장하여 배치되고, DRAM 제어 회로(뱅크 제어 회로)(7)에 접속된다. 이 어드레스/제어 신호 버스(12e)의 각 신호선은 이 DRAM 제어 회로(뱅크 제어 회로)(7)와 로우 디코더(4vb) 및 (4wb) 사이에 배치되는 신호 배선(4vx) 및 (4wx)보다도 상층의 예를 들면, 제3층 알루미늄 배선층에 형성된다. 따라서, 이 배선 전용 영역(310a)에 있어서 CPU(2)에 대한 신호 배선과 로우 디코더(4vb) 및 (4wb) 등에 대한 내부 신호 배선이 얽히지 않고 용이하게 신호선을 배치할 수 있다.
이 도 45에 도시한 바와 같은 로직 혼재 DRAM에 있어서 DRAM 매크로인 반도체 집적 회로 장치(3)의 기억 용량을 증감하는 경우, 단지 행방향을 따라 그 반도체 집적 회로 장치(3)의 사이즈가 증감될 뿐이고, 주변 회로 배치 영역(305) 내에 배치되는 DRAM 제어 회로(뱅크 제어 회로)(7)를 포함하는 주변 회로의 배치는 변경되지 않는다. 이것에 의해, 최적의 기억 용량을 갖는 로직 혼재 DRAM을 용이하게 라이브러리화된 DRAM 매크로를 사용하여 실현할 수 있다.
또한, 도 45에 있어서는 로우 디코더(4vb), (4wb), (4xb) 및 (4yb)를 행계어레이 회로로서 도시하고 있다. 메모리 어레이(4va), (4wa), (4xa) 및 (4ya)는 도 44에 도시한 바와 같이, 복수의 어레이 블록으로 분할되어 있고, 센스 앰프 제어 회로, 비트선 분리 제어 회로 등도 이들 로우 디코더 배치 영역 내에 각 어레이 블록에 대응하여 배치되어 있다.
도 46은 본 발명의 실시 형태 12를 도 33에 도시한 반도체 집적 회로 장치에 적용한 경우의 구성을 개략적으로 도시한 도면이다. 이 도 46에 도시한 반도체 집적 회로 장치(1)는 CPU(2)와 DRAM 매크로(3) 사이에 테스트 회로(100)가 배치된다. DRAM 매크로(3)의 구성은 도 45에 도시한 구성과 마찬가지이다. 도 46에 도시한 바와 같이 반도체 집적 회로 장치(DRAM 매크로)(3)에 있어서, 각 뱅크의 로우 디코더 사이에 배선 전용 영역(310a) 및 (310b)을 배치하고, 나머지 주변 회로 배치 영역(305) 내에 DRAM 제어 회로(뱅크 제어 회로)(7)가 배치된다.
이와 같은 테스트 회로(100)가 내장되는 경우에 있어서도, CPU(2)로 부터의 버스(12e)는 테스트 회로(100)에 결합된 후, DRAM 제어 회로(뱅크 제어 회로)(7)에 배선 전용 영역(310a)을 거쳐 접속된다. 따라서, 이와 같은 테스트 회로(100)가 내장되는 반도체 집적 회로 장치(1)에 있어서도 DRAM 매크로(3)로서 본 발명의 실시 형태 12를 이용하는 것에 의해, 이 DRAM 매크로(3)의 기억 용량 증가를 열방향에서 메모리 어레이의 사이즈 증감에 의해 용이하게 대처할 수 있다.
변경예
도 47은 본 발명의 실시 형태 12의 변경예의 구성을 개략적으로 도시한 도면이다. 도 47에 있어서, 이 반도체 집적 회로 장치(3)는 도 39에 도시한 반도체 집적 회로 장치와 이하의 점에 있어서 다르다.
즉, 제2 중앙 영역(203)에 관하여 대향하여 배치되는 열계 어레이 회로(204ac) 및 (204cc) 사이에 배선 전용 영역(410a)이 배치되고, 또한 열계 어레이 회로(204bc)와 열계어레이 회로(204dc) 사이에 배선 전용 영역(410b)이 배치된다. 제1 중앙 영역(201)에는 주변 회로 배치 영역이 마련된다. 배선 전용 영역(410a) 및 (410b)에 있어서는 앞서 설명한 바와 같이, 배선 및 디커플링 용량이 형성되고, 논리 처리 동작을 실행하는 회로는 배치되지 않는다.
도 48은 열계 어레이 회로(204ac∼204dc)의 구성을 개략적으로 도시한 도면이다. 도 48에 있어서는 하나의 열계 어레이 회로(204)의 구성을 대표적으로 도시하고 있다. 도 48에 있어서, 메모리 어레이 MAA(204aa∼204da)는 복수의 열 블록 CB#0∼CB#n으로 분할된다. 열 블록 CB#0∼CB#n 각각은 열을 공유한다. 열 블록 CB#0∼CB#n 각각에 대응하여 칼럼 디코더 블록 CD#0∼CD#n, 프리 앰프 블록 PA#0∼PA#n 및 라이트 드라이버 블록 WD#0∼WD#n이 마련된다. 프리 앰프 블록 PA#0∼PA#n 및 라이트 드라이버 블록 WD#0∼WD#n은 각각 내부 데이터 버스(글로벌 데이터 버스) GB#0∼GB#n을 거쳐 대응 열 블록 CB#0∼CB#n의 선택열에 접속된다. 프리 앰프 블록 PA#0∼PA#n 각각은 대응 열 블록에 있어서 동시에 선택되는 메모리 셀의 수와 같은 수의 프리 앰프 회로를 포함하고, 또한 라이트 드라이버 블록 WD#0∼WD#n 각각도 대응 열 블록에 있어서 동시에 선택되는 메모리 셀의 수와 같은 수의 라이트 드라이브 회로를 구비한다.
칼럼 디코더 블록 CD#0∼CD#n은 같은 구성 요소를 구비하고, 대응 열 블록 CB#0∼CB#n에 있어서 소정수의 열을 동시에 선택한다.
도 49는 하나의 열 블록에 대한 열계 어레이 회로의 구성을 개략적으로 도시한 도면이다. 도 49에 있어서, 칼럼 디코더 블록 CD#(CD#0∼CD#n)은 도시하지 않은 어드레스 신호를 디코드하여, 대응 열선택 신호선 CSL0∼CSLx를 선택 상태로 구동하는 칼럼 디코드 회로 CDK0∼CDKx를 포함한다. 열선택 신호 CSL0∼CSLx는 대응 열 블록내에 열방향을 따라 연장하여 배치된다. 이 칼럼 디코더 블록 CD#에 있어서도 각 열선택 신호선에 대응하여 AND형 디코드 회로가 배치될뿐이고, 같은 회로 패턴이 반복해서 행방향을 따라 배치된다.
프리 앰프 블록 PA#은 글로벌 데이터 버스 GB#(GB#0∼GB#n)의 각 버스선에 대응하여 마련되는 프리 앰프 회로 PAK0∼PAKy를 포함한다. 이들 프리 앰프 회로 PAK0∼PAKy는 프리 앰프 활성화 신호 PAE(도시하지 않음)의 활성화에 응답하여 활성화되고, 글로벌 데이터 버스 GB# 상으로 판독된 데이터를 증폭한다. 이들 프리 앰프 회로 PAK0∼PAKy도 같은 회로 구성을 구비하고 있거, 행방향을 따라 같은 회로 패턴으로 배치된다.
라이트 드라이버 블록 WD#은 글로벌 데이터 버스 GB#의 각 버스선에 대응하여 마련되고, 내부 기록 데이터를 대응 글로벌 데이터 버스선상으로 전달하는 라이트 드라이브 회로 WDK0∼WDKy를 포함한다. 라이트 드라이브 회로 WDK0∼WDKy도 도시하지 않은 라이트 드라이브 활성화 신호의 활성화에 응답하여 활성화되어 데이터의 기록 동작을 실행한다. 이 라이트 드라이버 블록 WD#에 있어서도 이들 라이트 드라이브 회로 WDK0∼WDKy는 같은 회로 구성을 갖고 있고, 열방향을 따라 같은 회로 패턴이 반복해서 배치된다.
따라서, 이 열계 어레이 회로도 열방향을 따라 같은 회로 패턴이 반복되어 있다.
도 50의 (a)는 하나의 메모리 어레이부의 구성을 개략적으로 도시한 도면이다. 이 도 50의 (a)에 도시한 메모리 어레이는 예를 들면, 도 45에 도시한 메모리 어레이(4va) 또는 (4wa)에 대응한다. 메모리 어레이는 8개의 열 블록 CB#0∼CB#7로 분할된다. 이들 열 블록 CB#0∼CB#7에 대하여 행계 어레이 회로(412)가 공통으로 마련된다. 열 블록 CB#0∼CB#7 각각에 대응하는 회로 블록을 갖는 열계 어레이 회로(414)가 또 이들 열 블록 CB#0∼CB#7에 대응하여 마련된다. 메모리 어레이상에 걸쳐 열방향을 따라 도 31에 도시한 구성과 마찬가지로, 외부와의 데이터 공급 및 수신을 실행하기 위한 리드/라이트 데이터 버스(415)가 배치된다. 이 리드/라이트 데이터 버스(415)는 판독 데이터를 전송하는 리드 데이터 버스와 기록 데이터를 전송하는 라이트 데이터 버스가 따로따로 마련되어 있어도 좋다. 이 리드/라이트 데이터 버스(415)는 열 블록 CB#0∼CB#7 각각에 대하여 마련되는 리드/라이트 버스 RWB#을 포함한다. 지금, 이 리드/라이트 버스 RWB#이 16 비트폭을 갖는 경우를 고려한다. 이 경우, 하나의 메모리 어레이 있어서, 128 비트의 데이터 전송이 동시에 실행된다.
지금, 이 리드/라이트 데이터 버스(415)의 버스폭을 128 비트에서 64 비트의 폭으로 축소하는 경우를 고려한다. 이 경우, 도 50의 (b)에 도시한 바와 같이, 열 블록의 수를 반감한다. 즉, 열 블록 CB#4∼CB#7을 삭제하고, 열 블록 CB#0∼CB#3 만을 남긴다. 이 경우, 열계어레이 회로(414)도 각 열 블록 CB#4∼CB#7의 삭제에 따라 대응 회로 블록이 삭제된다. 행계 어레이 회로(412)의 구성은 변경되지 않는다. 이 경우, 도 47에 도시한 바와 같이, 열계 어레이 회로(414)에 인접하는 영역은 배선 전용 영역이고, 어떤 불규칙한 회로 패턴을 갖는 주변 회로 영역은 배치되어 있지 않다. 따라서, 용이하게 이 열 블록의 삭제 및 열계 어레이 회로(414)의 축소를 실행할 수 있고, 데이터 버스폭의 변경을 실행할 수 있다.
도 51은 본 발명의 실시 형태 12의 변경예를 도 31에 도시한 반도체 집적 회로 장치에 적용한 경우의 구성을 도시한 도면이다. 도 51에 있어서, DRAM 매크로(반도체 집적 회로 장치)(3)에 있어서, 열방향에 대향하여 배치되는 뱅크(4v) 및 (4x)의 열계 어레이 회로에 포함되는 라이트 드라이버(4ve) 및 (4xe) 사이 영역에 배선 전용 영역(410a)이 배치된다. 또한, 뱅크(4w) 및 (4y)의 대향하여 배치되는 라이트 드라이버(4we) 및 (4ye) 사이의 영역에 배선 전용 영역(410b)가 마련된다.
행방향을 따라 연장하여 배치되는 주변 회로 배치 영역(405)에 있어서 DRAM 제어 회로(뱅크 제어 회로)(7)가 배치된다.
이 도 51에 도시한 로직 혼재 DRAM의 경우, CPU(2)로 부터의 데이터 버스(5x) 및 (5y)는 뱅크(4v) 및 (4w)의 메모리 어레이(4va) 및 (4wa) 상을 거쳐 연장하여 배치된다. 이 데이터 버스(5x) 및 (5y)의 버스폭 변경시, 칼럼 디코더, 프리 앰프 및 라이트 드라이버를 포함하는 열계어레이 회로를 행방향을 따라 축소/확장하는 것에 의해, 용이하게 이 데이터 버스(5x) 및 (5y)의 버스폭을 변경할 수 있다.
이 도 51에 도시한 구성에 있어서도 배선 전용 영역(410a) 및 (410b)에 있어서는 DRAM 제어 회로(뱅크 제어 회로)(7)에 대한 제어 신호를 전달하는 신호선이 배치된다. 데이터 버스(5x) 및 (5y)는 최상층의 예를 들면, 3층 알루미늄 배선층에 배치되어 있고, 이 배선 전용 영역(410a) 및 (410b)에서의 내부 배선층은 하층의 배선층이고, 하등 이 데이터 버스와 얽히지 않고 DRAM 제어 회로(뱅크 제어 회로)(7)로 부터의 열계 제어 신호를 각 뱅크로 배선 전용 영역(410a) 및 (410b)를 거쳐 전달할 수 있다.
또한, 이 도 51에 도시한 구성의 경우, DRAM 제어 회로(뱅크 제어 회로)(7)는 열방향을 따라 연장하여 배치시킬 수 있고, 충분한 면적적인 여유가 있고, 내부 회로 배치를 최적화할 수 있고, 또한 주변 회로도 최적 배치할 수 있다.
다른 적용예
또한, 상술한 설명에 있어서는 뱅크가 DRAM으로 구성되어 있다. 그러나, 데이터 버스에 공통으로 결합되는 2개의 메모리 어레이가 택일적으로 데이터 액세스되는 구성이면, 본 발명은 적용가능하고, 예를 들면, 플래시 메모리 등을 사용할 수도 있다. 여기서, 뱅크는 독립으로 어레이의 활성화/비활성화가 실행되는 구성에 부가하여, 택일적으로 데이터 액세스가 실행되는 구성도 포함하는 의미로 사용한다.
이상과 같이, 본 발명에 따르면, 복수의 메모리 어레이 사이의 소정의 영역에 제어 회로를 배치하고, 이들 복수의 메모리 어레이중 소정수의 메모리 어레이에 대해 공통으로 접속되는 내부 데이터 버스를 이 제어 회로가 배치되는 영역과 다른 영역에 배치하고 있으므로, 제어 회로와 내부 데이터 버스의 교차부가 생기는 일이 없고, 제어 회로를 효율적으로 레이아웃할 수 있고, 따라서 칩 점유 면적이 저감된반도체 집적 회로 장치를 실현할 수 있다.
또한, 본 발명에 따르면, 직사각형의 영역에 배치되고, 택일적으로 데이터 액세스가 실행되는 복수의 뱅크의 데이터 액세스를 적어도 제어하기 위한 뱅크 제어 수단을 이 직사각형 영역내의 복수의 뱅크 영역의 소정 영역에 배치하고, 또한 이 뱅크 제어 수단 형성 영역과 다른 영역에 뱅크와 데이터의 공급 및 수신을 실행하기위한 내부 액세스 데이터 전달 버스를 배치하고 있으므로, 뱅크 제어 수단과 액세스 데이터 전달 버스와의 교차부가 생기는 일이 없고, 뱅크 제어 수단을 효율적으로 레이아웃할 수 있고, 따라서 칩 점유 면적이 저감된 반도체 집적 회로 장치를 실현할 수 있다.
또한, 본 발명에 따르면, 회로 패턴이 반복 배치되는 어레이 회로에 인접하는 영역을 배선 전용의 영역으로 하고 있으므로, 기억 용량의 증감을 이 어레이 회로의 확장/축소에 의해 용이하게 실현할 수 있고, 임의의 기억 용량을 갖는 반도체 집적 회로 장치를 용이하게 실현할 수 있다. 또한, 라이브러리로서 등록하여 두는 것에 의해, 매크로 베이스로 반도체 집적 회로 장치를 실현할 때, 용이하게 필요로 되는 기억 용량을 구비하는 DRAM 매크로를 포함하는 반도체 집적 회로 장치를 실현할 수 있다.

Claims (2)

  1. 행렬 형상으로 배치되는 복수의 메모리셀, 및 상기 열에 대응하여 배치되며, 대응하는 열의 신호를 감지하여 증폭하는 복수의 센스 앰프를 포함하는 메모리 어레이와,
    상기 메모리 어레이상에 복수 배치되어 동작 전원 전압을 상기 복수의 센스 앰프에 전송하기 위한 센스 앰프 전원선과,
    전원 전압을 받기 위해 상기 메모리 어레이의 외주에 설치된 전원 패드와,
    상기 메모리 어레이의 외주의 한 변을 따라 배치되는 제1 주배선부와,
    상기 제1 주배선부와 대향하도록 상기 메모리 어레이의 외주를 따라 배치되는 제2 주배선부를 가지며, 데이터 액세스를 수행하기 위한 적어도 주변 회로에 상기 전원 패드로부터의 전원 전압을 공급하기 위해 상기 전원 전압을 전송하는 주전원선과,
    상기 메모리 어레이상의 상기 센스 앰프 전원선 보다 높은 층에 배치되어 상기 메모리 어레이 위를 종단하여 제1 주배선부 및 제2 주배선부에 연결되는 복수의 부전원선을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 대향하도록 배치되는 제1 주배선부 및 제2 주배선부에 연결되는 제3 배선부를 더 포함하되, 그것과 관련하여 상기 제1 내지 제3 배선부는자 형상을 갖는 주전원선을 구성하는 것을 특징으로 하는 반도체 장치.
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