KR100332180B1

KR100332180B1 - 논리와의 혼재에 적절한 구성을 갖는 메모리를 구비하는 메모리 집적 회로 장치

Info

Publication number: KR100332180B1
Application number: KR1019997001465A
Authority: KR
Inventors: 오타니쥰; 야마자키아키라; 오쿠무라나오토; 히구치다카시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1999-02-24
Filing date: 1996-10-28
Publication date: 2002-04-12
Also published as: KR20000035817A

Abstract

다이나믹·랜덤·액세스·메모리 셀 어레이(1)의 4변 중 적어도 대향하는 2변을 따라서 레지스터(20, 22;20, 22, 30, 32)를 배치한다. 이들 레지스터는, 메모리 셀 어레이의 내부 데이터 전송에 이용되는 내부 데이터 버스선(GIO0-GIOn;GIO0-GIO127;SGIO0-SGIOn)을 거쳐서 상호 접속된다. 대향하는 2변을 따라서 배치되는 레지스터(20, 22;20, 22, 30, 32) 중 적어도 1개(20;20, 30)는 외부 데이터 버스에 결합되고, 나머지 레지스터(22;22, 32)는 내부 데이터 버스를 거쳐서 내부 회로에 결합된다. 외부 회로에 결합되는 레지스터(20)에 대해서는 외부 제어 신호에 따라 동작을 제어하는 외부 제어기(62)를 마련하고, 내부 회로에 결합되는 레지스터(22)에 대해서는 내부 회로로부터의 제어 신호에 따라 동작을 제어하는 내부 제어기(72)를 마련한다. 외부 회로 및 내부 회로가 메모리 셀 어레이(1)의 동일 어드레스의 메모리 셀의 데이터의 판독을 실행할 때에만 외부 회로 및 내부 회로의 메모리 셀 어레이로의 동시 액세스를 허가한다.

Description

논리와의 혼재에 적절한 구성을 갖는 메모리를 구비하는 메모리 집적 회로 장치{MEMORY INTEGRATED CIRCUIT DEVICE WITH STRUCTURE COMPATIBLE WITH LOGIC}

프로세서 등의 논리는, 그 성능은 개선되어 있고, 또한 그 동작 속도도 빨라져 있다. 메모리 시스템에 있어서 주기억으로서 이용되는 DRAM(다이나믹·랜덤·액세스·메모리)도 그 기억 용량이 증대하고, 또한 동작 속도도 빨라져 있다. DRAM은, 메모리 셀이 정보를 전하의 형태로 저장하기 위한 캐패시터와, 그 캐패시터를 선택하기 위한 절연 게이트형 전계 효과 트랜지스터(MOS 트랜지스터)에 의해 구성되는 액세스 트랜지스터를 포함한다. 캐패시터로의 정보 기입시 및 판독시 이 액세스 트랜지스터에 의한 기억 정보의 경계값 전압 손실을 없애기 위해서, 액세스트랜지스터의 게이트 전위(워드선 전위)는 통상 동작 전원 전압보다도 높은 전압 레벨까지 승압된다. 이 때문에, DRAM의 구성 요소의 미세화는 프로세서 등의 논리 LSI(대규모 집적 회로)의 구성 요소가 미세화보다도 늦어져 있고, DRAM의 동작 속도는 프로세서 등의 논리 LSI의 동작 속도를 추종할 수 없다. 따라서, DRAM을 주기억으로서 이용하는 메모리 시스템의 성능은, 이 DRAM의 동작 속도에 의해 제한을 받는다. 또한, DRAM과 논리 LSI 사이의 데이터 전송에 있어서는, DRAM의 데이터 입출력핀 단자수에 의해 한번에 전송되는 데이터의 비트수가 결정되고, 고속으로 대량의 데이터 전송을 실행할 수 없어, 요즘 프로세서 등의 논리 LSI는 필요로 되는 데이터가 도달할 때까지 대기(wait) 상태로 되기 때문에, 시스템의 성능이 저하된다.

상술한 바와 같이 DRAM에 기인하는 문제를 해결하기 위해서, DRAM과 프로세서 등의 논리를 동일 칩 상에 형성하는 것을 생각할 수 있다. DRAM과 논리 사이의 데이터 버스는 칩 내부 배선으로서, 버스폭(버스의 비트수)을 크게할 수 있고, 또한 보드 상의 배선에 비해서 이 칩 내부 배선은 저부하로서, 고속으로 대량의 데이터를 전송할 수 있다. 이러한 DRAM과 논리를 동일 칩 상에 탑재하는 논리 내장 DRAM 또는 DRAM 혼재 논리 LSI에 있어서, 데이터 전송을 효율적으로 실행하기 위해서 DRAM을 어떻게 구성하고, 또한 DRAM과 외부 회로 또는 내부 회로(논리)와의 사이의 데이터 전송을 어떻게 실행하는지에 대해서는 충분히 고려할 필요가 있다.

발명의 개시

본 발명의 목적은 프로세서 등의 논리와의 집적화에 적절한 구성을 갖는 메모리 집적 회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 데이터 전송을 효율적으로 실행할 수 있는, 논리와의 집적화에 적절한 구성을 갖는 메모리 집적 회로 장치를 제공하는 것이다.

본 발명에 관한 메모리 집적 회로 장치는, 메모리 어레이의 선택 메모리 셀과 데이터의 수수를 실행하는 복수의 내부 데이터 버스선에 이 데이터 버스의 버스폭과 동일한 수의 레지스터 회로를 각각 갖는 복수의 레지스터를 결합한다.

바람직하게는, 복수의 레지스터는 메모리 어레이의 4변 중 적어도 2변을 따라서 각각에 배치된다. 또한, 바람직하게는 내부 데이터 버스선 연장 방향에 있어서 대향하도록 레지스터를 배치한다.

또한, 이 대향하여 배치되는 레지스터와 별도로, 내부 데이터 버스선과 별도의 배선층의 접속 배선을 이용하여, 내부 데이터 버스선에 접속되는 레지스터를, 메모리 어레이의 나머지 변을 따라서 배치한다.

또한, 복수의 레지스터 각각에는, 제어 회로의 제어하에 데이터의 판독/기록를 실행하는 기능을 갖게 한다.

메모리 어레이의 내부 데이터 버스선을 이용하여 레지스터를 상호 접속함으로써, 레지스터간 데이터 전송을 위해 별도의 배선을 배치할 필요가 없어, 배선 점유 면적을 저감할 수 있다.

또한, 메모리 어레이내의 내부 데이터 버스선은, 직선적으로 배열되어 있어,최단 거리를 갖고 레지스터간을 상호 접속할 수 있어, 고속 데이터 전송이 가능해진다.

또한, 복수의 레지스터를 내부 데이터 버스선에 상호 접속해 놓음으로써, 1개의 레지스터로부터 메모리 어레이의 선택 메모리 셀로의 데이터 기입과 동시에 다른쪽의 레지스터로의 데이터 전송이 가능해진다. 또한, 메모리 어레이로부터 판독된 데이터를 복수의 레지스터로 동시에 저장할 수 있다.

또한, 별도의 배선층을 이용하여 레지스터를 내부 데이터 버스선에 더 접속함으로써, 여러 가지 내부 회로 또는 외부 회로로 고속으로 데이터 전송을 실행할 수 있다.

본 발명의 상술의 목적 및 특징 및 다른 특징 및 이점은, 이하에 첨부된 도면을 참조하여 실행하는 바람직한 실시예의 상세한 설명으로부터 더 한층 분명해진다.

본 발명은 메모리 집적 회로 장치에 관한 것으로, 특히, DRAM(다이나믹·랜덤·액세스·메모리)과 복수의 데이터 전송용 레지스터가 동일 칩 상에 탑재된 메모리 집적 회로 장치에 관한 것이다. 보다 특정적으로는, 본 발명은 DRAM과, 프로세서 등의 논리와, DRAM-논리간 및 DRAM-외부간 데이터 전송용 레지스터가 동일 칩 상에 탑재된 논리 내장 DRAM에 관한 것이다.

도 1은 본 발명의 메모리 집적 회로 장치에 있어서 이용되는 DRAM 메모리 셀 어레이의 구성을 개략적으로 나타내는 도면,

도 2는 도 1에 도시하는 메모리 셀 어레이 중 1개의 열 블럭에 대한 버스 배치를 개략적으로 도시하는 도면,

도 3은 도 1에 도시하는 메모리 셀 어레이 중 1개의 행 블럭에 대한 버스 배치를 도시하는 도면,

도 4는 도 1에 도시하는 메모리 셀 어레이 중 1개의 서브 블럭의 구성을 개략적으로 나타내는 도면,

도 5는 메모리 셀 어레이에 있어서의 각 배선층의 관계를 개략적으로 도해하는 도면,

도 6은 본 발명의 실시예 1에 따르는 메모리 집적 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,

도 7은 도 6에 도시하는 레지스터에 포함되는 레지스터 회로의 구성을 개략적으로 나타내는 도면,

도 8은 레지스터 회로와 선택 메모리 셀의 접속 경로를 개략적으로 도시하는 도면,

도 9는 본 발명의 실시예 1에 있어서의 동작을 나타내는 파형도,

도 10은 도 6에 도시하는 레지스터에 포함되는 레지스터 회로의 제 1 변경예의 구성을 개략적으로 나타내는 도면,

도 11은 레지스터와 DRAM 메모리 셀 어레이의 선택 메모리 셀과의 사이의 데이터 전송 동작을 나타내는 파형도,

도 12는 도 6에 도시하는 레지스터에 포함되는 레지스터 회로의 제 2 변경예의 구성을 나타내는 도면,

도 13은 본 발명의 제 2 실시예에 있어서의 메모리 집적 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,

도 14는 도 13에 도시하는 레지스터 배치에 있어서의 레지스터간 접속을 개략적으로 도시하는 도면,

도 15는 이 도 13에 도시하는 레지스터 배치에 있어서의 데이터 전송 동작의 일례를 나타내는 파형도,

도 16은 도 13에 도시하는 레지스터간을 접속하기 위한 버스 배치를 도시하는 도면,

도 17은 레지스터간 접속 배선의 배선층의 배치를 개략적으로 도시하는 도면,

도 18은 실시예 3에 있어서의 레지스터간 접속 버스의 다른 배치를 도시하는 도면,

도 19는 도 18에 도시하는 버스 배치에 있어서의 버스 배선층의 관계를 개략적으로 도시하는 도면,

도 20은 본 발명의 실시예 4에 있어서의 메모리 집적 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,

도 21은 도 20에 도시하는 메모리 집적 회로 장치의 동작을 나타내는 파형도,

도 22는 도 20에 도시하는 외부 제어기의 구성을 개략적으로 나타내는 도면,

도 23은 도 22에 도시하는 레지스터 제어 회로의 데이터 기입 제어 신호 발생부의 구성을 개략적으로 나타내는 도면,

도 24는 도 22에 도시하는 레지스터 제어 회로의 데이터 판독을 위한 신호 발생부의 구성을 개략적으로 나타내는 도면,

도 25는 도 20에 도시하는 DRAM 제어 및 DRAM 드라이버의 구성을 개략적으로 나타내는 도면,

도 26은 본 발명의 실시예 3의 변경예의 구성을 개략적으로 나타내는 도면,

도 27은 본 발명의 실시예 3에 있어서의 데이터 전송 동작을 나타내는 파형도,

도 28은 본 발명의 실시예 4에 있어서의 DRAM 제어의 구성을 개략적으로 나타내는 도면,

도 29는 본 발명의 실시예 5에 있어서의 메모리 집적 회로 장치 전체의 구성을 개략적으로 나타내는 도면,

도 30은 본 발명의 실시예 5에 있어서의 메모리 집적 회로 장치의 변경예의 구성을 개략적으로 나타내는 도면,

도 31은 본 발명의 실시예 5에 있어서의 메모리 집적 회로 장치의 변경예의 구성을 개략적으로 나타내는 도면,

도 32는 본 발명의 메모리 집적 회로 장치의 칩 레이아웃을 개략적으로 도시하는 도면이다.

발명을 실시하기 위한 최선의 형태

[실시예 1]

도 1은 본 발명에 이용되는 DRAM의 어레이부의 구성의 일례를 개략적으로 나타내는 도면이다. 도 1에 있어서, DRAM 어레이(1)는, 이후에 설명하지만, 행렬 형상으로 배치되는 복수의 다이나믹형 메모리 셀을 구비한다. 이 메모리 셀 어레이(1)는, 각각 복수행·복수열로 배열된 복수의 다이나믹형 메모리 셀을 구비하는 복수의 서브 어레이 블럭 SBA00∼SBA77로 분할된다. 이들 서브 어레이 블럭 SBA00∼SBA77은 행렬 형상으로 배치되고, 각각 행 방향으로 정렬하여 배치되는 8개의 서브 어레이 블럭을 포함하는 8개의 행 블럭 RB#0∼RB#7 및 각각 열 방향으로 정렬하여 배치되는 8개의 서브 어레이를 포함하는 열 블럭 CB#0∼CB#7로 분할된다. 메모리 셀 어레이(1)에 있어서의 메모리 셀 선택 동작시, 8개의 행 블럭 RB#0∼RB#7 중 1개의 행 블럭이 선택 상태로 구동된다.

도 2는 도 1에 도시하는 1개의 열 블럭 CB#i의 내부 데이터 버스선의 배치를 도시하는 도면이다. 도 2에 있어서, 열 블럭 CB#i는 8개의 서브 어레이 블럭 SBA0i∼SBA7i를 포함한다. 이들 서브 어레이 블럭 SBA0i∼SBA7i에 공통으로 4개의 글로벌 IO선(쌍) GIOa∼GIOd가 배치된다. 글로벌 I/O선 GIOa∼GIOd는 열 방향으로 연장하여 배치된다. 서브 어레이 블럭 SBA0i∼SBA7i 각각에 대하여, 4개의 로컬 IO선(쌍) LIOa, LIOb, LIOc 및 LIOd가 마련된다. 이들 로컬 IO선 LIOa∼LIOd는 대응하는 서브 어레이 블럭에 대해서만 데이터의 수수를 실행한다. 1개의 열 블럭 CB#i에 있어서 8개의 서브 어레이 블럭 SBA0i∼SBA7i 중 1개의 서브 어레이 블럭이 선택 상태로 되고, 선택된 서브 어레이 블럭이 로컬 IO선 LIOa∼LIOd를 거쳐서 글로벌 IO선 GIOa∼GIOd와 데이터의 수수를 실행한다.

도 3은 도 1에 도시하는 8개의 행 블럭 중 1개의 행 블럭 RB#j의 개략 구성을 나타내는 도면이다. 도 3에 있어서, 행 블럭 RB#j는 행 방향으로 정렬하여 배치되는 8개의 서브 어레이 블럭 SBAj0∼SBAj7을 포함한다. 이들 서브 어레이 블럭 SBAj0∼SBAj7 각각에 대하여, 4개의 로컬 IO선 LIOa∼LIOd가 배치된다. 서브 어레이 블럭 SBAj0∼SBAj7에 공통으로 워드선 WL0∼WL255가 배치된다. 이들 워드선 WL0∼WL255 각각에는, 서브 어레이 블럭 SBAj0∼SBAj7 중 1행에 정렬하여 배치되는 메모리 셀이 접속된다.

서브 어레이 블럭 SBAj0∼SBAj7 각각에 대하여, 열 방향으로 연장하여 배치되는 4개의 글로벌 IO선 GIO가 배치된다. 도 3에 있어서, 서브 어레이 블럭 SBAj0에는 4개의 글로벌 IO선 GIO0∼GIO3이 배치되고, 서브 어레이 블럭 SBAj1에는, 글로벌 IO선 GIO4∼GIO7이 배치된다. 서브 어레이 블럭 SBAj7에 대해서는, 글로벌 IO선 GIO28∼GIO31이 배치된다. 따라서 합계 32개의 글로벌 IO선이 배치되고, 동시에 32 비트 메모리 셀의 데이터 전송을 실행할 수 있다. 글로벌 IO선은 서브 어레이 블럭 사이의 영역에 배치된다. 이 영역에 있어서는, 메모리 셀은 배치되어 있지 않다. 이 영역은 워드선 션트(shunt) 영역 WS라고 불린다. 이 워드선 션트 영역 WS에 있어서, 워드선 WL0∼WL255 각각은, 저(低)저항의 금속 배선(제 1 층 알루미늄 배선)과 접속된다. 서브 어레이 블럭내에 있어서의 워드선은, 제 1 층 폴리 실리콘 배선으로 구성된다. 비교적 저항이 높은 폴리 실리콘 워드선을 저저항의 금속 배선층과 워드선 션트 영역 WS에 있어서 접속함으로써, 워드선의 저항을 등가적으로 낮게 하여, 고속으로 워드선 선택 신호를 전달한다.

도 4는 도 1에 도시하는 메모리 어레이 중 1개의 서브 어레이 블럭의 구성을 개략적으로 나타내는 도면이다. 도 4에 있어서, 서브 어레이 블럭 SBAij에 대하여 4개의 글로벌 IO선 GIOa∼GIOd가 배치된다. 서브 어레이 블럭 SBAij는 256행, 128열로 배치되는 메모리 셀 MC를 포함한다. 워드선 WL0∼WL255 각각에는, 1 행의 메모리 셀 MC가 접속된다. 메모리 셀 MC의 각 열에 대응하여 비트선 BL0∼BL127이 배치된다. 비트선 BL0∼BL127 각각에 대하여, 활성화시 대응하는 비트선 상의 전위를 검지하여 증폭하고 또한 래치하는 센스 앰프 SA가 배치된다. 주지와 같이, DRAM에 있어서는, 비트선 BL0∼BL127 각각은, 서로 상보인 신호선으로 구성되고, 센스 앰프 SA는 대응하는 비트선의 상보 신호선의 전위를 차동적으로 증폭한다. 도 4에 있어서는 도면을 간략화하기 위해서, 비트선쌍을 비트선으로서 나타낸다. 따라서, 로컬 IO선 LIOa∼LIOd 및 글로벌 IO선 GIOa∼GIOd도 전부 상보 신호선쌍이다.

센스 앰프 SA는 비트선 BL0∼BL127의 양측에 교대로 배치된다. 즉 우수 번호의 비트선 BL0, BL2, … BL126에 대해서는, 센스 앰프 SA는 로컬 IO선 LIOa 및 LIOb에 가까운 위치에 마련되고, 기수 번호의 비트선 BL1, BL3, … BL127에 대해서는, 센스 앰프 SA는 로컬 IO선 LIOc 및 LIOd에 가까운 위치에 마련된다. 이 센스 앰프의 배치는 「교대 배치형(alternate arrangement)」으로서 알려져 있다.

메모리 셀 어레이의 열 방향으로 연장하고, 도시하지 않은 컬럼 디코더로부터의 열 선택 신호를 전달하는 열 선택선 CSL0∼CSL31이 열 블럭내의 서브 어레이 블럭 공통으로 배치된다. 이들 열 선택선 CSL0∼CSL31 각각은, 선택시에는 동시에 4개의 비트선을 선택한다. 도 4에 있어서는, 열 선택선 CSL0에 의해 비트선 BL0∼BL3이 동시에 선택되고, 열 선택선 CSL31은 비트선 BL124, 125(도시하지 않음) 및 비트선 BL126 및 BL127을 선택한다. 각 센스 앰프와 근접하는 로컬 IO선과의 사이에 열 선택선 상의 신호에 응답하여 도통하고, 대응하는 센스 앰프를 근접하여 배치되는 로컬 IO선에 접속하기 위한 열 선택 게이트 TG가 배치된다. 도 4에 있어서는, 비트선 BL0∼BL127 각각에 대하여, 열 선택 게이트 TG0∼TG127이 마련된다.

또한, 도시하지 않은 블럭 디코더로부터의 행 블럭 선택 신호 φBS에 응답하여 도통하고, 로컬 IO선 LIOa 및 LIOb를 글로벌 IO선 GIOa 및 GIOb에 각각 접속하는 블럭 선택 게이트 BSGa 및 블럭 선택 신호 φBS에 응답하여 도통하며, 로컬 IO선 LIOc 및 LIOd를 글로벌 IO선 GIOc 및 GIOd에 접속하는 블럭 선택 게이트 BSGb가 마련된다. 이 행 블럭 선택 신호 φBS는 행 블럭에 포함되는 서브 어레이 블럭에 공통으로 인가된다. 1개의 열 선택선에 의해 동시에 4개의 비트선이 선택되어 로컬 IO선 LIO∼LIOd를 거쳐서 글로벌 IO선 GIOa∼GIOd에 접속된다.

메모리 셀 MC는 정보를 저장하기 위한 캐패시터 MS와, 대응하는 워드선 상의 신호 전위에 응답하여 도통하고, 캐패시터 MS를, 대응하는 비트선에 접속하기 위한 액세스 트랜지스터 MT를 포함한다. 액세스 트랜지스터 MT는 n 채널 MOS 트랜지스터로 구성된다.

또, 도 4에 있어서는, 1개의 서브 어레이에 대한 로컬 IO선 및 GIO선의 배치를 나타내기 위해서, 1개의 서브 어레이 블럭에 있어서, 센스 앰프 SA가 교대로 배치되어 있다. 그러나, 이 센스 앰프 SA의 배치로서는, 열 방향에 있어서 인접하는 서브 어레이 블럭과 공유되는 「쉐어드(shared) 센스 앰프 구성」이 취해지더라도 좋다. 이 경우, 로컬 IO선은 2개의 서브 어레이 블럭(열 방향에 있어서 인접하는 서브 어레이 블럭)에 의해 공유된다. 이 「교대 배치형 쉐어드 센스 앰프 구성」에 있어서도, 선택 서브 어레이에 있어서 동시에 4개의 비트선이 선택되어 글로벌 I/O선에 접속된다.

도 5는 1개의 서브 어레이 블럭에 있어서의 각 신호선의 배선층을 개략적으로 도시하는 도면이다. 도 5에 있어서, 메모리 셀이 형성되는 반도체 기판 영역(10) 표면 상에, 제 1 층 폴리 실리콘으로 구성되는 워드선(WL)(11)이 배치된다. 도 5에 있어서는, 도면을 간략화하기 위해서, 이 반도체 기판 영역(10) 표면에 형성되는 메모리 셀의 구성은 나타나 있지 않다. 이 제 1 층 폴리 실리콘 배선층에 형성되는 워드선(11) 상에, 열 방향으로 연장하는, 제 2 층 폴리 실리콘 배선층에 형성되는 비트선(BL)(12)이 배치된다.

이 비트선(12) 상에, 워드선(11)과 평행하게, 제 1 층 금속(예컨대, 알루미늄) 배선층에 형성되는 금속 배선(AL)(13)이 배치된다. 이 금속 배선(13)은 워드선 션트 영역에 있어서, 콘택트(14)를 거쳐서 워드선(11)과 접속된다. 이 제 1 층 금속(예컨대, 알루미늄) 배선층에 형성되는 금속 배선(13) 상의 워드선 션트 영역에 대응하는 영역에, 열 방향으로 연장하는, 제 2 층 금속(예컨대, 알루미늄) 배선층에 형성되는 글로벌 IO선(15a, 15b, 15c 및 15d)이 배치된다. 또한, 제 2 층 금속(예컨대, 알루미늄) 배선층에 형성되는 열 선택선(CSL)(16a∼16b)이 열 방향으로 연장하여 배치된다.

비트선(12) 및 열 선택선(16a∼16b)을 다층 구조로 함으로써, 비트선(12)의 피치에 악영향을 미치는 일 없이 열 선택선(16a∼16b)을 마련할 수 있다. 또한, 열 선택선(16a∼16b)은 4개의 비트선(12)에 대하여 1개 마련되는 것만으로, 여유를 가지고 열 선택선을 배치할 수 있다.

마찬가지로, 워드선 션트 영역에 배치되는 글로벌 IO선(GIO)(15a∼15d)은, 워드선 션트 영역에 배치되기 때문에, 서브 어레이 블럭내의 메모리 셀의 배치에 아무런 악영향을 미치는 일 없이 이들 글로벌 IO선(15a∼15d)을 마련할 수 있다. 로컬 IO선(LIOa∼LIOd)은 도 5에 있어서는 나타나 있지 않지만, 이들은 금속 배선(13)과 동일한 배선층의 제 1 층 금속(예컨대, 알루미늄) 배선층에 형성된다. 또한, 열 선택선(13)과 열 선택 게이트 TG(TG0∼TG127) 사이의 배선도, 제 1 층 금속(예컨대, 알루미늄) 배선으로 형성된다.

또한, 메모리 셀의 캐패시터가 스택(stack)형 캐패시터인 경우, 이 캐패시터가 평면형 스택드 캐패시터 또는 T자형 스택드 캐패시터인 경우, 캐패시터의 전극(셀 플레이트 전극)은 비트선의 하층에 있고 또한 워드선 보다도 상층에 형성된다. 메모리 셀 캐패시터가 원통형 스택드 캐패시터인 경우, 이 셀 플레이트 전극은 비트선 보다도 상층에 형성된다.

또, 상술한 설명에 있어서, 메모리 셀 어레이가 2M 비트의 기억 용량을 구비한다라고 설명하고 있다. 그러나, 이 메모리 셀 어레이의 기억 용량은 더욱 많더라도 좋고, 적용되는 용도에 따라 적당히 정해진다.

도 6은 본 발명의 실시예 1에 따르는 메모리 집적 회로 장치의 구성을 개략적으로 나타내는 도면이다. 도 6에 있어서, 메모리 셀 어레이(1)의 열 방향에 대향하는 변(??)을 따라서 제 1 레지스터(20) 및 제 2 레지스터(22)가 배치된다. 메모리 셀 어레이(1)는 도 1 내지 도 5에 나타내는 구성과 마찬가지의 구성을 구비한다. 이들 레지스터(20, 22)는 메모리 셀 어레이(1)내에 배치되는 글로벌 IO선 GIO0∼GIOn에 접속된다. 글로벌 IO선 GIO0∼GIOn은 메모리 셀 어레이 선택시, 이 메모리 셀 어레이(1)의 선택된 메모리 셀과 데이터의 수수를 실행한다. 따라서 레지스터(20, 22)를 이 글로벌 IO선 GIO0∼GIOn에 접속함으로써, 메모리 셀 어레이(1)의 선택시, 한쪽 레지스터와 메모리 셀 어레이의 선택 메모리 셀과의 사이에서 데이터의 수수를 실행할 수 있고, 또한 다른쪽 레지스터에도, 이 데이터를 전송할 수 있다.

메모리 셀 어레이(1)의 비선택시에 있어서는, 도 4에 도시하는 블럭 선택 신호 φBS는 비활성 상태이고, 글로벌 IO선 GIO0∼GIOn은 메모리 셀 어레이(1)의 로컬 IO 버스 LIO(LIOa∼LIOd)로 분리된다. 따라서 이 메모리 셀 어레이(1)의 비활성 상태일 때 레지스터(20, 22) 사이에서 글로벌 IO선 GIO0∼GIOn을 이용하여 데이터를 전송할 수 있다. 메모리 셀 어레이(1)가 선택 상태로 되고, 워드선이 선택 상태로 구동되어 있는 상태에 있어서도, 열 선택 신호가 비활성 상태에 놓여져 있으면, 글로벌 IO선 GIO0∼GIOn은, 메모리 셀 어레이(1)의 선택 메모리 셀과의 데이터의 수수를 실행하지 않기 때문에, 마찬가지로 이 글로벌 IO선 GIO0∼GIOn을 이용하여 레지스터(20, 22) 사이에서 데이터를 전송할 수 있다(DRAM에서는, 행 선택/구동 회로와 열 선택/구동 회로는 각각의 제어 회로임).

이 도 6에 도시하는 바와 같이 메모리 셀 어레이(1)의 대향하는 변을 따라서 레지스터(20, 22)를 각각 배치함으로써, 레지스터(20, 22) 사이의 데이터 전송을 위해서 별도의 데이터 버스를 배치할 필요가 없어, 배선 점유 면적이 저감된다. 또한, 글로벌 IO선 GIO0∼GIOn은 메모리 셀 어레이(1)의 열 방향을 따라서 직선적으로 배치되어 있고, 레지스터(20, 22) 사이의 거리를 최단으로 할 수 있어, 고속으로 데이터 전송을 실행할 수 있다. 또한, 레지스터(20, 22)는 글로벌 IO선 GIO0∼GIOn에 접속되어 있기 때문에, 이들 글로벌 IO선 GIO0∼GIOn에 동시에 데이터를 전송할 수 있고, 이 글로벌 IO선 GIO0∼GIOn의 수를 많게 함으로써, 대량의 데이터를 일괄해서 전송할 수 있어, 데이터 전송 효율을 개선할 수 있다(8M 비트 기억 용량의 어레이인 경우, 글로벌 IO선의 수는, 32·4 = 128로 됨).

또한, 이 레지스터(20, 22)를 글로벌 IO선 GIO0∼GIOn과 접속함으로써, 이들 레지스터(20, 22)를 DRAM의 입출력 버퍼로서 기능시킬 수 있고, DRAM의 입출력 버퍼를 거쳐서 데이터의 입출력을 실행할 필요가 없어, 고속의 데이터 전송을 실행할 수 있다. 이 입출력 버퍼는 별도로 설치되더라도 좋다. IO 선택기를 거쳐서 입출력 버퍼와 글로벌 IO 버스가 결합된다.

도 7은 도 6에 도시하는 레지스터(20, 22)에 포함되는 레지스터 회로의 구성을 개략적으로 나타내는 도면이다. 도 7에 있어서는, 1개의 글로벌 IO선 GIOi에 대하여 마련되는 레지스터 회로(25)를 대표적으로 도시한다. 도 7에 있어서, 레지스터 회로(25)는 인가된 정보를 래치하는 래치(25a)와, 전송 지시 신호 φa에 응답하여 도통하고, 래치(25a)를 다른 회로에 접속하는 접속 게이트(25b)와, 전송 지시 신호 φb에 응답하여, 래치(25a)와 글로벌 IO선 GIOi를 전기적으로 접속하는 접속 게이트(25c)를 포함한다. 다른 회로는 메모리 어레이(1) 이외의 회로이면 좋고, 외부 회로 또는 동일 칩내에 마련된 내부 회로(논리 또는 프로세서)이면 좋다.

래치(25a)는 쌍방향으로 데이터를 전송하고 또한 저장하는 기능을 구비한다. 즉, 래치(25a)는 다른 회로로부터 인가되는 데이터를 저장하고, 또한 다른 회로에 이 입력 데이터를 전송하는 기능을 구비한다. 또한 이 래치(25a)는 글로벌 IO선 GIOi 상에 데이터를 전송하고, 또한 이 글로벌 IO선 GIOi 상에 인가된 데이터를 저장하는 기능을 구비한다.

도 8은 도 7에 도시하는 레지스터 회로(25)와, 메모리 셀 어레이의 메모리 셀 MC와의 사이의 접속을 도시하는 도면이다. 도 8에 있어서는, 래치(25a)는 1쌍의 인버터로 구성되는 인버터 래치의 구성을 갖는다. 이 레지스터 회로(25)는 내부 IO선(글로벌 IO선 GIO 및 로컬 IO선 LIO)을 거쳐서 메모리 셀 어레이의 열 선택 게이트 TG에 접속된다. 이 열 선택 게이트 TG의 제어 게이트에는 열 선택선 CSL로부터의 열 선택 신호가 인가된다. 이 열 선택 게이트 TG는 또한 센스 앰프 SA를 거쳐서 비트선 BL에 접속된다. 비트선 BL과 워드선 WL의 교차부에 메모리 셀 MC가 배치된다. 센스 앰프 SA의 구동 능력(래치 능력)은 래치(25a)의 인버터 래치의 래치 능력보다도 크게 된다. 다음에 이 도 8에 도시하는 접속에 있어서의 데이터 전송 동작에 대하여 도 9에 나타내는 타이밍 차트도를 참조하여 설명한다.

우선, 레지스터 회로(25)로부터 메모리 셀 MC로의 데이터 전송 동작에 대하여 설명한다. 래치(25a)에는 데이터 A가 저장되어 있다. DRAM 기입 지시가 인가되면, 전송 지시 신호 φb가 활성 상태로 되고(도 8에 있어서 H 레벨), 접속 게이트(25c)가 도통하여, 래치(25a)에 저장된 데이터가 내부 IO선 IO 상에 전달된다. 이어서, 기입 지시 신호 및 어드레스 신호에 따라서, 열 선택선 CSL 상의 열 선택 신호가 활성 상태로 되고(도 8에 있어서 H 레벨), 열 선택 게이트 TG가 도통하여, 내부 IO선과 비트선 BL을 접속한다. 센스 앰프 SA는 아직 활성 상태로 되어 있지 않기 때문에, 이 열 선택 신호에 의해 선택된 비트선 BL이 내부 IO선에 접속되고, 비트선 BL의 신호 전위는 내부 IO선 상의 전위로 변화한다. 비선택 비트선은, 열 선택 게이트 TG가 비도통 상태이고, 프리 차지 상태를 유지하고 있다.

이 선택 비트선 상의 전위가 확정 상태로 되면, 워드선 WL의 전위가 상승하고, 메모리 셀 MC의 기억 정보가 대응하는 비트선 BL에 전달된다. 선택 비트선의 전위는 레지스터 회로(25)(래치(25a))로부터 전송된 데이터에 대응하는 신호 전위로 설정되어 있고, 선택 비트선 전위는 메모리 셀 MC의 기억 정보가 판독되더라도 거의 변화하지 않는다(판독 전압은 지극히 작음). 한편, 비선택 비트선에 있어서는, 이 메모리 셀의 기억 정보에 따라서 그 전위가 프리 차지 전위로부터 변화한다. 도 9에 있어서는, 비선택 비트선으로 H 레벨의 데이터가 판독된 상태가 일례로서 도시된다. 또한, 선택 비트선 전위를 H 레벨 및 L 레벨로 하고 있는 것은, 비트선 BL은 상보 신호선쌍을 구비하고 있기 때문이다. 이 비선택 비트선의 전위차가 충분히 확대되면, 센스 앰프 SA가 활성화되어, 각 비트선 BL에 발생한 전위차를 차동 증폭한다. 선택 비트선에 있어서는, 레지스터 회로(25)로부터 전송된 데이터에 대응하는 전위가 센스 앰프 SA에 의해 래치된다. 비선택 비트선에 있어서는, 비트선 BL에 판독된 전위에 따라서 H 레벨 및 L 레벨로의 전위 변화가 발생한다.

이 센스 앰프 SA가 활성화되고, 소정 기간이 경과하면, 워드선 WL이 L 레벨로 하강하며, 메모리 셀 MC의 캐패시터와 비트선 BL이 분리된다. 이어서 센스 앰프 SA가 비활성 상태로 되고, 비트선 BL 상의 데이터(신호 전위)의 메모리 셀 MC로의 기입(비선택 비트선에 있어서는 리스토어(restore) 동작)이 완료한다. 또한 열 선택선 CSL로의 신호가 비활성 상태로 되고, 열 선택 게이트 TG가 비도통 상태로 되며, 또한 전송 지시 신호 φb가 L 레벨의 비활성 상태로 되어, 레지스터(25)의 래치(25a)가 내부 IO선과 분리된다.

또, 데이터의 레지스터로부터 메모리 셀 어레이(DRAM)로의 전송 동작시에 있어서, 전송 지시 신호 φb는 센스 앰프 SA의 활성화시에, 비활성 상태로 되더라도 좋다(도 9에 있어서 이 타이밍을 점선으로 나타냄). 래치(25a)를 선택 비트선 BL에 접속하고, 전송 데이터를 선택 비트선 BL에 전송한 후에 센스 앰프 SA를 활성화함으로써, 센스 앰프 SA의 구동력이 래치(25a)의 래치 능력보다도 큰 경우에 있어서도 확실히 레지스터 회로(25)로부터 DRAM 메모리 셀 어레이(1)의 메모리 셀 MC로 데이터를 전송할 수 있다.

또한, 도 9에 도시하는 레지스터로부터 DRAM의 데이터 전송시에 있어서, 워드선 WL은 열 선택 신호 CSL보다도 빠른 타이밍으로 선택 상태로 구동되더라도 좋다. 비선택 비트선은 내부 IO선에 접속되지 않고, 선택 비트선만이 내부 IO선에접속되기 때문에, 조금도 문제는 발생하지 않는다.

다음에, DRAM 메모리 셀 어레이로부터 레지스터로의 데이터 전송 동작에 대하여 설명한다. 이 DRAM으로부터 레지스터로의 데이터 전송시에 있어서는, 우선 워드선 WL이 선택 상태로 구동되고, 선택 비트선 및 비선택 비트선 모두에 있어서도 대응하는 메모리 셀 MC의 기억 정보에 따라서 그 전위가 프리 차지 전위로부터 변화한다. 도 9에 있어서는, 선택 비트선의 메모리 셀 MC가 H 레벨의 데이터를 기억하고 있고, 비선택 비트선에 접속되는 메모리 셀 MC가 L 레벨의 데이터를 기억하고 있는 경우의 전위 변화가 일례로서 도시된다.

이어서 센스 앰프 SA가 활성화되고, 비트선 BL 상의 전위차가 검지되며, 증폭되고 또한 래치된다. 센스 앰프 SA에 의한 비트선의 증폭 및 래치 동작이 완료하면, 열 선택선 CSL 상의 열 선택 신호가 활성 상태로 되고, 열 선택 게이트 TG가 도통 상태로 된다. 이에 따라, 선택 비트선 BL이 내부 IO선에 접속되고, 내부 IO선의 전위가 선택 비트선 BL의 전위에 따른 전위 레벨로 변화한다. 이어서, 내부 IO선 IO 상의 전위가 안정으로 되면, 전송 지시 신호 φb가 활성 상태로 되고, 이 내부 IO선 IO 상의 데이터가 래치(25a)에 전송되며, 래치(25a)에는 선택 메모리 셀 MC의 기억 데이터 B가 래치된다.

DRAM 메모리 셀 어레이로부터 레지스터로의 데이터 전송시에 있어서는, DRAM의 센스 앰프 SA를 레지스터 회로(25)에 대한 전송 지시 신호 φb보다도 빠른 타이밍으로 활성 상태로 한다. 이에 따라, 센스 앰프 SA의 구동 능력은 래치(25a)의 래치 능력보다도 충분히 크기 때문에, 메모리 셀 MC의 기억 데이터가 래치(25a)에확실하게 래치된다.

도 6에 도시하는 레지스터(20, 22) 사이에서의 데이터 전송시에 있어서는, 열 선택선 CSL 상의 열 선택 신호가 전부 비활성 상태로 있는 것을 조건으로 하고, 레지스터(20, 22) 사이에서 데이터 전송이 실행된다. 이 레지스터간 전송을 실행하기 위한 제어의 구성은, 단지 DRAM의 컬럼 디코더를 활성화하는 컬럼 디코더 인에이블 신호가 활성 상태에 있는지 비활성 상태에 있는지를 판별하여, 그 판별 결과에 따라서 레지스터간 데이터 전송의 허가/불허가를 판정하는 구성에 의해 용이하게 실현된다.

[레지스터 회로의 변경예]

도 10은 도 6에 도시하는 레지스터(20, 22)에 포함되는 레지스터 회로(25)의 변경예의 구성을 나타내는 도면이다. 도 10에 있어서, 레지스터 회로(25)는 인가된 데이터를 래치하는 래치(25a)와, 판독 전송 지시 신호 φar의 활성화에 응답하여 활성화되고, 다른 회로로부터 인가되는 데이터를 증폭하여 래치(25a)에 전송하는 3 상태 버퍼(25ar)와, 기입 전송 지시 신호 φaw의 활성화에 응답하여 활성화되며, 래치(25a)의 래치 데이터를 다른 회로로 전송하는 3 상태 버퍼(25aw)와, 기입 전송 지시 신호 φbw의 활성화에 응답하여 활성화되고, 래치(25a)의 래치 데이터를 글로벌 IO선 GIOi 상에 전달하는 3 상태 버퍼(25cw)와, 판독 전송 지시 신호 φbr의 활성화에 응답하여 활성화되며, 글로벌 IO선 GIOi 상의 데이터를 증폭하여 래치(25a)로 전송하는 3 상태 버퍼(25cr)를 포함한다.

3 상태 버퍼(25ar, 25aw, 25cw 및 25cr)는 비활성화시 출력 하이 임피던스 상태로 된다. 3 상태 버퍼(25ar, 25cr)의 구동력은 래치(25a)의 구동력보다도 크게 된다. 3 상태 버퍼(25cw)의 구동력은 DRAM 어레이에 포함되는 센스 앰프 SA의 래치 능력보다도 크게 된다. 다음에 이 도 10에 도시하는 레지스터 회로(25)와 DRAM 어레이의 데이터 전송 동작에 대하여 도 11에 나타내는 동작 파형도를 참조하여 설명한다. 레지스터 회로(25)와 DRAM 메모리 셀의 접속 경로는 도 8에 도시하는 접속 경로와 동일하고, 도 8을 더불어 참조한다.

우선, 레지스터로부터 DRAM 메모리 셀로의 데이터 전송 동작에 대하여 설명한다. DRAM 메모리 셀 어레이에 있어서는, 데이터 기입 지시에 따라서, 인가된 어드레스 신호에 따라서 워드선 WL이 선택 상태로 구동된다. 이어서 선택 워드선 WL의 전위의 상승에 응답하여, 이 워드선 WL에 접속되는 메모리 셀의 데이터가 대응하는 비트선 상에 전달된다. 도 11에 있어서, 선택 비트선(데이터 전송을 수신하는 비트선)에 접속되는 메모리 셀 MC가 H 레벨의 데이터를 저장하고, 비선택 비트선(데이터 전송을 수신하지 않는 비트선)에 접속되는 메모리 셀이 L 레벨의 데이터를 저장하고 있는 경우의 비트선의 전위 변화가 일례로서 도시된다.

이어서, 센스 앰프 SA가 활성화되고, 비트선의 전위가 검지되며, 증폭되고 또한 래치된다. 이 센스 앰프 SA에 의한 센스 동작이 완료하고, 각 비트선의 전위가 확정되면, 열 선택선 CSL 상의 열 선택 신호가 활성 상태로 된다. 이에 따라, 선택 비트선이 내부 IO선에 접속되고, 선택 비트선의 데이터(센스 앰프에 의해 래치되어 있는 데이터)가 내부 IO선 상에 전달된다. 이어서 기입 전송 지시 신호φbw가 활성 상태로 되고, 3 상태 버퍼(25cw)가 활성화되며, 래치(25a)에 저장된 데이터가 내부 IO선을 거쳐서 선택 비트선에 전달된다.

이 3 상태 버퍼(25cw)의 구동력은 센스 앰프 SA의 구동력보다도 크기 때문에, 선택 비트선의 전위는 이 래치(25a)에 저장된 데이터에 대응하는 전위로 변화한다. 선택 비트선 전위가 전송된 데이터에 따라 변화하고 또한 안정화하면, 메모리 셀로의 데이터 기입이 완료되며, 워드선 WL이 비선택 상태로 구동되고, 이어서 센스 앰프 SA가 비활성 상태로 된다. 또한, 열 선택선 CSL 상의 열 선택 신호가 비선택 상태로 되고, 각 비트선이 내부 IO선 IO와 분리되며, 또한 소정 전위 레벨로 프리 차지된다. 또한, 기입 전송 지시 신호 φbw가 비활성 상태로 되고, 3 상태 버퍼(25cw)가 비활성 상태로 되며, 출력 하이 임피던스 상태로 된다. 이 기입 전송 지시 신호 φbw의 활성화 기간은, 선택 비트선 전위가 전송된 기입 데이터에 대응하는 전위 레벨로 변화하여 안정화하는 기간 즉, 센스 앰프의 래치 데이터가 기입 데이터에 따라 변화하고 또한 안정화하는 시간이면 좋다.

다음에, DRAM 어레이로부터 레지스터로의 데이터 전송 동작에 대하여 설명한다. 이 DRAM 메모리 셀 어레이로부터 레지스터로의 전송시에 있어서도, 데이터 전송 지시에 따라 DRAM 어레이에 있어서 메모리 셀 선택 동작이 행해진다. 즉, 레지스터로부터 DRAM의 데이터 전송 동작의 경우와 마찬가지로서, 우선 워드선 WL이 선택 상태로 구동되고, 이어서 센스 앰프 SA가 활성화된다. 이에 따라, 각 비트선의 전위는 메모리 셀의 기억 데이터에 따른 전위 레벨로 유지된다. 이 비트선 전위가 안정화되면, 열 선택선 CSL 상에 활성 상태의 열 선택 신호가 인가되고, 열 선택 게이트 TG가 도통하여, 선택 비트선의 전위(센스 앰프 SA에 의해 래치되어 있음)가 내부 IO선 IO 상에 전달된다. 내부 IO선 IO 상의 전위가 선택 비트선의 전위에 따른 전위 레벨로 변화하고 또한 안정화되면, 판독 전송 지시 신호 φbr이 활성화되고(도 11에 있어서, H 레벨), 3 상태 버퍼(25cr)가 활성화되며, 내부 데이터선 IO로의 신호 전위를 증폭하여, 래치(25a)로 전달한다. 이에 따라, 선택 메모리 셀의 데이터가 래치(25a)에 래치된다.

이 도 10에 나타내는 구성의 경우, 레지스터와 DRAM 메모리 셀 어레이 사이의 데이터 전송의 방향에 관계 없이, 메모리 셀 선택 순서(각 신호의 활성화 타이밍)는 동일하다. 따라서, DRAM 어레이로의 액세스 지시가 인가될 때에 메모리 셀 선택 동작을 개시하는 것이 요구될 뿐으로, 동작 모드에 따라 신호의 활성화 타이밍을 다르게 할 필요가 없어, 제어가 용이해진다.

또한, 이 워드선 WL 상의 신호, 센스 앰프 SA 및 열 선택선 CSL 상의 열 선택 신호의 활성화 타이밍은, 종래의 DRAM의 그것과 동일하고, 복잡한 설계 변경은 조금도 요구되지 않는다. 또한, DRAM 센스 앰프 SA는 내부 IO선 IO를 대응하는 비트선 상의 전위에 따라 구동할 능력이 요구될 뿐으로, 큰 구동 능력은 요구되지 않기 때문에, 센스 앰프의 점유 면적을 저감할 수 있다.

또한 래치(25a)도, 단지 인가된 데이터를 유지할 능력이 요구될 뿐으로, 큰 래치 능력은 조금도 요구되지 않는다. 레지스터간 전송에 있어서는, 레지스터(20, 22) 중 한쪽의 레지스터에 있어서 기입 전송 지시 신호 φbw가 활성화되고, 다른쪽의 레지스터에 있어서 판독 전송 지시 신호 φbr이 활성 상태로 된다. 이에 따라, 한쪽의 레지스터로부터 다른쪽의 레지스터로 글로벌 IO선 GIOi를 거쳐서 데이터의 전송을 확실하게 실행할 수 있다.

[레지스터 회로의 변경예 2]

도 12는 도 6에 도시하는 레지스터(20, 22)에 포함되는 레지스터 회로의 제 2 변경예의 구성을 나타내는 도면이다. 도 12에 있어서, 레지스터 회로(25)는 다른 회로로부터 인가되는 데이터를 래치하고 또한 래치 데이터를 글로벌 IO선 GIOi 상에 전달하는 기입 버퍼(26w)와, 글로벌 IO선 GIOi 상의 데이터를 래치하며 또한 래치한 데이터를 다른 회로로 전송하는 판독 버퍼(26r)를 포함한다. 이들 기입 버퍼(26w) 및 판독 버퍼(26r)는 다른 회로로의 데이터 버스선과 글로벌 IO선 GIOi 사이에 병렬로 마련된다.

기입 버퍼(26w)는 판독 전송 지시 신호 φar의 활성화에 응답하여 활성화되고, 다른 회로로부터 인가된 데이터를 증폭하는 앰프(26wa)와, 앰프(26wa)에 의해 증폭된 데이터를 래치하는 래치 회로(26wb)와, 기입 전송 지시 신호 φbw의 활성화에 응답하여 활성화되며, 래치 회로(26wb)에 래치된 데이터를 글로벌 IO선 GIOi 상에 전달하는 드라이버(26wc)를 포함한다. 드라이버(26wc)는 DRAM 메모리 셀 어레이의 센스 앰프보다도 큰 구동력을 갖고, 고속으로 글로벌 IO선 GIOi를 래치 회로(26wb)에 래치된 데이터에 대응하는 전위 레벨로 구동한다.

판독 버퍼(26r)는 판독 전송 지시 신호 φbr의 활성화에 응답하여 활성화되고, 글로벌 IO선 GIOi 상의 데이터를 증폭하는 앰프(26ra)와, 앰프(26ra)에 의해 증폭된 데이터를 래치하는 래치 회로(26rb)와, 기입 전송 지시 신호 φaw의 활성화에 응답하여 활성화되며, 래치 회로(26rb)의 래치 데이터를 다른 회로로 전달하는 드라이버(26rc)를 포함한다. 이 드라이버(26rc)도 다른 회로로의 데이터 버스선을 고속으로 구동한다. 드라이버(26wc, 26rc)는 비활성화시 출력 하이 임피던스 상태에 있다. 래치 회로(26wb, 26rb)는 인가된 데이터를 래치하는 기능을 구비하고 있으면 좋고, 예를 들어 도 10에 도시하는 바와 같은 인버터 래치에 의해 각각 구성된다. 전송 지시 신호 φar, φbw, φbr, 및 φaw는 앞서의 도 10에 도시하는 전송 지시 신호와 동일하다. 따라서, 이 도 12에 도시하는 레지스터 회로와 DRAM 사이의 데이터 전송 동작은 도 11에 나타내는 동작 파형도에 의해 나타내어지는 동작과 동일하다.

도 12에 도시하는 바와 같이 판독 버퍼(26r) 및 기입 버퍼(26w)를 마련함으로써, 다른 회로로부터의 데이터의 래치와 글로벌 IO선 GIOi 상의 데이터의 래치를 병행하여 실행할 수 있어, 데이터 전송 효율을 개선할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, DRAM 메모리 셀 어레이의 내부 데이터선인 글로벌 IO선 GIOi 각각에 데이터 전송을 위한 레지스터 회로를 마련하였기 때문에, 레지스터간의 데이터 전송을 DRAM의 내부 데이터 버스(글로벌 IO선)를 이용하여 실행할 수 있어, 배선 점유 면적을 저감할 수 있다. 또한, DRAM 어레이의 글로벌 IO선의 연장 방향에 대하여 대향하는 2변을 따라서 배치하고 있기 때문에, 레지스터간 거리를 최단으로 할 수 있어, 고속으로 데이터 전송을 실행할 수 있다.

[실시예 2]

도 13은 본 발명의 실시예 2에 따르는 메모리 집적 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 이 도 13에 도시하는 집적 회로 장치에 있어서는, 글로벌 IO선 GIO0∼GIOn에 접속되는 레지스터(20, 22)에 덧붙여, 메모리 셀 어레이(1)의 행 방향에 있어서 대향하는 변을 따라서 레지스터(30, 32)가 각각 더 배치된다. 레지스터(30, 32)는 레지스터(20, 22)와 동일한 구성을 구비한다. 레지스터(20, 22)는 앞서의 실시예 1에 있어서 기술한 레지스터 회로 중 어느쪽의 구성을 구비하더라도 좋다. 레지스터(30, 32)는 행 방향을 따라서 메모리 셀 어레이(1) 상에 걸쳐서 연장하여 배치되는 서브 글로벌 IO선 SGIO0∼SGIOn에 의해 상호 접속된다. 레지스터(30, 32) 각각은 이들 서브 글로벌 IO선 SGIO0∼SGIOn 각각에 대응하여 배치되는 레지스터 회로를 구비한다. 서브 글로벌 IO선 SGIO0∼SGIOn은 글로벌 IO선 GIO0∼GIOn에 각각 상호 접속된다.

도 14는 이 도 13에 도시하는 레지스터의 배치에 있어서의 레지스터간 상호 접속을 모식적으로 도시하는 도면이다. 도 14에 있어서, 레지스터(20, 22)는 글로벌 IO 데이터 버스 GIO에 의해 상호 접속된다. 글로벌 IO 데이터 버스는 글로벌 IO선 GIO0∼GIOn을 포함한다. 레지스터(30, 32)는 서브 글로벌 IO 데이터 버스 SGIO에 의해 상호 접속된다. 서브 글로벌 IO 데이터 버스 SGIO는 서브 글로벌 IO선 SGIO0∼SGIOn을 포함한다.

글로벌 IO 데이터 버스 GIO와 서브 글로벌 IO 데이터 버스 SGIO는 콘택트 CTH에 의해 상호 접속된다. 레지스터(20, 30)는 메모리 집적 회로 장치 외부의 장치에 외부 데이터 버스를 거쳐 접속된다. 레지스터(22, 32)는 내부 데이터 버스를 거쳐 내부 회로(프로세서 등의 논리)에 접속된다.

레지스터(20, 22, 30 및 32)는 앞서의 실시예 1에 있어서 나타낸 구성 중 어느 하나를 구비한다. 도 14에 있어서는, 드라이버 또는 앰프 또는 게이트를 스위칭 소자로서 예시적으로 도시한다.

레지스터(20)는 래치(20a)와, 전송 지시 신호 φEK1에 응답하여 활성화되고, 외부 데이터 버스와 래치(20a) 사이에서 데이터 전송을 실행하는 스위칭 소자(20b)와, 전송 지시 신호 φGK1에 응답하여 활성화되며, 래치(20a)와 글로벌 IO 데이터 버스 GIO 사이에서 데이터 전송을 실행하는 스위칭 소자(20c)를 포함한다. 레지스터(22)는 래치(22a)와, 전송 지시 신호 φIK2에 응답하여 활성화되고, 내부 데이터 버스와 래치(22a) 사이에서 데이터 전송을 실행하는 스위칭 소자(22b)와, 전송 지시 신호 φGK2의 활성화에 응답하여 활성화되며, 래치(22a)와 글로벌 IO 데이터 버스 GIO 사이에서 데이터 전송을 실행하는 스위칭 소자(22c)를 포함한다.

레지스터(30)는 래치(30a)와, 전송 지시 신호 φEK3의 활성화에 응답하여 활성화되고, 래치(30a)와 외부 데이터 버스 사이에서 데이터 전송을 실행하는 스위칭 소자(30b)와, 전송 지시 신호 φGK3의 활성화에 응답하여 활성화되며, 래치(30a)와 서브 글로벌 IO 데이터선 SGIO 사이에서의 데이터 전송을 실행하는 스위칭 소자(30c)를 포함한다.

레지스터(32)는 래치(32a)와, 전송 지시 신호 φIK4의 활성화에 응답하여 활성화되고, 내부 데이터 버스와 래치(32a) 사이에서 데이터 전송을 실행하는 스위칭소자(32b)와, 전송 지시 신호 φGK4의 활성화에 응답하여 활성화되며, 래치(32a)와 서브 글로벌 IO 데이터 버스 SGIO 사이에서 데이터 전송을 실행하는 스위칭 소자(32c)를 포함한다. 다음에 이 레지스터(20)로부터 레지스터(22, 30 및 32)로의 데이터 전송 및 DRAM 메모리 셀로의 데이터 기입 동작에 대하여 도 15에 나타내는 타이밍 차트도를 참조하여 설명한다.

외부 데이터 버스 상에 데이터(A)가 인가되고, 이 데이터(A)의 취입 지시 신호가 인가되면, 시각 t1에 있어서, 전송 지시 신호 φEK1이 활성 상태의 H 레벨로 되며, 래치(20a)에 외부 데이터 버스 상의 데이터(A)가 래치된다. 이어서, 레지스터간 전송 지시 또는 DRAM 기입 지시가 인가되면, 시각 t2에 있어서, 전송 지시 신호 φGK1이 활성 상태의 H 레벨로 되고, 스위칭 소자(20c)에 의해, 글로벌 IO 데이터 버스 GIO 및 서브 글로벌 SGIO가 구동되어, 이들 데이터 버스 GIO 및 SGIO 상에 데이터(A)가 전달된다.

레지스터간 데이터 전송이 지령되어 있는 경우에는, DRAM 어레이로의 액세스가 행해지고 있지 않는 것을 조건으로 하고, 시각 t3에 있어서 전송 지시 신호 φGK2 및 φGK4가 활성 상태의 H 레벨로 되어, 래치(22a, 32a)에 데이터(A)가 전송되어 래치된다. 이어서, DRAM로의 데이터 기입이 지령되면, 시각 t4에 있어서 워드선이 선택 상태로 구동되고 또한 열 선택선 CSL 상의 열 선택 신호가 선택 상태로 되어, 이 어드레스 지정된 메모리 셀로 데이터(A)가 기입된다. 이 DRAM 메모리 셀로의 데이터 기입의 시각 t5에 있어서는 전송 지시 신호 φGK1이 비활성 상태로 된다. DRAM 메모리 셀 어레이에 있어서는, 센스 앰프에 의해 기입 데이터가 래치되어 있고, 전송 지시 신호 φGK1이 워드선 및 열 선택선 CSL의 선택 상태에 있는 사이에 비활성 상태로 구동되더라도 DRAM로의 데이터 기입은 확실히 실행된다.

데이터 판독 및 레지스터간 전송에 있어서는, 앞서의 실시예 1의 경우와 마찬가지의 시퀀스로, 선택 메모리 셀의 데이터를 데이터 버스 GIO 및 SGIO 상에 판독한 후에, 데이터 전송 목적지의 레지스터의 스위칭 소자를 활성 상태로 한다.

DRAM 어레이 주변을 따라서 복수의 레지스터(도 13에 있어서는 4개의 레지스터)를 배치함으로써, 예를 들어 외부 데이터 버스로부터 레지스터(20)로의 데이터를 기입하는 동작과 병행하여, 레지스터(30)로부터 DRAM으로 데이터를 기입할 수 있다. 레지스터(20, 30)를 교대로 이용함으로써, 효율적으로 외부 데이터의 DRAM으로의 기입을 실행할 수 있다. 또한, 레지스터(22, 32)에 있어서도 교대로 이용함으로써, 내부 데이터 버스에 접속되는 프로세서 등의 논리와 DRAM 사이에서 고속으로 데이터의 전송을 실행할 수 있다.

또한 도 14에 도시하는 바와 같이 레지스터(20, 30)가 외부 데이터 버스에 공통으로 결합되고, 또한 레지스터(22, 32)가 내부 데이터 버스에 공통으로 결합되는 구성 대신에, 레지스터(20)만이 외부 데이터 버스에 결합되고, 각각의 레지스터(22, 30 및 32)가 각각의 내부 데이터 버스에 접속되는 경우, 각 내부의 논리를 각 레지스터 근방에 배치함으로써, 필요로 되는 논리(프로세서 등)와 레지스터 사이에서의 데이터 전송을 효율적으로 실행할 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, DRAM 어레이의 4변에 대응하여 레지스터를 배치함으로써, 각 레지스터에 대응하여 내부 회로를 배치함으로써, 내부 회로와 DRAM 어레이 사이에서의 고속 데이터 전송을 실행할 수 있다. 또한, 외부로부터 인가된 데이터를 DRAM 메모리 셀 어레이로 기입함과 동시에, 내부 데이터 버스를 거쳐 내부 회로(프로세서 등의 논리)로 전송할 수 있어, 외부로부터 인가되는 데이터를 일단 DRAM에 기입한 후에, 다시 DRAM으로 액세스하여 내부 회로에 이 기입 데이터를 전송할 필요가 없어, 데이터 전송을 효율적으로 실행할 수 있다.

또, 도 14 및 도 15에 도시하는 전송 지시 신호의 발생에 대해서는 이후에 설명한다.

[실시예 3]

도 16은 서브 글로벌 IO선, 글로벌 IO선 및 로컬 IO선의 배치를 개략적으로 도시하는 도면이다. 도 16에 있어서는, 일례로서, 메모리 셀 어레이는 8개의 행 블럭 RB#0∼RB#7과 8개의 열 블럭 CB#0∼CB#7로 분할된다. 각 서브 어레이 블럭(도시하지 않음)에 대하여 4개의 로컬 IO선 LIOa∼LIOd가 배치된다. 앞서의 실시예 1과 마찬가지로, 워드선 션트 영역에 글로벌 IO선 GIO0∼GIO31이 각 열 블럭에 대하여 4개의 비율로 배치된다.

서브 글로벌 IO선 SGIO0∼SGIO31은 로컬 IO선 LIOa∼LIOd와 평행하게 동일 배선층에 형성된다. 따라서, 1개의 행 블럭에 대하여 4개의 서브 글로벌 IO선이 배치되도록 서브 글로벌 IO선 SGIO0∼SGIO31이 분산하여 배치된다. 각각의 서브 글로벌 IO선 SGIO0∼SGIO31은 글로벌 IO선 GIO0∼GIO31에 콘택트 CH0∼CH31을 거쳐서 전기적으로 지속된다.

도 17은 도 16의 버스 배치에 있어서의 각 IO선의 배선층의 관계를 모식적으로 도시하는 도면이다. 도 17에 있어서, 반도체 기판(40) 상에, 제 1 층 금속(예컨대, 알루미늄) 배선층으로, 예를 들어 구성되는 로컬 IO 배선(41a, 41b, 41c 및 41d)이 형성된다. 로컬 IO 배선(41b, 41c) 사이에, 마찬가지로, 제 1 층 금속(예컨대, 알루미늄) 배선층에 형성되는 각 글로벌 IO 버스 배선(42a, 42b)이 배치되고, 로컬 IO 배선(41d)에 인접하여, 제 1 층 금속(예컨대, 알루미늄) 배선층에 형성되는 서브 글로벌 IO 배선(42c, 42d)이 배치된다. 글로벌 IO 배선(GIO)(43)은 이들 배선(41a∼41d 및 42a∼42d)보다 상층의 예를 들어 제 2 층 금속(예컨대, 알루미늄) 배선에 의해 형성되고, 서브 글로벌 IO 배선(42a)과 알루미늄 등의 금속 재료의 콘택트 부재 CH에 의해 접속된다. 서브 글로벌 IO선(42b, 42c 및 42d)도 도시하지 않은 영역에 있어서 각각 대응하는 글로벌 IO 배선에 마찬가지의 콘택트 부재 CH에 의해 접속된다. 알루미늄 배선 대신에 별도의 금속 배선이 이용되더라도 좋다.

이 도 17에 도시하는 바와 같이 로컬 IO선 LIOa∼LIOd와 동일 배선층에 서브 글로벌 IO선 SGIO0∼SGIO31을 배치함으로써, 이 서브 글로벌 IO선을 위한 배선층을 새롭게 추가할 필요가 없어, 배선층 증가에 의한 프로세스 비용의 증가를 억제할 수 있다.

[변경예]

도 18은 서브 글로벌 IO선의 배치의 변경예를 도시하는 도면이다. 도 18에있어서, 메모리 셀 어레이(1)로의 워드선 션트 영역에 글로벌 IO선 GIO∼GIOn이 배치된다. 한편, 메모리 셀 어레이(1) 상에 걸쳐서, 메모리 셀 어레이(1)에 있어서 사용하고 있지 않은 배선층에 형성되는 서브 글로벌 IO선 SGIO0∼SGIOn이 분산하여 배치된다. 이들 서브 글로벌 IO선 SGIO0∼SGIOn은 각각, 글로벌 IO선 GIO0∼GIOn과 콘택트 부재 CH0∼CHn에 의해 접속된다. 서브 글로벌 IO선 SGIO0∼SGIOn은, 메모리 셀 어레이(1)에 있어서 이용되는 배선층과 서로 다른 배선층에 형성되어 있고, 메모리 셀 어레이(1) 상에 적당한 간격을 두로서 분산하여 배치할 수 있다.

도 19는 도 18에 도시하는 서브 글로벌 IO선 배치에 있어서의 배선층의 관계를 모식적으로 도시하는 도면이다. 도 19에 있어서, 반도체 기판(50) 상에 워드선 WL을 위한 제 1 층 폴리 실리콘 배선(51)이 배치된다. 이 제 1 층 폴리 실리콘 배선(51) 상에, 비트선 BL을 위한 제 2 층 폴리 실리콘 배선(52)이 배치된다. 이 제 2 층 폴리 실리콘 배선(52) 상에, 워드선 WL의 저항을 저감하기 위한 제 1 층 금속(예컨대, 알루미늄) 배선(AL)(53)이 배치된다. 이 제 1 층 금속(예컨대, 알루미늄) 배선층에, 로컬 IO선 LIO를 위한 제 1 층 금속(예컨대, 알루미늄) 배선(54a∼54d)이 소정의 간격을 두고서 배치된다. 이 제 1 층 금속(예컨대, 알루미늄) 배선(53 및 54a∼54d) 상에, 글로벌 IO선 GIOi를 위한 제 2 층 금속(예컨대, 알루미늄) 배선(55)이 배치된다.

이 제 2 층 금속(예컨대, 알루미늄) 배선(55) 상에, 서브 글로벌 IO선 SGIO를 위한 제 3 층 금속(예컨대, 알루미늄) 배선(56a, 56b 및 56c)이 소정의 간격을 두로서 배치된다. 제 3 층 금속 배선(56a)은 콘택트 부재 CH를 거쳐서, 제 2 층금속 배선(55)에 접속된다.

이 도 19에 도시하는 바와 같이 서브 글로벌 IO선 SGIO0∼SGIOn을 위한 배선을 제 3 층 금속 배선층에 형성함으로써, 메모리 셀 어레이(1)에 있어서의 레이아웃에 조금도 영향을 미치는 일 없이 서브 글로벌 IO선 SGIO0∼SGIOn을 배치할 수 있다. 또한, 로컬 IO선을 위한 배선(54a∼54d) 사이에 서브 글로벌 IO선을 배치할 필요가 없어, 로컬 IO선의 레이아웃 면적이 저감된다.

또, 이 도 19에 도시하는 배선층의 관계는, 정확한 단면 구조를 나타내고 있지 않다. 글로벌 IO선 GIOi는 워드선 션트 영역에 배치되며, 그 영역에 있어서는 비트선 BL은 배치되지 않고, 제 1 층 금속 배선(53)과 제 1 층 폴리 실리콘 배선(51)이 접속되기 때문이다.

또, 이 서브 글로벌 IO선을 위한 배선층은, 제 3 층 금속 배선층이 아니라도 좋다. 메모리 셀 어레이(1)에 있어서 사용하고 있지 않은 배선층이면 좋고, 글로벌 IO선을 위한 제 2 층 금속(예컨대, 알루미늄) 배선(55)보다도 하층에 형성되더라도 좋다.

이상과 같이, 본 발명의 실시예 3에 따르면, 메모리 셀 어레이(1)의 행 방향에 있어서 대향하는 레지스터를, 로컬 IO선과 평행한 서브 글로벌 IO선에 의해 상호 접속하고 있기 때문에, 최단 거리에서 이들 레지스터를 상호 접속할 수 있어, 레지스터간 데이터 전송을 고속으로 실행할 수 있다. 또한, 이들 서브 글로벌 IO선과 로컬 IO선을 동일 배선층에 형성하면, 추가의 배선층이 불필요해져, 배선층 증가에 따른 프로세스 비용의 증가를 억제할 수 있다. 또한, 이 서브 글로벌 IO선을 메모리 셀 어레이(1)에 있어서 사용하고 있지 않은 배선층에 형성함으로써, 메모리 셀 어레이(1)의 레이아웃에 조금도 영향을 받는 일 없이 서브 글로벌 IO선을 배치할 수 있어, 배선 레이아웃이 용이해진다. 또한, 로컬 IO선 사이에 서브 글로벌 IO선을 배치할 필요가 없어, 로컬 IO선의 레이아웃 면적을 저감할 수 있다.

[실시예 4]

도 20은 본 발명의 실시예 4에 따르는 메모리 집적 회로 장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 20에 있어서, DRAM 메모리 셀 어레이(1)의 열 방향에 대한 양측에, 레지스터(20, 22)가 대향하여 배치된다. 레지스터(20, 22)는 DRAM 메모리 셀 어레이(1)의 내부 데이터 버스선인 글로벌 IO선 GIO0∼GIOn에 접속된다. 이들 레지스터(20, 22) 메모리 셀 어레이(1)의 구성은, 앞서의 실시예 1에 있어서 설명한 것과 동일하다.

메모리 집적 회로 장치는, 또한, 레지스터(20)와 외부와의 사이의 인터페이스를 취하기 위한 외부 인터페이스(60)를 포함한다. 이 외부 인터페이스(60)는 외부로부터 인가되는 외부 제어 신호 및 외부 어드레스 신호를 외부 클럭 신호 ExCLK에 동기하여 취입하고, 버퍼 처리한 외부 제어 신호 및 어드레스 신호를 생성한다. 외부 인터페이스(60)는, 또한, 외부 클럭 신호 ExCLK에 동기하여 외부 데이터의 기입 및 판독을 실행한다. 이 외부 인터페이스(60)는 레지스터(20)와 데이터의 수수만을 실행하고, 외부 제어 신호 및 외부 어드레스 신호는 레지스터(20)로는 전송되지 않는다.

메모리 집적 회로 장치는, 또한, 외부 인터페이스(60)로부터 인가되는 외부 제어 신호를 디코딩하고, 레지스터(20)의 데이터 전송 동작을 제어하는 전송 제어 신호 φae 및 φbe를 생성하는 외부 제어기(62)를 포함한다. 이 외부 제어기(62)는 또한 외부 제어 신호를 디코딩하고, 그 디코딩 결과가 DRAM 어레이(1)로의 액세스를 지시할 때에는, DRAM(1)에 대한 지정된 동작을 나타내는 제어 신호를 생성하여, DRAM 제어(64)에 인가한다. 이 DRAM 제어(64)의 구성에 대해서는 이후에 상세히 설명한다.

메모리 집적 회로 장치는, 또한, 데이터의 처리 기능 및 DRAM에 대한 액세스 지시 및 어드레스 신호를 생성하는 기능을 구비하는 내부 회로(논리)(66)를 포함한다. 이 내부 회로(논리)(66)는 예를 들어 프로세서를 포함한다. 이 내부 회로(66)는 외부 클럭 신호 ExCLK를 체배하는 체배 회로(68)로부터 인가되는 내부 클럭 신호 InCLK에 동기하여 동작한다. 외부 제어기(62)는 외부 클럭 신호 ExCLK에 동기하여 동작한다. 클럭 신호 ExCLK 및 InCLK는 동기하고 있다.

레지스터(22)와 내부 회로(66) 사이에 내부 인터페이스(70)가 마련된다. 이 내부 인터페이스(70)는 외부 인터페이스(60)와 마찬가지의 구성을 구비하고, 내부 클럭 신호 InCLK에 동기하여 내부 회로(66)로부터 인가되는 어드레스 신호 및 제어 신호를 취입하며 또한 이 내부 클럭 신호 InCLK에 동기하여 내부 회로(66)와 데이터의 수수를 실행한다. 이 내부 인터페이스(70)는 취입한 어드레스 신호 및 제어 신호를 내부 제어기(72)에 인가한다.

내부 제어기(72)는 체배 회로(68)로부터의 내부 클럭 신호 InCLK에 동기하여내부 제어 신호를 디코딩하고, 그 디코딩 결과에 따라서 레지스터(22)의 데이터 전송 동작을 제어하는 전송 제어 신호 φai 및 φbi를 생성한다. 내부 제어기(72)는 또한 내부 제어 신호를 디코딩하고, 그 디코딩 결과가 DRAM 어레이(1)로의 액세스를 지시하는 경우에는, 지정된 동작 모드를 지정하는 제어 신호를 DRAM 제어(64)에 인가한다.

DRAM 제어(64)는 외부 제어기(62) 및 내부 제어기(72)로부터 인가되는 액세스 지시 신호에 따라서, 액세스 조정을 필요에 따라서 실행하고, 그 지정된 동작 모드에 따라서 DRAM 드라이버(74)를 구동한다. 이 DRAM 드라이버(74)는 DRAM 어레이(1)의 워드선을 선택하기 위한 로우 디코더 및 열 선택선을 구동하는 컬럼 디코더, 센스 앰프를 활성화하는 센스 앰프 활성화 회로, 비트선을 소정 전위로 프리 차지하는 비트선 프리 차지/이퀄라이즈 회로 및 그들의 제어 신호를 발생하는 어레이 주변 회로를 모두 포함한다. DRAM 제어(64)로부터의 DRAM 드라이버(74)에 포함되는 컬럼 디코더를 활성화하는 컬럼 디코드 인에이블 신호 CDE가 또한 외부 제어기(62) 및 내부 제어기(72)에 인가된다. 외부 제어기(62) 및 내부 제어기(72)는, 이 컬럼 디코드 인에이블 신호 CDE가 활성 상태일 때에는, 레지스터간 글로벌 IO선 GIO0∼GIOn을 거치는 데이터 전송이 금지된다.

또한 외부 제어기(62)와 내부 제어기(72) 사이에는, 데이터 전송 상태를 나타내는 전송 상태 지시 RT가 송수(送受)된다. 이 데이터 전송 상태 지시(플래그 또는 비트) RT에 의해, 레지스터간의 데이터 전송시에 있어서, 데이터 전송 본래의 레지스터가 글로벌 IO선 GIO0∼GIOn을 전송 데이터에 따라서 구동하고 있는지 여부를 판별하고, 글로벌 IO선 GIO0∼GIOn이 구동된 후에, 전송 목적지의 레지스터가 데이터 기입 상태로 설정된다. 이 외부 제어기(62)와 내부 제어기(72) 사이에서, 데이터 전송 상태 지시 RT를 송수함으로써, 레지스터간 데이터 전송을 확실하게 실행할 수 있다.

도 20에 있어서, 내부 제어기(72)는, 또한 외부에 대하여, 로드/스토어 신호 및 로드/스토어 전송 신호를 인가하도록 지시된다. 로드/스토어 신호는 DRAM 어레이와 외부 장치 사이의 데이터의 로드/스토어를 지령한다. 로드/스토어 전송 신호는 이 내부 회로와 외부 장치 사이에서의 데이터의 로드/스토어를 지시한다. 이들 로드/스토어 신호 또는 로드/스토어 전송 신호에 따라서 외부에 마련된 제어기가 외부 제어 신호를 각각 소정의 상태로 설정한다. 로드/스토어 신호 및 로드/스토어 전송 신호는, 내부 회로(66)가 프로세서 등과 같은 프로그램에 따라서 처리를 실행하는 경우에 생성된다. 화상 데이터의 처리 등과 같이, 데이터 처리가 상시 소정의 순서로 반복하여 실행되는 경우에는, 이 로드/스토어 전송 신호 및 로드/스토어 신호는 특별히 필요하지 않다. 외부 제어기가 소정의 타이밍으로 이 DRAM 어레이로의 데이터의 로드/스토어 동작을 실행한다.

레지스터(20) 및 레지스터(22)에 대하여 각각 외부 제어 신호에 따라서 동작하는 외부 제어기(62) 및 내부 제어 신호에 따라서 동작하는 내부 제어기(72)를 마련함으로써, 레지스터(20, 22) 각각에 대하여 외부 제어 신호 및 내부 제어 신호에 의한 제어가 경합하는 일이 없어, 데이터의 전송 및 DRAM 어레이로의 데이터의 기입/판독을 정확하게 실행할 수 있다. 다음에, 도 20에 도시하는 메모리 집적 회로장치의 레지스터간 데이터 전송 동작 및 DRAM 어레이로의 데이터 기입 동작에 대하여 도 21에 나타내는 타이밍 차트도를 참조하여 설명한다.

우선, DRAM 메모리 셀 어레이로의 데이터 기입 동작에 대하여 설명한다.

레지스터(20)에는, 이미 기입 데이터(WD)가 저장되어 있다. 외부로부터의 제어 신호가 DRAM 메모리 셀 어레이로의 데이터 기입을 지시하는 DRAM 기입 지시 상태로 설정된다. 클럭 사이클 #1에 있어서 외부 클럭 신호 ExCLK의 상승에 동기하여 외부 인터페이스(60)가 이 외부 제어 신호를 취입 외부 제어기(62)에 인가한다. 그 때 또, DRAM 메모리 셀 어레이의 데이터 기입을 실행하는 어드레스를 지정하는 DRAM 어드레스가 인가되고, 마찬가지로, 클럭 사이클 #1의 외부 클럭 신호 ExCLK의 상승에 동기하여 외부 인터페이스(60)에 의해 취입되며, DRAM 드라이버(74)에 인가된다.

외부 제어기(62)는 이 DRAM 기입을 지시하는 외부 제어 신호에 따라서 DRAM 제어(64)로 데이터 기입을 지시하는 신호를 인가한다. 동시에, 외부 제어기(62)는 레지스터(20)로부터 글로벌 IO선 GIO0∼GIOn 상에 기입 데이터를 전송하기 위해서, 전송 지시 신호 φbe를 활성 상태로 한다. 이 활성 상태의 전송 지시 신호 φbe에 따라서 레지스터(20)가 그 저장된 기입 데이터(WD)를 글로벌 IO선 GIO 상에 전달한다.

DRAM 드라이버(74)는 DRAM 제어(64)의 제어하에, 어드레스 지정된 열에 대응하는 열 선택선 CSL을 선택 상태로 구동한다. 이어서, 이 DRAM 어드레스에 포함되는 로우 어드레스에 따라서, 어드레스 지정된 행에 대응하는 워드선이 선택 상태에구동된다. 이에 따라, 선택 메모리 셀로, 글로벌 IO선 GIO로부터의 기입 데이터(WD)가 전송되어 기입된다. 기입에 필요한 클럭 사이클 기간(도 21에 있어서는 2 클럭 사이클)이 경과하면, 전송 지시 신호 φbe가 비활성 상태로 되고, 글로벌 IO선 GIO가 하이 임피던스 상태(또는 소정 전위 레벨의 프리 차지 상태)로 복귀한다. 또한, 열 선택선 CSL 및 워드선도 비선택 상태로 구동된다.

또, 이 도 21에 도시하는 데이터 기입 동작에 있어서는, DRAM 어드레스에 로우 어드레스 및 열 어드레스가 동시에 인가되어 있고, 넌멀티플렉스(non-multiplex) 어드레스로서 나타내어져 있다. 따라서 열 선택선 CSL을 워드선보다도 빠른 타이밍으로 상승시킬 수 있다. 이 행렬 선택 순서는, 통상의 DRAM에 있어서와 같이, 워드선이 열 선택선 CSL보다도 빠른 타이밍으로 활성 상태로 구동되도록 구성되더라도 좋다. 또한, DRAM 어드레스는 로우 어드레스와 컬럼 어드레스가 멀티플렉싱하여 인가되더라도 좋다. 이 경우, 외부 제어 신호는 DRAM을 액티브 상태로 하는 액티브 커맨드와, 데이터의 기입/판독을 지시하는 기입/판독 커맨드로서 각각 인가된다. 액티브 커맨드가 인가될 때에 로우 어드레스 신호가 취입되어, DRAM 메모리 셀 어레이의 행 선택 동작이 행해진다. 판독/기록 커맨드가 인가될 때에 컬럼 어드레스가 취입되어, 열 선택 동작 및 데이터의 기입/판독이 행해진다(종래의 클럭 동기형 DRAM의 동작 순서와 마찬가지임).

레지스터(20)에 저장된 데이터를, 글로벌 IO선 GIO0∼GIOn을 거쳐 선택 메모리 셀로 일괄하여 기입함으로써, 외부 데이터 버스의 비트폭(외부 데이터의 비트수)이 좁더라도, 대량의 데이터를 일괄해서 기입할 수 있어, 고속 기입을 실현할수 있다. 외부 데이터는 레지스터(20)의 레지스터 회로로 순차적으로 기입된다.

다음에 레지스터간 데이터 전송 동작에 대하여 설명한다. 이 레지스터간 데이터 전송에 있어서도, 레지스터(20)에는 전송용 데이터(TD)가 저장되어 있는 상태에 있어서 레지스터간 데이터 전송이 지시될 때의 동작 순서가 나타내어진다. 외부 제어 신호가 레지스터간 데이터 전송을 지시하는 GIO 전송 지시 상태로 설정된다. 클럭 사이클 #4의 외부 클럭 신호 ExCLK의 상승에 동기하여 외부 인터페이스(60)가 이 외부 제어 신호를 취입 외부 제어기(62)에 인가한다. 외부 제어기(62)는, 이 외부 제어 신호에 의한 GIO 전송 지시에 따라, DRAM 제어(64)로부터의 컬럼 디코드 인에이블 신호 CDE의 비활성 상태일 때에, 레지스터(20)에 전송 지시 신호 φbe를 활성 상태로 한다. 이에 따라, 글로벌 IO선 GIO0∼GIOn 상에 레지스터(20)로부터의 전송용 데이터(TD)가 전송된다. 외부 제어기(62)는 레지스터(20)에 활성 상태의 전송 지시 신호 φbe를 전송한 후, 소정의 타이밍으로 레지스터간 데이터 전송 준비를 할 수 있는 것을 나타내는 신호 RT를 내부 제어기(72)에 인가한다.

내부 제어기(72)는 내부 회로(66)로부터의 내부 제어 신호에 따라서 레지스터간 데이터 전송이 행해져 데이터를 내부 회로(66)로 로드하는 것이 알려져 있다(로드/스토어 전송 지시 신호가 출력되고 있음). 따라서 내부 제어기(72)는 이 내부 제어 신호의 GIO 데이터 취입 지시와 외부 제어기(62)로부터의 데이터 전송 준비 완료 지시 RT에 따라 레지스터(22)에 대한 전송 지시 신호 φbi를 소정 기간 활성 상태로 한다. 이 활성 상태의 전송 지시 신호 φbi에 따라서 레지스터(22)는글로벌 IO선 GIO0∼GIOn 상에 전달되어 있는 전송용 데이터(TD)를 취입하고 래치한다. 이후, 내부 회로(66)로부터의 로드 요구에 따라서 내부 제어기(72)의 제어하에 전송 지시 신호 φai가 활성 상태로 되고, 레지스터(22)에 저장된 전송용 데이터(TD)가 내부 데이터 버스(71) 및 내부 인터페이스(70)를 거쳐서 내부 회로(66)로 전송된다.

또, 레지스터(22)로부터 레지스터(20)로의 데이터 전송도 마찬가지로 실행할 수 있다. 이 경우, 내부 제어기(72)가 로드/스토어 전송 지시 신호를 활성 상태로 하여, 외부 제어기에 대하여 데이터 전송을 실행하는 것을 알린다. 이것에 응답하여, 외부에 마련된 제어기가 레지스터(22)로부터의 전송 데이터를 레지스터(20)로 저장하는 데 필요로 되는 전송 지시 신호를 생성하여 외부 인터페이스(60)에 인가한다. 이 외부 제어 신호의 전송 지시에 따라 외부 제어기(62)가 접속 지시 신호 φbe를 활성 상태로 하여 레지스터(22)와 글로벌 IO선 GIO0∼GIOn의 접속을 제어한다. 이 경우에 있어서도, 내부 제어기(72)로부터의 전송 데이터 준비 완료 지시 RT의 준비 완료 지시에 따라 외부 제어기(62)에 의한 레지스터(20)의 제어가 행해진다.

도 22는 도 20에 도시하는 외부 제어기(62) 전체의 구성을 개략적으로 나타내는 도면이다. 도 22에 있어서, 외부 제어기(62)는 외부 인터페이스(60)로부터 인가되는 외부 제어 신호를 외부 클럭 신호 ExCLK에 따라서 디코딩하고, 해당 디코딩 결과에 따라서 지정된 동작 모드를 지정하는 신호를 생성하는 커맨드 디코더(62a)와, 커맨드 디코더(62a)로부터의 동작 모드 지정 신호에 따라서 레지스터(20)에 대한 접속 제어 신호(전송 지시 신호)를 발생하는 레지스터 제어 회로(62b)를 포함한다. 도 22에 있어서는, 레지스터(20)와 글로벌 IO선 GIO0∼GIOn과의 접속을 제어하기 위한 제어 신호 및 동작 모드 지시 신호만을 도시한다.

커맨드 디코더(62a)는 외부 클럭 신호 ExCLK에 따라서, 복수의 외부 제어 신호 상태의 조합에 따라서 지정된 동작 모드를 판정한다. 복수의 외부 제어 신호 상태의 조합에 의해 동작 모드를 지정함으로써, 각 동작 모드에 대응하여 외부 제어 신호를 마련할 필요가 없어, 외부 제어 신호의 수를 저감할 수 있다. 레지스터(20)로부터 레지스터(22)로의 데이터 전송이 지정될 때에는, 저장 전송 지시 신호 φRTS가 활성 상태로 된다. 레지스터(22)로부터 레지스터(20)로의 데이터 전송이 지정될 때에는, 로드 전송 지시 신호 φRTL이 활성 상태로 된다. DRAM 어레이로부터의 메모리 셀 데이터의 판독이 지정될 때에는, DRAM 판독 지시 신호 φDR이 활성 상태로 된다. DRAM 메모리 셀 어레이(1)로의 데이터의 기입이 지정될 때에는, DRAM 기입 지시 신호 φDW가 활성 상태로 된다.

레지스터 제어 회로(62b)는 이들 제어 신호 φRTS, φRTL, φDR 및 φDW와, 도 20에 도시하는 DRAM 제어(64)로부터의 컬럼 디코드 인에이블 신호 CDE 및 내부 제어기(72)로부터의 전송 준비 완료 지시 신호 RTS에 따라서 전송 지시 신호 φber 및 φbew를 활성 상태로 한다. 여기서, 레지스터(20)의 구성에서는, 도 10 또는 도 12에 나타내는 구성을 상정하고 있고, 레지스터(20)는 데이터 기입 및 데이터 판독이 각각의 경로를 거쳐서 실행된다. 전송 지시 신호 φber은 글로벌 IO선GIO0∼GIOn으로부터 레지스터(20)로의 데이터 전송을 활성화한다. 신호 φbew는 레지스터(20)로부터 글로벌 IO선 GIO0∼GIOn으로의 데이터 전송을 활성화한다. 레지스터 제어 회로(62b)는, 또한, 내부 제어기(72)에 대하여, 전송 지시 신호 φbew의 활성화에 응답하여 전송 준비 완료 지시 신호 RTL을 인가한다.

도 23은 레지스터 제어 회로(62b)의 전송 지시 신호 φbew 발생부의 구성의 일례를 개략적으로 나타내는 도면이다. 도 23에 있어서, 기록 전송 지시 신호 φbew 발생부는 저장 전송 모드 지시 신호 φRTS와 컬럼 디코드 인에이블 신호 CDE를 수신하는 게이트 회로(62wa)와, 게이트 회로(62wa)의 출력 신호의 활성화에 응답해서 기동되어 외부 클럭 신호 ExCLK를 카운트하여, 소정의 클럭 사이클 기간 활성 상태의 신호를 출력하는 카운터(62wb)와, DRAM 기록 모드 지시 신호 φDW의 활성화에 응답해서 기동되어 외부 클럭 신호 ExCLK를 카운트하여 소정 기간 활성 상태의 신호를 출력하는 카운터(62wc)와, 카운터(62wb, 62wc)의 출력 신호를 수신하는 게이트 회로(62wd)와, 카운터(62wb)의 출력 신호를 소정 시간 지연하는 지연 회로(62we)를 포함한다.

카운터(62wc)는 DRAM 어레이로의 데이터 기입시에 기동되고, 이 DRAM으로의 데이터 기입에 요하는 기간 활성 상태의 신호를 출력한다. 카운터(62wb)는 레지스터(20)로부터 레지스터(22)로의 데이터 전송시, 이 전송 동작에 필요로 되는 기간 활성 상태의 신호를 출력한다.

게이트 회로(62wa)는 저장 전송 모드 지시 신호 φRTS가 활성 상태에 있고, 또한 컬럼 디코드 인에이블 신호 CDE가 비활성 상태일 때에 활성 상태의 신호를 출력한다. 게이트 회로(62wd)는 카운터(62wb, 62wc) 중 한쪽의 출력 신호가 활성 상태인 동안 기입 전송 지시 신호 φbew를 활성 상태로 한다. 지연 회로(62we)로부터의 데이터 전송 준비 완료 지시 신호 RTS는, 이 기입 전송 지시 신호 φbew가 활성 상태로 된 후에 활성 상태로 된다. 지연 회로(62we)는 카운터(62wb)의 출력 신호의 활성화만을 소정 기간 지연하는 회로이더라도 좋고, 또한 카운터(62wb)의 출력 신호의 활성화에 응답하여 소정 시간 경과후 소정의 시간폭을 갖는 원샷의 펄스 신호를 발생하는 지연 원샷 펄스 발생 회로이더라도 좋다.

이 도 23에 나타내는 구성에 있어서는, 레지스터(20)로부터 레지스터(22)로의 데이터 전송이 지정될 때에는, 컬럼 디코드 인에이블 신호 CDE의 비활성 상태를 조건으로 하여 카운터(62wd)가 활성화되고, 게이트 회로(62wd)로부터의 기입 전송 지시 신호 φbew가 소정 기간 활성 상태로 된다. 이에 따라, 레지스터(20)에 저장된 기입 데이터가 글로벌 IO선 GIO0∼GIOn 상에 전송된다. DRAM 메모리 셀 어레이로의 데이터 기입시에는, DRAM 기록 모드 지시 신호 φDW가 활성 상태로 되고, 카운터(62wc)의 출력 신호가 활성 상태로 된다. 이 때에는, 이 DRAM으로의 데이터 기입 타이밍에 맞춰서, 기록 전송 지시 신호 φbew가 활성 상태로 된다.

또한, 지연 회로(62we)는, 저장 전송 지시가 인가되고, 레지스터(20)로부터 글로벌 IO선 GIO0∼GIOn 상에 전송 데이터가 전달되고나서, 그 출력 신호 RTS를 활성 상태로 한다. 레지스터(22)는 글로벌 IO선 GIO0∼GIOn의 전송 데이터를 정확하게 취입할 수 있다.

도 24는 도 22에 도시하는 레지스터 제어 회로(62b)의 판독 전송 지시 신호 φber 발생부의 구성의 일례를 나타내는 도면이다. 도 24에 있어서, 판독 전송 지시 신호 발생부는, 전송 준비 완료 지시 신호 RTL과 로드 전송 모드 지시 신호 φRTL을 수신하는 게이트 회로(62ra)와, 게이트 회로(62ra)의 출력 신호의 활성화에 응답해서 기동되어 외부 클럭 신호 ExCLK를 카운트하여 소정 기간 활성 상태의 신호를 출력하는 카운터(62rb)와, DRAM 판독 모드 지시 신호 φDR의 활성화에 응답해서 기동되어 외부 클럭 신호 ExCLK를 카운트하여 소정 기간 활성 상태의 신호를 출력하는 카운터(62rc)와, 카운터(62rb, 62rc)의 출력 신호를 수신하는 게이트 회로(62rd)를 포함한다.

게이트 회로(62rd)로부터 판독 전송 지시 신호 φber이 출력된다. 판독 전송 지시 신호 발생부에 있어서는 컬럼 디코드 인에이블 신호 CDE는 인가되지 않는다. 데이터 전송 준비 완료 지시 신호 RTL은 컬럼 디코드 인에이블 신호 CDE의 비활성을 조건으로 하여 활성 상태로 되기 때문이다.

이 도 24에 나타내는 구성에 있어서는, 레지스터(22)에 있어서 전송 데이터가 준비되고 또한 외부로부터 로드 전송 지시 신호(커맨드)가 인가되면 게이트 회로(62ra)의 출력 신호가 활성 상태로 된다. 또한 카운터(62rb)는 이 게이트 회로(62ra)의 출력 신호의 활성화에 응답해서 기동되어 외부 클럭 신호 ExCLK를 카운트하여, 전송 데이터의 판독에 필요로 되는 기간 그 출력 신호를 활성 상태로 한다.

DRAM 메모리 셀 어레이로부터의 데이터를 판독하는 경우에는, DRAM 판독 모드 지시 신호 φDR이 활성 상태로 된다. 카운터(62rc)는 이 DRAM 메모리 셀 어레이로부터 데이터를 판독하는 데 필요로 되는 기간 그 출력 신호를 활성 상태로 한다. 게이트 회로(62rd)는, 따라서, 레지스터간 데이터 전송 및 DRAM 메모리 셀 데이터 판독의 각 동작 모드에 있어서 필요로 되는 기간 판독 전송 지시 신호 φber을 활성 상태로 한다.

또, 이 도 23 및 도 24에 나타내는 레지스터 제어 회로의 구성에 있어서는, 외부 클럭 신호 ExCLK를 카운트하는 카운터를 이용하여 전송 지시 신호 φbew 및 φber을 활성화하는 기간을 결정하고 있다. 그러나, 외부로부터의 제어 신호에 따라서 이들 제어 신호의 활성화 타이밍이 결정되더라도 좋다. 특히, DRAM 기록 모드 지시 신호 φdw 및 DRAM 판독 모드 지시 신호 φDR이, 외부로부터 인가되는 DRAM을 프리 차지 상태로 이행시키는 프리 차지 커맨드에 따라서 비활성 상태로 되는 구성의 경우에는, 이 신호 φDW 및 φDR에 응답하는 카운터는 특별히 마련할 필요가 없어, 각각 활성 상태로의 이행 타이밍이 각 동작 모드에 맞춰 설정되도록 구성되면 좋다.

또한, 내부 제어기(72)도, 이 도 22 내지 도 24에 도시하는 외부 제어기(62)의 구성과 마찬가지의 구성을 구비한다. 인가되는 신호가 외부 제어 신호 대신에 내부 제어 신호로 된다. 또한, 내부 제어기(72)는 데이터 전송 준비 완료 지시 신호 RTS를 입력하여 준비 완료 지시 신호 RTL을 출력한다. 따라서 구성은 도 22 내지 도 24에 나타내는 구성과 동일하고 내부 제어기(72)의 구성은 나타내지 않는다.

도 25는 도 20에 도시하는 DRAM 제어(64) 및 DRAM 드라이버(74)의 구성을 개략적으로 나타내는 도면이다. 도 25에 있어서, DRAM 제어(64)는 외부 제어기로부터 인가되는 DRAM 판독 모드 지시 신호 φDRe 및 DRAM 기록 모드 지시 신호 φDWe 및 내부 제어기(72)로부터 인가되는 DRAM 판독 모드 지시 신호 φDRi 및 DRAM 기록 모드 지시 신호 φDWi를 수신하는 게이트 회로(64a)와, 게이트 회로(64a)의 신호의 활성화에 응답하여 DRAM 메모리 셀 어레이를 활성화하기 위해 필요로 되는 제어 신호를 순차적으로 활성화하는 어레이 활성 제어 회로(64b)를 포함한다.

도 25에 있어서는, 어레이 활성 제어 회로(64b)로부터는, DRAM 어레이에 있어서의 행 선택 동작 개시를 지시하는 로우 디코드 인에이블 신호 RDE 및 열 선택 동작 개시를 지시하는 컬럼 디코드 인에이블 신호 CDE를 대표적으로 나타낸다. 또한, DRAM 메모리 셀 어레이(1)로의 데이터의 입출력은, 레지스터(20, 22)을 거쳐 실행되고, 표준 DRAM과 같이 입출력 버퍼를 거쳐서는 실행되지 않는다. 본 실시예에 있어서는, DRAM 어레이로의 데이터 판독 또는 데이터 기입이 실행되는 경우 내부에서의 행 선택 동작 및 열 선택 동작 순서는 동일하고, 각각 소정의 순서에 따라서 제어 신호가 어레이 활성 제어 회로(64b)로부터 발생된다. 게이트 회로(64a)는, 모드 지시 신호 φDRe, φDWe, φDRi 및 φDWi 중 어느 하나가 활성 상태로 되면, 그 출력 신호를 활성 상태로 구동한다.

데이터 판독시와 데이터 기입시에 있어서 행 및 열 선택 순서가 서로 다른 경우에는, 기입 모드 지시 신호 φDWe 및 φDWi를 수신하는 게이트와 판독 모드 지시 신호 φDRe 및 φDRi를 수신하는 게이트를 각각 마련하여, 이들 각각의 게이트의 출력 신호를 어레이 활성 제어 회로(64b)에 인가하도록 구성하면 좋다.

또한, DRAM으로의 액세스시에, 로우 어드레스와 컬럼 어드레스가 시분할 다중화되어 인가되고, 로우 어드레스 인가시에는, 액티브 커맨드가 인가되며, 또한 컬럼 어드레스 인가시에 판독/기록 커맨드가 인가되는 구성의 경우에는, 이 액티브 커맨드를 수신하는 게이트의 출력 신호에 의해 행 선택 동작이 행해지고, 판독/기록 커맨드를 수신하는 게이트 회로의 출력에 따라서 열 선택 동작이 실행된다. 메모리 집적 회로 장치로의 커맨드 인가 순서에 따라서 적당한 구성이 이용되면 좋다. 도 25에 있어서는, 그 중 대표적인 구성을 나타낸다.

DRAM 제어(64)는, 또한, 외부 제어기로부터의 모드 지시 신호 φDRe 및 φDWe를 수신하는 게이트 회로(64c)와, 내부 제어기로부터의 모드 지시 신호 φDRi 및 φDWi를 수신하는 게이트 회로(64d)와, 게이트 회로(64c, 64d)의 출력 신호에 따라서 미리 정해진 우선 순위에 따라서 액세스 경합을 방지하는 조정 회로(64e)를 포함한다.

조정 회로(64e)로부터의 조정 결과 신호 φABe는 외부 제어기로 인가되고, 조정 결과 신호 φABi가 내부 제어기로 인가된다. 조정 결과 신호 φABe 및 φABi는, 액세스 금지시에는 비활성 상태로 된다. 조정 결과 신호의 φABe 및 φABi는, 예를 들어 도 23 및 도 24에 도시하는 카운터(62wc) 및 카운터(62rc)로 인가되고, DRAM으로의 액세스가 금지된다(레지스터와 글로벌 IO선 사이의 데이터 전송이 금지됨). 게이트 회로(64c)는 동작 모드 지시 신호 φDWe 및 φDRe 중 한쪽이 활성 상태로 되면 그 출력 신호를 활성 상태로 구동한다. 게이트 회로(64d)는, 신호 φDWi 및 φDRi 중 한쪽이 활성 상태로 되면 그 출력 신호를 활성 상태로 구동한다.

조정 회로(64e)는 이 게이트 회로(64c, 64d)의 출력 신호 중 한쪽만이 활성 상태일 때에는, 그 활성 상태로 된 포트(외부 제어기 또는 내부 제어기)로의 액세스를 허가하기 때문에, 액세스 허가된 포트에 대한 조정 결과 신호 φABe 및 φABi를 활성 상태로 한다. 게이트 회로(64c, 64d)의 출력 신호가 모두 활성 상태로 되면 미리 정해진 우선 순위에 따라서 조정이 행해진다. 이 조정은, 앞서 액세스를 실행한 포트가 DRAM의 액세스로 실행하도록 구성되더라도 좋다. 한쪽의 포트가 항상 DRAM으로 액세스하도록 구성되더라도 좋다.

DRAM 드라이버(74)는 외부 어드레스 신호와 내부 어드레스 신호를 수신하여 조정 회로(64e)로부터의 조정 결과 신호 φABe 및 φABi에 따라서 한쪽을 선택적으로 통과시키는 멀티플렉서(74a)와, 어레이 활성 제어 회로(64b)로부터의 로우 디코드 인에이블 신호 RDE의 활성화에 응답하여 활성화되고, 멀티플렉서(74a)를 거쳐 인가되는 로우 어드레스 신호를 디코딩하며, 어드레스 지정된 행에 대응하는 워드선 WL을 선택 상태로 구동하는 로우 디코더(74b)와, 어레이 활성 제어 회로(64b)로부터의 컬럼 디코드 인에이블 신호 CDE의 활성화에 응답하여 활성화된다, 멀티플렉서(74a)로부터 인가되는 컬럼 어드레스를 디코딩하여, 어드레스 지정된 열에 대응하는 열 선택선 CSL을 선택 상태로 구동하는 컬럼 디코더(74c)를 포함한다.

멀티플렉서(74a)를 마련함으로써, DRAM의 액세스가 확실하게 허가된 포트(외부 제어기 또는 내부 제어기)로부터의 어드레스 신호에 따라서 메모리 셀 선택을 실행할 수 있다.

도 20에 나타내는 구성 대신에, 외부 제어기(62) 및 내부 제어기(72)로, 각각 외부 인터페이스(60) 및 내부 인터페이스(70)로부터 외부 어드레스 신호 및 내부 어드레스 신호가 각각 인가되도록 구성하더라도 좋다. 이 구성의 경우에는, 조정 회로(64e)로부터의 조정 결과 신호 φABe 및 φABi에 의해, 내부 제어기(62, 72)의 어드레스 출력의 허가/금지가 결정된다. 금지 상태로 된 어드레스 출력은 하이 임피던스 상태로 된다. 따라서 동일한 어드레스 버스를 거쳐 로우 디코더(74b) 및 컬럼 디코더(74c)로 내부 제어기(72) 및 외부 제어기(62)로부터 어드레스 신호가 인가되도록 구성되더라도, 액세스 금지 상태의 어드레스 출력은 하이 임피던스 상태로서, 액세스 허가된 어드레스에 따른 메모리 셀 선택을 정확하게 실행할 수 있다.

도 26에 도시하는 바와 같이, DRAM 메모리 셀 어레이(1)의 4변을 따라서 레지스터(20, 22, 30 및 32)가 배치되는 경우, 각 레지스터(20, 22, 30 및 32)에 대응하여 제어기(80, 82, 84 및 86)를 배치한다. 제어기(80, 82, 84 및 86) 각각에는 동작 모드를 지정하는 커맨드 및 레지스터 특정 데이터가 인가된다. 이 레지스터 특정 데이터는, 대응하는 제어기가 선택된 것을 나타내는 데이터 및 전송 목적지 레지스터 특정 데이터를 포함한다. 레지스터간 데이터 전송에 있어서도 레지스터(20, 22, 30 및 32)가 각각 대응하는 제어기(80, 82, 84 및 86)에 의해 서로 독립적으로 제어된다. 제어기(80, 82, 84 및 86)가 각각 인가된 커맨드에 따라서 대응하는 레지스터(20, 22, 30 및 32)를 글로벌 IO선 또는 서브 글로벌 IO선에 접속함으로써 1개의 레지스터로부터 복수의 레지스터로 동시에 데이터 전송을 실행할수 있다.

또, 도 26에 나타내는 구성에 있어서, 레지스터 특정 데이터는 전송 목적지 레지스터로의 전송 준비 완료를 알리기 위해서 이용된다. 각 커맨드가 스탠바이 상태로부터 특정한 상태로 설정될 때에 제어기(80, 82, 84 및 86)가 활성 상태로 된다. 도 14에 도시하는 바와 같이 2개의 레지스터(20, 30)가 외부 데이터 버스에 결합되고, 레지스터(22, 32)가 내부 데이터 버스에 결합되는 경우에는, 레지스터간 데이터 전송 이외의 동작이라도 이 레지스터 특정 데이터는 필요해진다.

도 27은 DRAM으로부터의 데이터 판독 시퀀스의 다른 변경예를 나타내는 도면이다. 도 27에 있어서는, DRAM 메모리 셀 어레이로부터 판독된 데이터가 동시에 래치(20) 및 래치(22)에 전송되어 저장된다.

즉, 시각 t1에 있어서, DRAM 메모리 셀 어레이에 있어서의 워드선 WL이 선택 상태로 구동되고, 이어서 센스 앰프가 활성화되며, 선택 비트선 및 그 선택 워드선 WL에 접속되고 또한 데이터 전송이 행해지지 않는 비선택 비트선 전위가 각각 대응하는 메모리 셀 데이터에 따라 변화하며 또한 래치된다. 열 선택선 CSL이 선택 상태로 구동되면, 선택 비트선의 센스 앰프에 의해 래치된 데이터가 글로벌 IO 데이터 버스 GIO 상에 전달되고, 글로벌 IO 데이터 버스 GIO 상의 전위가, 선택 메모리 셀 데이터 RD에 따른 전위 레벨로 변화한다.

시각 t2에 있어서, 판독 전송 지시 신호 φber 및 φbir이 외부 제어기(62) 및 내부 제어기(72)(도 20 참조)로부터 발생된다(활성화됨). 이 활성 상태의 판독 전송 지시 신호 φber 및 φbir에 응답하여 래치(20) 및 래치(22)의 데이터 판독부가 활성화되고, 글로벌 IO 데이터 버스 GIO 상의 판독 데이터 RD가 래치(20) 및 래치(22)에 각각 저장된다.

외부 제어기로부터 인가되는 판독 전송 지시 신호 φber은 외부 클럭 ExCLK에 동기한 신호이고, 한편, 내부 제어기로부터 인가되는 판독 전송 지시 신호 φbir은 내부 클럭 InCLK에 동기한 신호이다. 따라서 이들 신호 φber 및 φbir은 동일한 시각 t2에 있어서 활성화될 필요는 없다. 또한 이들 신호 φber 및 φbir은 동일한 시간동안 활성 상태로 될 필요도 없다. 내부 제어기 및 외부 제어기는 각각 외부 제어 신호 및 내부 제어 신호에 의해 독립적으로 제어할 수 있다. 따라서, 이 도 22 내지 도 24에 나타내는 구성을 이용하여, 이 도 27에 도시하는 DRAM 메모리 셀 어레이로부터의 판독 데이터를 레지스터(20) 및 레지스터(22)로 동시에 전송하는 동작을 실현할 수 있다.

여기서, 외부 제어기 및 내부 제어기로 동시에 DRAM 판독 커맨드를 인가한 경우, 도 25에 도시하는 DRAM 제어(64)에 의한 조정 동작에 의해, 한쪽의 제어기만이 동작 가능 상태로 된다. 따라서 이 도 27에 도시하는 바와 같이 동시에 전송 지시 신호 φber 및 φbir을 활성화하기 위해서는, 이후에 설명하는 바와 같은 조정 회로가 필요해진다. 그러나, 이 경우, 단지 글로벌 IO선 상의 데이터를 판독하는 커맨드를 별도로 준비해 두고서, 이 커맨드에 따라서 한쪽의 레지스터는 글로벌 IO 데이터 버스 GIO 상의 데이터를 판독하는 동작만을 실행하며, 다른쪽의 레지스터가 DRAM 판독 동작을 실행하여 DRAM 메모리 셀 어레이로부터 판독되는 데이터를 판독하는 동작을 실행하도록 구성하면 좋다. 이 경우, 단지 준비되는 커맨드가 증가할 뿐으로, 앞서의 외부 제어기 및 내부 제어기의 구성은 특별히 변경할 필요는 없다.

[조정 회로의 변경예]

도 28은 도 25에 도시하는 DRAM 제어(64)의 변경예의 구성을 나타내는 도면이다. 도 28에 있어서는, 조정 동작을 실행하는 부분만의 구성을 나타낸다. DRAM 메모리 셀 어레이의 활성화를 실행하는 어레이 활성 제어 회로도 이 DRAM 제어(64)에 포함되어 있다.

도 28에 있어서, DRAM 제어(64)는, 도 25에 나타내는 구성에 덧붙여, DRAM 판독 모드 지시 신호 φDRe 및 φDRi를 수신하는 게이트 회로(64f)와, 외부 어드레스 신호와 내부 어드레스 신호의 일치를 검출하는 일치 검출 회로(64g)와, 게이트 회로(64f)의 출력 신호와 일치 검출 회로(64g)의 출력 신호를 수신하는 게이트 회로(64h)와, 게이트 회로(64h)의 출력 신호와 도 25에 도시하는 조정 회로(64e)로부터의 조정 결과 신호 φABe를 수신하는 게이트 회로(64i)와, 게이트 회로(64h)의 출력 신호와 조정 결과 신호 φABi를 수신하는 게이트 회로(64j)를 더 포함한다.

게이트 회로(64i)로부터의 조정 결과 지시 신호 φABee는 외부 제어기로 인가되고, 게이트 회로(64j)로부터의 조정 결과 지시 신호 φABii는 내부 제어기로 인가된다. 조정 결과 지시 신호 φABee 및 φABii는, 비활성화시 L 레벨로 되어 대응하는 제어기의 동작을 금지한다.

게이트 회로(64f)는, DRAM 판독 모드 지시 신호 φDRe 및 φDRi가 모두 활성 상태일 때에 활성 상태의 신호(H 레벨의 신호)를 출력한다. 일치 검출 회로(64g)는, 외부 어드레스 신호와 내부 어드레스 신호가 동일한 어드레스를 지정할 때에는 활성 상태(H 레벨)의 신호를 출력한다. 게이트 회로(64h)는, 게이트 회로(64f)의 출력 신호와 일치 검출 회로(64g)의 출력 신호가 모두 활성 상태일 때에 그 출력 신호를 활성 상태(H 레벨)로 한다. 게이트 회로(64i)는, 게이트 회로(64h)의 출력 신호가 활성 상태일 때에는, 그 조정 결과 신호 φABe의 상태에 관계 없이 조정 결과 지시 신호 φABee를 활성 상태로 한다. 마찬가지로, 게이트 회로(64j)도, 게이트 회로(64h)의 출력 신호가 활성 상태일 때에는, 조정 결과 신호 φABi의 상태에 관계 없이 그 조정 결과 지시 신호 φABii를 활성 상태로 한다.

이 도 28에 도시하는 DRAM 제어의 조정 동작에 있어서는, 외부 및 내부 회로가 모두 DRAM 메모리 셀 어레이의 동일한 어드레스 위치의 메모리 셀 데이터의 판독을 실행하는 경우에는, 게이트 회로(64h)의 출력 신호가 활성 상태로 되고, 조정 결과 지시 신호 φABee 및 φABii가 모두 활성 상태로 되며, 외부 제어기 및 내부 제어기가 모두 동작 가능 상태로 된다. 따라서 이 경우에는 도 20에 도시하는 레지스터(20) 및 레지스터(22)가 모두 글로벌 IO선 GIO0∼GIOn에 접속되고, 그 그룹 IO선 GIO0∼GIOn 상에 인접한 메모리 셀 데이터를 판독하여 저장한다.

DRAM 드라이버(도 20 참조)는 도 25에 도시하는 바와 같이 조정 회로(64e)의 조정 결과에 따라서 외부 어드레스 신호 및 내부 어드레스 신호 중 한쪽을 선택하여 메모리 셀 선택 동작을 실행한다. 외부 어드레스 신호 및 내부 어드레스 신호는 동일한 어드레스를 지정하고 있고, 어느쪽의 어드레스가 이용되더라도 조금도문제는 발생하지 않는다.

도 28에 도시하는 바와 같이, DRAM 메모리 셀 어레이의 동일한 어드레스 위치의 데이터 판독을 외부 장치 및 내부 회로가 동시에 요구한 경우에는, 레지스터(20, 22)로의 데이터 판독을 허가함으로써, 1회의 동작으로, DRAM 메모리 셀 어레이로부터 레지스터(20) 및 레지스터(22)로 데이터를 전송할 수 있어, 데이터 전송 효율을 개선할 수 있다(외부 장치 또는 내부 회로의 웨이트(wait) 시간을 없앨 수 있기 때문임).

[실시예 5]

도 29는 본 발명의 실시예 5에 따르는 메모리 집적 회로 장치 전체의 구성을 개략적으로 나타내는 도면이다. 이 도 29에 도시하는 메모리 집적 회로 장치에 있어서는, 레지스터(22)에 관해서 DRAM 메모리 셀 어레이(1)와 대향하도록 SRAM 어레이(90)가 배치된다. 레지스터(22)의 각 레지스터 회로는, SRAM 어레이의 내부 데이터선인 SRAM 비트선 SBL0∼SBLn에 결합된다. 도 29에 있어서는, SRAM 어레이(90)내에 있어서, 1개의 워드선 SWL과 SRAM 비트선 SBL0의 교차부에 배치되는 SRAM 메모리 셀 SMC를 대표적으로 도시한다. 내부 회로(66)는 이 SRAM 어레이(90)로 액세스한다. 레지스터(20)에 대해서는 외부 인터페이스(60)가 마련되고, 장치 외부와의 데이터의 수수를 실행한다. 이 외부 인터페이스(60)는 버스폭 교환 기능을 갖고, 외부 데이터 버스의 버스폭에 따른 데이터의 입출력을 실행한다.

SRAM은 DRAM보다도 고속의 메모리이다. 레지스터(22)를 거쳐 DRAM 메모리 셀 어레이(1)와 SRAM 어레이(90) 사이에서 데이터를 일괄해서 전송하고, 필요한 데이터를 SRAM 어레이(90)내에 저장한다. 내부 회로(66)가 SRAM 어레이(90)로 액세스함으로써, 필요로 되는 데이터를 고속으로 액세스하여 처리를 실행할 수 있다. SRAM 어레이(90)를 소위 「캐쉬(cashe)」로서 이용함으로써, 고속으로 처리를 실행할 수 있는 메모리 집적 회로 장치를 실현할 수 있다. 또한, SRAM 어레이(90)내의 내부 데이터 버스선인 SRAM 비트선 SBL0∼SBLn을 레지스터(22)에 접속함으로써, SRAM 어레이(90)로부터 대응하는 데이터를 일괄해서 레지스터(22)로 전송할 수 있어, 효율적인 데이터 전송을 실현할 수 있다. 또한, 레지스터(22)와 SRAM 어레이(90) 사이의 전용 내부 데이터 버스를 마련할 필요가 없어, 배선 점유 면적이 저감된다.

[변경예 1]

도 30은 본 발명의 실시예 5의 변경예 1의 구성을 개략적으로 나타내는 도면이다. 도 30에 있어서는, 내부 회로를 위한 레지스터(22)가 인터페이스(95)를 거쳐 SRAM(90a)에 결합된다. 인터페이스(95)와 레지스터(22) 사이에는 내부 데이터 버스(97a)가 배치되고, 인터페이스(95)와 SRAM(90a) 사이에는 내부 데이터 버스(97b)가 배치된다. 이 인터페이스(95)는 SRAM(90a)의 데이터 버스폭(데이터 비트 수)에 맞춰 버스폭을 변환하는 기능을 구비한다. 이 경우, SRAM(90a)의 데이터 비트폭이, 레지스터(22)의 저장 비트수(DRAM 어레이의 글로벌 IO선 GIO0∼GIOn의 수)와 동일하면, 인터페이스(95)는, 단지 데이터 전송시 SRAM(90a)으로의 데이터의 기입/판독을 제어할 뿐이고, 특별히 버스폭 변경 기능을 구비할 필요는 없다.

SRAM(90a)은, 또한, 인터페이스(96)를 거쳐 내부 회로(66)에 결합된다. 이 인터페이스(96)는 내부 회로(66)로부터의 액세스 요구하에, SRAM(90a)에 대하여 액세스한다. 이 인터페이스(96)는 내부 데이터 버스(99)를 거쳐 SRAM(90a)에 결합된다. 이 경우, 인터페이스(96)는, 또한 데이터 버스폭 변환 기능을 구비하고 있더라도 좋다. 이 내부 데이터 버스(97b, 99)는 SRAM(90a)의 SRAM 어레이내의 SRAM 비트선이더라도 좋다.

이 도 30에 나타내는 구성에 있어서도, 내부 회로(66)는 SRAM(90a)으로 액세스할 수 있다. 따라서, 필요로 되는 데이터를 고속 메모리인 SRAM(90a)으로부터 액세스하여 판독할 수 있고, 고속의 데이터 처리가 허가되고, 또한 처리후의 데이터의 저장을 SRAM(90a)에 실행함으로써, 고속으로 데이터 처리 결과의 저장을 실행할 수 있다. 이에 따라, 고속 처리 기능을 구비하는 메모리 집적 회로 장치를 실현할 수 있다. DRAM 어레이(1)에 대하여 외부 회로용에 마련되는 레지스터(20)는 외부 인터페이스(60)를 거쳐서 결합된다. 이 구성은 앞서의 도 29에 나타내는 구성과 동일하다.

[변경예 2]

도 31은 본 발명의 실시예 5의 변경예 2의 구성을 개략적으로 나타내는 도면이다. 이 도 31에 도시하는 메모리 집적 회로 장치에 있어서는, 도 29에 나타내는구성과 마찬가지로, SRAM 어레이(90)가 배치된다. 이 SRAM 어레이(90) 상에 걸쳐 메모리 데이터 버스선 MDB0∼MDBn이 배치된다. 이 메모리 데이터 버스 MDB0∼MDBn은 SRAM 어레이(90)에 관해서, 레지스터(22)와 대향하여 배치되는 레지스터(100)에 접속된다. 레지스터(100)는 SRAM 어레이(90)와, SRAM 데이터 버스 SDB를 거쳐 일괄해서 데이터 전송을 실행할 수 있다. 이 레지스터(100)로는, 또한 내부 회로(66)가 이 내부 회로의 데이터 버스폭에 따른 비트수 단위로 레지스터(100)로 선택적으로 액세스한다. 이 경우, 내부 회로(66)는 레지스터(100)의 내부 회로(66)에 결합되는 포트를 순차적으로 선택하는 기능을 구비한다.

레지스터(22)와 레지스터(100) 사이의 메모리 데이터 버스 MDB(MDB0∼MDBn)를 SRAM 어레이(90) 상에 걸쳐 배치함으로써, 레지스터(22) 및 레지스터(100) 사이의 배선 영역을 특별히 마련할 필요가 없다. 단지 레지스터(22)와 레지스터(100)를 직선 형상의 메모리 데이터 버스선 MDB0∼MDBn에서 접속할 수 있어, 최단 거리로 데이터 전송을 실행하는 것이 가능해진다.

또한 레지스터(100)가 SRAM 어레이(90)와 SRAM 데이터 버스 SDB를 거쳐 데이터 전송을 실행함으로써, 고속으로 데이터의 전송을 실행할 수 있다. 이 SRAM 데이터 버스 SDB는 SRAM 어레이의 SRAM 비트선에 각각 접속되더라도 좋다. 메모리 데이터 버스선 MDB0∼MDBn은 SRAM 비트선보다도 상층의 배선층에 형성되어 있고, 데이터 전송을 SRAM 어레이(90)와 레지스터(100) 사이에서 문제없이 실행할 수 있다.

이 도 31 구성의 경우, 내부 회로(66)는 레지스터(100)에 저장된 데이터를순차적으로 액세스한다. 내부 회로(66)내에, 프리 페치 메모리가 마련되어 있고, 프리 페치 메모리에 순차적으로 데이터를 저장해 놓으면, 내부 회로(66)는 고속으로 필요로 되는 데이터 처리를 실행할 수 있다. 또한 SRAM 어레이 상층의 메모리 데이터 버스선 MDB0∼MDBn을 SRAM 어레이(90) 상층에 걸쳐 배치함으로써, SRAM 어레이와 레지스터(100) 사이의 데이터 전송과 레지스터(22)와 레지스터(100) 사이의 데이터 전송을 병행하여 실행하는 것이 가능해진다.

[칩 레이아웃]

도 32는 본 발명에 따르는 메모리 집적 회로 장치의 칩 전체의 레이아웃을 개략적으로 도시하는 도면이다. 도 32에 있어서, 메모리 집적 회로 장치(200)는 4개의 영역 #A, #B, #C 및 #D로 분할하여 배치된다. 영역 #A에 있어서는, 일례로서 2M 비트의 기억 용량을 구비하는 DRAM 매트(어레이)(202a) 및 일례로서 8K 비트의 기억 용량을 구비하는 SRAM 어레이(204a)가 배치된다. DRAM 어레이(202a)의 양측에, 제 1 레지스터로서의 버스 인터페이스 유닛(206a)과, 제 2 레지스터로서의 DRAM 판독/기록 버퍼 레지스터(DRWB)(208a)가 배치된다. DRAM 메모리 어레이(202a)와 DRAM 판독/기록 버퍼(208a) 사이에 DRAM 메모리 셀 어레이의 열을 선택하기 위한 컬럼 디코더(214a)가 배치되고, DRAM 메모리 어레이(202a)의 칩 중앙측에 DRAM 메모리 어레이(202a)의 행을 선택하기 위한 로우 디코더(212a)가 배치된다. SRAM 어레이(204a)에 관해서 DRAM 판독/기록 버퍼(DRWB)(208a)와 대향하여 SRAM 어레이(204a)와 데이터를 전송하기 위한 메모리 판독/기록 버퍼(MRWB)(210a)가 배치된다. 이 메모리 판독/기록 버퍼(210a)는 앞서의 도 31에 도시하는 레지스터(100)에 대응한다.

영역 #B에 있어서는, DRAM 메모리 어레이(매트)(202b), SRAM 어레이(204b), 버스 인터페이스 유닛(BIU)(206b), DRAM 판독/기록 버퍼(DRWB)(208b), 메모리 판독/기록 버퍼(MRWB)(210b), 컬럼 디코더(214b) 및 로우 디코더(212b)가 배치된다. 이 영역 #A와 영역 #B에 있어서의 각 구성 요소는, 이 집적 회로 장치의 중앙 영역에 관해서 경영(鏡映) 대칭적으로 배치된다. 버스 인터페이스 유닛(BIU)(206a, 206b)은 각각 외부와 데이터의 전송을 실행하고, 외부 데이터 버스에 맞춰 버스폭을 변경하는 기능을 더불어 갖는다. 따라서 이 버스 인터페이스 유닛(BIU)(206a, 206b)은 각각 앞서의 제 1 레지스터 및 외부 인터페이스 양자를 포함한다.

영역 #C에 있어서는, DRAM 어레이(202c), SRAM 어레이(204c), 버스 인터페이스 유닛(BIU)(206c), DRAM 판독/기록 버퍼(DRWB)(208c), 메모리 판독/기록 버퍼(MRWB)(210c), 로우 디코더(212c) 및 컬럼 디코더(214c)가 배치된다. 이 영역 #C에 있어서의 구성 요소의 배치는, 영역 #A에 있어서의 구성 요소의 배치와 도면의 세로 방향에 대한 중심선에 관해서 경영(鏡映) 대칭으로 된다.

영역 #D에 있어서는, DRAM 어레이(202d), SRAM 어레이(204d), 버스 인터페이스 유닛(BIU)(206d), DRAM 판독/기록 버퍼(DRWB)(208d), 메모리 판독/기록 버퍼(MRWB)(210d), 컬럼 디코더(214d) 및 로우 디코더(212d)가 배치된다. 이 영역 #C와 #D에 있어서의 구성 요소는, 이 집적 회로 장치(200)의 가로 방향으로 연장하는 중심선에 관해서 경영 대칭적으로 배치된다. 각 영역 #A∼#D에 있어서의 구성 요소의 배치를 중심선에 따라 경영 대칭적으로 배치함으로써, 1개의 영역에 있어서 구성 요소를 최적 배치함으로써, 이 메모리 집적 회로 장치(200)를 용이하게 최적 배치할 수 있다.

메모리 집적 회로 장치(200)의 중앙 영역의 점선으로 둘러싸는 블럭 영역내에 내부 회로 영역(250)이 마련되고, 필요로 되는 내부 회로가 배치된다. 이 내부 회로 영역(250)내에 내부 회로 및 제어기 등이 배치된다.

또, 도 32에 있어서는 명확하게 나타나 있지 않지만, SRAM 어레이(204a, 204b, 204c 및 204d)에 대하여도 각각 로우 디코더가 배치된다. 컬럼 디코더는, 메모리 판독/기록 버퍼(MRWB)가 SRAM 어레이와의 사이에 배치된다. 메모리 판독 버퍼(MRWB)와 SRAM 어레이 사이의 데이터 전송이 전(全) 비트선에 대하여 동시에 실행되는 경우, 열 선택 동작은 특별히 필요하지 않다. SRAM 어레이(204a∼204d) 각각은 256행, 32열에 배열되는 메모리 셀을 포함한다. DRAM 어레이(202a∼202d) 각각은, 글로벌 IO선의 수는 32개이다. 따라서 영역 #A∼#D에 있어서 동시에 데이터 전송을 실행함으로써, 128 비트의 데이터 전송을 DRAM 어레이 및 SRAM 어레이에 대하여 실행할 수 있다. 이에 따라, 고속의 데이터 전송을 실행할 수 있다. 또한 내부 회로 영역(250)에 형성되는 내부 회로가 SRAM 어레이에 대하여, 또는 메모리 판독/기록 버퍼 (MRWB)에 대하여 액세스할 때에는, 고속으로 내부 회로가 필요로 되는 데이터를 처리할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, DRAM의 양측에 마련되는 레지스터 중 한쪽의 내부 회로를 위해서 마련되는 레지스터에 대하여 또한 내부 데이터 버스를 이용하여 SRAM과 접속하였기 때문에, 내부 회로는 고속 메모리인 SRAM에 액세스할 수 있어, 고속의 데이터 처리를 실현할 수 있다.

[다른 적용예]

본 발명에 따르는 메모리 집적 회로 장치의 내부 회로로서는, 어드레스 신호 및 제어 신호를 생성하는 기능을 구비하는 회로이면 좋고, 시퀀스 제어기의 제어하에 논리 처치를 실행하는 논리 및 프로그램에 따라서 동작을 실행하는 프로세서 모두가 내부 회로로서 마련되더라도 좋다.

또한, 내부 회로는 어드레스를 생성하는 일 없이, 화상 데이터 처리 등과 같은 시퀀스에 동일한 처리를 반복하여 실행하는 구성이더라도 좋다. 이 경우에는, 단지 내부 회로가 데이터 요구를 생성하든지 또는 소정의 타이밍으로 내부에서 자동적으로 어드레스가 생성된다. 외부의 제어기가 데이터 처리 타이밍(외부 클럭 신호에 의해 진행 상황을 모니터할 수 있음) 및 DRAM의 액세스를 제어한다.

이상 본 발명의 바람직한 실시예에 대하여 상세히 설명하였다. 그러나 본 발명은 지금까지 설명한 실시예에 한정되는 것이 아니라, 여러 가지의 변형이 가능하고, 본 발명의 범위는 첨부의 청구의 범위의 기재에 의해 결정된다.

Claims

메모리 집적 회로 장치에 있어서,

행과 열로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이와,

상기 메모리셀 어레이 위에 제공되어, 상기 메모리셀 어레이 내에서 선택된 열과 데이터 통신을 행하는 복수의 내부 데이터 버스선과,

상기 복수의 내부 데이터 버스선 각각에 제공되는 복수의 단위 레지스터 회로를 각기 포함하는 복수의 레지스터- 상기 복수의 레지스터는 상기 내부 데이터 버스선에 대해서 서로에게 대향하여 배열된 레지스터를 포함함- 와,

데이터 전송 지시에 응답하여, 상기 복수의 레지스터 중 선택된 레지스터를 상기 복수의 내부 데이터 버스선에 선택적으로 결합시키기 위한 제어 회로를 구비하는 메모리 직접 회로 장치.
메모리 집적 회로 장치에 있어서,

행과 열로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이와,

상기 메모리셀 어레이 위에 제공되어, 상기 메모리셀 어레이 내에서 선택된 열과 데이터 통신을 행하는 복수의 내부 데이터 버스선과,

상기 복수의 내부 데이터 버스선 각각에 제공되는 복수의 단위 레지스터 회로를 각각 포함하는 복수의 레지스터와,

데이터 전송 지시에 응답하여, 상기 복수의 레지스터 중 선택된 레지스터를 상기 복수의 내부 데이터 버스선에 선택적으로 결합시키기 위한 제어 회로를 구비하되,

적어도 하나이지만 전부는 아닌 상기 복수의 레지스터는 상기 메모리 집적 회로 장치로의 외부 장치와 연결되고,

상기 복수의 레지스터 중 적어도 하나의 다른 레지스터는 상기 메모리 집적 회로 장치의 내부 회로와 연결되며,

상기 내부 회로는,

상기 메모리셀 어레이보다 고속으로 액세스할 수 있는 메모리 유닛과,

상기 적어도 하나의 다른 레지스터와 상기 메모리 유닛 사이에서 상기 내부 데이터 버스선과는 개별적으로 제공되는 내부 버스선을 포함하는

메모리 집적 회로 장치.
메모리 집적 회로 장치에 있어서,

행과 열로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이와,

상기 메모리셀 어레이 위에 제공되어, 상기 메모리셀 어레이 내에서 선택된 열과 데이터 통신을 행하는 복수의 내부 데이터 버스선과,

상기 복수의 내부 데이터 버스선 각각에 제공되는 복수의 단위 레지스터 회로를 각각 포함하는 복수의 레지스터와,

데이터 전송 지시에 응답하여, 상기 복수의 레지스터 중 선택된 레지스터를 상기 복수의 내부 데이터 버스선에 선택적으로 결합시키기 위한 제어 회로를 구비하되,

적어도 하나이지만 전부는 아닌 상기 복수의 레지스터는 상기 메모리 집적 회로 장치로의 외부 장치와 연결되고,

상기 복수의 레지스터 중 적어도 하나의 다른 레지스터는 상기 메모리 집적 회로 장치의 내부 회로와 연결되며,

상기 제어 회로는

외부로부터 공급되는 데이터 판독 요구 지시, 외부 어드레스 신호와, 상기 내부 회로로부터 공급되는 데이터 판독 요구 지시, 내부 어드레스 신호를 수신하여, 상기 외부로부터 공급되는 데이터 판독 요구 지시와 상기 내부 회로로부터 공급되는 데이터 판독 요구 지시가 모두 활성 상태인지의 여부와 상기 외부 어드레스 신호와 상기 내부 어드레스 신호가 일치하는지의 여부를 판정하는 판정 회로와,

동시 활성 표시와 상기 판정 회로로부터 상기 어드레스의 일치를 나타내는 일치 표시에 응답하여, 상기 외부 장치와 결합된 레지스터와 상기 내부 회로와 결합된 레지스터 내로 상기 내부 데이터 버스선 상에 판독되는 데이터를 판독하도록, 상기 외부 장치와 결합된 레지스터와 상기 내부 회로와 결합된 레지스터를 상기 내부 데이터 버스선과 결합하는 판독 조정 활성화 회로를 포함하는

메모리 집적 회로 장치.